JP4947897B2 - 保護されたデュアルボルテージ超小形電子回路の電源構成 - Google Patents

Description

本発明は、集積回路全般に関し、より詳細には、２つ以上の異なる印加電圧を必要とする超小形電子回路に関する。

より高い処理速度の継続する必要性により、高速デジタル処理装置が出現された。より高い処理速度は、次に、処理を実現する超小形電子回路で内部的に消散される熱を増加させる傾向にある。この熱は、次に、超小形電子回路の温度を上昇させる傾向にある。固体の超小形電子回路の信頼性は、超小形電子回路が動作する温度にかなりの程度で依存する。所与の超小形電子回路の最大の温度定格を超えて上昇された温度での短時間の動作であっても、その信頼性が大幅に低下する可能性がある。この理由のため、Ｒｅｅｓｅの名で２００２年５月１４日に提出された米国特許第６，３８８，３１７号に記載されるような、固体チップに隣接するフローについて液体冷却液が提案されている程度までに、多くの注意が超小形電子回路からの熱の除去に向けられている。

高密度の超小形電子回路の温度を低下するために適用されている技術のうちの１つは、最も高密度にパッケージングされるか、又は最も高いスイッチング速度で動作する超小形電子回路の「コア」となる部分について、超小形電子回路の「周辺的な」回路に印加される印加電圧に関して、より低い電源すなわち印加電圧を使用することである。このことは、「デュアルボルテージ」超小形電子回路を生じさせ、この電子回路は、２つ以上の異なる印加電圧を必要とする。デュアルボルテージ超小形電子回路は、期待されるように、超小形電子回路のコアとなる部分及び周辺的な部分について必要とされる直流電圧を供給するため、別々の電源を必要としている。一般的なタイプのデュアルボルテージ超小形電子回路は、２．５ボルト電源と３．３ボルト電源の両方を必要とする。

超小形電子回路に多くの機能を提供することは、超小形電子回路における導体間の間隔が非常に短いこと、導体が接続する固体エレメントが非常に小さいことを必要とする。この微小なサイズは、超小形電子回路の有用性に寄与し、また、高速動作を可能にする。しかし、接近した間隔及び微小なサイズは、間隔が短過ぎて有害な電圧による破壊又はフラッシュオーバが比較的低い電圧で起こる場合がある点で不利である。この理由のため、ダイオード、ダイオードが接続された電界効果トランジスタ（ＦＥＴ）、又は他の一方向電流導電素子の構成による非線形素子により、電磁サージ及び／又は過電圧プロテクションが設けられることがあり、この非線形素子は、たとえば、Ａｖｅｒｙの名で１９９８年１月１３日に提出された米国特許第５，７０８，５５０号、Ｄｕｖｖｕｒｙ等の名で２０００年３月２１日に提出された米国特許第６，０４０，９６８号、Ｓｕｇａｗａｒａの名で２０００年３月２８日に提出された米国特許第６，０４３，５３９号、及びＷｉｌｌｉａｍｓの名で２０００年５月９日に提出された米国特許第６，０６０，７５２号に記載されている。これらの非線形素子は、サージを減衰させ、保護されるべき超小形電子回路のそれらの部分の周りに過電圧をバイパスさせるように、外部への接続のために設けられる超小形電子回路の各種電極に接続されることがある。１つの公知のスキームは、Ｄｕｖｖｕｒｙ等の特許に記載されるように、逆並列のやり方で、一方向性の電流導電素子を超小形電子回路の第一の電圧入力電極と第二の電圧入力電極との間に接続することであり、この場合、電源電圧は異なる値を有する。Ｄｕｖｖｕｒｙ等の構成は、一方向電流導電素子のオフセット電圧を超えて、一方の電源電圧が他方の電源電圧から離れようとするときはいつでも、電極の電圧を「接続する」という作用を有する。

改善されたデュアル電源構成が望まれている。

本発明の態様に係る電源保護装置は、第一の負荷回路に電圧を印加するために第一の電源出力レベルを発生する第一の電源、及び第二の負荷回路に電圧を印加するために第二の電源出力レベルを発生する第二の電源を備えている。第一の電源出力レベルと第二の電源出力レベルとの差が第一の通常動作の値の範囲外にあるとき、及び第二の電源出力レベルが第二の通常動作の値の範囲内にあるときの両者の場合、クランプ回路は、第一の電源出力レベルをクランプするために第二の電源出力レベルを示す信号に応答する。差が第一の通常動作の値の範囲内にあるとき、第一の電源出力レベルのクランプが防止される。第二の電源出力レベルが第二の通常動作の値の範囲外にあるとき、検出器は、第二の電源出力レベルを示す信号に応答し、第一の電源出力レベルのクランプを防止するため、第一の電源出力レベルを変化させるために第一の電源に接続される。

本装置の１つの変形例では、クランプ回路は、スイッチを含んでいる。

本装置の別の変形例では、クランプ回路は、整流器とダイオードのうちの一方を含んでいる。

本装置の１つのアバターでは、第一の負荷回路は、第一のステージを形成し、第二の負荷回路は、一般の集積回路からなる第二のステージを形成している。

本装置の別のアバターでは、第二の電源出力レベルが第二の通常動作の値の範囲外にあるとき、第一の電源レベルがディスエーブルにされる。

図１は、コアとなる部分と周辺的な部分のそれぞれを含む超小形電子回路１２を含む構成１０に関する簡略化された例示となる図である。第一の電源２４は、超小形電子回路１２に付帯的なものであって、第一の電圧入力ポート又は電極１２_１への印加のために、２．５ボルトのような第一の電圧での印加電圧を生成する。第二の付帯的な電源２６は、第二の印加電圧入力ポート又は電極１２_２への印加のために印加電圧を生成する。図１に例示されるように、超小形電子回路１２のコア回路１４は、電源２４から印加される電圧により印加され、周辺回路１６は、電源１６から印加される電圧により印加される。図１では、電源２４により生成される第一の電源電圧は、２．５ボルトであり、電源２６により生成される第二の電源電圧は、３．３ボルトであり、両電圧は、プラス（＋）記号により示されるように極性が設定されている。このように、超小形電子回路１２のコア回路１４の部分は、２．５ボルトという公称電圧で動作し、周辺回路１６は、３．３ボルトという公称電圧で動作する。当業者であれば、電圧の印加は、電荷の流れについて完全な回路を形成するために２つの導体を必要とすること、及び従来のグランドシンボルにより例示される「接地」接続、又はそれらの等価なものが提供される必要があることを認識されるであろう。

ある回路におけるあるポイントでの実際の電圧は、別のポイントに関して、サージの結果として瞬間的な、若しくはミス設定による制御又は１以上のコンポーネントへのダメージの結果として連続的なもののいずれかである、公称値からの差がある場合がある。図１の構成では、ダイオードすなわち整流器の構成で、一方向の電流電導素子３２として保護回路３０が提供され、このダイオードは、そのアノードが第一の入力電圧電極１２_１に接続され、そのカソードがおそらく抵抗３４及び第二の入力電圧電極１２_２を経由して第二の電源２６に接続されている。第一の電源２４により生成される電圧が第二の電源２６により生成される電圧よりも公称的に高いレベルに上昇しようとする場合、又は如何なるソースからの電圧サージがその公称レベルを超える場合、一方向の電流電導素子３２は、導通状態となり、電極１２_１、一方向電流導電素子３２、抵抗３４及び電極１２_２を経由して、電源２４から電源２６への電流の流れのためのパスを提供する。電流の流れは、電源２４の出力電圧を電源２６の出力電圧よりも実質的に大きくない値にクランプすることが意図される。保護回路３０の抵抗３４は、使用される場合には、保護回路３０を流れる電流をかかる故障状態の間に非破壊的な値に制限するため、また、瞬間的なサージを減衰する傾向にある抵抗性負荷を提供するために選択された値を有するが、保護回路３０を流れる電流がコア回路１４の部分を流れる電流と共に電源２４の出力電圧を低下するために十分であるように、十分に低い値を有するべきである。電源２４の出力電圧の低下は、電源２４に関連される過電流フォールドバック回路により起こる場合があるか、又はその実際の出力電圧を所望のレベルに低減するのに十分な電源２４の固有な内部インピーダンスをロードすることで単に達成される場合がある。

一方向の電流導電素子３２を含めて、図１の保護回路３０の動作に関する先の説明では、一方向の電流導電素子のオフセット電圧の作用は、もしあれば、考慮されていない。当業者であれば、様々な構成の一方向の電流導電素子は、オフセット電圧を有しており、このオフセット電圧は著しい導通が起こる前に超えられる必要がある順方向電圧であることがわかっている。これらのオフセット電圧は、実際に、公称２．５ボルト電源の電圧が回路３０における導通が開始する前に３．３ボルトに素子３２の順方向のオフセット電圧を加えた合計まで上昇しなければならないように、導通の間にも存在する。

図１の構成１０の動作では、超小形電子回路の電源２６は、グランドに短絡される場合があるか、又はその公称の電圧よりも低い電圧を生成する場合がある。かかる状況では、２．５ボルトとして例示される電源２４により生成される公称電圧は、公称の３．３ボルトの電源２６により生成された実際の電圧を（存在する場合、１以上のオフセット電圧だけ）超える場合がある。たとえば、電源２６がその出力ポートをグランドに内部的に短絡している場合、電源２６から第二の印加電圧入力ポート１２_２にゼロボルトが印加される。保護回路３０は、この状態を第一の電源２４の過電圧状態とは区別がつかないことがわかり、一方向の電流導電素子３２は、導通状態となる。一方向の電流導電素子３２が導通すると、電極１２_１、一方向の電流導電素子３２、抵抗３４及び電極１２_２を経由して使用中の電源２４から電源２６に電流が流れる。保護回路３０を通した電流の流れは、既存の電流に加わり、次いで、電源２４により得られる。

内部構成の詳細が利用可能ではない特定のビデオプロセッサでは、図１に示されるように、電源２４と電源２６との間に接続される図１のエレメント３２及び３４に対応するダイオード−抵抗の組み合わせを有するように見えることを、外部の「ブラックボックス」の測定は判定している。図１の集積回路１２に対応する、集積回路の温度は、図１の保護回路３０が動作するときに上昇する傾向にあることが発見されている。より詳細には、集積回路のケース温度が１００℃に到達し、この温度は、この集積回路について規定されている８０℃の絶対最大温度を超える。一方向の電流導電素子３２及び抵抗３４で消散される電力は、おそらく他の素子における電力消散と共に、通常動作の間に集積回路により生成される熱を増加し、過剰な温度状態になることが考えられる。

図２Ａは、図１に類似した簡略化された図であり、保護回路３０の動作のために集積回路の過剰な温度を防止するのに役立つ、本発明の態様に係る構成を例示している。図２Ａでは、図１のエレメントに対応するエレメントは、同じ参照符号により示されている。参照符号４０として一般的に示されているコンパレータ回路は、電源２６の出力端子２６ｏとグランドの間に接続されており、それらの間にタップ４６を有している第一及び第二の直列に接続された抵抗４４及び４８を含むものとして例示される分圧器４２を含んでいる。当業者であれば、タップ４６での電圧は、出力端子２６ｏでの実際の電圧の既知の部分であることがわかる。正確なパーセンテージは、数あるファクタの中でも抵抗４４及び４８の相対的な値に依存する。したがって、分圧器４２のタップ４６での実際の電圧は、出力端子２６ｏでの固定されたパーセンテージの実際の電圧である。本発明の態様によれば、コンパレータ構成４０は、（単に「コンパレータ」又は“ＣＯＭＰ”とも呼ばれる）高利得増幅器５０を含み、この増幅器は、分圧器４２のタップ４６に接続される第一の入力端子と、Ｖｒｅｆとして示される基準電圧に接続される第二の入力端子とを有している。コンパレータ装置５０の出力端子は、信号経路５２を経由して、第一の電源２４の「シャットダウン」入力ポート５４に接続されている。２．５ボルト電源２４は、ピン５４に印加された電圧が論理ロウすなわち０であるとき、その出力電圧を減少させるか、又は動作をシャットダウンすなわち停止する。第二の電源２６の出力２６ｏでの実際の電圧が公称の出力電圧（マイナス１以上のオフセット電圧）に等しいとき、基準Ｖｒｅｆの値は、タップ４６に生じる電圧に等しく選択される。言い方を変えると、２．５ボルトの第一の電圧源の公称電圧の例を使用して、基準電圧源Ｖｒｅｆは、第二の電源２６の出力端子２６ｏでの実際の電圧が２．５ボルトに等しいか又は２．５ボルトよりも低いとき（もし使えるものなら、プラスオフセット）、タップ４６で生じるのと同じ値を有するために選択される。より詳細には、タップ４６での実際の電圧が出力ポート２６ｏでの実際の電圧の０．２８倍であって、電源２６の実際の電圧が２．５ボルトである場合、タップ電圧は、０．７ボルトである（オフセットなし）。図２ａの基準電圧源Ｖｒｅｆは、０．７ボルト以下に選択される。

図２ａの構成の動作では、コンパレータ構成４０は、３．３ボルト電源２６の実際の値が２．５ボルトを超えたときに信号経路５２を第一の信号状態にし、オフセットがないことを仮定して３．３ボルト電源２６の実際の値が２．５ボルト以下であるときに異なる状態又は他の状態にする。このように、コンパレータ構成４０の出力は、図２ａの保護回路３０を通して電流が流れる間のインターバル、及び超小形電子回路１２の加熱が生じる間インターバルの指示を与える。図２ａでは、信号経路５２に関連される信号５３は、正常すなわち「ＯＫ」状態に関連される論理ハイレベルを有するとして表され、このレベルは、分圧器４２のタップ４６での電圧が、２．５ボルト以上である公称の３．３ボルト電源２６の出力電圧に対応する０．７ボルト以上であるときに起こる。これに応じて、コンパレータ４０により生じる信号５３の論理ロウレベルは、潜在的な過熱状態を表し、これは、分圧器４２のタップ４６での電圧が２．５ボルト以下である公称の３．３ボルト電源２６の出力電圧に対応する０．７ボルト以下であるときに起こる。

本発明の更なる態様によれば、図２ａの導体５２の信号は、第一の電源２４のシャットダウン入力ポート５４に印加され、過熱を引き起こす状態が起こったときに第一の電源を遮断する。より詳細には、コンパレータ装置５０の反転（−）入力が基準電圧源Ｖｒｅｆに接続され、コンパレータ装置５０の非反転（＋）入力ポートが分圧器４２のタップポイント４６に接続されているので、コンパレータ４０は、超小形電子回路１２の加熱を引き起こす場合がある状態が起こったときである、タップ４６での電圧がＶｒｅｆ以下であるときに信号導体５２を論理ロウ又は論理０レベルにする。コンパレータ４０は、通常の状態で論理ハイ信号を生じ、これは、すなわち端子２６ｏでの３．３ボルト電源の実際の値が２．５ボルトを超えたときである。２．５ボルト電源２４を遮断するために入力ポート５４で必要とされる制御信号が論理ロウレベルよりはむしろ論理ハイレベルになった場合、インバータは、信号を反転し、必要であれば第一の電源２４を適切に制御するためにコンパレータ装置５０の出力に接続され、又は代替的に、コンパレータ４０の反転入力ポート及び非反転入力ポートへの接続が逆にされる。

図２Ｂは、基準電圧Ｖｒｅｆ及び電源２６をもつコンパレータ５０の代替的な構成を例示している。分圧器は除かれており、基準電圧は電源２４の公称電圧、すなわち２．５ボルトに等しく設定されている。この構成は、電源２６の出力ポート２６ｏでの実際の出力電圧と電源２４の公称値との間の直接的な比較を提供している。

図３は、本発明のコンパレータ及び電源の態様に関する特定の実施の形態のより詳細な表現である。図３では、２．５ボルト電源２４の部分Ｕ１３６００及びＵ１３６０１、並びに電源２６は、６Ｖ＿ＳＴＢＹの直流電源から全てエネルギーが供給される。

図３の集積回路Ｕ１３６００は、１６３０ ＭｃＣａｒｔｈｙ Ｂｌｖｄ， Ｍｉｌｐｉｔａｓ， ＣＡ ９５０３５−７４１７のＬｉｎｅａｒ Ｔｅｃｈｎｏｌｏｇｙ社により製造されたＬＴＣ１５３０型の高電力同期スイッチングレギュレータコントローラである。２の外部のＦＥＴ素子をそのＧ１及びＧ２端子から駆動することが意図されている。２つの外部のＦＥＴ素子は、Ｕ１３６０１に位置されている。ＬＴＣ１５３０は、２％を超える温度、負荷電流及びライン電圧シフトである最悪の場合の出力電圧の安定化を提供することが意図される正確に調節された基準及び内部フィードバックシステムを含んでいる。ＬＴＣ１５３０の補償ピン４は、誤差増幅器、及びＰＷＭコンパレータの入力に内部的に接続されており、最適な遷移の応答のためにフィードバックループを補償するために外部のＲＣ回路網に接続されることが意図されている。ＬＴＣ１５３０の遮断は、オープンコレクタトランジスタ又はオープンドレイントランジスタにより、補償ピン４を０．１ボルト以下に引っ張る。

図３では、コンパレータ４０は、ＮＰＮバイポーラトランジスタＱ１３６０１を含んでおり、そのベースが分圧器４２のタップ４６に接続されており。そのエミッタがグランドに接続されている。トランジスタＱ１３６０１のコレクタは、抵抗Ｒ１３６０４を経由して６Ｖ＿ＳＴＢＹ電源に接続されており、更なる抵抗Ｒ１３６０５を経由してインバータに接続されるバイポーラトランジスタＱ１３６０２のベースに接続されている。

トランジスタＱ１３６０２のコレクタは、抵抗Ｒ１３６０６を経由してスイッチモード制御の集積回路Ｕ１３６００のループ補償入力ポート４に接続され、この集積回路は、２．５ボルト電源２４を駆動する。キャパシタＣ１３６１７及びＣ１３６１１８は、抵抗Ｒ１３６１１と共に、これらの全てはＵ１３６００のピン４に接続されており、スイッチモード電源２４のループ補償を提供する。

図３では、集積回路Ｕ１３６００のスイッチング信号出力ポートＧ１及びＧ２は、パワースイッチ集積回路Ｕ１３６０１の対応する入力ポートを駆動する。また、図３には、スイッチッド出力ポート１３６０１ｏ、共に出力ポート１３６０１ｏに接続される直列のインダクタＬ１３６０１及び「転流」ダイオードすなわち整流器ＣＲ１３６０６、及びインダクタＬ１３６０１の出力側とグランドとの間に接続されるフィルタキャパシタＣ１３６２１が例示されている。２．５ボルト電源２４の出力電圧は、出力ポート２４ｏで生成され、この出力ポートは、キャパシタＣ１３６２１及びインダクタＬ１３６０１に接続されている。

図３の構成の動作では、３．３ボルトの電源２６は、その出力ポート２６ｏで約３．３ボルトを通常生成する。出力ポート２６ｏで３．３ボルトであり、抵抗４４及び４８はそれぞれ２０Ｋ及び１０Ｋオームの抵抗を有しているので、分圧器４２のタップ４６での電圧は、１．１ボルトに向く傾向にあるが、その飽和状態でトランジスタＱ１３６０１のベースにより引き上げられる電流に応答して約０．７ボルトで制限する。トランジスタＱ１３６０１が飽和されたとき、そのコレクタはグランド電位の近くにあり、Ｑ１３６０２を導通状態にするのに十分である。トランジスタＱ１３６０２が非導通状態にあるとき、そのコレクタは、本質的に開回路であり、集積回路Ｕ１３６００は、スイッチモード信号Ｇ１及びＧ２を生成するために正常に動作し、ループ補償エレメントＣ１３６１７、Ｃ１３６１８及びＲ１３６１１は、ループ補償を提供する。スイッチング集積回路Ｕ１３６０１は、スイッチング信号Ｇ１及びＧ２を受け、通常のスイッチモードのやり方でインダクタＬ１３６０１を流れる電流を生成し、２．５ボルト電源２４の出力ポート２４ｏで所望の２．５ボルトを生成するためにスイッチする。

本発明の態様に係る構成は、スイッチモードドライバＵ１３６００のループ補償入力ポート４への低いリーケージ電流及び低いキャパシタンスの両者を提供するという目立った利点を有している。トランジスタＱ１３６０２のオープンコレクタは、１メガオームよりも大きい抵抗性インピーダンスを与え、また、ループ補償キャパシタと比較して問題にならない約２．５ピコファラッドよりも低い容量性の負荷を提供する。

図３の超小形電子回路１２の入力ポート１２_１での電圧を３．３ボルトとダイオード３２の１オフセット電圧とを加えた電圧よりも大きな電圧に増加させる瞬間的な故障又はサージの発生に応じて、一方向の電流導電素子３２は、サージを吸収する傾向にある抵抗３４にサージを結合するために伝導する。

図３の３．３ボルト電源２６の電圧が２．５ボルト以下の公称の値に減少する場合（実際に２．５−０．７＝１．８ボルト以下）、分圧器４２のタップ４６の電圧は、通常のシリコントランジスタの順方向電圧降下である０．７ボルト以下に減少する。トランジスタＱ１３６０１は、非導通状態となり、そのコレクタ電圧は、６Ｖ＿ＳＴＢＹ電圧に向かって上昇する傾向にある。トランジスタＱ１３６０１のコレクタ電圧におけるこの上昇は、トランジスタＱ１３６０２のベースに伝達され、このトランジスタＱ１３６０２は、ＯＮとなり、これによりそのコレクタ電圧を本質的にグランド電位にする。実際に、このことは、集積回路Ｕ１３６００のループ補償ピン４の間に抵抗Ｒ１３６０６を接続し、これにより集積回路における内部電流源をロードし、ピン４での電圧を約０．１ボルト以下に降下させる。ピン４での電圧におけるこの減少は、次に、スイッチモードドライバＵ１３６００に動作を停止させるか、又はより詳細には、スイッチモード信号Ｇ１及びＧ２の生成を停止させる。スイッチモード信号Ｇ１及びＧ２がない場合、パワースイッチ集積回路Ｕ１３６０１は、動作を停止し、公称の２．５ボルト出力ポート２４ｏへの印加のために更なる電圧を生成しない。結果的に、公称の２．５ボルト出力端子２４ｏでの電圧は、ゼロボルトに降下し、このゼロボルトは、公称の３．３ボルト電源が実際にどの位低く降下したかに関わらず、保護回路３０が公称の３．３ボルト電源２６に伝導することができない電圧である。このように、電流は、公称の３．３ボルト電源の実際の値における減少のため、延長された時限の間にＥＳＤ保護回路３０を流れることができない。これは、２．５ボルト電源は公称の３．３ボルト電源が約２．５ボルト以下の値に減少するときはいつでもディスエーブルにされるためである。２．５ボルト電源２４の遮断は、公称の３．３ボルト電源電圧が２．５ボルト以下に減少されたときから、約１０〜２０マイクロ秒のうちに起こり、これは、集積回路１２へのダメージを防ぐために十分に早い。

代替的な基準電圧は、図４に例示されており、この図は図２Ａに特に類似している。図４では、分圧器４２は、３．３ボルト電源２６の公称値を電源２４の公称の出力電圧である２．５ボルトにまで分圧する。図４では、コンパレータ５０の反転（−）入力ポートは、第一又は低電圧の電源２４の出力ポート２４ｏに接続される。このことは、電源２４の公称電圧に等しい電圧を有する基準電圧の必要性を除き、３．３ボルト電源の実際の値が（素子３２の順方向オフセット電圧を無視して）２．５ボルト電源の実際の値以下に下がったときにシャットダウンが起こるという結果となる。

本発明の態様に係る構成は、保護回路３０の望まれないターン・オンを回避するシーケンスで、始動の間に電源を強制的にオンにする。より詳細には、公称の３．３ボルト電源が２．５ボルトを超える出力電圧を有して始めて２．５ボルト電源が始動する。

なお、図２Ａ、図２Ｂ、図３又は図４の感知回路４０が動作する実際の電圧は、公称の計算された値から離れる。これは、特に、集積回路が効果的なヒートシンク又は涼しい位置で動作する場合、保護回路３０を流れる電流による加熱は、ある程度の電流レベルで許容できる場合があるためである。このように、低い方の電圧源の電圧の減少がトリガされる設定において、結果の正確さは期待されない。

本発明の他の実施の形態は、当業者にとって明らかである。たとえば、特定の値の低電圧の電源２４と高電圧の電源２６が説明のために使用されたが、本発明は、２つ以上の異なる電圧源はエネルギー供給される回路又は集積された回路において必要とされる如何なる状況にも適用される。

コアとなる処理部分と周辺的な処理部分を含む超小形電子回路を含み、また、コアとなる部分と周辺的な部分のそれぞれについて印加電圧を供給するための第一の電源と第二の電源を含む構成に関する簡略化された例示となる図である。 本発明の態様に従って追加された部分を含む、図１の構成に類似する構成の簡略化された例示となる図である。 本発明の別の態様に従って変更された図２Ａの構成の一部を例示する図である。 図２Ａに類似し、本発明の態様に係る１つの特定の実施の形態に関する、更なる詳細を例示する図である。 図２Ａに類似し、代替的な基準電圧源を示す図である。

Claims (16)

1. 第一の負荷回路に電圧を印加するために第一の電源出力レベルを発生する第一の電源と、
   第二の負荷回路に電圧を印加するために、通常動作時に前記第一の電源出力レベルよりも高い第二の電源出力レベルを発生する第二の電源と、
   前記第一の電源出力レベルが前記第二の電源出力レベルよりも高いときに前記第二の電源出力レベルを示す信号に応答して前記第一の電源出力レベルをクランプし、前記第一の電源出力レベルと前記第二の電源出力レベルとの差が通常の動作値の範囲にあるときに前記第一の電源出力レベルのクランプを防止する保護回路と、
   前記第一の電源に結合される感知回路であって、前記第二の電源出力レベルが予め決定された値未満であるとき、前記第二の電源出力レベルを示す信号に応答して、前記保護回路による前記第一の電源出力レベルのクランプを防止するために前記第一の電源出力レベルを低減する感知回路と、
   を備える電源保護装置。
2. 前記保護回路は、スイッチを備える、
   請求項１記載の電源保護装置。
3. 前記保護回路は、整流器を備える、
   請求項１記載の電源保護装置。
4. 前記保護回路は、ダイオードを備える、
   請求項１記載の電源保護装置。
5. 前記第一の負荷回路は共通の集積回路の第一のステージを形成し、前記第二の負荷回路は共通の集積回路の第二のステージを形成する、
   請求項１記載の電源保護装置。
6. 前記第二の電源出力レベルが前記予め決定された値未満であるとき、前記第一の電源出力レベルはディスエーブルにされる、
   請求項１記載の電源保護装置。
7. 第一の負荷回路に電圧を印加するために第一の負荷回路に結合される第一の電源電圧を発生する第一の電源と、
   第二の負荷回路に電圧を印加するために第二の負荷回路に結合される、通常動作時に前記第一の電源電圧よりも高い第二の電源電圧を発生する第二の電源と、
   前記第一の電源に結合され、前記第二の電源電圧に応答する保護回路であって、前記第一の電源電圧が前記第二の電源電圧を超えるとき、前記第一の電源電圧の振幅を制限する保護回路と、
   前記第二の電源に結合される入力を有する感知回路であって、前記第二の電源電圧が予め決定された値未満であるとき、前記第一の電源電圧の前記振幅を減少するために前記第一の電源に印加される制御信号を生成する感知回路と、
   を備える保護回路。
8. 集積回路のコアとなる部分に電圧を印加するために第一の電圧を第一の電圧源から受ける第一の電力入力ポートを含み、前記コアとなる部分以外の前記集積回路の部分に電圧を印加するために前記第一の電圧よりも高い公称値を有する第二の電圧を第二の電圧源から受ける第二の電力入力ポートを含む集積回路であって、
   前記第一の電力入力ポートでの実際の第一の電圧が前記第二の電力入力ポートでの実際の第二の電圧を超えたときに導通するため、前記第一の電力入力ポートと前記第二の電力入力ポートとに結合される一方向の電流導通素子を更に含む集積回路と、
   公称値で前記第一の電圧を供給し、制御信号の印加に応じて前記公称値よりも低い値に前記第一の電圧を低減する制御入力ポートを含む前記第一の電圧源と、
   前記第一の電圧源と前記第二の電圧源に接続され、前記第二の電圧源の電圧が前記実際の第一の電圧と前記公称値での前記第一の電圧のうちの一方よりも低い間に前記制御信号を発生し、前記制御信号を前記第一の電圧源に印加する感知回路と、
   を備える回路装置。
9. 前記感知回路は、前記第二の電圧源に結合されるコンパレータを備え、前記コンパレータは、前記実際の第二の電圧を前記実際の第一の電圧と比較し、前記実際の第二の電圧が前記実際の第一の電圧よりも低いときに前記制御信号を発生する、
   請求項８記載の回路装置。
10. 前記第一の電圧源は、前記制御信号の印加に応じて前記第一の電圧をゼロボルトに減少させる、
    請求項８記載の回路装置。
11. 前記感知回路は、前記第二の電圧源に結合されるコンパレータを備え、前記コンパレータは、前記実際の第二の電圧を前記公称値での前記第一の電圧に等しい基準電圧と比較し、前記実際の第二の電圧が前記基準電圧よりも低いときに前記制御信号を発生する、
    請求項８記載の回路装置。
12. 前記感知回路は、コレクタ電極とベース電極を含む第一のトランジスタを有し、
    前記第二の電圧源と前記ベース電極とに接続され、前記第二の電圧から分圧された電圧を前記ベース電極に印加し、前記ベース電極に前記制御電流を流す分圧手段と、
    を備える請求項１１記載の回路装置。
13. 前記感知回路は、
    順方向電圧を定義するベース電極を含み、コレクタ電極とエミッタ電極とを含む電流経路を含む第二のトランジスタであって、前記電流経路は基準となる電源に結合されると共に、抵抗を介して電位源に結合され、
    前記第二の電圧源の間に結合され、前記ベース電極に結合されるタップを有する分圧手段であって、前記第二の電圧を前記第一のトランジスタの前記ベース電極に現れる分圧された値に分圧し、前記分圧された値が公称のベース電極の順方向電圧を超えるときに前記第一のトランジスタを導通状態にする分圧手段と、
    前記第一の電圧源の制御入力ポートに結合され、前記第二のトランジスタからの前記制御信号を前記第一の電圧源に印加する印加手段と、
    を備える請求項１２記載の回路装置。
14. 前記第一のトランジスタのエミッタは、基準となるグランドに接続され、前記順方向電圧は、ベース−エミッタ間の電圧であり、
    前記分圧手段は、前記第二の電圧源と前記基準となるグランドとの間に接続される抵抗性の分圧器を備える、
    請求項１３記載の回路装置。
15. 前記印加手段は、そのコレクタ−エミッタ間の経路が前記第一の電圧源の前記制御入力ポートに結合されると共に前記基準となるグランドに結合され、そのベース電極が前記第一のトランジスタの前記コレクタに結合されるバイポーラトランジスタを備え、前記バイポーラトランジスタは、前記実際の第二の電圧が前記公称値での前記第一の電圧よりも振幅において小さいとき、前記基準となるグランドの電圧で前記制御入力ポートを維持する、
    請求項１４記載の回路装置。
16. 高い方の公称電圧と低い方の公称電圧とを有する複数の電源の動作のために必要とされる超小形電子回路のための保護装置であって、前記超小形電子回路の低い方の電圧の電力入力電極は、前記低い方の公称電圧を有する電源の電圧が前記高い方の公称電圧を有する電源の電圧よりも高くなったときに導通状態となる一方向の電流導電手段を経由して高い方の電圧の電力入力電極に接続され、
    低い方の公称電圧を有する前記電源に結合され、印加される高い方の制御電圧及び低い方の制御電圧のうちの一方に応答して前記低い方の公称電圧を有する前記電源をディスエーブルにする遮断電極と、
    高い方の公称電圧を有する前記電源に結合されると共に前記遮断電極に結合される感知手段であって、前記高い方の公称電圧を有する前記電源の実際の値が前記低い方の公称電圧よりも低いときに、前記実際の値に応答して前記高い方の制御電圧及び前記低い方の制御電圧のうちの一方を生成し、前記高い方の公称電圧を有する前記電源の実際の電圧が前記低い方の公称電圧よりも低いときに前記低い方の公称電圧を有する前記電源をディスエーブルにする感知手段と、
    を備える保護装置。

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