JP2007059444A

JP2007059444A - 半導体集積回路装置

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Publication number: JP2007059444A
Application number: JP2005239698A
Authority: JP
Inventors: Masanori Dobashi; 正典土橋
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2005-08-22
Filing date: 2005-08-22
Publication date: 2007-03-08
Anticipated expiration: 2025-08-22
Also published as: JP4913376B2

Abstract

【課題】本発明は、クランプ回路の静電破壊防止機能を損なうことなく、装置の仕様耐圧を高めることが可能な半導体集積回路装置を提供することを目的とする。
【解決手段】本発明に係る半導体集積回路装置は、外部端子Ｔ１と接地端との間に接続され、外部端子Ｔ１にクランプ電圧以上の電圧Ｖａが印加されたときに、外部端子Ｔ１と接地端との間を短絡させるクランプ回路１と；外部端子Ｔ１にクランプ電圧以上の電圧Ｖａが印加されており、かつ、その印加期間が所定の閾値期間に達したとき、クランプ回路１の動作を禁止するクランプ制御回路２と；を有して成る構成とされている。
【選択図】図１

Description

本発明は、クランプ回路を備えた半導体集積回路装置に関するものである。

図６は、半導体集積回路装置の一従来例を示すブロック図（一部に回路図を含む）である。本図に示すように、従来より、半導体集積回路装置の外部端子３００には、一般に、それに繋がる内部回路２００（過電圧に過敏なロジック回路など）の静電破壊防止手段として、クランプ回路１００が内部回路２００と並列に挿入されている。

クランプ回路１００は、外部端子３００と接地端との間に、トランジスタ１０１を有して成る。トランジスタ１０１は、外部端子３００にクランプ電圧以上の過電圧が印加されたときに、外部端子３００と接地端との間を短絡させるトリガ素子である。なお、トランジスタ１０１は、瞬時的な過電圧（静電サージなど）の印加では破壊されないように、十分高耐圧に設計されている。また、上記のクランプ電圧は、トランジスタ１０１のベースに接続されるクランプ電圧設定素子１０２（ツェナダイオードなど）及び抵抗１０３の調整により、内部回路２００の内部素子耐圧よりも低く定められている（図７を参照）。

また、本願発明に関連するその他の従来技術としては、出力トランジスタに供給される制御信号の変化や出力端子の電圧を検知し、その検知結果に基づいて、クランプ回路の動作を制御するクランプ制御回路を有して成る半導体集積回路が開示・提案されている（特許文献１を参照）。

特開平１１−０３２４２９号公報

確かに、クランプ回路１００を備えた半導体集積回路装置であれば、外部端子３００にクランプ電圧以上の過電圧が印加されたときに、トランジスタ１０１を導通させて前記過電圧を接地端に逃がすことができるので、クランプ回路１００を具備しない構成（内部回路２００の内部素子耐圧のみに依存した構成）に比べて、内部回路２００の静電破壊を効果的に防止することが可能となる。

しかしながら、従来の半導体集積回路装置では、外部端子３００にクランプ電圧以上の電圧が定常的に印加されると、トランジスタ１０１が継続的にオン状態となるため、外部端子３００の印加電圧がトランジスタ１０１の設計耐圧以下であっても、トランジスタ１０１が破壊に至るおそれがあった。

そのため、従来の半導体集積回路装置では、その通常動作時にクランプ回路１００が継続的にオン状態とならないように、半導体集積回路装置の仕様耐圧（すなわち、外部端子３００の許容印加電圧）が、内部回路２００の内部素子耐圧ではなく、より低いクランプ電圧によって律速される結果となっていた（図７を参照）。

なお、クランプ電圧の設定値を高めれば、半導体集積回路装置の仕様耐圧を内部回路２００の内部素子耐圧に近付けることができる反面、クランプ回路１００の起動トリガが遅れて、その静電破壊保護機能が損なわれるため、必ずしも適切な措置とは言えなかった。

また、特許文献１の従来技術は、あくまで、ソレノイドをターンオフする過程で生じる逆起電圧によるサージ電圧が出力端子に印加される期間だけクランプ回路を動作させ、その他の期間はクランプ回路を非動作とすることにより、出力トランジスタを保護すると同時に、半導体集積回路装置の小型化を実現するための技術であって、上記課題を解決し得る技術ではなかった。

すなわち、特許文献１の従来技術は、半導体集積回路装置の通常動作時におけるクランプ回路の適正制御のみを考慮して創作された技術であって、半導体集積回路装置の単品時（電源非供給時）における静電保護機能については、何ら考慮されていなかった。

本発明は、上記の問題点に鑑み、クランプ回路の静電破壊防止機能を損なうことなく、装置の仕様耐圧を高めることが可能な半導体集積回路装置を提供することを目的とする。

上記目的を達成するために、本発明に係る半導体集積回路装置は、外部端子と基準電位端との間に接続され、前記外部端子にクランプ電圧以上の電圧が印加されたときに、前記外部端子と前記基準電位端との間を短絡させるクランプ回路と；前記外部端子に前記クランプ電圧以上の電圧が印加されており、かつ、その印加期間が所定の閾値期間に達したとき、前記クランプ回路の動作を禁止するクランプ制御回路と；を有して成る構成（第１の構成）としている。

なお、上記第１の構成から成る半導体集積回路装置において、前記クランプ回路は、コレクタが前記外部端子に接続され、エミッタが前記基準電位端に接続され、ベースがクランプ電圧設定素子を介して前記外部端子に接続される一方、抵抗を介して前記基準電位端に接続された第１のｎｐｎ型バイポーラトランジスタと；コレクタが第１のｎｐｎ型バイポーラトランジスタのベースに接続され、エミッタが前記基準電位端に接続され、ベースが前記クランプ制御回路の禁止信号出力端に接続された第２のｎｐｎ型バイポーラトランジスタと；を有して成る構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る半導体集積回路装置において、前記クランプ制御回路は、前記外部端子の端子電圧或いはその分圧電圧を監視し、前記外部端子に前記クランプ電圧以上の電圧が印加されているときにはイネーブルとなり、印加されていないときにはディセーブルとなる検出信号を生成する検出回路と；前記検出信号を監視し、そのイネーブル期間が所定の閾値期間に達したときに初めてイネーブルとなるクランプ禁止信号を生成するタイマ回路と；を有して成り、前記クランプ禁止信号のイネーブルに応じて、前記クランプ回路の動作を禁止する構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る半導体集積回路装置において、前記クランプ制御回路に電源電圧を供給する電源回路は、ドレインが前記外部端子に接続され、ソースが前記クランプ制御回路の電源入力端に接続され、ベースが抵抗を介して前記外部端子に接続される一方、ツェナダイオードを介して前記基準電位端に接続されたＮチャネル電界効果トランジスタを有して成る構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る半導体集積回路装置において、前記外部端子は、外部電源から電力の供給を受けるための電源入力端子、或いは、外部負荷に対して駆動信号を出力するための信号出力端子である構成（第５の構成）にするとよい。

本発明に係る半導体集積回路装置によれば、クランプ回路の静電破壊防止機能を損なうことなく、装置の仕様耐圧を高めることが可能となる。

図１は、本発明に係る半導体集積回路装置の一実施形態を示すブロック図である。本図に示すように、本実施形態の半導体装置は、クランプ回路１と、クランプ制御回路２（分圧回路２ａ、検出回路２ｂ、及び、タイマ回路２ｃ）と、電源回路３と、内部回路４と、を有して成る。

クランプ回路１は、外部端子Ｔ１（本実施形態では外部電源から電力の供給を受けるための電源入力端子）と基準電位端（本実施形態では接地端）との間に接続され、外部端子Ｔ１にクランプ電圧Ｖｃｌａｍｐ以上の電圧が印加されたときに、外部端子Ｔ１と接地端との間を短絡させることで、外部端子Ｔ１に繋がる内部回路４の静電破壊を防止するための手段である。なお、クランプ回路１は、後述するクランプ禁止信号Ｖｄのイネーブルに応じて、その動作が禁止される構成とされている。

分圧回路２ａは、外部端子Ｔ１の端子電圧Ｖａを抵抗分割して分圧電圧Ｖｂを生成する手段である。

検出回路２ｂは、外部端子Ｔ１にクランプ電圧Ｖｃｌａｍｐ以上の電圧が印加されているか否かを検出すべく、分圧電圧Ｖｂと所定の閾値電圧Ｖｔｈとを比較し、前者が後者よりも高いとき（すなわち外部端子Ｔ１にクランプ電圧Ｖｃｌａｍｐ以上の電圧が印加されているとき）には、イネーブル（本実施形態ではハイレベル）となり、低いとき（すなわち外部端子Ｔ１にクランプ電圧Ｖｃｌａｍｐ以上の電圧が印加されていないとき）にはディセーブル（本実施形態ではローレベル）となる検出信号Ｖｃを生成する手段である。

タイマ回路２ｃは、検出信号Ｖｃを監視し、そのイネーブル期間（ハイレベル期間）が所定の閾値期間ｔに達したときに初めてイネーブル（本実施形態ではハイレベル）となるクランプ禁止信号Ｖｄを生成する手段である。

すなわち、上記の分割回路２ａ、検出回路２ｂ、及び、タイマ回路２ｃは、いずれも、外部端子Ｔ１にクランプ電圧Ｖｃｌａｍｐ以上の電圧が印加されており、かつ、その印加期間が所定の閾値期間ｔに達したとき、クランプ回路１の動作を禁止するクランプ制御回路２の一構成要素として機能する。

なお、上記の閾値期間ｔは、静電サージ等によって生じ得る検出信号Ｖｃのイネーブル期間よりも長く、かつ、クランプ電圧Ｖｃｌａｍｐ以上の電圧が継続的に印加されることでトランジスタ１１が破壊されるまでの耐久可能期間よりも短くなるように、適宜設定されている（本実施形態では、数十〜数百［μｓ］）。

電源回路３は、クランプ制御回路２（特に、検出回路２ｂとタイマ回路２ｃ）に電源電圧Ｖｅを供給する手段である。

内部回路４は、過電圧に過敏なロジック回路など、クランプ回路１による保護対象となる回路である。

次に、クランプ回路１の内部構成について、図２を参照しながら詳細に説明する。図２は、クランプ回路１の一構成例を示す回路図である。

本図に示すように、本実施形態のクランプ回路１は、第１のｎｐｎ型バイポーラトランジスタ１１と、クランプ電圧設定素子１２（ツェナダイオードなど）と、抵抗１３と、第２のｎｐｎ型バイポーラトランジスタ１４と、を有して成る。

トランジスタ１１は、コレクタが外部端子Ｔ１に接続され、エミッタが接地端に接続され、ベースがクランプ電圧設定素子１２を介して外部端子Ｔ１に接続される一方、抵抗１３を介して接地端に接続されている。トランジスタ１１は、外部端子Ｔ１にクランプ電圧Ｖｃｌａｍｐ以上の過電圧が印加されたときに、外部端子Ｔ１と接地端との間を短絡させるトリガ素子である。なお、トランジスタ１１は、瞬時的な過電圧（静電サージなど）の印加では破壊されないように、十分高耐圧に設計されている。

クランプ電圧設定素子１２及び抵抗１３は、各素子定数の調整により、クランプ電圧Ｖｃｌａｍｐを適宜設定するための素子である。なお、クランプ電圧Ｖｃｌａｍｐは、内部回路４の内部素子耐圧よりも低く定められている（図５を参照）。

トランジスタ１４は、コレクタがトランジスタ１１のベースに接続され、エミッタが接地端に接続され、ベースがクランプ制御回路２の禁止信号出力端（タイマ回路２ｃの出力端）に接続されている。すなわち、トランジスタ１４は、クランプ禁止信号Ｖｄに応じてクランプ動作の許可／禁止を切り替えるためのスイッチ手段として機能する。

次に、電源回路３の内部構成及び動作について、図３を参照しながら詳細に説明する。図３は、電源回路３の一構成例を示す回路図である。

本図に示すように、本実施形態の電源回路３は、Ｎチャネル電界効果トランジスタ３１と、抵抗３２と、ツェナダイオード３３、３４と、を有して成る。

トランジスタ３１は、ドレインが外部端子Ｔ１に接続され、ソースがクランプ制御回路２の電源入力端（検出回路２ｂ及びタイマ回路２ｃの電源入力端）に接続され、ベースが抵抗３２を介して外部端子Ｔ１に接続される一方、ツェナダイオード３３、３４を介して接地端に接続されている。

このように、クランプ制御回路２に駆動電力を供給する手段として、出力フィードバック制御を行わない簡易レギュレータを用いることにより、外部端子Ｔ１の端子電圧Ｖａから、迅速に所望の電源電圧Ｖｅ（ほぼツェナダイオード３３のカソード電圧）を生成することができ、延いては、端子電圧Ｖａの立上がり後、遅滞なくクランプ制御回路２を起動させることが可能となる。

なお、起動の迅速性よりも、電源電圧の安定性を重視する内部回路４については、出力フィードバックを行う主レギュレータ（不図示）を用いて、より精度の高い電源電圧を別途生成すればよい。

次に、上記構成から成る半導体集積回路装置の静電破壊防止動作（特にクランプ回路１の動作許可／動作禁止）について、図１〜図３のほか、図４を参照して詳細に説明する。

まず、半導体集積回路装置の電源非投入時（装置の単体時）について、図１〜図３のほか、図４（ａ）を参照しながら詳細に説明する。

この場合、外部端子Ｔ１に静電サージ等が印加されていなければ、その端子電圧Ｖａはゼロレベルであるため、クランプ制御回路２が起動されることはなく、検出信号Ｖｃ及びクランプ禁止信号Ｖｄは、いずれもディセーブル（ローレベル）となる。その結果、クランプ回路１のトランジスタ１４はオフとなるため、トランジスタ１１のベースがトランジスタ１４を介して接地端に引き落とされることはなく、クランプ回路１は、その静電破壊防止動作を許可された状態（以下、レディ状態と呼ぶ）となる。

上記レディ状態において、静電サージ等により、外部端子Ｔ１にクランプ電圧Ｖｃｌａｍｐ以上の電圧が印加されると、クランプ回路１のトランジスタ１１がオンとなるため、外部端子Ｔ１の端子電圧Ｖａを接地端に逃がすことができる。従って、クランプ回路１を具備しない構成（内部回路６の内部素子耐圧のみに依存した構成）に比べて、内部回路６の静電破壊を効果的に防止することが可能となる。

なお、上記のクランプ動作が発動すると、外部端子Ｔ１の端子電圧Ｖａ（延いては、分圧電圧Ｖｂ）は、速やかにゼロレベルに復帰する。従って、仮に静電サージ等から電源電圧Ｖｅが生成され、クランプ制御回路２が起動された場合であっても、分圧電圧Ｖｂが閾値電圧Ｖｔｈを上回っている期間（すなわち検出信号Ｖｃのイネーブル期間）が閾値期間ｔに亘って継続されることはない。従って、クランプ禁止信号Ｖｄは、ディセーブルに維持され、クランプ回路１は、引き続きレディ状態に維持される。もちろん、クランプ回路２が起動されなければ、上記と同様、クランプ回路１はレディ状態に維持される。

このように、本実施形態の半導体集積回路装置は、その電源非投入時においては、クランプ回路１の動作を許可し、内部回路４の静電破壊を効果的に防止することができる。

続いて、半導体集積回路装置の電源投入時（装置の通常動作時）について、図１〜図３のほか、図４（ｂ）を参照しながら詳細に説明する。

この場合、外部端子Ｔ１には、外部電源から定常的に外部電源電圧が供給される。従って、電源回路３では、端子電圧Ｖａから電源電圧Ｖｅの生成が行われ、クランプ制御回路２では、端子電圧Ｖａの立上がりから遅滞なく端子電圧Ｖａの監視動作が開始される。

ここで、外部端子Ｔ１に供給される外部電源電圧がクランプ電圧Ｖｃｌａｍｐ以上である場合には、分圧電圧Ｖｂが閾値電圧Ｖｔｈを上回るため、検出信号Ｖｃは、端子電圧Ｖａ（分圧電圧Ｖｂ）の立上がりに伴い、イネーブル（ハイレベル）に遷移される。

一方、クランプ禁止信号Ｖｄは、端子電圧Ｖａ（分圧電圧Ｖｂ）の立上がり時点ではディセーブル（ローレベル）を維持し、検出信号Ｖｃのイネーブル期間（ハイレベル期間）が所定の閾値期間ｔに達したときに初めて、半導体集積回路装置が電源投入状態にあるという判断の下、イネーブル（ハイレベル）に遷移される。

その結果、クランプ回路１のトランジスタ１４はオンとなるため、トランジスタ１１のベースがトランジスタ１４を介して接地端に引き落とされ、クランプ回路１は、その静電破壊防止動作を禁止された状態となる。

すなわち、クランプ回路１のトランジスタ１１は、電源投入開始から上記の閾値期間ｔに亘って継続的にオン状態とされ、それ以後は、端子電圧Ｖａに依ることなく、オフ状態に維持されることになる。

このように、本実施形態の半導体集積回路装置は、その電源投入時においては、クランプ回路１の動作を禁止し、トランジスタ１１の破壊を未然に防止することができる。

上記した通り、本実施形態の半導体集積回路装置は、外部端子Ｔ１と接地端との間に接続され、外部端子Ｔ１にクランプ電圧Ｖｃｌａｍｐ以上の電圧Ｖａが印加されたときに、外部端子Ｔ１と接地端との間を短絡させるクランプ回路１と；外部端子Ｔ１にクランプ電圧Ｖｃｌａｍｐ以上の電圧Ｖａが印加されており、かつ、その印加期間が所定の閾値期間ｔに達したとき、クランプ回路１の動作を禁止するクランプ制御回路２（分圧回路２ａ、検出回路２ｂ、及び、タイマ回路２ｃ）と；を有して成る構成としている。

このような構成とすることにより、クランプ電圧Ｖｃｌａｍｐによる装置仕様耐圧（すなわち、外部端子Ｔ１の許容印加電圧）の律速を解消し、その仕様耐圧をより高い電圧レベル（最高レベルとしては、内部回路４の内部素子耐圧）にまで引き上げることが可能となる（図５を参照）。従って、クランプ回路１の静電破壊防止機能を損なうことなく、装置の仕様耐圧を高めることが可能となる。

なお、上記の実施形態では、外部電源から電力の供給を受けるための電源入力端子につき、本発明を適用した場合を例に挙げて説明を行ったが、本発明の適用対象はこれに限定されるものではなく、外部負荷に対して駆動信号を出力するための信号出力端子（例えばモータ駆動装置のモータコイル接続端子）などにも広く適用することが可能である。

また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

例えば、タイマ回路２ｃの後段にクランプ制御信号Ｖｄを保持するラッチ回路を設けたり、検出回路２ｂの閾値電位Ｖｔｈにヒステリシスを持たせる構成とすれば、クランプ制御回路２の制御動作をより高精度なものとすることができる。

本発明は、半導体集積回路装置（プリンタ向けＩＣなど、高耐圧ＩＣ全般）の仕様耐圧を高める上で有用な技術である。

は、本発明に係る半導体集積回路装置の一実施形態を示すブロック図である。は、クランプ回路１の一構成例を示す回路図である。は、電源回路３の一構成例を示す回路図である。は、クランプ回路１の動作許可／動作禁止を説明するための図である。は、クランプ電圧によるＩＣ仕様耐圧の律速解消を説明するための図である。は、半導体集積回路装置の一従来例を示すブロック図（一部に回路図を含む）である。は、クランプ電圧によるＩＣ仕様耐圧の律速を説明するための図である。

符号の説明

１クランプ回路
２クランプ制御回路
２ａ分圧回路
２ｂ検出回路
２ｃタイマ回路
３電源回路
４内部回路
１１第１のｎｐｎ型バイポーラトランジスタ
１２クランプ電圧設定素子（ツェナダイオードなど）
１３抵抗
１４第２のｎｐｎ型バイポーラトランジスタ
３１Ｎチャネル電界効果トランジスタ
３２抵抗
３３、３４ツェナダイオード
Ｔ１外部端子（電源入力端子）

Claims

外部端子と基準電位端との間に接続され、前記外部端子にクランプ電圧以上の電圧が印加されたときに、前記外部端子と前記基準電位端との間を短絡させるクランプ回路と；前記外部端子に前記クランプ電圧以上の電圧が印加されており、かつ、その印加期間が所定の閾値期間に達したとき、前記クランプ回路の動作を禁止するクランプ制御回路と；を有して成ることを特徴とする半導体集積回路装置。
前記クランプ回路は、コレクタが前記外部端子に接続され、エミッタが前記基準電位端に接続され、ベースがクランプ電圧設定素子を介して前記外部端子に接続される一方、抵抗を介して前記基準電位端に接続された第１のｎｐｎ型バイポーラトランジスタと；コレクタが第１のｎｐｎ型バイポーラトランジスタのベースに接続され、エミッタが前記基準電位端に接続され、ベースが前記クランプ制御回路の禁止信号出力端に接続された第２のｎｐｎ型バイポーラトランジスタと；を有して成ることを特徴とする請求項１に記載の半導体集積回路装置。
前記クランプ制御回路は、前記外部端子の端子電圧或いはその分圧電圧を監視し、前記外部端子に前記クランプ電圧以上の電圧が印加されているときにはイネーブルとなり、印加されていないときにはディセーブルとなる検出信号を生成する検出回路と；前記検出信号を監視し、そのイネーブル期間が所定の閾値期間に達したときに初めてイネーブルとなるクランプ禁止信号を生成するタイマ回路と；を有して成り、前記クランプ禁止信号のイネーブルに応じて、前記クランプ回路の動作を禁止することを特徴とする請求項１または請求項２に記載の半導体集積回路装置。
前記クランプ制御回路に電源電圧を供給する電源回路は、ドレインが前記外部端子に接続され、ソースが前記クランプ制御回路の電源入力端に接続され、ベースが抵抗を介して前記外部端子に接続される一方、ツェナダイオードを介して前記基準電位端に接続されたＮチャネル電界効果トランジスタを有して成ることを特徴とする請求項１〜請求項３のいずれかに記載の半導体集積回路装置。
前記外部端子は、外部電源から電力の供給を受けるための電源入力端子、或いは、外部負荷に対して駆動信号を出力するための信号出力端子であることを特徴とする請求項１〜請求項４のいずれかに記載の半導体集積回路装置。