JP4945218B2

JP4945218B2 - Ｆｅｔドライブ回路

Info

Publication number: JP4945218B2
Application number: JP2006301874A
Authority: JP
Inventors: 昌康土井; 富二夫野村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-11-07
Filing date: 2006-11-07
Publication date: 2012-06-06
Anticipated expiration: 2026-11-07
Also published as: JP2008118820A

Description

本発明は、部分共振型コンバータ等のブリッジ構成によるＦＥＴ（電界効果トランジスタ）スイッチ（以下、ＦＥＴと記す）を使用するＤＣ−ＤＣ（直流−直流）コンバータ、例えばフェーズシフトコンバータ用のＦＥＴドライブ回路に関する。

従来のＦＥＴドライブ回路として、フルブリッジタイプ（例えば特許文献１参照）とシングルタイプ（例えば特許文献２参照）の回路方式が知られている。

フルブリッジタイプの回路方式は、片側のＦＥＴのゲートにプラス電位のゲート信号を印加してオンさせるとき、もう片側のＦＥＴのゲートに必ずマイナス電位のゲート信号を印加してオフさせる構成となっている。このため、起動時においても、確実にオンオフ動作が可能となる。

しかしながら、上記のフルブリッジタイプでは、双方のＦＥＴに対するゲート信号が共にオフを指示するときはゲート電圧が０Ｖとなり、トランスの漏れインダクタンス、ＦＥＴのゲート容量、抵抗器を含めたライン抵抗によるオーバーシュート成分が大きいと、ＦＥＴが誤動作してしまう。これを防ぐためにはライン抵抗を大きくすればよいが、これではスイッチングスピードが遅くなり、スイッチング損失が増加してしまう。

一方、シングルタイプの回路方式は、ＦＥＴのゲート信号がオン時にプラス電位、オフ時にマイナス電位の二つの状態しかない。すなわち、オフ時はマイナス電位であるため、トランスの漏れインダクタンス、ＦＥＴのゲート容量、抵抗器を含めたライン抵抗によるオーバーシュート成分があったとしても、マージンに余裕があるため、スイッチングスピードを速くすることができ、スイッチング損失を低減することができる。

しかしながら、上記のシングルタイプでは、起動時において、ＤＣカットコンデンサの充電が完了されるまでの期間はオフ指示であってもマイナス電位にならない。このときに反対側のＦＥＴがオンすると、ＦＥＴのゲート容量と帰還容量の分圧比によるセルフターンオンが発生し、ＦＥＴが故障する虞がある。これは、ドレイン電圧Ｖｄが高ければ高いほど、スイッチングスピードが速ければ速いほど、その影響が大きくなる。
特開２００４−１５３８８２公報特開平３−１８１１８号公報

以上述べたように従来のＦＥＴドライブ回路において、フルブリッジタイプでは起動時のオンオフ動作が安定しているものの、オーバーシュート成分によるＦＥＴの誤動作を回避するためにはスイッチングスピードを犠牲にしなければならないという問題があり、シングルタイプではオーバーシュート成分による誤動作に耐性を有するが、セルフターンオンの発生によりＦＥＴが故障する虞があるという問題があった。

本発明は上記の問題を解決するためになされたもので、ブリッジ接続のＦＥＴスイッチの誤動作を招くことなくそのスイッチングスピードを速くすることができ、かつ起動時にも確実にオンオフ動作させることのできるＦＥＴドライブ回路を提供することを目的とする。

上記の目的を達成するために、本発明は、それぞれ一定のデッドタイム期間で互いに交互にオンオフレベルを繰り返す第１、第２のドライブ信号によって、電源電圧ライン及び基準電位ライン間にブリッジ接続してなる第１、第２のＦＥＴスイッチをオンオフ駆動するＦＥＴドライブ回路において、前記第１の入力信号が第１のトランスの一次側に設けられる第１の巻線の一方端に印加され、前記第１の巻線の他方端が第１の基準電位ラインに接続され、第１のコンデンサが前記第１の巻線の一方端、他方端のいずれかに介在され、前記第１のトランスの二次側に設けられる第２の巻線の一方端が前記第１のＦＥＴスイッチのゲートに接続され、前記第２の巻線の他方端が前記第１のＦＥＴスイッチのソースに接続され、前記第１のトランスの二次側に設けられる第３の巻線の一方端が前記第２のＦＥＴスイッチのソースに接続され、前記第３の巻線の他方端には前記第２のＦＥＴスイッチのゲートが接続され、前記第３の巻線の一方端、他方端のいずれかに順方向の第１のダイオードが介在されてなる第１の回路と、前記第２の入力信号が第２のトランスの一次側に設けられる第４の巻線の一方端に印加され、前記第４の巻線の他方端が第２の基準電位ラインに接続され、第２のコンデンサが前記第１の巻線の一方端、他方端のいずれかに介在され、前記第２のトランスの二次側に設けられる第５の巻線の一方端が前記第２のＦＥＴスイッチのゲートに接続され、前記第５の巻線の他方端が前記第２のＦＥＴスイッチのソースに接続され、前記第２のトランスの二次側に設けられる第６の巻線の一方端が前記第１のＦＥＴスイッチのソースに接続され、前記第６の巻線の他方端には前記第１のＦＥＴスイッチのゲートが接続され、前記第６の巻線の一方端、他方端のいずれかに順方向の第２のダイオードが介在されてなる第２の回路とを具備することを特徴とする。

すなわち、上記構成によるＦＥＴドライブ回路では、シングルタイプの第１及び第２のトランスを備え、各トランスの二次側にそれぞれ２つの巻線（第２及び第３の巻線、第５及び第６の巻線）を用意し、第１のＦＥＴスイッチを第１のトランスの第２の巻線及び第２のトランスの第６の巻線の各出力によって制御し、第２のＦＥＴスイッチを第２のトランスの第５の巻線及び第１のトランスの第３の巻線の各出力によって制御する。ここで、第３の巻線、第６の巻線には、ダイオードによってＦＥＴスイッチのゲート電圧がマイナス電位となるように電流方向を制限する。

このように構成することで、第１のドライブ信号がオンレベルのときは第２の巻線より第１のＦＥＴスイッチのゲート電圧をプラス電位にし、オフレベルのときは第２の巻線により第１のＦＥＴスイッチのゲート電圧をマイナス電位にする。この状態で、第２のドライブ信号がオフレベルにあるとき、第６の巻線に電流が流れ、第１のＦＥＴスイッチのゲート電圧がさらにマイナス電位となり、第１のＦＥＴスイッチは確実にオフする。同様に、第２のドライブ信号がオンレベルのときは第５の巻線より第２のＦＥＴスイッチのゲート電圧をプラス電位にし、オフレベルのときは第５の巻線により第２のＦＥＴスイッチのゲート電圧をマイナス電位にする。この状態で、第１のドライブ信号がオフレベルにあるとき、第３の巻線に電流が流れ、第２のＦＥＴスイッチのゲート電圧がさらにマイナス電位となり、第２のＦＥＴスイッチは確実にオフする。この結果、スイッチングスピードが向上すると共に、片側のＦＥＴスイッチのゲート電圧にプラス電位が印加されてオンするとき、もう片側のＦＥＴスイッチのゲート電圧には必ずマイナス電位が印加されてオフするため、起動時にも確実にオンオフ動作ができるようになる。

以上のように、本発明によれば、ブリッジ接続のＦＥＴスイッチの誤動作を招くことなく、そのスイッチングスピードを速くすることができ、かつ起動時にも確実にオンオフ動作させることのできるＦＥＴドライブ回路を提供することができる。

以下、図面を参照して本発明の実施の形態について説明する。

図１は本発明に係るＦＥＴドライブ回路の一実施形態を示す回路図である。図１に示すＦＥＴドライブ回路１００は、図示しない制御回路から供給されるドライブ信号Ｓ１，Ｓ２に応じて、ドレイン電源ライン−ＲＴＮ３ライン間にブリッジ接続してなる一対のＦＥＴスイッチ２０１，２０２を交互にオンオフ駆動することで、出力電圧Ｖoutを得る。ここで、ドライブ信号Ｓ１，Ｓ２は一定期間のデッドタイム期間以外は必ずどちらかがオンする信号となっている。

ドライブ信号Ｓ１は電力増幅器１０に入力され、所定の利得で電力増幅される。この電力増幅器１０の出力端はコンデンサ１１を介してトランス１２の一次側に設けられた第１巻線１２ａの正極性端子に供給される。この第１巻線１２ａの負極性端子はＲＴＮ１に接続される。また、トランス１２の二次側には第２巻線１２ｂと第３巻線１２ｃとを備える。第２巻線１２ｂの正極性端子は抵抗器１３を介してＦＥＴ２０１のゲートに接続され、負極性端子は直接ＦＥＴ２０１のソースに接続される。第３巻線１２ｃの正極性端子はＦＥＴ２０２のソースに接続される。また、第３巻線１２ｃの負極性端子には、ＦＥＴ２０２のゲートが抵抗器１４及び順方向のダイオード１５を介して接続される。

同様に、ドライブ信号Ｓ１は電力増幅器２０に入力され、所定の利得で電力増幅される。この電力増幅器２０の出力端はコンデンサ２１を介してトランス２２の一次側に設けられた第４巻線２２ａの正極性端子に接続される。この第４巻線２２ａの負極性端子はＲＴＮ２に接続される。また、トランス２２の二次側には第５巻線２２ｂと第６巻線２２ｃとを備える。第５巻線２２ｂの正極性端子は抵抗器２３を介してＦＥＴ２０２のゲートに接続され、負極性端子は直接ＦＥＴ２０２のソースに接続される。第６巻線２２ｃの正極性端子はＦＥＴ２０１のソースに接続される。また、第６巻線２２ｃの負極性端子には、ＦＥＴ２０１のゲートが抵抗器２４及び順方向のダイオード２５を介して接続される。

ここで、増幅器１０，２０はドライブ信号で直接トランス１２，２２を駆動できれば必ずしも必要ではない。また、増幅器１０，２０は反転出力でもかまわない。コンデンサ１１はトランス１２とＲＴＮ１との間にあってもかまわない。コンデンサ２１はトランス２２とＲＴＮ２との間にあってもかまわない。ＲＴＮ１，ＲＴＮ２は任意の電圧であってもかまわない。抵抗器１３，１４は電流制限、オーバーシュート等に問題なければ必ずしも必要でない。抵抗器１３はトランス１２とＦＥＴ２０１のソースとの間にあってもかまわない。抵抗器２３はトランス２２とＦＥＴ２０２のソースとの間にあってもかまわない。抵抗器１４，２４は電流制限、オーバーシュート等に問題がなければ必ずしも必要でない。抵抗器１４はトランス１２とダイオード１５のカソードとの間、またはトランス１２とＦＥＴ２０２のゲートとの間にあってもかまわない。抵抗器２４はトランス２２とダイオード２５のカソードとの間、またはトランス２２とＦＥＴ２０１のゲートとの間にあってもかまわない。ダイオード１５は抵抗器１４とＦＥＴ２０２のゲートとの間、またはトランス１２とＦＥＴ２０２のソースとの間にあってもかまわない。ダイオード２５は抵抗器２４とＦＥＴ２０１のゲートとの間、またはトランス２２とＦＥＴ２０１のソースとの間にあってもかまわない。また、動作的に機能を損なわない部品の追加も可能である。

図１の回路において、定常時の波形を図２に示し、起動時の波形を図３に示してその動作を説明する。尚、説明を簡単にするため、ここでは増幅器の遅れ成分を無視する。また、それぞれの波形において、縦軸は電圧、横軸は時間とする。

図２に示す定常時の波形において、t0-t1の期間は、ドライブ信号Ｓ１がオン、ドライブ信号Ｓ２がオフの状態である。このとき、ＦＥＴ２０１のゲート電圧Ｖｇ１は、トランス１２の二次側第２巻線１２ｂより抵抗器１３を介して印加され、そのレベルは正の電圧レベルとなる。また、ＦＥＴ２０２のゲート電圧Ｖｇ２は、トランス１２の二次側第３巻線１２ｃより、抵抗器１４、ダイオード１５を介して印加され、そのレベルは負の電圧レベルとなる。

t1-t2の期間は、ドライブ信号Ｓ１がオフ、ドライブ信号Ｓ２がオフの状態である。このとき、ＦＥＴ２０１のゲート電圧Ｖｇ１は、トランス１２の二次側第２巻線１２ｂより抵抗器１３を介して印加され、そのレベルは負の電圧レベルとなる。また、ＦＥＴ２０２のゲート電圧Ｖｇ２は、トランス２２の二次側第５巻線２２ｂより抵抗器２３を介して印加され、そのレベルは負の電圧レベルとなる。

t2-t3の期間は、ドライブ信号Ｓ１がオフ、ドライブ信号Ｓ２がオンの状態である。このとき、ＦＥＴ２０１のゲート電圧Ｖｇ１は、トランス２２の二次側第６巻線２２ｃより、抵抗器２４、ダイオード２５を介して印加され、そのレベルは負の電圧レベルとなる。また、ＦＥＴ２０２のゲート電圧Ｖｇ２は、トランス２２の二次側第５巻線２２ｂより、抵抗器２３を介して印加され、そのレベルは正の電圧レベルとなる。

t3-t4の期間は、ドライブ信号Ｓ１がオフ、ドライブ信号Ｓ２がオフの状態である。このとき、ＦＥＴ２０１のゲート電圧ｖｇ１は、トランス１２の二次側第２巻線１２ｂより、抵抗器１３を介して印加され、そのレベルは負の電圧レベルとなる。また、ＦＥＴ２０２のゲート電圧Ｖｇ２は、トランス２２の二次側第５巻線２２ｂより、抵抗器２３を介して印加され、そのレベルは負の電圧レベルとなる。

ここで、ＦＥＴ２０１のゲート電圧Ｖｇ１、ＦＥＴ２０２のゲート電圧Ｖｇ２のゼロ電位はそれぞれ、正の電圧の積分値と負の電圧の積分値が等しくなるような電位となる。この結果、ドライブ信号Ｓ１がオフ、ドライブ信号Ｓ２がオフの状態でも、ＦＥＴ２０１のゲート電圧Ｖｇ１、ＦＥＴ２０２のゲート電圧Ｖｇ２はいずれも負の電位となるため、オーバーシュートに対してもマージンがあり、スイッチングスピードを高速にすることができる。

一方、図３に示す起動時の波形において、t0-t1の期間は、ドライブ信号Ｓ１がオン、ドライブ信号Ｓ２がオフの状態である。このとき、ＦＥＴ２０１のゲート電圧Ｖｇ１は、トランス１２の二次側第２巻線１２ｂより、抵抗器１３を介して印加され、そのレベルは正の電圧レベルとなる。また、ＦＥＴ２０２のゲート電圧Ｖｇ２は、トランス１２の二次側第６巻線１２ｃより、抵抗器１４、ダイオード１５を介して印加され、そのレベルは負の電圧レベルとなる。

t1-t2の期間は、ドライブ信号Ｓ１がオフ、ドライブ信号Ｓ２がオフの状態である。このとき、ＦＥＴ２０１のゲート電圧Ｖｇ１は、トランス１２の二次側第２巻線１２ｂより、抵抗器１３を介して印加されるが、そのレベルはゼロ電圧レベルとなる。また、ＦＥＴ２０２のゲート電圧Ｖｇ２は、トランス２２の二次側第５巻線２２ｂより、抵抗器２３を介して印加されるが、そのレベルはゼロ電圧レベルとなる。

t2-t3の期間は、ドライブ信号Ｓ１がオフ、ドライブ信号Ｓ２がオンの状態である。このとき、ＦＥＴ２０１のゲート電圧Ｖｇ１は、トランス２２の二次側第６巻線２２ｃより、抵抗器２４、ダイオード２５を介して印加され、そのレベルは負の電圧レベルとなる。また、ＦＥＴ２０２のゲート電圧Ｖｇ２は、トランス２２の二次側第５巻線２２ｂより、抵抗器２３を介して印加去れ、そのレベルは正の電圧レベルとなる。

t3-t4の期間は、ドライブ信号Ｓ１がオフ、ドライブ信号Ｓ２がオフの状態である。このとき、ＦＥＴ２０１のゲート電圧Ｖｇ１は、トランス１２の二次側第２巻線１２ｂより、抵抗器１３を介して印加されるが、そのレベルはゼロ電圧レベルとなる。また、ＦＥＴ２０２のゲート電圧Ｖｇ２は、トランス２２の二次側第５巻線２２ｂより、抵抗器２３を介して印加されるが、そのレベルはゼロ電圧レベルとなる。

ここで、t1-t2の期間、t3-t4の期間は、コンデンサ１１，１２に電荷が蓄積されることにより、ゼロ電圧レベルから徐々に負の電圧レベルとなる。したがって、起動時にはドライブ信号Ｓ１がオフ、ドライブ信号Ｓ２がオフの状態にはゼロ電圧レベルとなるが、片方のＦＥＴのゲート電圧が正の電位になるとき、もう片方の電位は必ず負の電圧となる。このため、急峻な電圧変動時にＦＥＴの帰還容量とゲート容量の分圧比によって発生するゲート電圧によりＦＥＴがオンしてしまう、いわゆるセルフターンオン現象に強くなり、起動時でも安定した動作が可能となる。

以上述べたように、上記構成によるＦＥＴドライブ回路では、２つのシングルタイプのトランス１２，２２の二次側にそれぞれ二つの二次巻線（第２巻線１２ｂ，第３巻線１２ｃ，第５巻線２２ｂ，第６巻線２２ｃ）を設けておき、第１のドライブ信号Ｓ１がオンレベルのときは、第２巻線１２ｂよりＦＥＴ２０１のゲート電圧をプラス電位にしてＦＥＴ２０１をオンさせる。第１のドライブ信号Ｓ１がオフレベルのときは、第２巻線１２ｂによりＦＥＴ２０１のゲート電圧をマイナス電位にする。この状態で、第２のドライブ信号Ｓ２がオフレベルにあるとき、第６巻線２２ｃに電流が流れ、ＦＥＴ２０１のゲート電圧がさらにマイナス電位となり、ＦＥＴ２０１は確実にオフする。

同様に、第２のドライブ信号Ｓ２がオンレベルのときは、第５巻線２２ｂよりＦＥＴ２０２のゲート電圧をプラス電位にしてＦＥＴ２０２をオンさせる。第２のドライブ信号がオフレベルのときは、第５巻線２２ｂによりＦＥＴ２０２のゲート電圧をマイナス電位にする。この状態で、第１のドライブ信号Ｓ１がオフレベルにあるとき、第３巻線１２ｃに電流が流れ、ＦＥＴ２０２のゲート電圧がさらにマイナス電位となり、ＦＥＴ２０２は確実にオフする。

上記処理の結果、スイッチングスピードが向上すると共に、片側のＦＥＴのゲート電圧にプラス電位が印加されてオンするとき、もう片側のＦＥＴのゲート電圧には必ずマイナス電位が印加されてオフするため、起動時にも確実にオンオフ動作ができるようになる。

尚、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。

本発明に係るＦＥＴドライブ回路の一実施形態の構成を示すブロック回路図。上記実施形態の定常時の動作波形を示す波形図。上記実施形態の起動時の動作波形を示す波形図。

符号の説明

１００…ＦＥＴドライブ回路、２０１，２０２…ＦＥＴスイッチ、１０…電力増幅器、１１…コンデンサ、１２…トランス、１２ａ…第１巻線、１２ｂ…第２巻線、１２ｃ…第３巻線、１３…抵抗器、１４…抵抗器、１５…ダイオード、２０…電力増幅器、２１…コンデンサ、２２…トランス、２２ａ…第４巻線、２２ｂ…第５巻線、２２ｃ…第６巻線、２３…抵抗器、２４…抵抗器、２５…ダイオード。

Claims

それぞれ一定のデッドタイム期間で互いに交互にオンオフレベルを繰り返す第１、第２のドライブ信号によって、電源電圧ライン及び基準電位ライン間にブリッジ接続してなる第１、第２のＦＥＴスイッチをオンオフ駆動するＦＥＴドライブ回路において、
前記第１のドライブ信号が第１のトランスの一次側に設けられる第１の巻線の一方端に印加され、前記第１の巻線の他方端が第１の基準電位ラインに接続され、第１のコンデンサが前記第１の巻線の一方端、他方端のいずれかに介在され、前記第１のトランスの二次側に設けられる第２の巻線の一方端が前記第１のＦＥＴスイッチのゲートに接続され、前記第２の巻線の他方端が前記第１のＦＥＴスイッチのソースに接続され、前記第１のトランスの二次側に設けられる第３の巻線の一方端が前記第２のＦＥＴスイッチのソースに接続され、前記第３の巻線の他方端には前記第２のＦＥＴスイッチのゲートが接続され、前記第３の巻線の一方端、他方端のいずれかに順方向の第１のダイオードが介在されてなる第１の回路と、
前記第２のドライブ信号が第２のトランスの一次側に設けられる第４の巻線の一方端に印加され、前記第４の巻線の他方端が第２の基準電位ラインに接続され、第２のコンデンサが前記第１の巻線の一方端、他方端のいずれかに介在され、前記第２のトランスの二次側に設けられる第５の巻線の一方端が前記第２のＦＥＴスイッチのゲートに接続され、前記第５の巻線の他方端が前記第２のＦＥＴスイッチのソースに接続され、前記第２のトランスの二次側に設けられる第６の巻線の一方端が前記第１のＦＥＴスイッチのソースに接続され、前記第６の巻線の他方端には前記第１のＦＥＴスイッチのゲートが接続され、前記第６の巻線の一方端、他方端のいずれかに順方向の第２のダイオードが介在されてなる第２の回路と、
を具備することを特徴とするＦＥＴドライブ回路。
さらに、
前記第１のＦＥＴスイッチのゲート、前記第２の巻線、前記第１のＦＥＴスイッチのソースのループ内、
前記第２のＦＥＴスイッチのゲート、前記第３の巻線、前記第２のＦＥＴスイッチのソースのループ内、
前記第２のＦＥＴスイッチのゲート、前記第５の巻線、前記第２のＦＥＴスイッチのソースのループ内、
前記第１のＦＥＴスイッチのゲート、前記第６の巻線、前記第１のＦＥＴスイッチのソースのループ内、
の少なくともいずれかに抵抗器を介在してなることを特徴とする請求項１記載のＦＥＴドライブ回路。