JP4936257B2 - 液晶表示装置とその製造方法 - Google Patents

Description

本発明は、透過光量調整ホトマスクを用いて作られた表示装置に関するものである。

従来のアクティブマトリックス型表示装置に用いられるアクティブマトリックス型薄膜トランジスタ素子基板は、図１，図２にあるように、５回のホトリソグラフィー工程が必要であった。薄膜トランジスタの素子分離形成プロセスと、映像信号配線とドレイン電極を形成するプロセスとは、異なる別々のデザインのホトマスクを用いて、別々のホトリソグラフィー工程でおこなわれていた。

発明が解決しようとする課題

図１，図２にあるように従来のＴＮモードのアクティブ素子基板では全工程でホトマスク工程が５回必要である。横電界液晶モードのアクティブ素子基板では全工程でホトマスク工程が４回以上必要であった。液晶表示画面が大型化するにつれ、ガラス基板１枚から取れる液晶表示素子の数も少なくなってくるので大型液晶表示素子の価格は非常に高いものになっていた。
さらにガラス基板が大型になると発生する静電気の量も非常に大容量となりゴミの付着や静電気破壊が多発し大型液晶表示素子の歩留りを低いものにしていた。

ホトマスク工程が多い場合高価な露光装置の台数も多く必要となり初期投資の金額も大きくなる。製造工場のクリーンルームの面積も大きくなるので、ランニングコストも高くなる。ガラス基板を投入してからアクティブ素子基板が完成するまでの時間を可能なかぎり短縮しないと、保管のためのストッカーが大量に必要となる。

ガラス基板が大型になってくると、プラズマＣＶＤでシリコン窒化膜，アモルファスシリコン半導体膜を堆積した場合、膨張係数がガラス基板と異なるために堆積後、応力が発生し、基板全体が歪曲する問題が生じる。ガラス基板の中央部分とガラス基板の周辺部での応力発生率が異なるために寸法変化が有効画素領域全域に均一に生じない。
そのためにホトマスク間のミスアライメントが生じるという問題があった。

本発明は、これらの課題を解決する手段を提供するもので、その目的とするところは、大型液晶表示装置の製造工場の投資効率を高め、超大型・超広視野角液晶表示装置を安価に、歩留り良く製造できる方法を提供することにある。

課題を解決するための手段

前記課題を解決し、上記目的を達成するために本発明では以下の手段を用いる。

基板上に走査線と映像信号配線と、前記走査線と映像信号配線との各交差部に形成された薄膜トランジスタと、前記薄膜トランジスタに接続された画素電極と、少なくとも一部が前記画素電極と対向して形成された共通電極とを有するアクティブマトリックス基板と、前記アクティブマトリックス基板に対向する対向基板と、前記アクティブマトリックス基板と前記対向基板に挾持された液晶層とからなる液晶表示装置の製造方法において、
〔手段１〕前記薄膜トランジスタ素子のゲート絶縁膜を基板上に堆積する時、有効画素領域を含む局部のみに部分的に堆積し、薄膜トランジスタ素子の半導体層とパッシベーション保護膜は基板全面に堆積する。

〔手段２〕前記薄膜トランジスタ素子のゲート絶縁膜と半導体層を基板上に堆積する時、有効画素領域を含む局部のみに部分的に堆積し、パッシベーション保護膜層は、基板全面に堆積する。

〔手段３〕前記薄膜トランジスタ素子のゲート絶縁膜とパッシベーション保護膜層を基板上に堆積する時、有効画素領域を含む、局部のみに部分的に堆積し半導体層は基板全面に堆積する。

〔手段４〕手段３に記載した製造方法において、有効画素領域を含む局部のみに部分的に堆積されたゲート絶縁膜よりもパッシベーション膜領域の方を広く堆積した。

〔手段５〕前記薄膜トランジスタ素子のゲート絶縁膜と半導体層とパッシベーション保護膜層を基板上に堆積する時、有効画素領域を含む局部のみに部分的に堆積する。

〔手段６〕手段５に記載した製造方法において、有効画素領域を含む局部のみに部分的に堆積されたゲート絶縁膜よりもパッシベーション膜領域の方を広く堆積した。

〔手段７〕手段１から６に記載した製造方法により作られた液晶表示装置において、前記共通電極と前記走査線を連結している静電気対策用保護トランジスタ素子と、前記共通電極と前記映像信号配線を連結している静電気対策用保護トランジスタ素子とを、パッシベーション膜層によって完全に被覆した。

〔手段８〕手段１から６に記載した製造方法により作られた液晶表示装置において、前記共通電極と前記走査線を連結している静電気対策用保護トランジスタ素子と、前記共通電極と前記映像信号配線を連結している静電気対策用保護トランジスタ素子とを、局部的に堆積されたゲート絶縁膜の境界周辺の２辺以上に配置した。

〔手段９〕手段１から６に記載した製造方法により作られた液晶表示装置において、前記共通電極と前記走査線を連結している静電気対策用保護トランジスタ素子の接続部分と、前記共通電極と前記映像信号配線を連結している静電気対策用保護トランジスタ素子の接続部分とを、局部的に堆積されたゲート絶縁膜の領域外に配置した。

〔手段１０〕手段１から９に記載した製造方法により作られた液晶表示装置において、２枚の基板をはり合わせて液晶セルを形成するシール領域を、局部的に堆積されたゲート絶縁膜の周辺境界上か、または、ゲート絶縁膜の堆積領域外でなおかつパッシベーションの堆積領域内に配置した。

〔手段１１〕ホトマスクの透過光量を完全透過、半透過、完全遮断の３段階以上に変化させることで、ポジ型ホトレジストの膜厚を３段階以上に変化させる。

〔手段１２〕手段１１に記載した製造方法により、走査線や、アクティブ素子の半導体領域や、映像信号配線、画素電極などの液晶表示素子を構成する各電極が交差し、互いにかさなりあう部分の段差部分のホトマスクの透過光量を３段階以上に変化させ、ポジ型ホトレジストの現像後ホトレジストの膜厚を３段階以上に変化させる。

〔手段１３〕手段１１に記載した方法により、映像信号配線と画素電極を連結する薄膜トランジスタ素子のチャネル部分のホトマスク透過光量を増加させ、ポジ型ホトレジスト現像後に、薄膜トランジスタ素子のチャネル部分のポジ型ホトレジスト膜厚を薄くした。

〔手段１４〕手段３、４、５、６、１３に記載した方法を用いて映像信号配線と画素電極を同時分離形成し、チャネル部のｎ^＋層を除去する。この工程と走査線を形成するホトマスク工程をふくめ、全工程を２回ホトマスク工程で完了させる。

〔手段１５〕手段１，２，１３に記載した方法を用いて、映像信号配線と画素電極を同時分離形成し、チャネル部のｎ^＋層を除去してから、パッシベーション保護膜を基板全面に堆積する。その後に、駆動ＩＣ回路と接続するための端子部のコンタクトホールをあける。

〔手段１６〕手段１５に記載した方法を用いて、映像信号配線とドレイン電極を同時分離形成し、チャネル部のｎ^＋層を除去してからパッシベーション保護膜を基板全面に堆積する。その後に、駆動ＩＣ回路と接続するための端子部のコンタクトホールと、透明画素電極とドレイン電極とを接続するためのコンタクトホールを同時に形成する。それから透明導電膜を堆積し透明画素電極と端子部電極を形成する。

〔手段１７〕手段３，４，５，６に記載した方法を用いて、映像信号配線と画素電極を同時に形成した後、薄膜トランジスタ素子のチャネル部分の金属膜とｎ^＋層を除去する。それから有効画素領域を含む局部のみに部分的にパッシベーション保護膜を堆積する。

〔手段１８〕手段３，４，５，６に記載した方法を用いて、映像信号配線とドレイン電極を同時に形成した後、透明導電膜を堆積し、映像信号配線と画素電極をパターンニングする時に薄膜トランジスタ部のチャネル部分の金属膜とｎ^＋層をとりのぞく。その後、パッシベーション保護膜を有効画素領域を含む局部のみに部分的に堆積する。

〔手段１９〕手段２，５，６に記載した方法を用いて、ゲート絶縁膜と半導体層を有効画素領域を含む局部のみに部分的に堆積した後、映像信号配線と画素電極を同時に形成する。その後表面に露出したｎ^＋層を除去した後、パッシベーション膜を基板全面または有効画素領域を含む局部のみに部分的に堆積する。それから薄膜トランジスタ素子のチャネル部と映像信号配線ならびに画素電極を形成するために余分なパッシベーション膜と半導体層を除去する。

〔手段２０〕手段１，３，４に記載した方法を用いて、ゲート絶縁膜を有効画素領域を含む局部のみに部分的に堆積した後、半導体層を基板全面に堆積する。その後映像信号配線と画素電極を同時に形成してから表面に露出したｎ^＋層を除去する。次にパッシベーション膜を基板全面または有効画素領域を含む局部のみに部分的に堆積する。それから薄膜トタンジスタ素子のチャネル部と映像信号配線ならびに画素電極を形成するために余分なパッシベーション膜と半導体層を除去する。

〔手段２１〕手段１９，２０に記載した方法を用いて、映像信号配線とドレイン電極を同時に形成した後、表面に露出したｎ^＋層を除去する。
次にパッシベーション膜を基板全面または有効画素領域を含む局部のみに部分的に堆積する。その後薄膜トランジスタ素子のチャネル部と映像信号配線ならびにドレイン電極を形成するために余分なパッシベーション膜と半導体層を除去してから透明画素電極を形成する。

〔手段２２〕手段５，６に記載した方法を用いて、ゲート絶縁膜と半導体層を有効画素領域を含む局部のみに堆積した後薄膜トランジスタ素子のチャネル部分をパターンニングする。その後映像信号配線と画素電極を同時に形成してから、薄膜トランジスタ素子のチャネル部分のｎ^＋層を除去する。それからパッシベーション膜を有効画素領域を含む局部のみに堆積する。

〔手段２３〕手段３，４に記載した方法を用いて、ゲート絶縁膜を有効画素領域を含む局部のみに部分的に堆積した後、半導体層を基板全面に堆積する。その後薄膜トタンジスタ素子のチャネル部分をパターンニングしてから映像信号配線と画素電極を同時に形成する。それから薄膜トランジスタのチャネル部分のｎ^＋層を除去してからパッシベーション膜を有効画素領域を含む局部のみに堆積する。

〔手段２４〕手段１，２に記載した方法を用いて、ゲート絶縁膜を有効画素領域を含む局部のみに部分的に堆積した後半導体層を基板全面または有効画素領域を含む局部のみに部分的に堆積する。
それから薄膜トランジスタのチャネル部分をパターンニングしてから映像信号配線と画素電極を同時に形成した後薄膜トランジスタのチャネル部分のｎ^＋層を除去する。次にパッシベーション膜を基板全面に堆積してから駆動用ＩＣと接続するために端子部にコンタクトホールをあける。

〔手段２５〕手段５，６に記載した方法を用いて、ゲート絶縁膜と半導体層を有効画素領域を含む局部のみに部分的に堆積してから薄膜トランジスタのチャネル部分をパターンニングする。次に映像信号配線と画素電極を同時に形成した後、薄膜トランジスタのチャネル部分のｎ^＋層を除去してからパッシベーション膜を有効画素領域を含む局部のみに部分的に堆積する。その後共通電極をパッシベーション膜の上に形成する。

〔手段２６〕ゲート絶縁膜を有効画素領域を含む局部のみに部分的に堆積した後半導体層とエッチングストッパー層は基板全面か、または有効画素領域を含む局部のみに部分的に堆積し、オーミックコンタクトをとるためのｎ^＋層は、イオン注入する場合、有効画素領域を含む局部のみに部分的に注入する。ｎ^＋層をプラズマＣＶＤ法で堆積する場合には、基板全面または、有効画素領域を含む局部のみに部分的に対積する。

〔手段２７〕手段２６に記載した方法を用いて、映像信号配線と画素電極を同時にパターンニングした後、表面に露光しているｎ^＋層と、ｎ^＋層の下にある半導体層の両方を除去することで薄膜トランジスタ素子のチャネル部分と映像信号配線と画素電極を独立同時分離形成する。

〔手段２８〕手段２６，２７に記載した方法を用いて、映像信号配線と画素電極を同時に形成した後、パッシベーションを基板全面または有効画素領域を含む局部のみに部分的に堆積する。次に、駆動回路ＩＣと接続するために、接続端子部上の余分なパッシベーション膜とｎ^＋層と半導体層を除去する。

〔手段２９〕表示１画素につき、薄膜トランジスタのゲート電極を平列に２本以上配置し、薄膜トランジスタのチャネル領域が２個以上平列に形成され、２個以上のそれぞれのチャネルに付属しているドレイン電極はそれぞれ連結され画素電極に接合させた。

〔手段３０〕手段１から６，手段１１から２８の方法によって作られる液晶表示パネルの方式に横電界方式を用いる。

〔手段３１〕手段１６と２１の方法によって作られる液晶表示パネルの方式にツイストネマティック液晶方式または、強誘電液晶方式または反強誘電液晶方式または、垂直配向液晶方式を用いる。

〔手段３２〕手段１から６，手段１１から２８の方法によって作られる液晶表示素子の走査線をアルミニウム（またはアルミニウムの合金）とチタン（またはチタン合金）との２層構造、または、アルミニウム（またはアルミニウムの合金）とチタン（またはチタン合金）とモリブデン（またはモリブデン合金）の３層構造、または、アルミニウム（またはアルミニウム合金）とクロム（またはクロム合金）とモリブデン（またはモリブデン合金）の３層構造で作り、画素電極と対向する共通電極は、チタン（またはチタン合金）の単層構造または、チタン（またはチタン合金）とモリブデン（またはモリブデン合金）の２層構造、またはクロム（またはクロム合金）とモリブデン（またはモリブデン合金）の２層構造とした。

〔手段３３〕手段１から６，手段１１から２８の方法によって作られる液晶表示素子の走査線をチタン（またはチタン合金）と銅（または銅合金）とチタン（またはチタン合金）の３層構造、またはクロム（またはクロム合金）と銅（または、銅合金）とモリブデン（またはモリブデン合金）の３層構造で作り、画素電極と対向する共通電極はチタン（またはチタン合金）の単層構造、またはチタン（またはチタン合金）とモリブデン（またはモリブデン合金）の２層構造、またはクロム（またはクロム合金）とモリブデン（またはモリブデン合金）の２層構造とした。

〔手段３４〕手段１から２８の方法によって作られる液晶表示装置の映像信号配線にチタン（またはチタン合金）とアルミニウム（またはアルミニウム合金）の２層構造、または、チタン（またはチタン合金）とモリブデン（またはモリブデン合金）の２層構造、または、クロム（またはクロム合金）とモリブデン（またはモリブデン合金）の２層構造を用いた。

〔手段３５〕手段１から２８の方法によって作られる液晶表示装置の映像信号配線にチタン（またはチタン合金）とアルミニウム（またはアルミニウム合金）とチタン（またはチタン合金）の３層構造、またはチタン（またはチタン合金）とアルミニウム（またはアルミニウム合金）とモリブデン（またはモリブデン合金）の３層構造、またはチタン（またはチタン合金）とアルミニウム（またはアルミニウム合金）とクロム（またはクロム合金）の３層構造、またはチタン（またはチタン合金）とモリブデン（またはモリブデン合金）とチタン（またはチタン合金）の３層構造、またはチタン（またはチタン合金）とクロム（またはクロム合金）とモリブデン（またはモリブデン合金）の３層構造を用いた。

〔手段３６〕手段１から９に記載の方法によって作られる液晶表示装置においてゲート絶縁膜を堆積する領域を、有効画素領域と映像信号配線の端子部領域と、静電気対策用保護アクティブ素子領域に局部的に限定した。

〔手段３７〕手段１から９に記載の方法によって作られる液晶表示装置においてゲート絶縁膜の堆積境界から走査線端子部末端までの距離と、ゲート絶縁膜の堆積境界から静電気対策用保護アクティブ素子の接合端子部末端までの距離がそれぞれ２ｍｍ以上存在するようにした。

〔手段３８〕手段１から６に記載の方法によって作られる液晶表示装置において走査線と交差している共通電極と、映像信号配線と交差している共通電極とを接続する部分を、局部的に堆積されたゲート絶縁膜の領域外に設置した。

〔手段３９〕手段１から２８に記載の方法によって作られる液晶表示パネルの映像信号配線にチタンシリサイドとアルミニウム（またはアルミニウム合金）の２層構造、またはモリブデンシリサイドとアルミニウム（またはアルミニウム合金）の２層構造、またはクロムシリサイドとアルミニウム（またはアルミニウム合金）の２層構造、またはチタンシリサイドとモリブデン（またはモリブデン合金）の２層構造、またはクロムシリサイドとモリブデン（またはモリブデン合金）の２層構造を用いる。

作用

従来のツイストネマティック液晶モード用の薄膜トランジスタ素子基板の断面図は図１のとうりである。ゲート絶縁膜と半導体膜とパッシベーション膜の三層をガラス基板全面に堆積する製造方法でプロセスに無理がなく最少のホトマスク工程数を実現している。しかしホトマスク工程は全工程で５回必要となりこれ以上のコストダウンは不可能の状態である。横電界方式液晶モード用の薄膜トランジスタ素子基板の断面図は図２のとうりである。この場合も図１と同様にゲート絶縁膜と半導体膜とパッシベーション膜の三層は、ガラス基板全面に堆積する製造方法を用いている。横電界方式では図１で用いていた▲１４▼画素電極（透明電極）は必要ないのでホトマスク工程を１回へらして全工程で４回のホトマスク工程で完成する。しかしこの場合走査線と共通電極を連結することが不可能となる。同様に映像信号配線と共通電極の連結も不可能となる。そのために走査線端子部や映像信号配線端子部にコンタクトホールをあけた後接合電極▲１３▼を形成し静電気対策用保護トランジスタを設置するには、５回のホトマスク工程が必要となる。つまりどの液晶モードを採用しても歩留りをおとさず安定した生産をおこなうためには、従来のプロセスを採用していてはコストダウンに限界がある。

手段１から９を用いることで、端子部のコンタクトホールをあける工程が必要なくなり、大幅な工程の短縮化が実現できる。しかも工程の短縮化を実施しても従来と同様に静電気対策用保護トランジスタを基板上に形成できるので歩留りを低下させることもない。
堆積膜厚の厚いゲート絶縁膜を必要最低限の面積に堆積することでガラス基板におよぼす応力を減少することができるのでパターンの変形も小さくなる。そのためにホトマスク間のミスアライメント量も減少するので、ミスアライメントが原因で生じる表示ムラが大幅に減少する。
同様に対向基板であるカラーフィルター基板と薄膜トランジスタ基板との合着ミスアライメント量も減少するので、液晶セル工程での歩留りも大幅に向上する。

手段１０を用いることでシール領域のセルギャップを均一化しやすくなるので液晶セル工程でのセルギャップ不良を低減できる。

手段３から９までと、手段１１から１４までを用いることで薄膜トランジスタ素子基板に静電気対策用保護トランジスタを形成でき、全工程をわずかホトマスク２回の工程で実現できる。この工程により従来よりも大幅に工程短縮が可能になり、大幅なコストダウンと生産性効率向上が実現できる。生産工場のクリーンルーム面積も縮少化できるし、高価な洗浄機とレジストコーターと現像装置と露光装置も従来の半分以下ですむので、初期の投資コストも大幅に縮少できる。さらに保管用のクリーンストッカーなども必要なくなるので、大型基板へのゴミ付着も減少し歩留りも向上する。洗浄工程も激減するので純水の使用量も減少し、ランニングコストも大幅に減少する。安価な印刷カラーフィルターと組み合わせることで単純マトリックス液晶パネル（ＳＴＮモード）よりも生産コストの安いアクティブマトリックス液晶パネル（横電界液晶モード）を実現できる。これにより家庭のＴＶもブラウン管（ＣＲＴ）からアクティブマトリックス液晶パネルにおきかわることが可能となってくる。

手段１５を用いることでよりコンパクトな液晶パネルを作ることが可能となる。

手段１６，２１を用いて従来のツイストネマティック液晶モードの液晶パネルをホトマスク４回の工程で作ることが可能となる。わずかだがコストダウンをはかることができる。

手段１７，１８により、ゲート電極と画素電極（ドレイン電極）とがかさなり合う面積を精度よくコントロールできるようになるので、表示ムラが激減し歩留りが向上する。

手段１９，２０，２１により、薄膜トランジスタ素子基板に、静電気対策用保護トランジスタを形成でき、全工程をホトマスク工程３回で終了できる。
大幅なコストダウンと大幅な生産性効率向上が実現できる。さらにこの工程ではパッシベーション膜は、有効画面全域を被覆しておらずガラス基板に対して大きな応力を与えることがない。そのためガラス基板寸法変化が最も少ないプロセスであり、液晶表示画面が超大型化した時に液晶セル工程で、カラーフィルター基板と薄膜アクティブマトリックス基板を合着する時に発生する合着アライメント誤差を最少化できる。この工程ではゲート電極と画素電極（ドレイン電極）のホトマスクアライメント誤差も従来のものとかわらずプロセスの安定性も非常に高いので表示ムラの発生も少なく高い歩留りを実現できる。

手段２２，２３，２４，２５を用いることで薄膜トランジスタ素子基板に静電気対策用保護トランジスタを形成でき、全工程をホトマスク工程３回から４回で終了できる。この工程では共通電極を最後に形成することもできプロセスの自由度が非常に大きい。パターン形成後の段差のギャップが一番小さくできるプロセスなので配線の断線が発生しにくく、さらに液晶セル工程での配向膜形成後のラビング処理が非常にやりやすいため最も歩留りを高くすることが可能である。

手段２６，２７，２８を用いることで薄膜トランジスタ素子基板に静電気対策用保護トランジスタを形成でき、全工程をホトマスク工程３回から４回で終了できる。この工程では薄膜半導体層を５００Å程度に非常に薄く形成でき、ｎ^＋層はチャネル部分に残らないのでドライエッチング時の基板全面の均一性の要求度がゆるくなる。エキシマレーザーと組み合わせてｐｏｌｙｓｉ薄膜トランジスタプロセスへの変更もたやすく可能である。
裏面露光技術を用いることでセルフアライン技術の適用も可能であり超大画型液晶画面を実現できる。

手段２９を用いることで超大型画面の場合、基板寸法変化によるミスアライメントが局部的に発生しても、ドレイン電極とゲート電極とが形成する容量には変化が生じないので、表示画面にムラが発生しない。

手段３２から３５を用いることで、走査線の抵抗を大幅にさげることができしかも共通電極の抵抗も大幅に低下させることができる。
さらに画素内部の液晶駆動電極と、液晶駆動電極と対向している画素共通電極との電極膜厚を薄くできるために、液晶セル工程のラビング処理が非常にやりやすくなる。このためにラビング処理密度と均一性を非常に高めることができるので信頼性と再現性の良いムラの無い画質を得ることができる。

手段３４，３５，３９を用いることで、ゲート絶縁膜の堆積領域の境界部での膜はがれを防止できる。特にチタンや高融点金属のシリサイド化合物は、ガラス基板やプラズマＣＶＤ膜（シリコン酸化膜，シリコン窒化膜）との接着力が非常に強く膜はがれが生じない。本発明において特にこの堆積領域の境界部での電極パターン形成後の膜はがれが一番大きな問題になり、利用できる金属の種類が限定されてくる。映像信号配線にアルミニウムやアルミニウム合金を用いることでも膜はがれが生じないがｎ^＋層との直接接合ができないため、アルミニウムとｎ^＋層のあいだに高融点金属層や、高融点金属シリサイド化合物層が必要となってくる。

手段３６によりゲート絶縁膜の堆積範囲が映像信号配線端子や静電気対策用保護アクティブ素子の領域まで拡大することで映像信号配線端子部とゲート絶縁膜の堆積領域境界での交差部がなくなるので電極はがれの不良が激減する。これにより大幅に歩留りが向上する。

手段３７によりガラス基板の寸法加工精度とゲート絶縁膜の局部的部分への堆積位置の精度の誤差は十分に保証できる。Ｐ−ＣＶＤ装置でのゲート絶縁膜堆積温度が３００℃付近なので装置の治工具の変形や熱膨張係数の差を考えると、この値は重要な値である。この値よりも小さくなると、走査線端子部全面にゲート絶縁膜が堆積したり、ＴＡＢとの有効接合面積が小さくなったりするのでコンタクト不良が多発し、画像の横スジムラが発生する。手段３７を用いればコンタクト不良は発生しなくなり横スジムラもなくなる。

〔実施例１〕図３、図５０，図５１，図５２，図５３，図５４，図５５は、本発明の第１の実施例の断面図と平面図である。走査線（ゲート電極）をパターンニング後、ゲート絶縁膜▲４▼とアモルファスシリコン半導体膜▲５▼とｎ^＋アモルファスシリコン膜▲６▼を局所的に部分堆積している。堆積後、走査線の端子部▲３▼は金属電極が露出している。それから映像信号配線▲７▼と液晶駆動電極▲１７▼と走査線端子部接合金属電極▲１９▼を同時に形成するために金属膜をスパッタリング方式で堆積する。手段１１と手段１３で記載した方法図３０を用いて１回のホトマスク工程だけで薄膜トランジスタ素子のチャネル部を形成し、チャネル部の余分な金属膜とｎ^＋層を除去している。このプロセスで使用するホトマスクは図２７や図２８にあるように透過光量が３段階以上に変化している。ホトマスクのトランジスタ素子のチャネル部の断面図が図２５と図２６である。このホトマスクを利用してポジレジストを露光現像したものの断面図が図２９である。薄膜半導体で使用する露光装置の解像力は最高２〜３μｍ程度なので図２５，図２７のようなタイプのホトマスクを作る場合解像力の１／１０から１／５程度のパターンを用いて平均透過光量を調整する。線幅０．２〜０．５μｍ程度でスペース幅０．５〜１μｍ程度で半透過光量領域▲２３▼を形成する。図２６，図２８のようなタイプのホトマスクを作る場合、半透過光量領域▲２４▼の膜としてシリコン窒化膜を利用することができる。
シリコンと窒素の成分比率を変化させることで自由にＵＶ光の透過量を調整できる。図２９にあるように未露光部のポジレジスト膜厚▲３０▼は１．２〜２．０μｍ程度であり半透過光量領域の露光領域のポジレジスト膜厚▲３１▼は０．０５〜０．２μｍ付近を使用する。ｎ^＋層の上の金属層はウェットエッチングで加工して必要な部分に金属層を残す。次に希フッ硝酸でｎ^＋層とノンドープ半導体層をウェットエッチングしても良いし、ドライエッチングでｎ^＋層とノンドープ半導体層を除去しても良い。それから薄膜トランジスタ素子のチャネル部分の半透過光量領域▲２４▼の薄く残ったポジレジストをプラズマ・アッシング処理により除去する。チャネル部の金属層とｎ^＋層を前と同じウェットエッチングとドライエッチングにより除去する。最後にパッシベーション膜を局所的に部分堆積してアクティブ素子基板が完成する。ホトマスクプロセスは全工程で２回だけである。

〔実施例２〕図６は、本発明の第２の実施例の断面図である。
実施例１の最後のパッシベーション膜を基板全体に堆積した後、走査線端子部のコンタクトホールをあける製造方法を採用している。ホトマスクプロセスは全工程で３回だけである。

〔実施例３〕図４は、本発明の第３の実施例の断面図である。
実施例１では走査線▲２▼と共通電極▲１８▼を同一金属材料を用いて、１回のホトマスク工程で同時に形成していたが、実施例３では、共通電極を一番始めに形成してから走査線下地絶縁膜▲２０▼を局部的に堆積している。ホトマスクプロセスは全工程で３回となる。共通電極▲１８▼と走査線▲２▼のパターン不良によるショートが激減するので大幅に歩留りが向上する。

〔実施例４〕図５は、本発明の第４の実施例の断面図である。
実施例３と同様に走査線▲２▼と共通電極▲１８▼を同時形成せずに、一番はじめに走査線▲２▼を形成してからプロセスの一番最後に共通電極▲１８▼を形成している。ホトマスクプロセスは全工程で３回となる。共通電極▲１８▼と走査線▲２▼のパターン不良によるショートが激減するので大幅に歩留りが向上する。実施例３と同様に共通電極の材質を自由に選択できるのでプロセスの自由度が広がる。

〔実施例５〕図７は、本発明の第５の実施例の断面図である。
実施例１から４までは横電界方式の液晶表示モードであるが、実施例５は、縦電界方式の液晶表示モード（ＴＮ方式，垂直配向方式，強誘電方式，反強誘電方式）に適用できる。映像信号配線▲７▼とドレイン電極▲８▼を形成してパッシベーション膜を堆積してから、ドレイン電極の上のパッシベーション膜をコンタクトホール▲１０▼の穴をあけて除去する。最後に透明画素電極▲１４▼を形成する。ホトマスクプロセスは全工程で４回となる。

〔実施例６〕図５６，図５７，図５８，図５９，図６０，図６１は、本発明の第６の実施例の平面図である。断面図は図３，図６と同じものである。
実施例１から５と異なるのは、図３０にあるプロセスを使用しない点です。
映像信号配線▲７▼と液晶駆動電極▲１７▼と走査線端子部接合金属▲１９▼を同時に形成するために金属膜を堆積してからパターンニングをした後、薄膜トランジスタ素子のチャネル部領域に残された金属膜とｎ^＋層を除去します。
これとは逆に金属膜を堆積してから、薄膜トランジスタ素子のチャネル部領域の金属膜とｎ^＋層を除去し、その後映像信号配線と液晶駆動電極と走査線端子部接合金属をパターンニングする方法でも可能です。

〔実施例７〕図８，図６８，図６９，図７０，図７１，図７２，図７３は、本発明の第７の実施例の断面図と平面図である。走査線▲２▼をパターンニング後、ゲート絶縁膜▲４▼とアモルファスシリコン半導体膜▲５▼とｎ^＋アモルファスシリコン膜▲６▼を図９２，図９３にあるように局所的に部分堆積する。
堆積後走査線の端子部▲３▼は金属電極が露出している。次に映像信号配線▲７▼と液晶駆動電極▲１７▼を同時に形成するために金属膜をスパッタリング方式を用いて堆積する。金属膜をウェットエッチングやドライエッチングを用いてパターンニング加工した後金属膜がなくなった部分のｎ^＋層も同様にウェットエッチングやドライエッチングを用いて除去する。それから基板全面にパッシベーション膜を堆積して、薄膜トランジスタ素子のチャネル部と映像信号配線と液晶駆動電極を分離させるために余分な領域のパッシベーション膜とアモルファスシリコン半導体膜を除去する。ホトマスクプロセスは全工程で３回ですみます。

〔実施例８〕図９は、本発明の第８の実施例の断面図である。
ゲート絶縁膜を図９２，図９３にあるように局所的に部分堆積した後、アモルファスシリコン半導体膜とｎ^＋アモルファスシリコン膜は、基板全面に堆積する。次に映像信号配線と液晶駆動電極を形成した後、パッシベーション膜を基板全面に堆積する。それから薄膜トランジスタ素子のチャネル部と映像信号配線と液晶駆動電極を分離させるために、余分な領域のパッシベーション膜とアモルファスシリコン半導体膜を除去する。この時同時に走査線の端子部電極を被覆している余分な、パッシベーション膜とアモルファスシリコン半導体膜も除去する。パッシベーション膜は全面堆積でなく局所的部分堆積でも良い。

〔実施例９〕図１１は、本発明の第９の実施例の断面図である。
実施例３と同様に共通電極を一番はじめに形成してから走査線下地絶縁膜▲２０▼を局部的に堆積している。その後のプロセスは実施例７とまったく同じものである。ホトマスクプロセスは全工程で４回となるが、共通電極▲１８▼と走査線▲２▼のパターン不良によるショートが激減するので大幅に歩留りが向上する。

〔実施例１０〕図１２は、本発明の第１０の実施例の断面図である。実施例４と同様に共通電極を一番最後に形成している。実施例４と異なりパッシベーション膜は有効画素領域全面に被覆されていないのでアモルファスシリコン層の加工断面が露出している。このため露出しているアモルファスシリコン層の側面をアッシング処理などにより酸化して絶縁膜化するプロセスが必要となる。

〔実施例１１〕図１０，図７４，図７５，図７６，図７７，図７８，図７９は、本発明の第１１の実施例の断面図と平面図である。本実施例は縦電界方式の液晶表示モード（ＴＮ方式，垂直配向方式，強誘電方式，反強誘電方式）に適用する。まずはじめに走査線▲２▼をパターンニングしてから、ゲート絶縁膜▲４▼とアモルファスシリコン体導体膜▲５▼とｎ^＋アモルファスシリコン膜▲６▼を図９２，図９３にあるように局所的に部分堆積する。次に金属膜を全面に堆積し、映像信号配線▲７▼とドレイン電極▲８▼をパターンニングする。金属膜のなくなった領域のｎ^＋アモルファスシリコン膜を除去した後基板全面にパッシベーション膜を堆積する。次に薄膜トランジスタ素子のチャネル部と映像信号配線とドレイン電極とを分離させるために余分な領域のパッシベーション膜と、アモルファスシリコン半導体膜を除去する。この時、同時にドレイン電極上の余分なパッシベーション膜と、走査線の端子部電極上の余分なパッシベーション膜と、映像信号配線の端子部電極上の余分なパッシベーション膜を除去する。
最後に透明画素電極▲１４▼を形成する。ホトマスク工程は全工程で４回である。実施例８にあるように、アモルファスシリコン半導体膜とｎ^＋アモルファスシリコン膜を基板全面に堆積する方法も可能である。

〔実施例１２〕図１３，図６４，図６５，図６６，図６７，図９７，図１００，図１０１は、第１２の実施例の断面図と平面図である。走査線をパターンニング後、ゲート絶縁膜▲４▼と、アモルファスシリコン半導体膜▲５▼とｎ^＋アモルファスシリコン膜▲６▼を図９２，図９３にあるように局所的に部分堆積する。次に金属膜を基板全面に堆積し、映像信号配線と液晶駆動電極とをパターンニングする。金属のない部分のｎ^＋層とアモルファスシリコン層を除去してから、透明導電膜やチタン系の金属膜を基板全面に堆積する。次に映像信号配線と液晶駆動電極とを電気的に分離するために薄膜トランジスタ素子のチャネル部分の金属層とｎ^＋アモルファスシリコン層を除去する。
最後に局部的にパッシベーション膜を堆積する。図９７，図１００，図１０１は映像信号配線とドレイン電極を形成してから透明導電膜やチタン系金属膜または高融点金属のシリサイド化合物を基板全面に堆積して映像信号配線と液晶駆動電極をパターンニングする。それからチャネル部分のよぶんな金属層とｎ^＋層を除去してから、局部的にパッシベーション膜を堆積する。

〔実施例１３〕図１４は、本発明の第１３の実施例の断面図である。
実施例１２とパッシベーション膜を堆積するまでは、まったく同じである。実施例１３ではパッシベーション膜を基板全面に堆積してから、走査線端子部と映像信号配線端子部にコンタクトホール▲１１▼を形成し、端子部の上に堆積されたよぶんなパッシベーション膜を除去している。

〔実施例１４〕図９８は、本発明の第１４の実施例の断面図である。実施例４と同様に走査線▲２▼と、共通電極▲１８▼を同時に形成せず、一番はじめに走査線▲２▼を形成してから、プロセスの一番最後に共通電極▲１８▼を形成している。ホトマスクプロセスは全工程で４回である。

〔実施例１５〕図９９は、本発明の第１５の実施例の断面図である。実施例３と同様に走査線▲２▼と共通電極▲１８▼を同時形成せずに、共通電極▲１８▼を一番はじめに形成してから走査配線下地絶縁膜▲２０▼を局部的に堆積している。ホトマスクプロセスは、全工程で４回である。

〔実施例１６〕図１５，図６２，図６３，図６４，図６５，図６６，図６７は、本発明の第１６の実施例の断面図と平面図である。走査線をパターンニング後、ゲート絶縁膜▲４▼とアモルファスシリコン半導体膜▲５▼とｎ^＋アモルファスシリコン膜▲６▼を図９２，図９３にあるように局所的に部分堆積する。次に金属膜を基板全面に堆積し、映像信号配線とドレイン電極を形成する。
それから透明導電膜を基板全面に堆積して映像信号配線と透明画素電極▲１４▼をパターンニングする。次に薄膜トランジスタのチャネル部分のよぶんな金属層とｎ^＋層を除去する。最後に局部的にパッシベーション膜を堆積する。本実施例は、縦電界方式の液晶表示モード（ＴＮ方式，垂直配向方式，強誘電液晶方式，反強誘電液晶方式）に適用される。
ホトマスクプロセスは全工程で３回である。

〔実施例１７〕図１６，図１０６，図１０７，図８２，図８３，図８４図８５は、本発明の第１７の実施例の断面図と平面図である。
走査線をパターンニング後、ゲート絶縁膜▲４▼とアモルファスシリコン半導体膜▲５▼とｎ^＋アモルファスシリコン膜▲６▼を図９２，図９３にあるように局所的に部分堆積する。次にアモルファスシリコン膜をパターンニングしてトランジスタのチャネル部分を形成する。その後金属膜を基板全面に堆積してから映像信号配線▲７▼と液晶駆動電極▲１７▼をパターンニングする。トランジスタのチャネル部分のｎ^＋層を除去してから最後に局部的にパッシベーション膜を堆積する。図１６の場合、図１０６，図１０７の液晶駆動電極▲１７▼の下部には、アモルファスシリコン層は存在していない。
図１０２，図８０，図８１は、液晶駆動電極▲１７▼の下部にアモルファスシリコン層が存在しているが、まったく同じプロセスで作ることができる。ホトマスクプロセスは全工程で３回である。

〔実施例１８〕図１７，図１０５は、本発明の第１８の実施例の断面図である。実施例１７と、パッシベーション膜を堆積するまでは、まったく同じである。実施例１８では、パッシベーション膜を基板全面に堆積してから、走査線端子部と映像信号配線端子部にコンタクトホール▲１１▼を形成し、端子部の上に堆積されたよぶんなパッシベーション膜を除去している。ホトマスクプロセスは、全工程で４回である。

〔実施例１９〕図１８，図１０３は、本発明の第１９の実施例の断面図である。実施例３と同様に走査線▲２▼と共通電極▲１８▼を同時形成せずに、共通電極▲１８▼を一番はじめに形成してから走査配線下地絶縁膜▲２０▼を局部的に堆積している。残りのプロセスは実施例１８と同じである。
ホトマスク工程は全工程で４回である。図１８の場合、液晶駆動電極▲１７▼の下部には、アモルファスシリコン層は存在していないが、図１０３の場合には、液晶駆動電極▲１７▼の下部には、アモルファスシリコン層が存在している。図１８と図１０３とは、まったく同じプロセスで作ることができる。

〔実施例２０〕図１９，図１０４は、本発明の第２０の実施例の断面図である。実施例４と同様に走査線▲２▼と共通電極▲１８▼を同時形成せずに、一番はじめに走査線▲２▼を形成してから、プロセスの一番最後に共通電極▲１８▼を形成している。ホトマスク工程は全工程で４回である。
図１９の場合、液晶駆動電極▲１７▼の下部には、アモルファスシリコン層は存在していないが、図１０４の場合には、液晶駆動電極▲１７▼の下部には、アモルファスシリコン層が存在している。図１９と図１０４とは、まったく同じプロセスで作ることができる。

〔実施例２１〕図２０，図８６，図８７，図８８，図８９，図９０，図９１は、本発明の第２１の実施例の断面図と平面図である。
走査線▲２▼をパターンニング後、ゲート絶縁膜▲４▼とアモルファスシリコン半導体膜▲５▼とエッチングストッパー膜▲２１▼を、図９２，図９３にあるように局所的に部分堆積する。堆積後、走査線の端子部▲３▼は、金属電極が露出している。次に図８６，図８７の平面図にあるように走査線（ゲート電極）の内側の部分にトランジスタのチャネル部を形成するための領域だけにエッチングストッパー膜▲２１▼を残こし、他の領域は、有効画素領域周辺半導体層▲５９▼以外のエッチングストッパー膜は、すべて除去する。その次にオーミックコンタクトをとるためにｎ^＋アモルファスシリコン層または、ｎ^＋マイクロクリスタルシリコン層を局部的に堆積する。イオンシャワードーピングやイオンインプランテーションを有効画素領域と静電対策用保護トランジスタ領域のみに実施することでもオーミックコンタクトを得ることは可能である。その後、映像信号配線と液晶駆動電極を形成するために金属膜を基板全面に堆積しする。映像信号配線▲７▼と液晶駆動電極▲１７▼をパターンニングしてから、よぶんなｎ^＋層とアモルファスシリコン層を除去する。最後にパッシベーション膜を局部的に堆積する。本工程では、最後のパッシベーション膜は絶対に必要というわけではない。パッシベーション工程を省略しても良い。ホトマスクプロセスは全工程で３回である。

〔実施例２２〕図２１は、本発明の第２２の実施例の断面図である。実施例２１と、パッシベーション膜を堆積するまでは、まったく同じである。
実施例２２では、パッシベーション膜を基板全面に堆積してから走査線端子部と映像信号配線端子部にコンタクトホール▲１１▼を形成し、端子部の上に堆積されたよぶんなパッシベーション膜を除去している。ホトマスクプロセスは、全工程で４回である。

〔実施例２３〕図２２は、本発明の第２３の実施例の断面図である。実施例３と同様に、走査線▲２▼と共通電極▲１８▼を同時形成せずに共通電極▲１８▼を一番はじめに形成してから、走査線下地絶縁膜▲２０▼を局部的に堆積している。残りのプロセスは実施例２１と同じである。
ホトマスク工程は全工程で４回である。

〔実施例２４〕図２３は、本発明の第２４の実施例の断面図である。実施例４と同様に、走査線▲２▼と共通電極▲１８▼を同時形成せずに、一番はじめに走査線▲２▼を形成してから、プロセスの一番最後に共通電極▲１８▼を形成している。ホトマスク工程は全工程で４回である。

〔実施例２５〕図２４は、本発明の第２５の実施例の断面図である。実施例２５は、縦電界方式の液晶表示モード（ＴＮ方式，垂直配向方式，強誘電液晶方式，反強誘電液晶方式）に適用できる。映像信号配線▲７▼とドレイン電極▲８▼を形成した後、透明導電膜を基板全面に堆積して、透明画素電極▲１４▼を形成する。その後局部的にパッシベーション膜を堆積する。
ホトマスク工程は全工程で４回である。

〔実施例２６〕図３１，図３２，図３３，図３４は、本発明の第２６の実施例の平面図である。表示１画素につき、薄膜トランジスタのゲート電極が２個平列に形成されており、薄膜トランジスタのチャネル領域も２個平列に形成されている。ドレイン電極は１本にまとめられ液晶駆動電極につながっている。図３，図８，図１３，図１６，図２０のタイプの薄膜トランジスタ素子に適用することができる。この構造によりゲート電極とドレイン電極のミスアライメントが発生しても、ドレイン電極の容量変化は、ほとんど生じない。

〔実施例２７〕図２５，図２６，図２７，図２８，図２９，図３０は、本発明の第２７の実施例の断面図と平面図である。図２５は、半透過領域をホトマスクの金属材料のみで作る場合の実施例である。トランジスタのチャネル領域に適用した場合のホトマスクの実施例である。チャネル領域のＵＶ光線の透過光量を均一にコントロールできるパターンであればどんなパターンでも良い。図２６は、ＵＶ光を必要な量だけ均一に吸収できる半透過膜▲２４▼を堆積したホトマスクの断面図である。半透過膜の材質としてプラズマＣＶＤ装置で堆積可能な窒化膜が適している。ＳｉＨ_４（シラン）とＮ_２（窒素ガス）とＮＨ_３（アンモニアガス）の混合比を変化させることでＵＶ光の吸収量を自由に均一にコントロールできる。長時間ＵＶを照射してもＵＶ吸収量の変化しない膜であれば使用可能である。図２８はトランジスタのチャネル領域にＵＶ吸収膜を適用した場合のホトマスクの実施例である。図２９は、図２５，図２６の構造のホトマスクを利用してポジレジストを露光現像した場合のポジレジストの断面図である。半透過光量を調整することで半露光領域と、無露光領域のポジレジスの膜厚を自由にコントロールできる。
図３０は本発明のホトマスクプロセスを用いて薄膜トランジスタ素子を形成する時のプロセスフローである。

〔実施例２８〕図３５，図３６，図３７，図３８は、本発明の第２８の実施例の断面図と平面図である。図３５にあるように、走査線はできるだけ抵抗を低下させるためにアルミニウム系や銅系の材量を用いる。共通電極のうち液晶駆動電極と対向する画素共通電極▲３６▼は、抵抗が高くても問題はない。ラビング処理のことを考えると画素共通電極と、液晶駆動電極の膜厚は可能なかぎり薄い方が良い。アルミニウム系の場合には、アルミニウムのヒロック発生防止のためにキャップ金属を用い、銅系の場合には、ガラス基板との接着力向上のために下地金属としてチタン系やタンタル系，クロム系の金属または高融点金属のシリサイド化合物が用いられ、酸化防止のためにキャップ金属も必ず必要となる。
アルミニウム系，銅系ともにキャップ金属には、高融点金属系か高融点金属のシリサイド化合物を用いる。断面図３６，図３７，図３８を見てわかるように液晶駆動電極と対向している画素共通電極は、走査線よりも膜厚が薄い方がラビング処理時のラビング密度が高くなり液晶分子の配向力が強くなる。画素共通電極の膜厚が厚くなるとラビング布の毛先の運動が回転方向に平行に直線状に運動しなくなり液晶の分子の配向方向がみだれてしまい液晶分子の配向性の安定が低下してしまう。

〔実施例２９〕図３９，図４０，図４１，図４２は、本発明の第２９の実施例の断面図と平面図である。図３９は映像信号配線とドレイン電極の平面図で、ドレイン電極の断面図が図４０，図４１，図４２である。ゲート絶縁膜やアモルファスシリコン半導体膜やパッシベーション膜の堆積領域の境界を映像信号配線がよこぎる時、下地膜の熱膨張係数の差と、接着力の差から堆積領域境界で映像信号配線が断線したり膜はがれしたりする不良が発生する。本発明のように下地映像信号配線にチタン系の金属か、クロム系の金属または、高融点金属のシリサイド化合物を用いることで上記の断線，膜はがれは激減する。

〔実施例３０〕図４３，図４４，図４５は、本発明の第３０の実施例の平面図である。ゲート絶縁膜の堆積領域よりもパッシベーション膜の堆積領域の方が広い。静電気対策用の保護アクティブ素子▲５５▼は、有効画素の２辺以上に形成されており、共通電極と映像信号配線の接合領域と、共通電極と走査線の接合領域は、ゲート絶縁膜の堆積領域外に存在しており、静電気対策用の保護アクティブ素子と上記接合領域はすべて完全にパッシベーション膜により被覆されている。
図４３，図４５にあるように、映像信号配線の端子部の下までゲート絶縁膜が堆積されている場合映像信号配線の断線は激減する。
走査線の端子部末端からゲート絶縁膜の堆積境界までの距離▲Ｂ▼と、走査線の端子部末端からパッシベーション膜の堆積境界までの距離▲Ａ▼は、それぞれ２ｍｍ以上が必要である。同様にゲート絶縁膜の堆積境界から静電気対策用保護アクティブ素子の接合端子部の末端までの距離も２ｍｍ以上必要となる。
２ｍｍ以下の場合、ゲート絶縁膜が走査線の端子部全体を被覆してしまう可能性が高くなりコンタクト不良が多発する。

〔実施例３１〕図４６，図４７は、本発明の第３１の実施例の平面図である。２枚の基板をはり合わせるシールラインが、局部的に堆積されたゲート絶縁膜の周辺境界上か、または、ゲート絶縁膜の堆積領域外でなおかつパッシベーション膜堆積領域内に存在している。

〔実施例３２〕図９４，図９５は、本発明の第３２の実施例の平面図である。図９４は走査線用のホトマスクであり映像信号配線と走査線が交差する位置に半透過膜が設置されている。図９５は薄膜トランジスタ素子のチャネル領域を形成するためのホトマスクである。
液晶駆動電極や透明画素電極と交差する部分に半透過膜が設置されている。このホトマスクを利用してポジレジストを露光すると半透過膜の設置された部分のポジレジスト膜厚が薄くなり、ドライエッチングするとき、超テーパー加工が可能となる。これにより断線が激減する。
半透過膜のかわりに図２５のようなホトマスクを用いても同様な効果がある。共通電極と映像信号配線の交差部にも本発明を適用できる。

〔実施例３３〕図９６は、本発明の第３３の実施例の平面図である。走査線と交差している共通電極と、映像信号配線と交差している共通電極とを接続する部分が、局所的に堆積されたゲート絶縁膜の領域外に存在している。

発明の効果

本発明によればアクティブ素子基板の全工程でホトマクス工程の回数を２回から３回程度まで大幅に低減可能となる。
これによりクリーンルームの面積を減少でき、露光装置や洗浄装置，レジスト関連装置やクリーン保管庫の数を大幅に低減できる。初期投資の金額を大幅に低減できるのと、工場のランニングコストも大幅に低減できる。さらに工程が短縮できるので品質管理もしやすく歩留りを向上しやすくなる。生産効率も大幅に向上するので液晶表示パネルの価格を安くすることが可能となる。一番堆積膜厚の厚いゲート絶縁膜を局所的な部分堆積することで、ガラス基板に発生する応力が均一化する。
そのためにガラス基板の切断後に異常な寸法変化も生じにくくなり、カラーフィルター基板と薄膜トランジスタ基板の合着アライメント誤差も減少する。本発明のトランジスタ構造、静電気対策用保護トランジスタを用いることでホトマクス間のミスアライメントが発生しても表示ムラの発生しない、静電気に対して強い液晶パネルを製造することが可能となる。本発明の共通電極構造を用いることでラビング不良が大幅に低下し、映像信号配線の断線も激減する。走査配線に銅を用いることで４０インチの大画面液晶パネルも実現可能である。映像信号配線の下地にチタン系の金属や高融点金属のシリサイド化合物を用いることで膜はがれがなくなる。
超大型化しても歩留りは低下しない。
本発明の適用分野は液晶表示装置分野だけではなくアクティブマトリックス型薄膜トランジスタ素子を用いる表示装置であればどのような表示装置へも適用可能である。有機ＥＬ表示装置にも適用可能である。

従来の縦電界方式薄膜半導体基板の単位画素の断面図 従来の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の縦電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の縦電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の縦電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の縦電界方式薄膜半導体基板の単位画素の断面図 本発明の透過光量調整ホトマスクの断面図 本発明の透過光量調整ホトマスクの断面図 本発明の透過光量調整ホトマスクの平面図 本発明の透過光量調整ホトマスクの平面図 本発明の透過光量調整ホトマスクを用いて露光・現像処理したポジレジストの断面図 本発明の透過光量調整ホトマスクを用いた薄膜トランジスタ素子のプロセスフロー 本発明の薄膜トランジスタ素子の平面図 本発明の薄膜トランジスタ素子の平面図 本発明の薄膜トランジスタ素子の平面図 本発明の薄膜トランジスタ素子の平面図 本発明の走査電極と共通電極の平面図 本発明の走査電極と共通電極の断面図 本発明の走査電極と共通電極の断面図 本発明の走査電極と共通電極の断面図 本発明の映像信号配線とドレイン電極の平面図 本発明の映像信号配線の断面図 本発明の映像信号配線の断面図 本発明の映像信号配線の断面図 本発明の薄膜半導体基板の平面図 本発明の薄膜半導体基板の平面図 本発明の薄膜半導体基板の平面図 本発明のシールラインの配置平面図 本発明のシールラインの配置平面図 本発明で利用した静電気対策用保護回路図 本発明で利用した静電気対策用保護回路図 本発明の横電界方式薄膜半導体素子の平面図 本発明の横電界方式薄膜半導体素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の横電界方式薄膜半導体素子の平面図 本発明の横電界方式薄膜半導体素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の縦電界方式薄膜半導体素子の平面図 本発明の縦電界方式薄膜半導体素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の横電界方式薄膜半導体素子の平面図 本発明の横電界方式薄膜半導体素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の縦電界方式薄膜半導体素子の平面図 本発明の縦電界方式薄膜半導体素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の横電界方式薄膜半導体素子の平面図 本発明の横電界方式薄膜半導体素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の横電界方式薄膜半導体素子の平面図 本発明の横電界方式薄膜半導体素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明の静電気対策用保護トランジスタ素子の平面図 本発明のゲート絶縁膜局所堆積領域の平面図 本発明のゲート絶縁膜局所堆積領域の平面図 本発明の透過光量調整ホトマスクの平面図 本発明の透過光量調整ホトマスクの平面図 本発明の横電界方式薄膜半導体基板の平面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体素子の平面図 本発明の横電界方式薄膜半導体素子の平面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体基板の単位画素の断面図 本発明の横電界方式薄膜半導体素子の平面図 本発明の横電界方式薄膜半導体素子の平面図

符号の説明

１……ガラス基板
２……走査線（ゲート電極）
３……走査線端子部
４……ゲート絶縁膜
５……薄膜半導体層（ノンドープ層）
６……リンをドープしたｎ^＋半導体層
７……映像信号配線
８……ドレイン電極
９……映像信号配線端子部
１０……画素電極コンタクトホール
１１……走査線端子部コンタクトホール
１２……映像信号配線コンタクトホール
１３……走査線端子部駆動ＩＣ接合電極（透明電極）
１４……画素電極（透明電極）
１５……映像信号配線端子部駆動ＩＣ接合電極（透明電極）
１６……パッシベーション膜
１７……横電界方式液晶駆動電極（画素電極）
１８……横電界方式共通電極
１９……走査線端子部駆動ＩＣ接合電極（金属電極）
２０……走査線下地絶縁膜
２１……エッチングストッパー絶縁膜
２２……ホトマスク用石英ガラス基板
２３……半透過ホトマスク領域
２４……半透過膜領域
２５……ホトマスク金属（ＣｒまたはＭｏ）
２６……映像信号配線ホトマスク完全遮断領域
２７……ドレイン電極ホトマスク完全遮断領域
２８……トランジスタ・チャネル部半透過領域
２９……トランジスタ・チャネル部半透過膜
３０……ポジレジストＵＶ露光完全遮断領域の現像後の膜厚
３１……ポジレジストＵＶ露光半透過領域の現像後の膜厚
３２……ポジレジスト
３３……第１層走査線（アルミニウムまたはアルミニウム合金）
３４……第２層走査線（キャップ電極）
３５……第１層共通電極（アルミニウムまたはアルミニウム合金）
３６……第２層共通電極（画素共通電極）
３７……第２層下部走査線
３８……第２層上部走査線
３９……第２層下部共通電極（画素共通電極）
４０……第２層上部共通電極（画素共通電極）
４１……下地走査線
４２……銅または銅合金走査線
４３……キャップゲート電極
４４……銅または銅合金共通電極
４５……下地共通電極
４６……キャップ共通電極（画素共通電極）
４７……走査線と共通電極の切断位置
４８……映像配線の切断位置
４９……下地映像信号配線
５０……低抵抗映像信号配線
５１……キャップ映像信号配線
５２……エッチングストッパー映像信号配線
５３……ゲート絶縁膜局所堆積領域
５４……パッシベーション膜局所堆積領域
５５……静電気対策用保護アクティブ素子
５６……有効画素領域周辺共通電極
５７……液晶セルシールライン
５８……薄膜トランジスタチャネル部エッチング領域
５９……有効画素領域周辺半導体層
Ａ……ゲート絶縁膜堆積境界から走査線端子部末端までの距離
Ｂ……パッシベーション膜堆積境界から走査線端子部末端までの距離
Ｃ……ゲート絶縁膜堆積境界から静電気対策用保護アクティブ素子の接合端子部末端までの距離
６０……共通電極端子部

Claims (6)

1. アクティブマトリックス型薄膜トランジスタ素子基板の製造方法において、
   基板にゲート電極を形成する工程と、
   前記ゲート電極の上にゲート絶縁膜を成膜する工程と、
   前記ゲート絶縁膜の上に半導体層を成膜する工程と、
   前記半導体層の上に映像信号配線とドレイン電極と映像信号配線端子部を形成するための金属層を少なくとも１層以上成膜する工程と、
   １枚のホトマスクに薄膜トランジスタ素子のチャネル形成領域と映像信号配線形成領域とドレイン電極形成領域と映像信号配線端子部形成領域とが形成されており、かつ薄膜トランジスタ素子のチャネル形成領域の透過露光光量が調整されているホトマスクを用いて、前記金属層と前記半導体層のエッチング処理と、２つの厚さに現像されたレジストのアッシング処理とを別々に交互におこなうことで、１回のホトリソグラフィー工程で薄膜トランジスタ素子のチャネル形成と映像信号配線形成とドレイン電極形成と映像信号配線端子部形成とを同時におこなう工程と、
   を含むことを特徴とするアクティブマトリックス型薄膜トランジスタ素子基板の製造方法。
2. アクティブマトリックス型薄膜トランジスタ素子基板の製造方法において、
   基板にゲート電極を形成する工程と、
   前記ゲート電極の上にゲート絶縁膜を成膜する工程と、
   前記ゲート絶縁膜の上に半導体層を成膜する工程と、
   前記半導体層の上に映像信号配線とドレイン電極と映像信号配線端子部を形成するための金属層を少なくとも１層以上成膜する工程と、
   １枚のホトマスクに、薄膜トランジスタ素子のチャネル形成領域と映像信号配線形成領域とドレイン電極形成領域と映像信号配線端子部形成領域とが形成されており、かつ薄膜トランジスタ素子のチャネル形成領域の透過露光光量が調整されているホトマスクを用いて、２つの異なる厚さにポジレジストを現像パターニングした後、前記金属層はウェットエッチング法で加工し、前記半導体層はドライエッチング法で加工し、映像信号配線形成領域とドレイン電極形成領域と映像信号配線端子部形成領域よりも薄く現像されている薄膜トランジスタ素子のチャネル形成領域のポジレジストはドライアッシング法で除去加工し、前記３種類の加工法を別々に交互におこなうことで１回のホトリソグラフィー工程で薄膜トランジスタ素子のチャネル形成と映像信号配線形成とドレイン電極形成と映像信号配線端子部形成とを同時におこなう工程と、
   を含むことを特徴とするアクティブマトリックス型薄膜トランジスタ素子基板の製造方法。
3. アクティブマトリックス型薄膜トランジスタ素子基板の製造方法において、
   基板にゲート電極を形成する工程と、
   前記ゲート電極の上にゲート絶縁膜を成膜する工程と、
   前記ゲート絶縁膜の上に半導体層を成膜する工程と、
   前記半導体層の上に映像信号配線とドレイン電極と映像信号配線端子部を形成するための金属層を少なくとも１層以上成膜する工程と、
   １枚のホトマスクに、薄膜トランジスタ素子のチャネル形成領域と映像信号配線形成領域とドレイン電極形成領域と映像信号配線端子部形成領域とが形成されており、かつ薄膜トランジスタ素子のチャネル形成領域の透過露光光量が調整されているホトマスクを用いて、２つの異なる厚さにポジレジストを現像パターニングした後、前記金属層と前記半導体層の両方ともウェットエッチング法で加工し、映像信号配線形成領域とドレイン電極形成領域と映像信号配線端子部形成領域よりも薄く現像されている薄膜トランジスタ素子のチャネル形成領域のポジレジストはドライアッシング法で除去加工し、前記２種類の加工法を別々に交互におこなうことで、１回のホトリソグラフィー工程で薄膜トランジスタ素子のチャネル形成と映像信号配線形成とドレイン電極形成と映像信号配線端子部形成とを同時におこなう工程と、
   を含むことを特徴とするアクティブマトリックス型薄膜トランジスタ素子基板の製造方法。
4. アクティブマトリックス型薄膜トランジスタ素子基板の製造方法において、
   基板にゲート電極を形成する工程と、
   前記ゲート電極の上にゲート絶縁膜を成膜する工程と、
   前記ゲート絶縁膜の上に半導体層を成膜する工程と、
   前記半導体層の上に映像信号配線とドレイン電極と画素電極と映像信号配線端子部を形成するための金属層を少なくとも１層以上成膜する工程と、
   １枚のホトマスクに薄膜トランジスタ素子のチャネル形成領域と映像信号配線形成領域とドレイン電極形成領域と画素電極形成領域と映像信号配線端子部形成領域とが形成されており、かつ薄膜トランジスタ素子のチャネル形成領域の透過光量が調整されているホトマスクを用いて、前記金属層と前記半導体層のエッチング処理と、２つの厚さに現像されたレジストのアッシング処理とを別々に交互におこなうことで、１回のホトリソグラフィー工程で薄膜トランジスタ素子のチャネル形成と映像信号配線形成とドレイン電極形成と画素電極形成と映像信号配線端子部形成とを同時におこなう工程と、
   を含むことを特徴とするアクティブマトリックス型薄膜トランジスタ素子基板の製造方法。
5. アクティブマトリックス型薄膜トランジスタ素子基板の製造方法において、
   基板にゲート電極を形成する工程と、
   前記ゲート電極の上にゲート絶縁膜を成膜する工程と、
   前記ゲート絶縁膜の上に半導体層を成膜する工程と、
   前記半導体層の上に映像信号配線とドレイン電極と画素電極と映像信号配線端子部を形成するための金属層を少なくとも１層以上成膜する工程と、
   １枚のホトマスクに薄膜トランジスタ素子のチャネル形成領域と映像信号配線形成領域とドレイン電極形成領域と画素電極形成領域と映像信号配線端子部形成領域とが形成されており、かつ薄膜トランジスタ素子のチャネル形成領域の透過露光光量が調整されているホトマスクを用いて、２つの異なる厚さにポジレジストを現像パターニングした後、前記金属層はウェットエッチング法で加工し、前記半導体層はドライエッチング法で加工し、映像信号配線形成領域とドレイン電極形成領域と画素電極形成領域と映像信号配線端子部形成領域よりも薄く現像されている薄膜トランジスタ素子のチャネル形成領域のポジレジストはドライアッシング法で除去加工し、前記３種類の加工法を別々に交互におこなうことで１回のホトリソグラフィー工程で薄膜トランジスタ素子のチャネル形成と映像信号配線形成とドレイン電極形成と画素電極形成と映像信号配線端子部形成とを同時におこなう工程と、
   を含むことを特徴とするアクティブマトリックス型薄膜トランジスタ素子基板の製造方法。
6. アクティブマトリックス型薄膜トランジスタ素子基板の製造方法において、
   基板にゲート電極を形成する工程と、
   前記ゲート電極の上にゲート絶縁膜を成膜する工程と、
   前記ゲート絶縁膜の上に半導体層を成膜する工程と、
   前記半導体層の上に映像信号配線とドレイン電極と画素電極と映像信号配線端子部を形成するための金属層を少なくとも１層以上成膜する工程と、
   １枚のホトマスクに薄膜トランジスタ素子のチャネル形成領域と映像信号配線形成領域とドレイン電極形成領域と画素電極形成領域と映像信号配線端子部形成領域とが形成されており、かつ薄膜トランジスタ素子のチャネル形成領域の透過露光光量が調整されているホトマスクを用いて、２つの異なる厚さにポジレジストを現像パターニングした後、前記金属層と前記半導体層の両方ともにウェットエッチング法で加工し、映像信号配線形成領域とドレイン電極形成領域と画素電極形成領域と映像信号配線端子部形成領域よりも薄く現像されている薄膜トランジスタ素子のチャネル形成領域のポジレジストはドライアッシング法で除去加工し、前記２種類の加工法を別々に交互におこなうことで、１回のホトリソグラフィー工程で薄膜トランジスタ素子のチャネル形成と映像信号配線形成とドレイン電極形成と画素電極形成と映像信号配線端子部形成とを同時におこなう工程と、
   を含むことを特徴とするアクティブマトリックス型薄膜トランジスタ素子基板の製造方法。

Images