JP4909888B2 - 検査画像を処理するための高スループット画像 - Google Patents

Description

本発明は、半導体検査の分野に関し、特に、検査画像等を処理する手法に関する。

一般に、半導体製造業界は、シリコン等の基板上に積層化およびパターン化された半導体材料を使用して集積回路を製造する非常に複雑な手法に関与する。回路集積の規模が大きく、半導体デバイスのサイズが減少しているため、デバイスは、エンドユーザまたは顧客へのデバイス出荷前に、欠陥のない状態にする必要がある。したがって、生産されたデバイスまたはウェーハは、欠陥について検査する必要がある。追加として、ウェーハの製造に使用するレチクルも、欠陥について検査する必要がある。

レチクルまたはフォトマスクは、集積回路等の電子デバイスにおける同一平面上の特徴のパターンを共に定める、透明および不透明領域、半透明領域、ならびに位相シフト領域を含む光学素子である。レチクルは、エッチング、イオン注入、またはその他の製造プロセス向けに半導体ウェーハの指定領域を定めるために、フォトリソグラフィ中に使用される。現代の多数の集積回路設計において、光学レチクルの特徴は、ウェーハ上の対応する特徴と比較して、約１ないし約５倍の大きさである。他の露光システム（例えば、Ｘ線、電子ビーム、および極紫外線）でも、同様の範囲の縮小率が適用される。

光学レチクルは、通常、クロムまたは他の適切な材料の不透明および／または半透明層上に堆積させた、ホウケイ酸ガラスまたは石英板等の透明媒体により作成される。しかしながら、直接電子ビーム露光（例えば、ステンシルマスク）、Ｘ線露光（例えば、吸収マスク）等については、他のマスク技術が利用される。レチクルパターンは、例えば、この技術において共に広く使用されている、レーザまたは電子ビーム直接書き込み手法により形成してよい。

各レチクルまたはレチクルグループの製造後、各レチクルは、通常、制御された照明器が発する光を照射することで検査される。レチクルの一つ以上の部分の光学画像は、光センサに対して反射、送信、または他の形で送られた光の一部に基づいて構築される。こうした検査手法および装置は、この技術において周知であり、カリフォルニア州サンノゼのＫＬＡ−Ｔｅｎｃｏｒ Ｃｏｒｐｏｒａｔｉｏｎから入手可能な多数のもの等、様々な市販製品において実施されている。

従来の検査プロセス中、検査中のレチクルの一部の光学画像は、通常、対応する基準画像と比較される。従来、基準画像は、レチクルを製造するのに使用した回路パターンデータから、あるいはレチクル自体の近隣区域の光学画像から生成される。いずれの方法でも、光学画像の特徴を分析し、基準画像の対応する特徴と比較する。次に、通常は、各特徴の差を閾値と比較する。光学画像の特徴が、所定の閾値より大きく、試験用の特徴から異なる場合、欠陥であると確定される。同様の検査プロセスは、複数のレチクルを使用して製造している半導体ウェーハを検査するために使用してもよい。

一般的な検査プロセスの機構は、多数の直列に結合されたプロセッサを含んでよい。画像データは、第一のプロセッサに供給され、処理される。第一のプロセッサが分析の一ステップを実行した後、結果データは、分析の次のステップのために、第二のプロセッサに供給される。画像データは、任意の数のプロセッサへ連続的に供給してよい。通常、異なるプロセッサは、それぞれ、全体的な分析アルゴリズム（群）のごく一部を実行する。アルゴリズムは、通常、個別のプロセッサにハードコードされる。

画像データの一部の連続処理は一部の応用において適切だが、特定の条件下では、速度および／または柔軟性が低すぎるものとなる。例えば、回路パターンと、対応するレチクルパターンとが複雑性を増すと、こうしたレチクルの画像データは、正確に分析する必要のあるデータを相対的に大量に含むようになる。通常のレチクルは、１００万×１００万ピクセルの画像データに変換され得る。そのため、こうした大量の画像データの処理は、非常に負担となる場合がある。

加えて、従来の画像処理は、全プロセッサが適切に機能することに依存する場合が多い。即ち、プロセッサの連続鎖内で、単一のプロセッサが故障した場合、画像データは、適切に分析されなくなる恐れがある。適切な分析ができなくなる可能性は、故障したプロセッサの機能を実行する他のプロセッサがプロセッサの連続鎖に存在しない場合、特に高くなる。

最後に、固定またはハードコードアルゴリズムを有するプロセッサを含む検査システムは、画像処理に有用となり得るすべての可能なアルゴリズムを扱うことができない場合が多く、新たな一組のアルゴリズムが望ましい場合でも、容易にアップグレードまたは変更できない。例えば、新しいアルゴリズムが望ましい場合に、プロセッサを、新たな一組のハードコードアルゴリズムを有する新しいプロセッサと交換する必要が生じ得る。この手順は、相対的に多くの時間および／またはコストを要する。

したがって、改良された検査装置および手法が必要である。更に具体的には、より効率的および正確に画像データを処理する機構が望ましい。

一実施形態では、試料の画像を、試料が欠陥を含むかを判断するために分析する画像処理システムを開示する。システムは、試料からの画像データを受け取る複数のプロセッサであって、試料が欠陥を有するかを判断するために、こうした画像データの一つ以上の選択されたパッチ（群）を、少なくとも一部において、それぞれが分析する、複数のプロセッサを含む。システムは、更に、プロセッサを互いに結合する複数のバスであって、仕様として、毎秒約５０ギガビット以上のデータレートおよび約１０^-16未満のエラーレートを有する複数のバスを含む。一実施例において、バスは、低電圧差分信号バスであり、別の実施形態において、バスは、ハイパートランスポートバスである。

特定の実施形態では、プロセッサが画像データを連続して受け取り、かつ、こうした画像データの選択された一つ以上のパッチ（群）を分析するように、プロセッサはバスにより連続鎖として共に結合されている。プロセッサは、更に、選択されたパッチ（群）を分析した後、試料が欠陥を有するか否かを示す一つ以上の結果信号（群）を出力する動作が可能であり、各プロセッサの結果信号（群）は、画像データと共に出力される。更なる態様において、少なくとも一つのバスは、一個以上のプロセッサをそれぞれ含む二枚のボード間を接続する。

別の実施形態において、プロセッサは、それぞれディストリビュータとしての一個以上のプロセッサが、分析プロセッサとしての一組のプロセッサに関連づけられているように、二段階の階層的配置で配置される。各ディストリビュータは、選択された一つ以上のパッチ（群）を、関連する組の各分析プロセッサに対して、こうした分配パッチ（群）の分析のために分配する動作が可能である。更なる態様において、少なくとも一つのバスは、一個以上のプロセッサをそれぞれ含む二枚のボード間に渡る。更なる態様において、プロセッサは、一つ以上の画像パッチ（群）を複数の関連する四個の分析プロセッサのそれぞれに分配する単一のディストリビュータを含み、関連する四個の分析プロセッサのそれぞれは、試料からの画像データの四分の一を受け取る。

特定の実施例において、プロセッサは、一枚以上の画像パッチ（群）を、複数の関連する四個の分析プロセッサのそれぞれに対して、こうした分配パッチ（群）の分析のために分配する第一のディストリビュータと、一枚以上の画像パッチ（群）を、複数の関連する四個の分析プロセッサのそれぞれに対して、こうした分配パッチ（群）の分析のために分配する第二のディストリビュータとを含む。八個の分析プロセッサのそれぞれは、試料からの画像データの八分の一を受け取る。

更なる実施形態において、システムは、更に、欠陥データを分析および／または表示するためのホストを含み、各分析プロセッサは、一つ以上の結果信号（群）をホストに出力する動作が可能であり、結果信号（群）は、試料が欠陥を有するかを示す。別の態様において、システムは、プロセッサが使用するマスタクロックと、試料から画像データを収集するために使用される検査ツールの角度クロックに対して画像データ内のピクセルを定義するピクセルクロックとを生成するクロックモジュールを含む。特定の実施例において、画像データは、回転する試料から収集され、ピクセル解像度が試料の半径位置に従って変更され、半径に沿って実質的に一定のピクセル解像度が得られるように、ピクセルクロックおよび同期信号が生成される。同期信号は、マスタクロックに対するピクセルクロックの相対位置を示す。

一実施形態において、画像データは、複数の半導体ダイに対応し、少なくとも一個以上のプロセッサは、画像データのダイの一部の平均に基づいて、基準ダイを生成する動作が可能であり、一個以上の同一または他のプロセッサは、試料が欠陥を有するかを判断するために、基準ダイを画像パッチ（群）内の他のダイと比較する動作が可能である。

別の実施形態において、本発明は、更に、試料の画像を、試料が欠陥を含むかを判断するために分析する画像処理システムに関する。このシステムは、試料の検査中に検査ツールから取得した異なる光信号セットを受け取る複数の検査信号プロセッサを含む。各検査信号プロセッサは、受け取った光信号セットをデジタル画像データに変換する動作が可能であり、次の検査信号プロセッサが存在する場合には次の検査信号プロセッサへ送られるマスタクロックの特定のタイムスロットにおいて、こうした画像データを出力する動作が可能である。システムは、更に、複数の検査信号プロセッサから画像データを受け取り、画像データを複数の画像パッチに分割するディストリビュータプロセッサと、ディストリビュータに関連づけられた複数の分析プロセッサとを含む。ディストリビュータは、更に、試料が欠陥を有するかを判断する並列処理のために、選択された画像パッチを、選択された分析プロセッサに対して分配する動作が可能である。

この別の実施形態の更なる態様において、ディストリビュータは、すべての検査信号プロセッサが画像データに寄与した後で、少なくとも一個の検査信号プロセッサから画像データを受け取る。特定の実施例では、１２個の検査信号プロセッサと、８個の分析プロセッサとが存在する。更なる態様において、一枚のボードにつき二個の検査信号プロセッサが存在し、ディストリビュータおよび関連づけられた分析プロセッサは、単一のボードで一つとなり、検査信号プロセッサおよびディストリビュータは、仕様として毎秒約５０ギガビット以上のデータレートおよび約１０^-16未満のエラーレートを有する高速バスにより、互いに直列に結合される。

一態様において、分析プロセッサは、それぞれ更に、検査ツールの画像データ出力速度が、各分析プロセッサが自らに分配された画像パッチ（群）を処理可能な速度より大きい場合に、検査ツールが画像データ出力速度を減少させる必要があることを示す信号を、検査ツールに送信する動作が可能である。別の態様において、光信号は、試料の環状領域の形態で受け取られる。また、光信号は、試料の長方形の領域の形態で受領されてもよい。

本発明の上記および他の特徴および利点は、本発明の以下の明細書と、本発明の原理を例示する添付図面とにおいて、更に詳細に提示されよう。

次に、本発明の特定の実施形態について詳細に説明する。この実施形態の例は、添付図面に例示される。本発明について、この具体的な実施形態に関連して説明するが、これは本発明を一実施形態に限定するものではないことは理解されよう。反対に、付記した請求項により定義される本発明の趣旨および範囲内に含まれる得るものとして、代替物、変形例、および等価物を対象にするものである。以下の説明では、本発明の完全な理解を提供するために多数の具体的な詳細について述べる。本発明は、こうした具体的な詳細の一部または全部がなくとも実施し得る。別の事例において、周知の処理工程については、本発明を不必要に曖昧にしないために、詳細に説明していない。

図１は、複数の並列プロセッサにおいて画像パッチを処理するシステムアプローチの一つを示す図である。このアプローチにおいて、複数のデータルータ１０２および１０４は、複数のプロセッサ１０６と共に階層的に配列される。こうした階層システムの幾つかの実施形態は、Ｇｏｌｄｂｅｒｇらによる１９９９年１１月２４日提出の米国特許出願第０９／４４９，０２２号「並行処理を実施するレチクルを検査する方法および装置」において更に説明される。

この実施例において、最上位ルータは、画像データストリームの一部のみを下位ルータに渡すように構成され、こうした下位ルータは、次に、個別の画像パッチを個別のプロセッサに渡すように構成される。各プロセッサは、例えば、一つ以上のパッチに位置決めされたダイについてダイ同士の比較を行うことで、自分の受領パッチの検査分析を実行する動作が可能である。例えば、ルータ１０２ａは、第一のパッチセットを受領し、ルータ１０２ｂは、第二のパッチセットを受領する。ルータ１０２ａは、パッチセットを二つのパッチセットに分割し、それぞれを下位ルータ１０４ａおよび１０４ｂに渡す。同様に、ルータ１０２ｂは、自分のパッチセットを第一および第二のパッチセットに分割し、第一および第二のパッチセットは、それぞれ下層のルータ１０４ｃおよび１０４ｄにルート指定される。最後に、下位ルータ１０４ａは、選択されたパッチをプロセッサ１０６ａまたは１０６ｂへ送信する。下位ルータ１０４ｂ、１０４ｃ、および１０４ｄも、選択されたパッチを下層のプロセッサへ送信する。

この配置は、ルータが更に複雑な形で互いに結合されたメッシュ式の体系にしてよい。例えば、上位ルータ１０２ａは、画像パッチセットを下層ルータ１０４ｃへルート指定するように構成してもよい。図１に例示した接続に加え、上位および下位ルータ間と、下位ルータおよびプロセッサ間とにおいて、他の接続が存在してもよい。

ルータおよびプロセッサが汎用プログラマブルルータおよびプロセッサである時には、データストリームレートが問題となる。現在利用可能な汎用ルータおよびプロセッサでは、スキャナまたは検査ツールからの検査データ出力レートに対応する充分な高速度で、データのルート指定および処理を実行できない。

全画像データストリームが最上位ルータ間で受け渡されるため、最上位ルータ間のバスレートは、一般に高くする必要がある。最上位および下位ルータ間と、下位ルータおよびプロセッサ間とにおける帯域幅速度は、データストリームの一部のみが扱われるため、低く抑えることができる。単一のボード（例えば、図１の１１０）上では高速バスが使用されているが、ボード間で高レートデータを送給するソリューションは、現在のところ存在しない。高速バスが単一のボードのプロセッサに限定される結果として、この種の階層的なメッシュ画像処理システムは、通常、単一のボード上のプロセッサ数に関して固定され、容易に拡張できない。即ち、システムに処理能力を追加するためには、処理ボードを完全に再設計しなければならない。

一般的に言えば、本発明は、拡張可能な高速画像処理システムを提供する。この拡張可能な高速画像処理システムは、検査ツールの出力データレートと少なくとも同じ速さであるレートで、数を拡張可能なプロセッサのセット間において、画像データを効率的に受け渡す。本明細書では、本発明のシステムを検査画像処理に関連させて説明しているが、本発明のシステムは、測定ツール等からのデータといった、他の種類の画像データの処理にも応用できる。

画像処理システムの一実施例において、画像データは、検査ツールにより収集および出力される画像データのレートと少なくとも同じ速さであるデータレートでの送信が可能なバスを使用して、多数のボード上のプロセッサまたはルータ間を通過させる。好ましくは、バスにより、最小の干渉特性を有する低コストの高密度信号線での画像データの送信が可能となる。好ましくは、バスは、仕様として、毎秒約５０ギガビット以上のデータレートと、約１０^-16未満のエラーレートとを有する。こうしたバスの一つは、低電圧差動信号（ＬＶＤＳ）バスである。また、ハイパートランスポートバス、あるいは任意の適切な低干渉高速バスタイプを使用してもよい。ＬＶＤＳバスは、通常、各信号（例えば、画像ピクセル）に二本の線を利用し、各信号は、二進値「１」に対する、各線対間での０．４Ｖ等の低電位と、二進値「０」に対する０．０Ｖとにより表される。本発明のシステムの実施形態は、更に以下で説明する他の新規な特徴を含み、特徴は、単独で、あるいはこの高速バスの特徴と併せて使用可能である。

図２は、本発明の第一の実施形態による画像化システム２００を示す図である。図示したように、画像データは、第一のボード２０４ａの第一のプロセッサ２０２ａにより受領される。この第一のプロセッサは、この画像データの第一の部分を分析すると共に、全画像データと、第一の画像部分からの処理結果とを、同じ第一のボード２０４ａ上の第二のプロセッサ２０２ｂに渡す。当然ながら、各ボードは、任意の数のプロセッサを含んでよい。次に、第一のボード２０４ａの第二のプロセッサ２０２ｂは、画像データの第二の部分を処理し、この処理の結果と、全画像データとを、第二のボード２０４ｂの第一のプロセッサ２０２ｃへ送信する。次に、第二のボード２０４ｂの第一のプロセッサ２０２ｃは、第三の画像部分を処理し、処理結果と、全画像データとを、第二のボード２０４ｂの第二のプロセッサ２０２ｄへ送る。

信号は、検査ツールからの画像データ出力と少なくとも同じデータレートを有する、ＬＶＤＳ等のバックプレーン２０６上の高速バスを使用して、プロセッサおよびプロセッサボード間を通過する。最後のボード２０２ｂの最後のプロセッサ２０２ｄは、一つ以上のデータベースまたは永続的メモリデバイスに対する結果データの格納および／またはユーザに対する結果データの表示を行うように構成されたホスト２０８に対して、結果を送信する。ホスト２０８は、例えば、欠陥の分類、欠陥の根本的原因の決定等、結果データに関する更なる分析を実行するように構成してもよい。システム２００の処理能力を拡張するために、任意の数の処理ボードを、既存の一連の処理ボードに付加または結合してよい。

図２の配置のプロセッサは、画像データのパッチを処理し、画像データおよび結果データを次のプロセッサへ送るためのハードウェアおよび／またはソフトウェアの任意の適切な組み合わせにすることができる。低コストの実施例の一つにおいて、プロセッサは、テキサス州ダラスのＴｅｘａｓ Ｉｎｓｔｒｕｍｅｎｔｓから入手可能な６４１４プロセッサ等の汎用プロセッサである。要するに、この処理およびバス配置２００は、多数の処理ボードと、介在する高速バスとの使用により容易に拡張可能な、高速並列画像処理システムを提供する。

図３は、本発明の第二の実施形態による画像化システム３００を示す図である。一般に、システム３００は、プロセッサおよびボード間に高速バスを備えた多数の処理ボードを利用する、二段階のデイジチェーンタイプのシステムである。図示したように、システム３００は、スキャナまたは検査ツールが出力したスキャナ信号を受領するために複数のスキャナ信号プロセッサ３０１を含んでよい。各スキャナ信号プロセッサ３０１は、特定の数のスキャナ信号を受領し、更に以下で説明するように、自分のスキャナ信号等に対して同じ動作が可能な次のスキャナ信号プロセッサに渡される画像データバスまたは「デイジチェーン」バスの特定のタイムスロットにおいて、受領したスキャナ信号をデジタル形態で出力する。

システム３００は、更に、画像データを通過させる一個以上のディストリビュータ３０２を含む。各ディストリビュータは、選択された一組の下層サーバによる処理のために、異なる一組の画像パッチを画像データから取得するように構成される。言い換えると、各ディストリビュータは、画像データの一部をバッファおよび分配する動作を行う。例えば、ディストリビュータ３０２ａは、第一の組のサーバによる処理のために、半導体ウェーハの第一の半分からの画像を取得し、ディストリビュータ３０２ｂは、第二の組のサーバによる処理のために、ウェーハの第二の半分からの画像パッチを取得する。

例示した実施例において、各ディストリビュータに関連するサーバは、それぞれ、メモリ３０４と二個のプロセッサ３０６とを含む。当然ながら、各サーバは、任意の数のメモリデバイスおよび／またはプロセッサを含んでよく、図示した例は、本発明の範囲を限定するものではない。追加として、任意の数のプロセッサにより、一個以上のメモリデバイスを共有してよい。一実施形態において、各サーバは、ディストリビュータが取得した画像データ部分の一部を処理し、図２のホスト３０８と同様の機能のホスト３１２に対して、イーサネット（登録商標）等、任意の適切なインタフェースバスを介して、結果を送信する。例えば、各プロセッサ３０６ａないし３０６ｄは、ディストリビュータ３０２ａが取得した画像部分の四分の一を処理し、各プロセッサ３０６ｅないし３０６ｈは、ディストリビュータ３０２ｂが取得した画像部分の四分の一を処理する。

拡張を容易にするため、ディストリビュータは、好ましくは、ボード上に配置され、ボードは、更に以下で説明するようにバックプレーン上で共に結合される。高速画像データは、ＬＶＤＳバス等の高速バスを使用して、各ディストリビュータボード間を受け渡される。同様に、任意の数およびタイプのサーバを、任意の数のボード上に配置してよい。結果バスは、一般に低帯域幅である結果データを通すのみであるため、高速にする必要はない。

図４は、本発明の特定の実施例による、図３のスキャナ信号プロセッサ３０１と、こうしたプロセッサ３０１へタイミング信号を供給するクロックボード４０２とを示す図である。スキャナまたは検査ツールの一実施例において、回転スキャナは、ウェーハから画像データを螺旋パターンで収集する。即ち、ウェーハに向けて送られる光信号に対してウェーハを回転させることで、ウェーハから検出された光信号を収集する。この回転スキャナは、高周波信号または「角度クロック」を生成するために光学エンコーダおよびＰＬＬ電子機器を含むことができる。角度クロックは、一般に、ウェーハの現在位置を決定するための機構を提供し、例えば、角度クロックは、ウェーハの回転の特定の角度毎に固定数のパルスを発生させる。角度クロックパルスの数は、試料またはウェーハの現在の角度位置を得るために走査の開始時からカウントし得る。そのため、クロックボード４０２は、角度クロックパルスをカウントし、角度位置、あるいは試料の角度位置に対応するカウントを出力するカウンタ４０４を含んでよい。

更に、必ずしも光学エンコーダの位置ではない、ウェーハの公知の角度位置において、収集画像データ内のピクセルを定義することが望ましい場合もある。一実施形態では、シンセサイザを使用して、画像データストリーム内のピクセルを定義するピクセルクロックをシミュレートし、ピクセルクロックパルスは、特定の角度のウェーハ位置に対応する。ピクセルクロックサイクルは、公知の数の角度クロックカウントの全体または一部に対応するように出力される。好ましくは、ウェーハの異なる半径位置における角速度の差を考慮して、ピクセルクロックを生成する。例えば、スキャナがウェーハの外部から内部に移動する際に、角度間隔ブロック４０６は、特定の角度毎に少ない数のピクセルを生成するように動作する。言い換えると半径に対して実質的に一定のピクセル解像度が得られるように、半径位置に従ってピクセル解像度を変更する。

一実施形態において、ピクセルクロックは、画像化システムが使用するマスタクロックに対して公知の位相ではない。そのため、この例において、ピクセルクロックは、マスタクロックレート（例えば、１００ＭＨｚ）でサンプリングされたイネーブル信号へ変換される。ピクセルクロックは、位相が角度クロックまたはマスタクロックに関連しなくてもよいことに留意されたい。図６は、角度クロック、マスタクロック、およびピクセルクロックの例を示している。したがって、クロックボード４０２は、ピクセルクロックとマスタクロックとの関係を示す同期信号を生成するように構成してもよい。図示したように、クロックボード４０２は、マスタクロックに対するピクセルクロックの相対位置を示すために、ピクセルクロックイネーブルおよびピクセルクロック残留位相信号（図６のピクセルクロックイネーブルおよびピクセルクロック残留位相信号参照）を生成するシンセサイザ４０６を含む。ピクセルクロックイネーブル信号は、高であるときにピクセルクロックをサンプリングする。しかしながら、ピクセルクロックイネーブル信号は、好ましくは、ピクセルクロックの立ち上がりエッジから、少なくとも完全な一マスタクロックサイクルに渡って遅延する。クロック残留位相信号または「デルタ」は、ピクセルクロックの立ち上がりエッジから、マスタクロックの次の立ち上がりエッジまでの距離を表し、このデルタは変更可能である。この実施形態において、ピクセルクロックイネーブル信号は、デルタに完全な一マスタクロックサイクルを追加したものの後で生じるマスタクロックの次の立ち上がりエッジを中心として存在する。

更に説明すると、ピクセルを分析するプロセッサは、（当然ながら、角度クロックがマスタクロックとして使用されない限り、あるいはマスタクロックを生成するのに使用されない限り）検査ツールの角度クロックから生成されたピクセルクロックに対するマスタクロックの位置を知る必要がある。したがって、ピクセルクロックイネーブルおよびクロック残留位相信号は、例示システムの画像処理コンポーネントに入力される。

画像ストリームを処理するアナログデジタルコンバータ（ＡＤＣ）は、ピクセルクロックパルスが発生した時に画像ストリームをサンプリングするように作動させてよい。しかしながら、本発明の実施形態において使用される多数のＡＤＣを同期させることは困難である。この問題を回避するために、画像ストリームを処理するＡＤＣは、１００ＭＨｚのマスタクロックレート等、任意の適切な周波数で画像ストリームをサンプリングするように作動させる。その後、（フィールドプログラマブルゲートアレイまたはＦＰＧＡにより）補間を行って、サンプルピクセルのストリームを補間し、ピクセルクロックの通りにスキャナクロック（例えば、角度クロック）をサンプリングした場合に発生するはずのものに対応する１２ビットのデジタル値を生成する。スキャナクロックとは異なるマスタクロックが使用される場合、補間器は、最も近いマスタクロックの立ち上がりエッジと、残留位相誤差とを知る必要がある。本実施形態では、４ビットバスを使用して、画像処理コンポーネントに対して、同期信号として残留位相誤差またはデルタを出力する

一実施例において、残留位相誤差と、ピクセルイネーブル信号とは、画像データおよび結果と共に、プロセッサの各組の間でデイジチェーンを移動する。この例において、スキャナから出力されるピクセルがデイジチェーン上で必要とするビットは僅かに少ないことから、同期信号を未使用ビットに配置する。したがって、各プロセッサは、ピクセルクロックの立ち上がりエッジが発生する時期を知っている。当然ながら、各組のプロセッサまたはボードの間には遅延が存在するが、この遅延は固定されており、各プロセッサにとって既知である。したがって、ＡＤＣを異なる速度で作動させても、画像データのサンプルは、ピクセルクロックにおいて取得し得る。比較として、補間を行う代わりに最も近いサンプルを取得した場合には、一クロックサイクルのジッタが生成される。

図４に示したように、各スキャナ信号プロセッサボード３０１は、１０本の光チャネルを受領し、デイジチェーンバスに１０ピクセルを提供する。当然ながら、各ボード３０１は、任意の数の光チャネルおよび対応するピクセルを処理してよい。図示したように、各チャネルは、プリアンプ４１０に入力され、入力チャネル信号からデジタル信号を生成するアナログデジタルコンバータ（ＡＤＣ）を通過する。その後、チャネル信号は、ＦＰＧＡ４１４等、任意の適切な種類のハードウェアおよび／またはソフトウェアにより処理され、次の信号プロセッサボード３０１に対して、デイジチェーンバス上にマスタクロックレートで出力される画像データのビットストリームが生じる。例えば、信号プロセッサボード３０１ａは、信号プロセッサボード３０１ｂへのデイジチェーンバスに画像データを出力する。

本発明において、各ボード間に存在する完全なデイジチェーンバスは、１２０ピクセルを保持する。一実施例では、二枚のボード一組で、一フレーム時間が確保される。図示した例では、合計六フレームを利用する１２枚のボードが存在する。各マスタクロックサイクルは、一フレームを保持するのに利用してよく、したがって、六サイクルで、六フレームの画像データ全体が保持される。各組のボードは、どちらの半サイクルで、デイジチェーンバスにデータを出力するかが分かるように構成される。そうでない場合、各組のボードは、デイジチェーンバス内で前の組のボードから受領した画像データを、画像データが受領されたサイクルで、単純にコピーする。言い換えると、各組のボードは、デイジチェーンバスの適切な半サイクルに自分の画像データを追加する。

上記の同期ピクセル処理の実施形態とは対照的に、従来の画像処理システムは、非同期で動作する。各ピクセル変換では、ネットワークへ出力される非同期パケットが生成される。この種のシステムは、複雑なネットワークプロトコルを必要とし、本発明の好適な実施形態に比べ、本質的に速度が遅い。非同期ピクセル処理システムは、ネットワークトランシーバおよびファイバを必要とし、高い関連コストが生じる。

デイジチェーンは、最後のスキャナ信号プロセッサ（例えば、図３の３０１ｃ）から、第一のディストリビュータ３０２ａへ出力される。図５は、本発明の一実施形態による、第一のディストリビュータおよび関連プロセッサを示す図である。この実施例において、この出力信号は、４００ＭＨｚ（またはマスタクロックレートの四倍）で６４ビットを含み、その６４ビットは、第一および第二の組の３２ビットバスに分割される。一対のＦＰＧＡ５１０および５０２は、その後、３２ビットバスの一方をそれぞれ受領し得る。各ＦＰＧＡは、画像データを四つの１６ビットバスに分割し、各１６ビットバスを、サーバ３０４ａ、ｂ、ｃ、およびｄから選択された一つに送信する。各ＦＰＧＡが３２ビット画像データを受領する際に、画像データは、処理のために非直列化され、その後、データを再びデイジチェーンに出力する前に直列化され、二つの３２ビットを組み合わせて６４ビットバスにする。言い換えると、ＦＰＧＡは、４００ＭＨｚで、四つの連続する６４ビットの画像データを有する形式においてＦＰＧＡに受領された、１２８ビットのデータ全体を共に処理するように構成してよい。即ち、画像データは、１００ＭＨｚでの２５６ビットから、４００ＭＨｚで四つの連続する６４ビットに圧縮されている。図示した例に示したように、ＦＰＧＡ５１０は、デシリアライザ５０８を有し、ＦＰＧＡ５０４は、デシリアライザ５０２を有する。同様に、ＦＰＧＡ５１０は、シリアライザ５１２を有し、ＦＰＧＡ５０４は、シリアライザ５０６を有する。

当然ながら、ＦＰＧＡの他に、任意の適切な機構を使用して、データを分配し、個別のサーバまたはプロセッサへ分配してよく、更に、１６ビットの他に、任意の適切な画像分割と、直列化手法とを利用してよい。本実施例において、６４ビットのデイジチェーンバスを二つの３２ビットバスに分割したのは、各ＦＰＧＡが６４チャネルのみを有するためである（入力用に３２および出力用に３２）。当然ながら、異なる数のチャネルを有するＦＰＧＡまたは他のコンポーネントが使用された場合、デイジチェーンバスは、異なる形で分割してよい。追加として、６４ビットのデイジチェーンを使用したのは、本発明のシステムで使用されるボード上で、この数のＬＶＤＳ線を容易にグループ化し得るためである。任意の適切なデイジチェーンサイズを使用してよい。

各ＦＰＧＡは、好ましくは、受領画像データを格納する関連メモリを有する。図示したように、ＦＰＧＡ５１０は、関連メモリ５１８を有し、ＦＰＧＡは、関連メモリ５２０を有する。一実施形態において、ウェーハ一回転分の画像データが、メモリ５１８および５２０にバッファされる。１ＧバイトＤＤＲ ＳＤＲＡＭ（ダブルデータレート同期ダイナミックＲＡＭ）は、現在の用途で良好に機能するが、特定の用途の要件に応じて、任意の適切なメモリタイプおよびサイズを利用してよい。

ＦＰＧＡは、画像データを分割し、選択されたサーバへそれぞれが送信されるパッチとするようにプログラムされる。各パッチは、欠陥を判断するためにサーバが処理可能な任意の適切なサイズおよび形状を有するように形成してよい。一例において、各パッチは、ダイ比較検査手順において比較可能なすべてのダイを含むのに充分な大きさとなる面積を有する。この例において、ウェーハ全体の画像データは、四つのセクタまたは四分円に分割してよく、各パッチは、単一の四分円に対応する。データの各四分円またはパッチは、その後、それぞれが四分円の一つを処理する四つのサーバを有する単一のディストリビュータにより扱ってよい。また、画像データは、（例示した実施形態のように）それぞれが四つのサーバを有する二つのディストリビュータにより扱う八つのセクタに更に分割してもよい。画像データは、任意の適切な数のセクタに分割できる。別の実施形態において、画像データは、単純に長方形のパッチに分割される。

四つの四分円の例において、各ＦＰＧＡ（５０４または５１０）は、関連メモリ（５２０または５１８）を使用して、ディストリビュータに入力される際に画像データの３２ビット部分を格納する。一実施例において、一回転分の画像データは、ＦＰＧＡにより一度に二個のメモリに格納される。各ＦＰＧＡは、任意の適切な数の関連メモリを有してよい。一般に、各ディストリビュータ３０１の各ＦＰＧＡ（５０４または５１０）は、その後、一つ以上の特定のパッチ（群）（例えば、ウェーハ画像データの半分または二つの四分円）を、適切なサーバに出力する動作が可能であってよい。したがって、ディストリビュータのＦＰＧＡは、互いのメモリに格納された画像データにアクセスし、関連するサーバへ送信するために、（例えば、３２ビットバスを介して）互いに通信する必要性を有し得る。例示した実施形態において、各ディストリビュータＦＰＧＡは、各サーバへの分配のために画像データを順序付ける。例えば、順序付け表は、（例えば、ホスト３１２により）各ディストリビュータＦＰＧＡにハードコードする。

多数のディストリビュータが存在する場合、ディストリビュータボード３０２は、バックプレーン４５０上でデイジチェーンを介して結合してよい。各ディストリビュータは、バックプレーン４５０上で複数の多重ビットバスを介して、複数のサーバ３０４に結合してもよい。良好に機能する高速バスの例は、ＬＶＤＳおよびハイパートランスポートバスである。

各サーバは、一個以上のメモリおよび一個以上のプロセッサを含んでよい。図５に示した例において、各サーバは、共通のメモリと二個のプロセッサとを含む。追加として、各ディストリビュータは、任意の数のサーバに関連してよい。例示した実施形態において、各ディストリビュータは、四つのサーバに関連する。図５に示したように、ディストリビュータ３０２ａは、サーバ３０４ａないし３０４ｄに結合される。サーバ３０２ａは、メモリ３０４ａとプロセッサ３０６ａおよび３０６ｂとを含み、サーバ３０２ｂは、メモリ３０４ｂとプロセッサ３０６ｃおよび３０６ｄとを含み、サーバ３０２ｃは、メモリ３０４ｃとプロセッサ３０６ｅおよび３０６ｆとを含み、サーバ３０２ｄは、メモリ３０４ｄとプロセッサ３０６ｇおよび３０６ｈとを含む。

各プロセッサには、サーバメモリでの格納の際に（例えば、ディストリビュータＦＰＧＡにより）画像データの終わりに対するポインタも与えられる。例示した実施形態において、更に画像データはピクセルクロックと、各ピクセルの角度および半径位置を示す座標データとを含み、各フレームサイズは既知であるため、各プロセッサは、サーバメモリにおいて特定のウェーハ位置に対する各イメージデータセットが位置する場所を決定し、自分の画像パッチの部分を分析できる（分析するのに充分な画像データがある場合）。

各プロセッサ３０６は、一般に、自分の画像パッチ（例えば、四分円）を処理して、こうしたパッチに欠陥が存在するかを判断する。結果は、その後、例えば、図式的に、表として、あるいは視覚的に、結果を表示する動作が可能なホスト３１２へ出力してよい。結果は、特定のパッチが欠陥を有することを示す任意の適切な形態にしてよい。例えば、結果は、欠陥の画像と、その座標とを含んでよい。ホスト３１２（または、各プロセッサ）は、更に、欠陥の分類、ロットの処分に決定、プロセスの逸脱があるかの決定、欠陥の根本的原因の決定等といった、欠陥の分析を行うように構成してもよい。

各プロセッサは、サーバメモリが上書きされる前に画像データを分析する上で、画像データの受領がプロセッサにとって速すぎるかを示す信号をスキャナに返送するようにプログラムしてもよい。理想的には、別のディストリビュータと、更なるプロセッサとを利用して、分析手順の速度を上げ、スキャナに遅れないようにする。現在のところ、四つのサーバは、従来のスキャナに対して充分に機能する。

各サーバのメモリは、四分円全体または四分円より小さなサイズ等、画像データの任意の部分を保持するサイズにしてよい。サーバのメモリが各四分円の一部のみを保持できる場合、メモリは、各データセットが処理された際に上書きされる。したがって、この例では、上書きされる前にプロセッサが画像データを処理するか、あるいは、検査ツールによる画像データ出力をサーバの処理速度未満に減速する必要がある。一実施例では、検出器の列をウェーハの半径に沿って配置し、ウェーハが回転する際にウェーハの外側から内側へ（またはその逆で）走査する。したがって、画像データは、環状領域として生成され、ウェーハの半径の外側で始まり、内側で終わる。また、ウェーハの画像データの長方形の領域が生成される。画像データがどのように収集されても、サーバプロセッサは、検査分析（例えば、ダイ比較）を実行するのに十分なデータが生成されるのを待つ。ダイ比較の例において、ウェーハからの十分な画像データは、互いに比較四得る二枚以上のダイを含むように収集される。

好ましくは、各サーバは、割り当てられた画像データの大部分を格納するのに十分なメモリを有する。現在の例において、サーバメモリは８Ｇバイト以上であるため、画像データの試料四分円の大部分を格納できる。各サーバが四分円未満を受領する実施例では（例えば、二つのディストリビュータと八つのサーバが使用される場合）、メモリは、更に小さくできる。即ち、メモリサイズは、サーバ内でデータがどの程度分割されるかによって決まる。

別の手順において、理想的なダイまたは「ゴールデンダイ」を各サーバメモリに格納し、その後、ウェーハのすべてのダイと比較する。ゴールデンダイは、任意の適切な方法で求めてよい。例えば、ゴールデンダイを形成するために、共に平均化を行う四つのダイ（または他の任意の適切な数のダイ）を取得するのに十分な長さに渡って、スキャナを作動させてよい。その後、スキャナをバックアップし、最初から再スキャンを行う。また、サーバメモリが上書きされる前に画像データを各サーバプロセッサに分析させるのに十分な速さでゴールデンダイが生成され、全サーバに分配される場合（あるいは、スキャナを最初に減速できる場合）、スキャナのバックアップは必要ない。ゴールデンダイを取得した後、各サーバプロセッサは、自分のそれぞれのパッチ内のすべてのダイをゴールデンダイと比較する。この手順では、より多くのプロセッサ間で画像データを更に分割し（８または１６個のプロセッサの一つにつき、ウェーハの１／８または１／１６）、より迅速に処理できる。即ち、ダイ比較検査分析のために、各処理パッチ内に二つのダイが存在する必要はなくなる。

本発明の実施形態は、幾つかの利点を有する。例えば、二つの階層段階で高速バスを使用することにより、並列処理システムは、半導体製造中に欠陥情報をインラインで決定する効率的な機構を提供する。即ち、欠陥を迅速に判断可能であり、同じウェーハに対してコストの高い後続のプロセスを行う前に、ウェーハを再加工できる。追加として、こうした簡略化した二段階システムは、極めて低コストのソリューションを提供する。

以上、理解を明確にする目的から、ある程度詳細に説明してきたが、添付特許請求の範囲の範囲内で、特定の変更および変形を施し得ることは明らかであろう。そのため、説明した実施形態は、限定的なものではなく、例示的なものと考えるべきであり、本発明は、本明細書に記載された詳細に限定されるべきではなく、特許請求の範囲とそのすべての等価物とにより画定されるべきである。

複数の並列プロセッサにおいて画像パッチを処理するシステムアプローチの一つを示す図である。 本発明の第一の実施形態による画像化システムを示す図である。 本発明の第二の実施形態による画像化システムを示す図である。 本発明の特定の実施例による、図３のスキャナ信号プロセッサと、こうしたプロセッサへタイミング信号を供給するクロックボードとを示す図である。 本発明の一実施形態による、第一のディストリビュータおよび関連プロセッサを示す図である。 本発明の実施形態において使用および／または生成されるタイミング信号の一例をグラフ表示する図である。

Claims (17)

1. 試料の画像を、前記試料が欠陥を含むかを判断するために分析する画像処理システムであって、
   （ｉ）試料からの画像データを受け取る複数のプロセッサであって、前記試料が欠陥を有するかを判断するために、前記画像データの一つ以上の選択されたパッチを、少なくとも一部の前記プロセッサにおいて、それぞれが分析する、複数のプロセッサと、
   （ｉｉ）前記プロセッサを互いに結合する複数のバスであって、前記複数のバスのうちの１以上のバスが、仕様として、毎秒５０ギガビット以上の高速データレートおよび１０^-16未満のエラーレートを有する複数のバスであって、
   前記複数のプロセッサは、前記システムが追加のプロセッサを含みうるように、少なくとも２枚のボードのボード上に配され、
   ２枚の異なるボードのプロセッサを接続する前記１以上のバスは、前記高速データレートを有する、
   複数のバスと、
   （ｉｉｉ）前記プロセッサが使用するマスタクロックと、前記試料から前記画像データを収集するために使用される検査ツールの角度クロックに対して前記画像データ内のピクセルを定義するピクセルクロックと、を生成するクロックモジュールであって、
   角度クロックは、前記試料の回転の特定の角度毎に固定数のパルスを有し、
   前記画像データは、回転する試料から収集され、
   前記ピクセルクロックおよび同期信号は、前記試料の半径に沿って実質的に一定のピクセル解像度が得られるように前記ピクセル解像度が前記試料の半径位置に従って変更されるように、生成され、
   前記同期信号は、前記マスタクロックに対する前記ピクセルクロックの相対位置を示す、
   クロックモジュールと、
   を備えるシステム。
2. 請求項１記載のシステムであって、
   前記高速データレートを有する１以上のバスは、低電圧差分信号バスである、システム。
3. 請求項１記載のシステムであって、
   前記高速データレートを有する１以上のバスは、ハイパートランスポートバスである、システム。
4. 請求項１ないし３のいずれかに記載のシステムであって、
   前記プロセッサが前記画像データを連続して受け取り、かつ、前記画像データの選択された一つ以上のパッチを分析するように、前記プロセッサは前記バスにより連続鎖状に互いに結合されており、
   前記プロセッサは、更に、選択されたパッチを分析した後、前記試料が欠陥を有するか否かを示す一つ以上の結果信号を出力することができ、
   各プロセッサの前記結果信号は、前記画像データと共に出力される、システム。
5. 請求項１ないし３のいずれかに記載のシステムであって、
   前記プロセッサは、それぞれディストリビュータとしての一個以上のプロセッサが、分析プロセッサとしての一組のプロセッサと関連づけられているように、二段階の階層的配置で配置され、
   各ディストリビュータは、選択された一つ以上のパッチを、関連する組の各分析プロセッサに対して、前記分配されたパッチの分析のために分配することができる、システム。
6. 請求項１ないし５のいずれかに記載のシステムであって、
   前記プロセッサは、一つ以上の画像パッチを複数の関連する四個の分析プロセッサのそれぞれに分配する単一のディストリビュータを含み、
   前記四個の分析プロセッサのそれぞれは、前記試料からの前記画像データの四分の一を受け取る、システム。
7. 請求項１ないし５のいずれかに記載のシステムであって、
   前記プロセッサは、
   一つ以上の画像パッチを、複数の関連する四個の分析プロセッサのそれぞれに対して、前記一つ以上のパッチの分析のために分配する第一のディストリビュータと、
   一つ以上の画像パッチを、複数の関連する四個の分析プロセッサのそれぞれに対して、前記一つ以上のパッチの分析のために分配する第二のディストリビュータと、を含み、
   前記八個の分析プロセッサのそれぞれは、前記試料からの前記画像データの八分の一を受け取る、システム。
8. 請求項５ないし７のいずれかに記載のシステムであって、更に、
   欠陥データを分析および／または表示するためのホストを備え、
   各分析プロセッサは、一つ以上の結果信号を前記ホストに出力することができ、前記結果信号は、前記試料が欠陥を有するかを示す、システム。
9. 請求項１ないし８のいずれかに記載のシステムであって、
   前記画像データは、複数の半導体ダイに対応し、
   少なくとも一個以上の前記プロセッサは、前記画像データに対応する前記複数の半導体ダイの平均に基づいて、ゴールデンダイを生成することができ、
   一個以上の同一のまたは他のプロセッサは、前記試料が欠陥を有するかを判断するために、前記ゴールデンダイを画像パッチ内の他のダイと比較することができる、システム。
10. 請求項５記載のシステムであって、
    前記ディストリビュータと、前記ディストリビュータの下の階層に相当する分析プロセッサとは、前記システムが追加のディストリビュータとその下の階層に相当する分析プロセッサとを含みうるように、少なくとも２枚のボードのボード上に配され、
    前記複数のディストリビュータを接続する前記１以上のバスは、前記高速データレートを有する、システム。
11. 試料の画像を、前記試料が欠陥を含むかを判断するために分析する画像処理システムであって、
    （ｉ）マスタクロックとピクセルクロックとを生成するクロックモジュールと、
    （ｉｉ）試料の検査中に検査ツールから取得した互いに異なる光信号セットを受け取る複数の検査信号プロセッサであって、
    各検査信号プロセッサは、受け取った光信号セットをデジタル画像データに変換することができ、かつ、次の検査信号プロセッサが存在する場合には前記次の検査信号プロセッサへ、前記マスタクロックの特定のタイムスロットにおいて、前記画像データを出力することができ、
    前記ピクセルクロックは、前記試料から前記画像データを収集するために使用される前記検査ツールの角度クロックに対して前記画像データ内のピクセルを定義するように生成され、
    前記角度クロックは、前記試料の回転の特定の角度毎に固定数のパルスを有し、
    前記画像データは、回転する試料から収集され、
    前記ピクセルクロックおよび同期信号は、前記試料の半径に沿って実質的に一定のピクセル解像度が得られるように前記ピクセル解像度が前記試料の半径位置に従って変更されるように、生成され、
    前記同期信号は、前記マスタクロックに対する前記ピクセルクロックの相対位置を示す、
    複数の検査信号プロセッサと、
    （ｉｉｉ）前記複数の検査信号プロセッサから前記画像データを受け取り、前記画像データを複数の画像パッチに分割するディストリビュータプロセッサと、
    （ｉｖ）前記ディストリビュータに関連づけられた複数の分析プロセッサと、を備え、
    前記ディストリビュータは、更に、前記試料が欠陥を有するかを判断する並列処理のために、選択された画像パッチを、選択された分析プロセッサに対して分配することができ、
    前記複数の検査信号プロセッサは、ボード毎に少なくとも一つの前記検査信号プロセッサが割り当てられるように、複数のボードに割り当てられ、
    前記検査信号プロセッサは、仕様として毎秒５０ギガビット以上のデータレートおよび１０^-16未満のエラーレートを有する高速バスにより、互いに直列に結合される、
    システム。
12. 請求項１１記載のシステムであって、
    前記ディストリビュータは、前記複数の検査信号プロセッサのそれぞれが各自受け取った光信号セットを前記画像データに変換した後で、少なくとも一個の前記検査信号プロセッサから前記画像データを受け取る、システム。
13. 請求項１１または１２に記載のシステムであって、
    １２個の検査信号プロセッサと、
    ８個の分析プロセッサと、が存在するシステム。
14. 請求項１３記載のシステムであって、
    一個のボードにつき二個の検査信号プロセッサが存在し、
    前記ディストリビュータおよび関連づけられた分析プロセッサは、一つのボードであり、
    前記検査信号プロセッサおよび前記ディストリビュータは、仕様として毎秒５０ギガビット以上のデータレートおよび１０^-16未満のエラーレートを有する高速バスにより、互いに直列に結合される、システム。
15. 請求項１４記載のシステムであって、
    前記高速バスは、低電圧差分信号バスである、システム。
16. 請求項１１ないし１５のいずれかに記載のシステムであって、
    前記分析プロセッサは、それぞれ更に、前記検査ツールの画像データ出力速度が、前記各分析プロセッサが前記分配された画像パッチを処理可能な速度より大きい場合には、前記検査ツールが前記画像データ出力速度を減少させる必要がある、ということを示す信号を、前記検査ツールに送信することができる、システム。
17. 請求項１１記載のシステムであって、
    前記光信号は、前記試料の環状領域の形態で受け取られる、システム。

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