JP4898360B2 - 自動利得制御装置 - Google Patents

Description

本発明は、出力信号より広帯域の信号を入力して処理する自動利得制御装置に関する。

出力信号より広帯域の信号を入力して処理する自動利得制御装置に関して、特許３０８６０８０号公報（特許文献１）および特開２００５−１９２０６０号公報（特許文献２）に開示の技術がある。同文献に開示された従来の自動利得制御装置について、図１３〜図１５を参照しながら概説する。

自動利得制御装置１は、前段のアナログフロントエンド１１と後段のディジタルフロントエンド３４とからなる。前段のアナログフロントエンド１１において、ＲＦ／ＩＦ端子１２から入力された信号は、バンドパスフィルタ１４を用いて、所定の周波数帯域の信号が抽出される。ここで抽出された信号には、目的信号の他に目的外信号が含まれる。このため、目的信号のみを通過させる後段のフィルタよりは広い帯域を持つことになる。さらに、ＡＧＣアンプ１６により一定レベルの信号に変換された所定の周波数帯域の信号は、アンチエリアシングフィルタ（エリアシングを防止するローパスフィルタ）１８を介してＡＤ変換器１９へ入力され、ＡＤ変換器１９により量子化されたディジタル信号となる。

ＡＧＣアンプ１６により一定レベルの信号に変換された所定の周波数帯域の信号は、自動利得制御部２１へも入力される。自動利得制御部２１は、広帯域信号のレベルを適切に管理することで、信号処理部の飽和を防ぐことを目的とするものである。自動利得制御部２１は、検波器２２、基準値レジスタ（ＲＥＦ１）２４、減算器２６、非線形応答器（ａｘ^３＋ｃｘ）２８，乗算器２９，および遅延器３２からなる。自動利得制御部２１の出力信号は、ＡＧＣ制御信号として、ＡＧＣアンプ１６に入力される。

一方、後段のディジタルフロントエンド３４において、ＡＤ変換器１９によりディジタル信号化された信号は、例えば複素係数フィルタからなる直交変換器５０により直交検波が行われ、Ｉ軸信号とＱ軸信号とにより表されるベースバンド周波数の複素数信号へ変換される。Ｉ側ＡＧＣアンプ５２およびＱ側ＡＧＣアンプ５４により一定レベルの信号に変換された目的の帯域の信号は、乗算器６１〜６４と減算器６５と加算器６６とから構成される全複素ミキサ６０を介して、ベースバンド周波数の複素信号（ＢＢ．Ｉ、ＢＢ．Ｑ）として、この自動利得制御装置１から出力される。

また、Ｉ側ＡＧＣアンプ５２およびＱ側ＡＧＣアンプ５４により一定レベルの信号に変換された目的の帯域の信号は、自動利得制御部７０へも入力される。自動利得制御部７０は、不要な帯域の信号を抑圧して目的帯域内の信号のみとし、目的帯域の信号を一定にして出力するためのものである。自動利得制御部７０は、検波器７２、基準値レジスタ（ＲＥＦ２）７４、減算器７６、非線形応答器（ａｘ^３＋ｂｘ^２＋ｃｘ）８０，リミッター８４，減算器８６，および遅延器８８からなる。自動利得制御部７０の出力信号は、ＡＧＣ制御信号として、Ｉ側ＡＧＣアンプ５２およびＱ側ＡＧＣアンプ５４に入力される。

上述のように、図１３に示す特許文献１および特許文献２の自動利得制御装置において、縦列に接続される２つの自動利得制御部２１、７０は、前段の自動利得制御部２１が広帯域信号のレベルを適切に管理することで、信号処理部の飽和を防ぐことを目的とする。また、後段の自動利得制御部７０では不要な帯域の信号を抑圧して目的帯域内の信号のみとし、目的帯域の信号を一定にして出力する２段構成となっている。

ここで、前段の自動利得制御部２１の応答特性が遅いと、入力信号の変動に対する追従が十分ではないために前段での飽和が生じたり、目的信号に対するゲインの不足期間が生じたりする。これを避けるために前段の自動利得制御部２１では応答速度を速くするが、前段の自動利得制御部２１の応答を速くすると、目的信号以外の信号レベル変動が大きい場合に、目的信号に対する大きなレベル変動が生じるために、これを補うために後段の自動利得制御部７０においてはより高速な応答特性が求められる。

すなわち、目的信号以外の信号レベル変動が大きい場合に、目的信号に対する大きなレベル変動が生じるのは、ＡＧＣの働きでＡＧＣアンプ１６のゲインが変動するとき、ＡＧＣアンプ１６のゲイン変動によって、目的信号と目的外信号の区別なしに信号レベルの変動が生じるためである。よって、目的信号より目的外信号の信号レベルが大きいときは、ＡＧＣが信号レベルを所定の範囲に収めようとＡＧＣアンプのゲインの調整が目的外信号レベルに応じてなされることになり、目的信号が不必要なレベル調整を受けることになる。このため、目的外信号のレベルと目的信号のレベル差が大きく、目的外信号のレベル変動が大きいときには目的信号が受けるレベル変動も大きくなる。

自動利得制御は、レベル変動が大きな信号を扱う場合において、信号の飽和による歪とゲイン不足によるＳ／Ｎ低下を避けることができるので必須である。しかし、高速な応答特性の自動利得制御装置とは信号の振幅を圧縮する振幅圧縮機であり、目的信号に対して大きな歪を生じる。ここで、図１３に示す特許文献１と特許文献２の自動利得制御装置を用いる受信機に目的信号としてπ／４ＱＰＳＫを、近接する目的外信号としＣＷ信号を加えたときのＢＥＲを図１４に、バーストＣＷを加えたときのＢＥＲを図１５に示す。なお、図１４、図１５は、図１６の条件でシミュレーションした場合の例である。

このように、後段の自動利得制御部に高速な応答特性が要求されるために、後段の自動利得制御部が目的信号に歪を生じ、目的外信号が弱く、Ｅｂ／Ｎ０も良い時に劣化が生じる。この劣化は後段の自動利得制御部の応答を遅くすることで改善するが、この応答を遅くするためには前段の応答特性も遅くする必要があり、前段の応答特性を遅くすることは入力信号変動に対する追従性が低下することになる。

この妨害と雑音が良好なときの特性と、妨害が強くレベル変動が大きなときにおける追従性を両立させることは不可能なので、両者の中間で目的に応じた応答特性の設定を余儀なくされることになる。

この問題の解決のために、特開２００４−２７４２１０号公報（特許文献３）においては一般的な出力レベルにより自動利得制御装置の利得を制御する方式を基本とし、目的外信号の変動や、目的外信号レベルが目的信号レベルより大きくなるなど、装置出力での自動利得制御用信号レベル検出では入力信号変動に対応できないときのみ前段での信号レベル検出を行うことで問題を解決している。

特許３０８６０８０号公報 特開２００５−１９２０６０号公報 特開２００４−２７４２１０号公報

上述のように背景技術では、引用文献１、２においては、妨害と雑音が良好なときの特性と、妨害が強くレベル変動が大きなときにおける追従性を両立させることは不可能なので、両者の中間で目的に応じた応答特性の設定を余儀なくされることになる。また、引用文献３においては、装置出力での自動利得制御用信号レベル検出では入力信号変動に対応できないときのみ前段での信号レベル検出を行うことで問題を解決しているが、非常に複雑な処理が要求されるという問題がある。

本発明は、上記背景技術が有する問題に鑑みてなされたものであり、本発明の目的は、複雑な処理を用いないで、入力信号変動に対する高速な追従性と、妨害と雑音が良いときの目的信号品位を両立することの可能な、新規かつ改良された自動利得制御装置を得ることである。

上記課題を解決するため、本発明の第１の観点によれば、前段のアナログフロントエンドの自動利得制御部の出力で検出された微分値に応じて後段のデジタルフロントエンドの自動利得制御部の非線形応答器を選択切り替えして処理する自動利得制御装置が提供される。本発明の自動利得制御装置（１０）は、目的信号帯域を含む広帯域の入力信号を一定の振幅範囲内に制御する第１の自動利得制御部（１１１）を備えた第１の信号処理部（１００）と、前記第１の信号処理部の出力から目的信号を抽出する第２の信号処理部（２１０）と、前記第２の信号処理部の出力を一定の振幅にして出力する第２の自動利得制御部（２３０）と、前記第１の自動利得制御部の応答状態（変動の大小など）に応じて前記第２の自動利得制御部の応答速度を制御するための応答速度制御信号を生成する応答速度制御信号生成部（１２３）と、を備え、前記応答速度制御信号生成部（１２３）は、前記第１の自動利得制御部（１１１）の出力である自動利得制御電圧の微分値の絶対値と所定の基準値（ＲＥＦ３）との差が所定値を越えたとき、前記第１の自動利得制御部の変動が大きいと判断し、前記第２の自動利得制御部の応答速度を速くするための応答速度制御信号を生成することを特徴とする。

かかる本発明では、第１の自動利得制御部（１１１）の応答状態（変動の大小など）に応じて第２の自動利得制御部（２３０）の応答速度を制御するための応答速度制御信号を生成する応答速度制御信号生成部（１２３）を備えたことを特徴とする。第２の自動利得制御部（２３０）に高速な応答が要求されるのは第１の自動利得制御部（前段の自動利得制御部）（１１１）で高速な応答が生じているときだけであるので、第１の自動利得制御部（１１１）の応答状態に応じて第２の自動利得制御部（後段の自動利得制御部）（２３０）の応答特性を切り替えることができる。このようにして、簡単な処理で入力信号変動に対する高速な追従性と、妨害と雑音が良いときの目的信号品位を両立することができる。

なお上記において、構成要素に付随して括弧書きで記した参照符号は、理解を容易にするため、後述の実施形態および図面における対応する構成要素等を一例として記したに過ぎず、本発明がこれに限定されるものではない。以下も同様である。

本発明の応用例としては様々なものが考えられるが、いくつかの応用例を挙げれば以下の通りである。

前記第２の自動利得制御部（２３０）の構成としては、様々なものが考えられるが、例えば、前記第２の自動利得制御部の応答速度を高速にするための第１の応答器（２３８）と、前記第２の自動利得制御部の応答速度を低速にするための第２の応答器（２４０）と、前記応答速度制御信号に応じて前記第１、第２の応答器を切り替えるスイッチ（２４２）と、を備える構成を採用することができる。

或いは、前記第２の自動利得制御部（２３０）は、前記第２の自動利得制御部の応答速度を制御するための応答器（２５２）と、前記応答器で用いられる高速用係数を保持する高速用係数レジスタ（２５４）と、前記応答器で用いられる低速用係数を保持する低速用係数レジスタ（２５６）と、を備える構成を採用することもできる。

また、前記第２の自動利得制御部（２３０）は、前記第１の自動利得制御部（１１１）の応答状態（変動の大小など）に応じて、応答速度を連続的に変化させる（動的制御など）ことも可能である。後段の応答速度を高速から低速に切り替えるときに瞬時に切り替えずに連続的に変化させる構成とすることで性能は改善される。具体的には、例えば、前段の応答状態が急速に収束して後段の応答が収束していないにもかかわらず、応答速度が遅くなってしまうようなことを避けるために、高速応答から低速応答に変わるときの応答速度の変化を滑らかにする処置を行うことが可能である。

上記課題を解決するため、本発明の第２の観点によれば、１つの第１の自動利得制御部に対して、複数の第２の自動利得制御部を備えた自動利得制御装置が提供される。即ち、前段のアナログフロントエンドの自動利得制御部の出力で検出された微分値に応じて後段の複数のデジタルフロントエンドの自動利得制御部の非線形応答器を選択切り替えして処理する自動利得制御装置であって、目的信号帯域を含む広帯域の入力信号を一定の振幅範囲内に制御する第１の自動利得制御部を備えた第１の信号処理部（１００’）と、前記第１の信号処理部の出力から目的信号を抽出する複数の第２の信号処理部（２００−１、２００−２、２００−３内）と、前記各第２の信号処理部に対応して設けられ、前記第２の信号処理部の出力を一定の振幅にして出力する第２の自動利得制御部（２００−１、２００−２、２００−３内）と、前記第１の自動利得制御部の応答状態（変動の大小など）に応じて前記各第２の自動利得制御部の応答速度を制御するための応答速度制御信号を生成する応答速度制御信号生成部（１２３）と、備え、前記応答速度制御信号生成部は、
前記第１の自動利得制御部の出力である自動利得制御電圧の微分値の絶対値と所定の基準値との差が所定値を越えたとき、前記第１の自動利得制御部の変動が大きいと判断し、前記第２の自動利得制御部の応答速度を速くするための応答速度制御信号を生成する自動利得制御装置が提供される。

かかる構成によれば、上記本発明の第１の観点にかかる自動利得制御装置の効果に加えて、複数の第２の信号処理部を備えたことで、異なる周波数の信号を処理することが可能である。さらに、フィルタ等の大きな遅延要素前と後ろとで２段、ないしは多段に分けることが出来るので、自動利得制御ループ内の遅延が小さく、高速な応答が可能になる。

本発明の第２の観点にかかる自動利得制御装置についても、上記本発明の第１の観点にかかる自動利得制御装置と同様に様々な応用例が考えられる。

以上のように、本発明によれば、簡単な処理で入力信号変動に対する高速な追従性と、妨害と雑音が良いときの目的信号品位を両立することができる。また、本発明の他の効果等については、以下の発明を実施するための最良の形態においても説明する。

以下に添付図面を参照しながら、本発明にかかる自動利得制御装置の好適な実施形態について詳細に説明する。なお、本明細書および図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

＜第１の実施形態＞
以下、図面を参照して本発明の第１の実施形態を説明する。図１に本発明の第１の実施形態にかかる自動利得制御装置を用いた受信機を示す。また、第１の実施形態において、目的信号周波数に近接する周波数を持つ目的外信号としてＣＷを加えたときのＢＥＲの特性例を図２に、バーストＣＷを加えたときのＢＥＲの特性例を図３に示す。なお、図２、図３は、図１６に示したシミュレーション条件を用いた場合である。

（第１の実施形態の構成）
図１は、本実施形態にかかる自動利得制御装置１０の構成を示すブロック図である。本実施形態にかかる自動利得制御装置１０の構成は、アナログ信号を処理するアナログフロントエンドと、ディジタル信号を処理するディジタルフロントエンドとに大別される。以下、順に説明する。

（アナログフロントエンド１００）
まず、アナログ信号を処理するアナログフロントエンド１００について説明する。
図１において、ＲＦ／ＩＦ端子１０２から入力された信号は、バンドパスフィルタ１０４を用いて、所定の周波数帯域の信号が抽出される。ここで抽出された信号には、目的信号の他に目的外信号が含まれる。このため、目的信号のみを通過させる後段のフィルタよりは広い帯域を持つことになる。ＡＧＣアンプ１０６は、バンドパスフィルタ１０４の出力信号を一定レベルの信号に変換するための可変利得増幅器である。ＡＧＣアンプ１０６により一定レベルの信号に変換された所定の周波数帯域の信号は、アンチエリアシングフィルタ（エリアシングを防止するローパスフィルタ）１０８を介してＡＤ変換器１１０へ入力され、ＡＤ変換器１１０により量子化されたディジタル信号となる。

ＡＧＣアンプ１０６により一定レベルの信号に変換された所定の周波数帯域の信号は、ＡＧＣ制御部１１１の検波器１１２へも入力される。自動利得制御部１１１は、広帯域信号のレベルを適切に管理することで、信号処理部の飽和を防ぐことを目的とするものである。自動利得制御部１１１は、検波器１１２、基準値レジスタ（ＲＥＦ１）１１４、減算器１１６、非線形応答器（ａｘ^３＋ｃｘ）１１８，乗算器１２０，および遅延器１２２からなる。

そして、ＡＧＣアンプ１０６の利得を制御する信号を生成するために、検波器１１２の出力信号は、減算器１１６において、基準値レジスタ１１４の出力する基準値（ＲＥＦ１）が減算され、非線形応答器（ａｘ^３＋ｃｘ）１１８へ入力される。非線形応答器１１８の出力信号は、減算器１２０を介して遅延器１２２へ入力される。減算器１２０は、非線形応答器１１８の出力信号から遅延器１２２の出力信号を減算処理する。ＡＧＣ制御部１１１の出力信号は、ＡＧＣアンプ１０６の利得を制御するＡＧＣ制御信号として、ＡＧＣアンプ１０６に入力される。

（応答速度制御信号生成部１２３）
ＡＧＣアンプ１０６の利得を制御するＡＧＣ制御信号は、本実施形態に特徴的な構成要素である応答速度制御信号生成部１２３の微分回路１２４へも入力される。微分回路１２４では、ＡＧＣ制御信号の電圧値の微分値の絶対値が計算される。微分回路１２４の出力信号は、基準値レジスタ１２６の出力する基準値（ＲＥＦ３）と比較されて、後述のＩ側ＡＧＣアンプ２１２およびＱ側ＡＧＣアンプ２１４の利得を制御する信号を生成する演算回路（ｘ１−ｘ２＜ａ？）１２８に入力される。具体的には、演算回路１２８は、減算器および比較器からなり、端子Ｘ１に入力される基準値レジスタ１２６の出力する基準値（ＲＥＦ３）から、端子Ｘ２に入力される微分回路１２４の出力信号（ＡＧＣ制御信号の電圧値の微分値の絶対値）が減算されて、所定値ａと比較される。

演算回路１２８の出力信号は、応答速度制御信号として、後述のディジタルフロントエンド２００内のＡＧＣ制御部２３０に入力される。そして、ＡＧＣ制御部２３０では、前段の自動利得制御電圧の微分値の絶対値とＲＥＦ３の差が所定値を越えたとき、すなわち前段の自動利得制御の変動が大きいときにはａ１、ｂ１、ｃ１よりなる自動利得制御応答の非線形応答器を選択する。また、前段の自動利得制御電圧の微分値の絶対値とＲＥＦ３の差が所定の値以下のとき、すなわち前段の自動利得制御の変動が小さいときにはａ２、ｂ２、ｃ２よりなる自動利得制御応答の非線形応答器を選択する。かかる構成および動作については、さらに後述する。

（ディジタルフロントエンド２００）
次に、ディジタル信号を処理するディジタルフロントエンド２００について説明する。
ＡＤ変換器１１０によりディジタル信号化された信号は、例えば複素係数フィルタからなる直交変換器２１０により直交検波が行われ、Ｉ軸信号とＱ軸信号とにより表されるベースバンド周波数の複素数信号へ変換される。

変換されたベースバンド周波数の複素数信号は、Ｉ軸信号がＩ側チャネルフィルタ（Ｒｅ）、Ｑ軸信号がＱ側チャネルフィルタ（Ｉｍ）において帯域制限されることにより、目的の帯域の信号に変換され、Ｉ軸信号がＩ側ＡＧＣアンプ２１２、Ｑ軸信号がＱ側ＡＧＣアンプ２１４へ入力される。

Ｉ側ＡＧＣアンプ２１２およびＱ側ＡＧＣアンプ２１４は、Ｉ側チャネルフィルタ（Ｒｅ）およびＱ側チャネルフィルタ（Ｉｍ）の出力信号を一定レベルの信号に変換するための可変利得増幅器である。Ｉ側ＡＧＣアンプ２１２およびＱ側ＡＧＣアンプ２１４により一定レベルの信号に変換された目的の帯域の信号は、例えば全複素ミキサ２２０を介して、ベースバンド周波数の複素信号（ＢＢ．Ｉ、ＢＢ．Ｑ）として、この自動利得制御装置１０から出力される。

全複素ミキサ２２０は、周波数変換するためのものであり、乗算器２２１、２２２、２２３、２２４と、減算器２２５と、加算器２２６とから構成される。全複素ミキサ２２０には、ローカル信号生成器（Ｌｏｃａｌ２）から実数軸ローカル信号（ｃｏｓ）が入力され、また、ローカル信号生成器から虚数軸ローカル信号（−ｓｉｎ）が入力される。全複素ミキサ２２０は、ローカル信号生成器から入力された複素信号に対して周波数ゼロまたはゼロ近くの周波数となる周波数変換を行い、複素信号を出力する。

Ｉ側ＡＧＣアンプ２１２およびＱ側ＡＧＣアンプ２１４により一定レベルの信号に変換された目的の帯域の信号は、ＡＧＣ制御部２３０の検波器２３２へも入力される。
自動利得制御部２３０は、不要な帯域の信号を抑圧して目的帯域内の信号のみとし、目的帯域の信号を一定にして出力するためのものである。自動利得制御部２３０は、検波器２３２、基準値レジスタ（ＲＥＦ２）２３４、減算器２３６、非線形応答器（ａ１^３＋ｂ１ｘ^２＋ｃ１ｘ）２３８，非線形応答器（ａ２ｘ^３＋ｂ２ｘ^２＋ｃ２ｘ）２４０、スイッチ２４２、リミッター２４４，減算器２４６，および遅延器２４８からなる。

検波器２３２では、Ｉ側ＡＧＣアンプ２１２およびＱ側ＡＧＣアンプ２１４の利得を制御する信号を生成するために、入力された目的の帯域の信号のＩ軸信号とＱ軸信号の２乗値を加算すると共に、その平方根を算出し、これを積分することにより、Ｉ側ＡＧＣアンプ２１２およびＱ側ＡＧＣアンプ２１４の出力信号の変動を検出する。

そして、Ｉ側ＡＧＣアンプ２１２およびＱ側ＡＧＣアンプ２１４の利得を制御する信号を生成するために、検波器２３２の出力信号は、減算器２３６において、基準値レジスタ２３４の出力する基準値（ＲＥＦ２）が減算され、非線形応答器（ａ１ｘ^３＋ｂ１ｘ^２＋ｃ１ｘ）２３８および非線形応答器（ａ２ｘ^３＋ｂ２ｘ^２＋ｃ２ｘ）２４０へ入力される。

スイッチ２４２は、アナログフロントエンド１００内の演算回路１２８からの応答速度制御信号に基づいて、非線形応答器２３８の出力信号か非線形応答器２４０の出力信号かのいずれか一方を選択する。スイッチ２４２は、前段の自動利得制御電圧の微分値の絶対値とＲＥＦ３の差が所定値を越えたとき、すなわち前段の自動利得制御の変動が大きいときにはａ１、ｂ１、ｃ１よりなる自動利得制御応答の非線形応答器を選択する。また、前段の自動利得制御電圧の微分値の絶対値とＲＥＦ３の差が所定の値以下のとき、すなわち前段の自動利得制御の変動が小さいときにはａ２、ｂ２、ｃ２よりなる自動利得制御応答の非線形応答器を選択する。ここで、ａ１、ｂ１、ｃ１の係数値よりなる自動利得制御応答の非線形応答器を選択したときの後段の応答速度は、ａ２、ｂ２、ｃ２よりなる自動利得制御応答の非線形応答器を選択したときの応答速度より速く設定される。

スイッチ２４２により選択された出力信号（非線形応答器２３８の出力信号か非線形応答器２４０の出力信号かのいずれか一方）は、過大な信号レベルを所定のレベル以下に抑えるために設けられたリミッター２４４に入力される。リミッター２４４の出力信号は、減算器２４６を介して遅延器２４８へ入力される。減算器２４６は、リミッター２４４の出力信号から遅延器２４８の出力信号を減算処理する。ＡＧＣ制御部２３０の出力信号は、Ｉ側ＡＧＣアンプ２１２およびＱ側ＡＧＣアンプ２１４の利得を制御するＡＧＣ制御信号として、Ｉ側ＡＧＣアンプ２１２およびＱ側ＡＧＣアンプ２１４に入力される。

（第１の実施形態の動作）
第１の実施形態では、前段の自動利得制御電圧の微分値の絶対値とＲＥＦ３の差が所定値を越えたとき、すなわち前段の自動利得制御部１１１の変動が大きいときにはａ１、ｂ１、ｃ１よりなる自動利得制御応答の非線形応答器２３８を選択する。また、前段の自動利得制御電圧の微分値の絶対値とＲＥＦ３の差が所定の値以下のとき、すなわち前段の自動利得制御１１１の変動が小さいときにはａ２、ｂ２、ｃ２よりなる自動利得制御応答の非線形応答器２４０を選択する。ここで、ａ１、ｂ１、ｃ１の係数値よりなる自動利得制御応答の非線形応答器を選択したときの後段の応答速度は、ａ２、ｂ２、ｃ２よりなる自動利得制御応答の非線形応答器を選択したときの応答速度より速く設定される。

なお、応答の修正器は単純な係数器でよいが、応答特性を非線形化することで高速な応答特性と低歪との両立が容易になる。

（第１の実施形態の効果）
以上のように、本実施形態によれば、前段の自動利得制御電圧の微分値の絶対値とＲＥＦ３の差が所定値を越えたとき、すなわち前段の自動利得制御部１１１の変動が大きいときにはａ１、ｂ１、ｃ１よりなる自動利得制御応答の非線形応答器を選択する。また、前段の自動利得制御電圧の微分値の絶対値とＲＥＦ３の差が所定の値以下のとき、すなわち前段の自動利得制御部１１１の変動が小さいときにはａ２、ｂ２、ｃ２よりなる自動利得制御応答の非線形応答器を選択する。このようにして、複雑な処理を用いないで、入力信号変動に対する高速な追従性と、妨害と雑音が良いときの目的信号品位を両立することができる。なお、前段の変化情報を０か１のディジタル値で得ることができるので、本実施形態における後段と前段のインタフェースの増加はわずかである。本実施形態において、目的信号周波数に近接する周波数を持つ目的外信号としてＣＷを加えたときのＢＥＲの特性例を図２に、バーストＣＷを加えたときのＢＥＲの特性例を図３に示す。なお、図２、図３は、図１６に示したシミュレーション条件を用いた場合である。

＜第２の実施形態＞
図４に本発明の第２の実施形態にかかる自動利得制御装置を用いた受信機を示す。また、第２の実施形態において、目的外信号としてＣＷを加えたときのＢＥＲの特性例を図５に、バーストＣＷを加えたときのＢＥＲの特性例を図６に示す。なお、図５、図６は、図１６に示したシミュレーション条件を用いた場合である。

（第２の実施形態の構成）
図４は、本実施形態にかかる自動利得制御装置２０を示す説明図である。なお、本実施形態は上記第１の実施形態の応用であるため、図４において、上記第１の実施形態（図１）と実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

本実施形態にかかる自動利得制御装置２０は、図４に示したように、第１の実施形態にかかる自動利得制御装置１０（図１）の構成要素である非線形応答器２３８、２４０に代えて非線形応答器（ａｘ^３＋ｂｘ^２＋ｃｘ）２５２を備え、さらに、係数レジスタ２５４、２５６、２５８を備えたことを特徴とする。係数レジスタ２５４は、第１の実施形態で説明した係数ａ１、ｂ１、ｃ１（以下、Ｃ１）を保持するレジスタである。係数レジスタ２５４は、第１の実施形態で説明した係数ａ２、ｂ２、ｃ２（以下、Ｃ２）を保持するレジスタである。非線形応答器２５２は、係数レジスタ２５４、２５６に保持されたいずれかの係数を用いてａｘ^３＋ｂｘ^２＋ｃｘを演算する回路である。非線形応答器２５２はＣ２を下限として、係数レジスタ２５８に保持されたＣｄｅｃの値を用いて係数を小さくしていく。

（第２の実施形態の動作）
本実施形態の動作を、図７に示した状態遷移図を参照しながら説明する。
本実施形態では、前段の自動利得制御電圧の微分値の絶対値とＲＥＦ３の差が所定値を越えたとき、自動利得制御応答の非線形応答器はＣ１の係数を用いる（Ｓ１）。前段の自動利得制御電圧の微分値の絶対値とＲＥＦ３の差が、所定値を越えた状態から所定値以下になると、自動利得制御応答の非線形応答器２５２はＣ２を下限としてＣｄｅｃの値を用いて係数を小さくしていく（Ｓ１→Ｓ２→Ｓ３）。ここで、前段の自動利得制御電圧の微分値の絶対値とＲＥＦ３の差が所定値を再び越えたときにはＣ１の値を用いる（Ｓ２またはＳ３→Ｓ１）。

（第２の実施形態の効果）
以上のように、本実施形態によれば、低歪と追従性を両立することで従来の自動利得制御よりも高速な応答が可能になる。従来の自動利得制御装置では応答速度を高速にすると歪が生じるために、本実施形態にかかる自動利得制御装置よりも低速な応答に設定される。このため、図８に示すように、ＡＤＣ出力ではバーストで加えられる妨害波の合間では目的信号が観測できず、自動利得制御装置の出力においても所定の信号レベルに達しない。これに対し、図９に応答波形を示す本実施形態においては、信号レベルは大きくはないが妨害波の合間においても高速な追従性により、大きなレベルではないがＡＤＣ出力において目的信号が観測可能なレベルにまで前段の利得が上がる。そして、自動利得制御装置出力においては目的レベルに制御された目的信号が観測できる。

また、上記第１の実施形態にわずかな修正を加えるだけで大きな改善を得られる。

＜第３の実施形態＞
図１０に本発明の第３の実施形態にかかる自動利得制御装置を用いた受信機を示す。また、第３の実施形態において、目的外信号としてバーストＣＷを加えたときのＢＥＲの特性例を図１１に示す。なお、図１１は、図１６に示したシミュレーション条件を用いた場合である。

（第３の実施形態の構成）
図１０は、本実施形態にかかる自動利得制御装置３０を示す説明図である。なお、本実施形態は上記第２の実施形態の応用であるため、図１０において、上記第２の実施形態（図４）と実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

本実施形態にかかる自動利得制御装置３０は、図１０に示したように、第２の実施形態にかかる自動利得制御装置２０（図４）に対して、アナログフロントエンド１００とディジタルフロントエンド２００の双方に変更を加えている。以下説明する。

アナログフロントエンド１００においては、第２の実施形態の基準値レジスタ（ＲＥＦ３）１２６および演算回路１２８に代えて、ＡＤ変換器１３０を備える。ＡＤ変換器１３０は、微分回路１２４からの出力信号が入力されて、ディジタルフロントエンド２００に対して、アナログ応答状態信号を出力する。一般的な受信機では受信信号レベルを知るためにアナログ自動利得制御の制御電圧のためのＡＤ変換器が備えられていることから、アナログ部の自動利得制御電圧をディジタル変換した後に、ディジタル部で微分し、絶対値を求めることで特別なインタフェースの増加は避けられる。

一方、ディジタルフロントエンド２００においては、上記のアナログ応答状態信号に対応するための構成を採用する。本実施形態のディジタルフロントエンド２００は、第２の実施形態の構成に加えて、乗算器２６０と、スイッチ２６２と、比較器２６４と、減算器２６６と、遅延器２６８と、加算器２７０とを備える。

乗算器２６０は、アナログフロントエンド１００内のＡＤ変換器１３０の出力信号であるアナログ応答状態信号と、係数レジスタ（高速用）２５４が保持する係数ａ１、ｂ１、ｃ１とが入力されて乗算処理を行う。乗算器２６０の出力信号は、スイッチ２６２と比較器２６４に入力される。スイッチ２６２には、乗算器２６０の出力信号と、係数レジスタ２５８が保持する係数Ｃｄｅｃに所定の遅延処理が施された信号とが入力され、比較器２６４からの出力信号に応じて、これらを切り替える。減算器２６６は、係数レジスタ２５８が保持する係数Ｃｄｅｃと、遅延器２６８の出力信号とが入力されて、減算処理を行う。

スイッチ２６２が切り替えて出力する信号は遅延器２６８に出力される。遅延器２６８の出力信号は、比較器２６４と、減算器２６６と、加算器２７０に入力される。比較器２６４は、乗算器２６０の出力信号（Ｘ１）と、遅延器２６８の出力信号（Ｘ２）とが入力されて、その比較を行う。比較器２６４の比較結果である出力信号は、スイッチ２６２に入力される。

加算器２７０は、遅延器２６８の出力信号と、係数レジスタ（低速用）２５６が保持する係数ａ２、ｂ２、ｃ２とが入力されて加算処理を行う。加算器２７０の出力信号は、非線形応答器２５２に入力される。

（第３の実施形態の動作）
後段の自動利得制御応答の非線形応答器の係数は、前段の自動利得制御電圧の微分値の絶対値によって、低速時の係数（ａ２、ｂ２、ｃ２）を最小値とし、高速時の係数（ａ１、ｂ１、ｃ１）を最大値としてこの間で可変される。また、第１の実施形態から第２の実施形態への改善のように、前段の応答状態が急速に収束して後段の応答が収束していないにもかかわらず、応答速度が遅くなってしまうようなことを避けるために、高速応答から低速応答に変わるときの応答速度の変化を滑らかにする処置を行う。本実施形態では、高速係数と前段の応答状態を乗じた値とその１サンプル前の値を比較し、１サンプル前の値より小さくなっているときには１サンプル前の値に対してＣｄｅｃを減じた値を非線形応答器の係数を制御する制御値として更新することで実現している。

（第３の実施形態の効果）
本実施形態の構成では、図１０に示したように後段がディジタル処理の場合、前段の情報を得るためにＡＤ変換器１３０が必要になるが、一般的な受信機では受信信号レベルを知るためにアナログ自動利得制御の制御電圧のためのＡＤ変換器が備えられていることから、アナログ部の自動利得制御電圧をディジタル変換した後に、ディジタル部で微分し、絶対値を求めることで特別なインタフェースの増加は避けられる。

＜第４の実施形態＞
図１２に本発明の第４の実施形態にかかる自動利得制御装置を用いた受信機を示す。

（第４の実施形態の構成）
図１２は、本実施形態にかかる自動利得制御装置４０を示す説明図である。なお、本実施形態は上記第１〜第３の実施形態の応用であるため、図１２において、上記第１〜第３の実施形態と実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

本実施形態では、複数の目的信号を同時に処理する構成となっており、同一のアナログ部に複数のディジタル部が並列に接続され、各ディジタル部は異なる周波数の信号を処理する。

図１２に示した一例では、アナログフロントエンド１００’は、第１の実施形態の構成（図１）のアナログフロントエンド１００から、応答速度制御信号生成部１２３（微分回路１２４、基準値レジスタ（ＲＥＦ３）１２６、および演算回路１２８からなる）を除外した構成とする。そして、応答速度制御信号生成部１２３を各ディジタルフロントエンド２００−１、２００−２、２００−３で共有して用いる場合を示している。ここで、各ディジタルフロントエンド２００−１、２００−２、２００−３は、第１の実施形態におけるディジタルフロントエンド２００と同様の構成である。すなわち、本実施形態にかかる自動利得制御装置４０において、ディジタルフロントエンドが１つの場合には、第１の実施形態にかかる自動利得制御装置１０の構成（図１）と同様の構成となる。

なお、図１２に示した構成は一例に過ぎず、第２の実施形態の構成（図４）または第３の実施形態の構成（図１０）に基づいて、上記と同様に同一のアナログ部に複数のディジタル部が並列に接続される構成を採用することも可能である。また、ディジタル部の数についても、図１２では３つの場合を示しているが、これに限定されるものではなく、２つでもよく、また４つ以上であってもよい。

（第４の実施形態の効果）
以上説明したように、本実施形態によれば、後段の自動利得制御部に高速な応答が要求されるのは前段の自動利得制御部で高速な応答が生じているときだけであるので、上記第１〜第３の実施形態で説明した自動利得制御装置では、前段の自動利得制御部の応答状態に応じて後段の自動利得制御部の応答特性を切り替えるので、簡単な処理で入力信号変動に対する高速な追従性と、妨害と雑音が良いときの目的信号品位を両立することができる。

また、特開２００４−２７４２１０号公報（特許文献３）の自動利得制御装置では、入力と出力の信号伝達遅延が大きいと入力側可変利得増幅器の利得制御の制御速度が遅くなることで、入力変動に対する途中での飽和やＳ／Ｎ不足が生じやすくなるが、本実施形態にかかる自動利得制御装置では、フィルタ等の大きな遅延要素前と後ろとで２段、ないしは多段に分けることが出来るので、自動利得制御ループ内の遅延が小さく、高速な応答が可能になる。

以上、添付図面を参照しながら本発明にかかる自動利得制御装置の好適な実施形態について説明したが、本発明はかかる例に限定されない。当業者であれば、特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例に想到し得ることは明らかであり、それらについても当然に本発明の技術的範囲に属するものと了解される。

例えば、上記実施形態では、自動利得制御部の応答速度を制御するための応答器として、非線形応答器を例に挙げて説明したが、本発明の応答器は非線形のものに限定されず線形のものであってもよい。

本発明は、出力信号より広帯域の信号を入力して処理する自動利得制御装置に利用可能である。

第１の実施形態にかかる自動利得制御装置の構成を示す説明図である。 第１の実施形態の自動利得制御装置を備えた受信機に目的外信号としてＣＷを加えたときの目的信号のＢＥＲ特性例をグラフで示す説明図である。 第１の実施形態の自動利得制御装置を備えた受信機に目的外信号としてバーストＣＷを加えたときの目的信号のＢＥＲ特性例をグラフで示す説明図である。 第２の実施形態にかかる自動利得制御装置の構成を示す説明図である。 第２の実施形態の自動利得制御装置を備えた受信機に目的外信号としてＣＷを加えたときの目的信号のＢＥＲ特性例をグラフで示す説明図である。 第２の実施形態の自動利得制御装置を備えた受信機に目的外信号としてバーストＣＷを加えたときの目的信号のＢＥＲ特性例をグラフで示す説明図である。 図４のディジタル部の応答制御遷移を示す説明図である。 従来例に目的外信号としてバーストＣＷを加えた時の時間軸応答特性をグラフで示す説明図である。 第２の実施形態に目的外信号としてバーストＣＷを加えた時の時間軸応答特性をグラフで示す説明図である。 第３の実施形態にかかる自動利得制御装置の構成を示す説明図である。 第３の実施形態に目的外信号としてバーストＣＷを加えたときの特性をグラフで示す説明図である。 第４の実施形態にかかる受信機の構成を示す説明図である。 従来の自動利得制御装置を用いた受信機の構成を示す説明図である。 従来の自動利得制御装置の目的外信号としてＣＷを加えたときの目的信号のＢＥＲ特性例をグラフで示す説明図である。 従来の自動利得制御装置の目的外信号としてバーストＣＷを加えたときの目的信号のＢＥＲ特性例をグラフで示す説明図である。 シミュレーション条件を表で示す説明図である。

符号の説明

１０、２０、３０、４０ 自動利得制御装置
１００ アナログフロントエンド
１０２ ＲＦ／ＩＦ端子
１０４ バンドパスフィルタ
１０６ ＡＧＣアンプ
１０８ アンチエリアシングフィルタ（ＡＡＦ）
１１０ ＡＤ変換器（ＡＤＣ）
１１１ ＡＧＣ制御部
１１２ 検波器
１１４ 基準値レジスタ
１１６ 減算器
１１８ 非線形応答器
１２０ 減算器
１２２ 遅延器
１２３ 応答速度制御信号生成部
１２４ 微分回路
１２６ 基準値レジスタ
１２８ 演算回路
１３０ ＡＤ変換器
２００ ディジタルフロントエンド
２１０ 直交変換器
２１２ Ｉ側ＡＧＣアンプ
２１４ Ｑ側ＡＧＣアンプ
２２０ 全複素ミキサ
２３０ ＡＧＣ制御部
２３２ 検波器
２３４ 基準値レジスタ
２３６ 減算器
２３８ 非線形応答器
２４０ 非線形応答器
２４２ スイッチ
２４４ リミッター
２４６ 減算器
２４８ 遅延器
２５２ 非線形応答器
２５４ 係数レジスタ（高速用）
２５６ 係数レジスタ（低速用）
２５８ 係数レジスタ
２６０ 乗算器
２６２ スイッチ
２６４ 比較器
２６６ 減算器
２６８ 遅延器
２７０ 加算器

Claims (8)

1. 前段のアナログフロントエンドの自動利得制御部の出力で検出された微分値に応じて後段のデジタルフロントエンドの自動利得制御部の非線形応答器を選択切り替えして処理する自動利得制御装置であって、
   目的信号帯域を含む広帯域の入力信号を一定の振幅範囲内に制御する第１の自動利得制御部を備えた第１の信号処理部と、
   前記第１の信号処理部の出力から目的信号を抽出する第２の信号処理部と、
   前記第２の信号処理部の出力を一定の振幅にして出力する第２の自動利得制御部と、
   前記第１の自動利得制御部の応答状態に応じて前記第２の自動利得制御部の応答速度を制御するための応答速度制御信号を生成する応答速度制御信号生成部と、を備え、
   前記応答速度制御信号生成部は、
   前記第１の自動利得制御部の出力である自動利得制御電圧の微分値の絶対値と所定の基準値との差が所定値を越えたとき、前記第１の自動利得制御部の変動が大きいと判断し、前記第２の自動利得制御部の応答速度を速くするための応答速度制御信号を生成することを特徴とする自動利得制御装置。
2. 前記第２の自動利得制御部は、
   前記第２の自動利得制御部の応答速度を高速にするための第１の応答器と、
   前記第２の自動利得制御部の応答速度を低速にするための第２の応答器と、
   前記応答速度制御信号に応じて前記第１、第２の応答器を切り替えるスイッチと、を備えることを特徴とする請求項１に記載の自動利得制御装置。
3. 前記第２の自動利得制御部は、
   前記第２の自動利得制御部の応答速度を制御するための応答器と、
   前記応答器で用いられる高速用係数を保持する高速用係数レジスタと、
   前記応答器で用いられる低速用係数を保持する低速用係数レジスタと、を備えることを特徴とする請求項１に記載の自動利得制御装置。
4. 前記第２の自動利得制御部は、
   前記第１の自動利得制御部の応答状態に応じて、応答速度を連続的に変化させることを特徴とする請求項１に記載の自動利得制御装置。
5. 前段のアナログフロントエンドの自動利得制御部の出力で検出された微分値に応じて後段の複数のデジタルフロントエンドの自動利得制御部の非線形応答器を選択切り替えして処理する自動利得制御装置であって、
   目的信号帯域を含む広帯域の入力信号を一定の振幅範囲内に制御する第１の自動利得制御部を備えた第１の信号処理部と、
   前記第１の信号処理部の出力から目的信号を抽出する複数の第２の信号処理部と、
   前記各第２の信号処理部に対応して設けられ、前記第２の信号処理部の出力を一定の振幅にして出力する第２の自動利得制御部と、
   前記第１の自動利得制御部の応答状態に応じて前記各第２の自動利得制御部の応答速度を制御するための応答速度制御信号を生成する応答速度制御信号生成部と、を備え、
   前記応答速度制御信号生成部は、
   前記第１の自動利得制御部の出力である自動利得制御電圧の微分値の絶対値と所定の基準値との差が所定値を越えたとき、前記第１の自動利得制御部の変動が大きいと判断し、前記第２の自動利得制御部の応答速度を速くするための応答速度制御信号を生成することを特徴とする自動利得制御装置。
6. 前記各第２の自動利得制御部は、
   前記第２の自動利得制御部の応答速度を高速にするための第１の応答器と、
   前記第２の自動利得制御部の応答速度を低速にするための第２の応答器と、
   前記応答速度制御信号に応じて前記第１、第２の応答器を切り替えるスイッチと、
   を備えることを特徴とする請求項５に記載の自動利得制御装置。
7. 前記各第２の自動利得制御部は、
   前記第２の自動利得制御部の応答速度を制御するための応答器と、
   前記応答器で用いられる高速用係数を保持する高速用係数レジスタと、
   前記応答器で用いられる低速用係数を保持する低速用係数レジスタと、
   を備えることを特徴とする請求項５に記載の自動利得制御装置。
8. 前記各第２の自動利得制御部は、
   前記第１の自動利得制御部の応答状態に応じて、応答速度を連続的に変化させることを特徴とする請求項５に記載の自動利得制御装置。
   

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