JP4868980B2 - シングルイベント機能割込み検出システム - Google Patents

Description

本発明は、電子回路内の有害なイベント、詳細には、電子回路のコンフィギュレーションメモリとの通信喪失を引き起こす有害なイベントの検出に関する。

今日、電子回路、特にフィールドプログラマブルゲートアレイ（ＦＰＧＡ）内の、シングルイベント機能割込み（ＳＥＦＩ）の発生を監視するための多数の方法が存在する。ＦＰＧＡへの電気的なインターフェースは、ＳＥＦＩの影響を受けやすく、それが、コンフィギュレーションメモリとの通信喪失として現れることがあり得るので、コンフィギュレーションメモリの複数回のリフレッシュを通して、同じコンフィギュレーションエラーが持続するかどうかを決定するために、ＦＰＧＡ内部の少なくとも１フレームの周期的な読み戻し、ならびに巡回冗長検査（ＣＲＣ）の計算および比較が実施される。この評価を実施する際に、コンフィギュレーションメモリの複数回のリフレッシュを通して同じエラーがある場合は、リフレッシュがメモリに到達しておらず、ＳＥＦＩが発生したと想定される。

フレームを周期的に読み戻す能力を組み込み、ＣＲＣ機能を追加すると、電子回路に使用されるコンフィギュレーションマネージャの設計の複雑さが増し、また評価プロセスの一部として複数のリフレッシュサイクルが必要とされるので、ＳＥＦＩの登録中に、固有の遅延が存在する。典型的な遅延では、この種のイベントからの回復時間が延びて、１リフレッシュサイクルを超えてしまう。ＳＥＦＩの出現が許される時間が長いほど、電子回路内でデータが破壊される可能性が高くなる。

ＳＥＦＩ検出システムが、最小の回復時間内に、電子回路内のコンフィギュレーションマネージャにＳＥＦＩについて通知することができない場合、電子回路は、より多くの通信障害を伴って動作し続ける。信頼性が高く効率的なＳＥＦＩ検出システムが利用できなければ、こうしたタイプの電子回路の利用は、特に大量の放射線の影響を受けやすい動作環境において制限されてしまう。

上述した理由のため、また本明細書を読み理解すれば当業者にはすぐに明らかになるであろう以下に述べるその他の理由のために、当技術分野では、電子回路のける有害なイベントの検出を改善する必要がある。

本発明の実施形態は、電子回路における有害イベントを検出する問題に対処するものであり、以下の明細書を読み検討することによって、理解されよう。詳細には、一実施形態では、電子回路のための、シングルイベント機能割込みを検出する方法が提供される。この方法は、電子回路用のリフレッシュ信号を周期的に発生させるステップ、および電子回路において、リフレッシュ信号に応答してシングルイベント機能割込みインジケータ信号を発生させるステップを含む。この方法は、シングルイベント機能割込みインジケータ信号を、故障リフレッシュ試行を示す状態であるか否か監視することも含む。

以下の詳細な説明において、その一部をなす添付の図面を参照されたい。図面には、本発明を実施することのできる特定の例示的な実施形態が図示されている。これらの実施形態は、当分野の技術者が本発明を実施することを可能にするのに十分な程度に詳しく説明されているが、他の実施形態も利用でき、本発明の精神および範囲から逸脱することなく、論理的、機械的、および電気的変更を加えることができることを理解されたい。したがって、以下の詳細な説明は、限定的な意味に解釈されるべきではない。

本発明の実施形態は、電子回路内の有害イベントを検出する問題に対処するものであり、以下の明細書を読み検討することによって、理解されよう。詳細には、一実施形態では、電子回路のためのシングルイベント機能割込みを検出する方法が提供される。この方法は、電子回路用のリフレッシュ信号を周期的に発生させるステップ、および電子回路において、リフレッシュ信号に応答してシングルイベント機能割込みインジケータ信号を発生させるステップを含む。この方法は、シングルイベント機能割込みインジケータ信号を、故障リフレッシュ試行を示す状態であるか否か監視するステップも含む。

本発明の実施形態は、再構成可能なデバイスを使用する現在の電子回路技術およびコンピューティング技術を用いて実施することができる。この説明は、本発明を理解するのに十分な程度に詳しく提示されるが、電子回路のための有害イベントの検出システムにおける全ての必要な要素を包含するものと解釈されるべきではない。

本明細書における実施形態の例は、ＦＰＧＡにおけるＳＥＦＩエラーの検出に関して説明されているが、本発明の実施形態は、ＦＰＧＡにおけるＳＥＦＩエラーを検出する用途に限定されるものではない。本発明の実施形態は、再構成可能な電子デバイス内のコンフィギュレーション回路に、最小動作周期内に通信エラーが発生したことを通知することが必要などんなエラー検出動作にも適用できる。本発明の以下に述べるものに代わる実施形態では、１リフレッシュサイクル内に、コンフィギュレーションマネージャにＳＥＦＩについて通知することのできる、電子回路用の検出システムを利用する。

図面を参照すると、図１は、本発明の教示によるシングルイベント機能割込み（ＳＥＦＩ）検出システムを有する、全体的に符号１００で示される電子システムの、一実施形態の構成図である。システム１００は、電子回路１０１に結合された管理回路１０２、例えばフィールドプログラマブルゲートアレイ（ＦＰＧＡ）用のコンフィギュレーションマネージャを有する。電子回路１０１は、機能回路１０３を含む。電子回路１０１は、コンフィギュレーションインターフェース１０４によって、管理回路１０２に結合される。一実施形態では、電子回路１０１は、コンフィギュレーションポートを有し、デバイス論理内でレジスタをインスタンス生成能力があり、管理回路１０２へ出力を供給するための機構を有する任意のプログラマブル論理デバイス、例えばＦＰＧＡである。管理回路１０２が、機能回路１０３のコンフィギュレーション妥当性を管理する。

電子回路１０１は、シングルイベント機能割込みを検出するように設計された回路を含む。好適には、この回路は、回路１０１の単一リフレッシュ期間内に、ＳＥＦＩを検出する。回路１０１は、複数のＳＥＦＩ検出器回路１０５_１〜１０５_Ｎを含む。ＳＥＦＩ検出器回路１０５_１〜１０５_Ｎは、管理回路１０２からリフレッシュ信号を受け取るために、コンフィギュレーションインターフェース１０４に結合される。一実施形態では、リフレッシュ動作は、ＳＥＦＩ検出器回路１０５_１〜１０５_Ｎおよび機能回路１０３を含む電子回路１０１を完全に上書きするように設計される。ＳＥＦＩ検出器回路１０５_１〜１０５_Ｎの１つの障害によるＳＥＦＩの検出障害を回避するために、少なくとも２つのＳＥＦＩ検出器回路１０５_１〜１０５_Ｎが設けられる。

ＳＥＦＩ検出器回路１０５_１〜１０５_Ｎのそれぞれが、コンフィギュレーションインターフェース１０４によって提供されるリフレッシュ信号に応答して、ＳＥＦＩインジケータ信号１０６_１〜１０６_Ｎのうち１つを発生させる。一実施形態では、ＳＥＦＩ検出器回路１０５_１〜１０５_Ｎは、コンフィギュレーションインターフェース１０４上のリフレッシュ信号によってリフレッシュされたデータで動作する。ＳＥＦＩ検出器回路１０５_１〜１０５_Ｎによって実施される動作は、リフレッシュ動作が成功したかどうかが出力１０６_１〜１０６_Ｎから分かるように実施される。リフレッシュ動作が成功しなかった場合には、ＳＥＦＩが発生している。したがって、出力１０６_１〜１０６_Ｎの値は、ＳＥＦＩが発生したかどうかを示す。

ＳＥＦＩインジケータ信号１０６_１〜１０６_Ｎは、多数決器１０７によって処理され、したがってＳＥＦＩ検出器回路１０５_１〜１０５_Ｎの過半数がＳＥＦＩが発生したことを示す場合に限り、ＳＥＦＩインジケータがトリガーされる。管理回路１０２に、誤ってＳＥＦＩが示される可能性をなくすための多重冗長性をもたらすＳＥＦＩインジケータ信号が、線１０８を介して供給される。

動作においては、電子回路１０１が、線１０８上のＳＥＦＩインジケータ信号を介して、管理回路１０２にＳＥＦＩの発生を警告する。管理回路１０２は、電子回路１０１を周期的にリフレッシュする。ＳＥＦＩ検出器１０５_１〜１０５_Ｎが、コンフィギュレーションインターフェース１０４上のリフレッシュ信号に応答する。リフレッシュ信号が有効である場合には、少なくとも多数のＳＥＦＩ検出器１０５_１〜１０５_Ｎは、電子回路１０１が、適当にリフレッシュされたので、正常に動作しているということを示す信号１０６_１〜１０６_Ｎを出力する。これらの信号１０６_１〜１０６_Ｎは、多数決器１０７によって処理され、線１０８上のＳＥＦＩインジケータ信号を、通常動作モードであることを管理回路１０２に示す状態にする。リフレッシュ信号が有効でない場合には、それにより少なくとも多数のＳＥＦＩ検出器１０５_１〜１０５_Ｎが、ＳＥＦＩが発生したことを示す出力を発生するように動作する。ＳＥＦＩ検出器１０５_１〜１０５_Ｎの出力１０６_１〜１０６_Ｎは、多数決器１０７によって処理されて、電子回路１０１内でＳＥＦＩが発生したことを示す状態のＳＥＦＩインジケータ信号を線１０８上に発生させる。

図２は、全体的に符号２００で示される、本発明の教示によるＳＥＦＩ検出回路を有するＳＥＦＩ検出システムの一実施形態の構成図である。システム２００は、電子回路２０１、例えばＦＰＧＡに結合された管理回路２０２を有する。図２に示す電子回路２０１の実施形態は、複数のバッファ線２１４_１〜２１４_Ｎによって、複数のトライステートバッファ２０６_１〜２０６_Ｎにそれぞれ結合された複数のタイマ回路２０５_１〜２０５_Ｎを含む。一実施形態では、タイマ回路２０５_１〜２０５_Ｎおよびトライステートバッファ２０６_１〜２０６_Ｎは、ＦＰＧＡ内で利用できる論理素子である。トライステートバッファ２０６_１〜２０６_Ｎはそれぞれ、複数のバッファ出力線２０７_１〜２０７_Ｎによって、メモリマップ２１５内の複数のメモリ記憶レジスタ２０８_１〜２０８_Ｎ、例えばＦＰＧＡのブロックランダムアクセスメモリ（Ｂｌｏｃｋ ＲＡＭ）内の記憶レジスタに直接結合される。一実施形態では、メモリ記憶レジスタ２０８_１〜２０８_Ｎのそれぞれに格納されたタイマのカウント値を読み取るために、メモリ記憶レジスタ２０８_１〜２０８_Ｎはそれぞれ、タイマ回路２０５_１〜２０５_Ｎに結合される。タイマ回路２０５_１〜２０５_Ｎはそれぞれ、メモリ記憶レジスタ２０８_１〜２０８_Ｎから読み取ったタイマカウント値に応答して、ＳＥＦＩインジケータフラグ２１０_１〜２１０_Ｎの１つをそれぞれ発生させる。ＳＥＦＩインジケータ線２１０_１〜２１０_Ｎは、多数決器２１１によって処理される。多数決器２１１の出力端は、ＳＥＦＩインジケータ信号を、線２１２を介して管理回路２０２に供給するように結合される。タイマ回路２０５_１〜２０５_Ｎの過半数がＳＥＦＩを検出した場合、線２１２上のＳＥＦＩインジケータ信号は、ＳＥＦＩが発生したことを示す。

電子回路２０１は、書込み可能ライン２０３およびタイマカウント値調整ライン２０４によって管理回路２０２に結合される。一実施形態では、書込み可能ライン２０３は、トライステートバッファ２０６_１〜２０６_Ｎのそれぞれに結合され、タイマカウント値調整ライン２０４は、タイマ回路２０５_１〜２０５_Ｎのそれぞれに結合される。書込み可能ライン２０３によって提供される書込み可能信号は、動作中に、タイマ回路２０５_１〜２０５_Ｎがそれぞれ、メモリ記憶レジスタ２０８_１〜２０８_Ｎ内に格納されているカウント値を、タイマカウント値調整ライン２０４によって示される次の時間間隔にデクレメントさせるように指令されたときに、割込みがあればそれを防止するのに使用される。

電子回路２０１は、コンフィギュレーションバスライン２１３によって、管理回路２０２にも結合される。一実施形態では、コンフィギュレーションバスライン２１３は、メモリ記憶レジスタ２０８_１〜２０８_Ｎのそれぞれに結合される。メモリ記憶レジスタ２０８_１〜２０８_Ｎはそれぞれ、コンフィギュレーションバスライン２１３を介して指令されたとき、タイマカウントの初期値で再インスタンス生成される。

動作においては、電子回路２０１が、線２１２上のＳＥＦＩインジケータ信号を介して、管理回路２０２にＳＥＦＩの発生を警告する。管理回路２０２は、タイマ回路２０５_１〜２０５_Ｎのそれぞれに、タイマカウント値調整ライン２０４を介してカウント毎の値を供給するように構成される。タイマ回路２０５_１〜２０５_Ｎは、それらに関連するメモリ記憶レジスタ２０８_１〜２０８_Ｎ内の値をカウント毎の値に基づいてデクレメントする。初期値およびカウント毎の値は、電子回路２０１の１リフレッシュサイクルの間、レジスタ２０８_１〜２０８_Ｎ内の値がしきい値、例えば０より上に確実にとどまるように選択される。レジスタ２０８_１〜２０８_Ｎにおけるの値がしきい値を下回れば、レジスタ２０８_１〜２０８_Ｎは適当にリフレッシュされず、ＳＥＦＩが発生したことを示す。

正常動作中、タイマ回路２０５_１〜２０５_Ｎは、それらに関連するメモリ記憶レジスタ２０８_１〜２０８_Ｎに格納された現在のタイマカウント値を読み取る。タイマ回路２０５_１〜２０５_Ｎは、タイマカウント値調整ライン２０４によって提供されるカウント毎の値により、この値をデクレメントする。タイマ回路２０５_１〜２０５_Ｎは、調整されたタイマカウント値を、それぞれのタイマ回路に対応するメモリ記憶レジスタ２０８_１〜２０８_Ｎに書き戻す。それと同時に、管理回路２０２が、書込み可能ライン２０３上にリフレッシュ信号を提供することによって、電子回路２０１を周期的にリフレッシュする。リフレッシュ信号がトライステートバッファ２０６_１〜２０６_Ｎのいずれかによって受け取られると、メモリ記憶レジスタ２０８_１〜２０８_Ｎのいずれかが、それ自体をカウント初期値で再インスタンス生成し、タイマ回路２０５_１〜２０５_Ｎを再始動させるように、コンフィギュレーションバスライン２１３を介して指令される。コンフィギュレーションバスライン２１３がメモリ記憶レジスタ２０８_１〜２０８_Ｎのいずれも再インスタンス生成ことができない場合、対応するタイマ回路２０５_１〜２０５_Ｎが、しきい値、例えば０より下までカウントダウンする。タイマ回路２０５_１〜２０５_Ｎのいずれかによって読み取られたタイマカウント値が、しきい値、例えば０以下である場合、少なくとも多くのＳＥＦＩインジケータフラグ２１０_１〜２１０_Ｎが、それぞれに対応するタイマ回路２０５_１〜２０５_Ｎによってセットされる。多数決器２１１が、電子回路２０１によってＳＥＦＩが検出されたことを管理回路２０２に通知するためのＳＥＦＩインジケータ信号を、線２１２上に発生させる。

図３は、全体的に符号３００で示される、本発明の教示によるＳＥＦＩ検出回路を有するＳＥＦＩ検出システムの一実施形態の構成図である。システム３００は、電子回路３０１、例えばＦＰＧＡに結合された管理回路３０２を有する。図３に示す電子回路３０１の実施形態では、複数の入力線３０６_１〜３０６_Ｎにそれぞれ、また複数のアドレス線３０７_１〜３０７_Ｎにそれぞれ結合された、複数のシフトレジスタ３０５_１〜３０５_Ｎを含む。一実施形態では、シフトレジスタ３０５_１〜３０５_Ｎが、メモリマップ３１２内に含まれており、例えば１６ビットのシフトレジスタが、ＦＰＧＡのルックアップテーブル読み出し専用メモリ（ＬＵＴＲＡＭ）内に含まれている。入力線３０６_１〜３０６_Ｎおよびアドレス線３０７_１〜３０７_Ｎは、電子回路３０１内でグランドに直接結合される。シフトレジスタ３０５_１〜３０５_Ｎのそれぞれがクロックイネーブル線３０３およびクロック信号線３０４によってイネーブルされるのに応答して、シフトレジスタ３０５_１〜３０５_Ｎのそれぞれが、出力３０８_１〜３０８_Ｎの１つをそれぞれ発生させる。出力３０８_１〜３０８_Ｎは、多数決器３０９によって処理される。多数決器３０９の出力端は、ＳＥＦＩインジケータ信号を、線３１０を介して管理回路３０２に供給するように結合される。

電子回路３０１は、クロックイネーブル線３０３およびクロック信号線３０４によって、管理回路３０２に結合される。一実施形態では、クロックイネーブル線３０３およびクロック信号線３０４は、シフトレジスタ３０５_１〜３０５_Ｎのそれぞれに結合される。クロックイネーブル線３０３およびクロック信号線３０４によってそれぞれ提供されるクロックイネーブル信号およびクロック信号は、リフレッシュサイクルが生じた後に、シフトレジスタ３０５_１〜３０５_Ｎのそれぞれをイネーブルするために使用される。

電子回路３０１は、コンフィギュレーションバスライン３１１によって、管理回路３０２にも結合される。一実施形態では、コンフィギュレーションバスライン３１１は、シフトレジスタ３０５_１〜３０５_Ｎのそれぞれに結合される。管理回路３０２によってコンフィギュレーションバスライン３１１を介して提供される値が、シフトレジスタ３０５_１〜３０５_Ｎのそれぞれに格納された検出値を初期化する。

動作においては、電子回路３０１が、線３１０上のＳＥＦＩインジケータ信号を介して、管理回路３０２にＳＥＦＩの発生を警告する。管理回路３０２は、電子回路３０１の各リフレッシュサイクルの間、初期値、例えば全て論理１を、コンフィギュレーションバスライン３１１を介して、シフトレジスタ３０５_１〜３０５_Ｎのそれぞれに供給するように構成される。リフレッシュサイクルが完了すると、各シフトレジスタ３０５_１〜３０５_Ｎがイネーブルされる。各シフトレジスタ３０５_１〜３０５_Ｎの入力端が接地されているので、レジスタ３０５_１〜３０５_Ｎが全て論理１で満たされた後に、これらのレジスタに論理０がシフトインされる。論理０がシフトインされるにつれて、論理１がシフトレジスタ３０５_１〜３０５_Ｎのそれぞれからシフトアウトされ、それぞれ出力３０８_１〜３０８_Ｎにシフトされる。したがって、出力３０８_１〜３０８_Ｎがそれぞれ、例えば全て論理０が先行し、全て論理１が続き、その後に全て論理０が続くパルスを、多数決器３０９に送る。これは、検出パルスと呼ばれる。１リフレッシュサイクルの後に、この検出パルスが線３１０を介して管理回路３０２に供給されない場合、管理回路３０２は、電子回路３０１によってＳＥＦＩが検出されたことを認識する。論理１のパルス（検出パルス）がないということは、電子デバイスが適当にリセットされなかったことを意味するので、ＳＥＦＩの発生が示される。

図４は、本発明の教示による、電子回路にＳＥＦＩ検出機能を付与する方法の一実施形態を示す流れ図である。図４の方法は、ブロック４００から開始する。ひとたび電子回路がイネーブルされてしまえば、１回または複数回のＳＥＦＩの影響を受けやすくなり得る。図４の方法は、電子回路の周期的なリフレッシュに基づく機能の機能状態を使用し、ＳＥＦＩを検出するように設計されている。

ブロック４０１で、リセットが検出されるか否かを決定する。リセットが検出された場合には、ブロック４０２でタイマカウント値をリセットし、方法はブロック４０３に進む。リセットが検出されなければ、方法はブロック４０３に進む。

ブロック４０３で、指定された調整値だけタイマカウント値を調整する。一実施形態では、ブロック４０２で単一リセット期間中にカウント値がリセットされない場合にのみ、カウント値がしきい値より低くなるので、初期カウント値および調整値は、電子回路の単一リフレッシュ期間にＳＥＦＩが検出可能であるように設定される。

ブロック４０４で、タイマカウント値が検出しきい値に到達したかどうかを決定する。タイマカウント値が検出しきい値、例えば０に到達していれば、ブロック４０１でサイクルが再度始まる前に、ブロック４０５においてＳＥＦＩ検出フラグがセットされる。しかし、検出しきい値が到達していなければ、サイクルがブロック４０１で再度始まる。

図５は、本発明の教示による、電子回路にＳＥＦＩ検出機能を付与する方法の一実施形態を示す流れ図である。図５の方法は、ブロック５００から開始する。ひとたび電子回路がイネーブルされてしまえば、１回または複数回のＳＥＦＩの影響を受けやすくなり得る。図５の方法は、電子回路内の少なくとも１つのシフトレジスタを使用することに基づく機能の機能性を使用して、ＳＥＦＩを検出するように設計されている。

ブロック５０１で、リセットが検出されるか否かを決定する。リセットが検出された場合には、ブロック５０２で、少なくとも１つのシフトレジスタに選択された値を予めロードし、方法はブロック５０３に進む。リセットが検出されなければ、ブロック５０１でサイクルが再度始まる。

ブロック５０１でサイクルが再度始まる前に、ブロック５０３で、少なくとも１つのシフトレジスタをイネーブルする。一実施形態では、このイネーブルによって、予めロードされた値がシフトアウトされる。一実施形態において、予めロードされた値の存在は、出力信号中のパルスによって明らかになる。予想されるときにパルスが現れない場合は、ＳＥＦＩが検出されている。パルスの存在は、ＳＥＦＩが発生していないことを示す。

図６は、本発明の教示による、電子回路にＳＥＦＩ検出機能を付与する方法の一実施形態を示す流れ図である。図６の方法は、ブロック６００から開始する。ひとたび電子回路がイネーブルされてしまえば、１回または複数回のＳＥＦＩの影響を受けやすくなり得る。図６の方法は、電子回路に結合されたＦＰＧＡのコンフィギュレーションマネージャの使用に基づく機能の機能性を使用して、ＳＥＦＩを検出するように設計されている。

ブロック６０１で、電子回路がコンフィギュレーションマネージャによって初期化され、ブロック６０２に進む。ブロック６０２で、電子回路がコンフィギュレーションマネージャによってリフレッシュされ、方法はブロック６０３に進む。

ブロック６０３で、ＳＥＦＩが検出されるか否かを決定する。ＳＥＦＩが検出されれば、ブロック６０１で電子回路が再度初期化されてから、ブロック６０２でサイクルが再度始まる。ＳＥＦＩが検出されなければ、ブロック６０２でリフレッシュサイクルが再度始まる。

シングルイベント機能割込み（ＳＥＦＩ）検出システムを有する電子システムの一実施形態の構成図である。 ＳＥＦＩ検出回路を有するＳＥＦＩ検出システムの一実施形態の構成図である。 ＳＥＦＩ検出回路を有するＳＥＦＩ検出システムの別の実施形態の構成図である。 電子回路の周期的なリフレッシュに基づいて、電子回路にＳＥＦＩ検出機能を付与する方法の一実施形態を示す流れ図である。 電子回路内での少なくとも１つのシフトレジスタの使用に基づいて、電子回路にＳＦＦＩ検出機能を付与する方法の一実施形態を示す流れ図である。 電子回路に接続されたＦＰＧＡのコンフィギュレーションマネージャの使用に基づいて、電子回路にＳＦＦＩ検出機能を付与する方法の一実施形態を示す流れ図である。

符号の説明

１００ 電子システム
１０１ 電子回路
１０２ 管理回路
１０３ 機能回路
１０４ コンフィギュレーションインターフェース
１０５_１〜１０５_Ｎ ＳＥＦＩ検出器回路、ＳＥＦＩ検出器
１０７ 多数決器
２００ ＳＥＦＩ検出器システム
２０１ 電子回路
２０２ 管理回路
２０５_１〜２０５_Ｎ タイマ回路
２０６_１〜２０６_Ｎ トライステートバッファ
２０８_１〜２０８_Ｎ メモリ記憶レジスタ
２１０_１〜２１０_Ｎ ＳＥＦＩインジケータフラグ、ＳＥＦＩインジケータ線
２１１ 多数決器
２１３ コンフィギュレーションバスライン
２１５ メモリマップ
３００ ＳＥＦＩ検出システム
３０１ 電子回路
３０２ 管理回路
３０５_１〜３０５_Ｎ シフトレジスタ
３０９ 多数決器

Claims (6)

1. 電子回路用のリフレッシュ信号を周期的に発生させるステップ（６０２）と、
   前記電子回路において、前記リフレッシュ信号に応答してシングルイベント機能割込みインジケータ信号（例えば１０６−１、・・、１０６−Ｎ）を発生させるステップと、
   前記シングルイベント機能割込みインジケータ信号を、故障リフレッシュ試行を示す状態であるか否か監視するステップ（６０３）とを含む、
   電子回路（１０１）のための、シングルイベント機能割込みを検出する方法（６００）。
2. リフレッシュ信号を周期的に発生させるステップは、コンフィギュレーションマネージャ（１０２）から前記電子回路に周期的リフレッシュ信号を渡すステップを含む、請求項１に記載の方法。
3. シングルイベント機能割込みインジケータ信号を発生させるステップは、
   前記リフレッシュ信号を受け取り次第、タイマカウント値を初期化するステップ（４０２）と、
   リフレッシュ信号間でカウントダウンするステップ（４０３）と、
   前記シングルイベント機能割込みインジケータ信号として、前記カウント値（４０４）を渡すステップ（４０５）とを含む、請求項１に記載の方法。
4. リフレッシュ信号間でカウントダウンするステップは、シングルイベント機能割込みによる前記リフレッシュ信号の障害がない限り、指定された値より上に維持されるカウンタをデクレメントするステップを含む、請求項３に記載の方法。
5. シングルイベント機能割込みインジケータ信号を発生させるステップは、
   シフトレジスタに選択された値をロードするステップ（５０２）と、
   前記電子回路をイネーブルして、第２の選択された値を前記シフトレジスタにシフトインさせるステップ（５０３）と、
   前記シングルイベント機能割込みインジケータ信号として、前記シフトレジスタの出力値を渡すステップ（５０１）とを含む、請求項１に記載の方法。
6. 前記シングルイベント機能割込みインジケータ信号を、故障リフレッシュ試行を示す状態であるか否か監視するステップは、前記電子回路内で、周期的リフレッシュシーケンスが起こることを可能にするステップを含む、請求項１に記載の方法。

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