JP4858161B2 - Semiconductor device and method for manufacturing electronic device - Google Patents
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Description
本発明は、半導体装置及び電子デバイスの製造方法に関する。 The present invention relates to a semiconductor device and an electronic device manufacturing method.
電子デバイスを小型化するためには、半導体装置の外形は小さい方が好ましい。しかし、半導体装置の役割が多様化するにつれ、半導体チップに形成される集積回路の高集積化が進み、これに伴って、半導体チップのピン数の増加が進んでいる。すなわち、現在では、半導体装置の小型化と、集積回路の高集積化及び電極の増加という要求を同時に満たすことが可能な半導体装置の開発が進んでいる。 In order to reduce the size of the electronic device, the outer shape of the semiconductor device is preferably small. However, as the roles of semiconductor devices have diversified, the integration of integrated circuits formed on semiconductor chips has progressed, and accordingly, the number of pins of semiconductor chips has increased. That is, at present, development of a semiconductor device capable of simultaneously satisfying the demands of miniaturization of a semiconductor device, high integration of an integrated circuit, and an increase in electrodes is in progress.
この要求に応えることができる半導体装置として、半導体チップ上に配線が形成されたタイプの半導体装置が注目を集めている。このタイプの半導体装置では、半導体装置の外形を半導体チップの外形とほぼ同じにすることができるため、半導体装置の小型化が可能である。
半導体装置が小型化すれば、これを配線基板等に実装することが困難になる。しかし、電子デバイスの信頼性を確保するためには、実装後においても、半導体装置の信頼性を維持することが重要である。 If the semiconductor device is downsized, it becomes difficult to mount it on a wiring board or the like. However, in order to ensure the reliability of the electronic device, it is important to maintain the reliability of the semiconductor device even after mounting.
本発明の目的は、信頼性の高い電子デバイスを効率よく製造することが可能な半導体装置、及び、信頼性の高い電子デバイスを効率よく製造する方法を提供することにある。 An object of the present invention is to provide a semiconductor device capable of efficiently manufacturing a highly reliable electronic device and a method for efficiently manufacturing a highly reliable electronic device.
(1)本発明に係る半導体装置は、
電極が形成された半導体チップと、
前記半導体チップにおける前記電極が形成された面に形成された、仮想の直線に沿って配列された複数の第1の部分と、前記第1の部分の側方に配置された、前記第1の部分よりも高さが低い第2の部分とを含む樹脂突起と、
前記第1の部分上に配置された電気的接続部を有する、前記電極と電気的に接続された配線と、
を有し、
前記第2の部分の底面における前記仮想の直線と直交する方向の幅は、前記第1の部分の底面における前記仮想直線と直交する方向の幅よりも狭い。
(1) A semiconductor device according to the present invention includes:
A semiconductor chip on which electrodes are formed;
A plurality of first portions arranged along a virtual straight line formed on a surface of the semiconductor chip on which the electrodes are formed; and the first portions arranged on the sides of the first portions. A resin protrusion including a second portion having a lower height than the portion;
A wiring electrically connected to the electrode having an electrical connection disposed on the first portion;
Have
The width of the bottom surface of the second portion in the direction orthogonal to the virtual straight line is narrower than the width of the bottom surface of the first portion in the direction orthogonal to the virtual straight line.
本発明によると、第2の部分の幅が第1の部分の幅よりも狭くなっている。そのため、第2の部分の幅が第1の部分の幅と同じ場合に比べて、第1の部分が第2の部分から受ける規制が小さくなり、第1の部分が変形しやすくなる。そのため、半導体装置を配線基板に実装する際に、第1の部分内部に発生する応力が小さくなるため、配線のクラックや、樹脂突起の塑性変形を防止することが可能になる。 According to the present invention, the width of the second portion is narrower than the width of the first portion. Therefore, compared with the case where the width of the second portion is the same as the width of the first portion, the restriction received by the first portion from the second portion is reduced, and the first portion is easily deformed. Therefore, when the semiconductor device is mounted on the wiring board, the stress generated in the first portion is reduced, so that it is possible to prevent wiring cracks and plastic deformation of the resin protrusions.
(2)この半導体装置において、
前記第1の部分を前記仮想の直線と直交する平面で切断した断面と、前記第2の部分を前記仮想の直線と直交する平面で切断した断面とは相似形であってもよい。
(2) In this semiconductor device,
A cross section obtained by cutting the first portion along a plane orthogonal to the virtual straight line and a cross section obtained by cutting the second portion along a plane orthogonal to the virtual straight line may be similar.
これによると、半導体装置を配線基板に実装する際に、接着剤の材料の流動性を高くすることができる。そのため、信頼性の高い電子デバイスを製造することが可能な半導体装置を提供することができる。 According to this, the fluidity of the adhesive material can be increased when the semiconductor device is mounted on the wiring board. Therefore, a semiconductor device capable of manufacturing a highly reliable electronic device can be provided.
(3)この半導体装置において、
前記樹脂突起は、
前記第2の部分の側方に配置された、前記第1の部分よりも高さが低い第3の部分をさらに含んでもよい。
(3) In this semiconductor device,
The resin protrusion is
You may further contain the 3rd part arrange | positioned at the side of the said 2nd part and whose height is lower than the said 1st part.
これによると、接着剤の材料が流動しやすい、実装性に優れた半導体装置を提供することができる。 According to this, it is possible to provide a semiconductor device excellent in mountability in which the adhesive material easily flows.
(4)この半導体装置において、
前記第3の部分の底面の幅は、前記第2の部分の底面の幅よりも狭くてもよい。
(4) In this semiconductor device,
The width of the bottom surface of the third portion may be narrower than the width of the bottom surface of the second portion.
(5)この半導体装置において、
前記第2の部分を前記仮想の直線と直交する平面で切断した断面と、前記第3の部分を前記仮想の直線と直交する平面で切断した断面とは相似形であってもよい。
(5) In this semiconductor device,
A cross section obtained by cutting the second portion along a plane orthogonal to the virtual straight line may be similar to a cross section obtained by cutting the third portion along a plane orthogonal to the virtual straight line.
(6)この半導体装置において、
前記第1の部分の上面は、凸曲面であってもよい。
(6) In this semiconductor device,
The upper surface of the first portion may be a convex curved surface.
このとき、第2の部分及び第3の部分の上面も、同様に凸曲面であってもよい。 At this time, the upper surfaces of the second part and the third part may also be convex curved surfaces.
(7)本発明に係る電子デバイスの製造方法は、
ベース基板と、前記ベース基板に形成された配線パターンとを有する配線基板を用意する工程と、
電極が形成された半導体チップと、前記半導体チップにおける前記電極が形成された面に形成された、仮想の直線に沿って配列された複数の第1の部分と、前記第1の部分の側方に配置された前記第1の部分よりも高さが低い第2の部分と、前記第2の部分の側方に配置された前記第2の部分よりも高さが低い第3の部分とを含む樹脂突起と、前記第1の部分上に配置された電気的接続部を有する、前記電極と電気的に接続された配線と、を有する半導体装置を用意する工程と、
前記半導体装置と前記配線基板との間に配置された接着材料を流動させながら前記半導体装置と前記配線基板とを近接させて、前記電気的接続部と前記配線パターンとを接触させて電気的に接続する工程と、
前記接着材料を硬化させて、前記半導体装置と前記配線基板とを接着する接着剤を形成する工程と、
を含み、
前記半導体装置と前記配線基板とを近接させる工程では、
前記樹脂突起の前記第2の部分が前記配線基板に接触するように、かつ、前記第3の部分が前記配線基板に接触しないように、前記半導体装置と前記配線基板とを近接させる。
(7) An electronic device manufacturing method according to the present invention includes:
Preparing a wiring board having a base board and a wiring pattern formed on the base board;
A semiconductor chip on which an electrode is formed; a plurality of first parts arranged on a virtual straight line formed on a surface of the semiconductor chip on which the electrode is formed; and a side of the first part A second portion having a height lower than that of the first portion, and a third portion having a height lower than that of the second portion disposed on the side of the second portion. Providing a semiconductor device having a resin protrusion including, and a wiring electrically connected to the electrode having an electrical connection portion disposed on the first portion;
While causing the adhesive material disposed between the semiconductor device and the wiring board to flow, the semiconductor device and the wiring board are brought close to each other, and the electrical connection portion and the wiring pattern are brought into contact with each other electrically. Connecting, and
Curing the adhesive material to form an adhesive that bonds the semiconductor device and the wiring board;
Including
In the step of bringing the semiconductor device and the wiring board close together,
The semiconductor device and the wiring substrate are brought close to each other so that the second portion of the resin protrusion is in contact with the wiring substrate and the third portion is not in contact with the wiring substrate.
本発明によると、半導体装置を配線基板に搭載する工程で、半導体装置と配線基板との間で接着材料を流動させやすくなる。そのため、接着剤の内部に気泡が発生しにくくなり、信頼性の高い電子デバイスを効率よく製造することが可能になる。 According to the present invention, the adhesive material can easily flow between the semiconductor device and the wiring board in the step of mounting the semiconductor device on the wiring board. Therefore, bubbles are less likely to be generated inside the adhesive, and a highly reliable electronic device can be efficiently manufactured.
(8)この電子デバイスの製造方法において、
前記第2の部分の底面における前記仮想の直線と直交する方向の幅は、前記第1の部分の底面における前記仮想直線と直交する方向の幅よりも狭く、
前記第3の部分の底面における前記仮想の直線と直交する方向の幅は、前記第2の部分の底面における前記仮想直線と直交する方向の幅よりも狭くてもよい。
(8) In this electronic device manufacturing method,
The width in the direction perpendicular to the virtual line on the bottom surface of the second part is narrower than the width in the direction perpendicular to the virtual line on the bottom surface of the first part,
A width of the bottom surface of the third portion in a direction orthogonal to the virtual straight line may be narrower than a width of the bottom surface of the second portion in a direction orthogonal to the virtual straight line.
以下、本発明を適用した実施の形態について図面を参照して説明する。ただし、本発明は以下の実施の形態に限定されるものではない。また、本発明は、以下の内容を自由に組み合わせたものを含むものとする。 Embodiments to which the present invention is applied will be described below with reference to the drawings. However, the present invention is not limited to the following embodiments. Moreover, this invention shall include what combined the following content freely.
以下、図1(A)〜図2を参照して、半導体装置1の構成について説明する。ここで、図1(A)は半導体装置1の上視図であり、図1(B)は半導体装置1の斜視図であり、図1(C)は図1(A)のIC−IC線断面の一部拡大図であり、図1(D)は図1(A)のID−ID線断面の一部拡大図である。また、図2は、樹脂突起20の第1の部分21及び配線40を拡大して示す斜視図である。
Hereinafter, the configuration of the semiconductor device 1 will be described with reference to FIGS. Here, FIG. 1A is a top view of the semiconductor device 1, FIG. 1B is a perspective view of the semiconductor device 1, and FIG. 1C is an IC-IC line in FIG. FIG. 1D is a partially enlarged view of a cross section taken along the line ID-ID in FIG. FIG. 2 is an enlarged perspective view showing the
本実施の形態に係る半導体装置1は、半導体チップ10を有する。半導体チップ10は、例えばシリコンチップであってもよい。半導体チップ10には、集積回路12が形成されていてもよい(図1(C)参照)。集積回路12の構成は特に限定されないが、例えば、トランジスタ等の能動素子や、抵抗、コイル、コンデンサ等の受動素子を含んでいてもよい。
The semiconductor device 1 according to the present embodiment has a
半導体チップ10には、電極14が形成されている。電極14は、半導体チップ10の内部と電気的に接続されていてもよい。電極14は、集積回路12と電気的に接続されていてもよい。あるいは、集積回路12に電気的に接続されていない導電体(導電パッド)を含めて、電極14と称してもよい。電極14は、半導体チップ10の内部配線の一部であってもよい。このとき、電極14は、半導体チップ10の内部配線のうち、外部との電気的な接続に利用される部分であってもよい。電極14は、アルミニウム又は銅等の金属で形成されていてもよい。また、電極14の表面には、TiNやNi等のキャップ層を有してもよい。なお、半導体チップ10における電極14が形成された面15は、矩形(長方形又は正方形)をなしていてもよい。
An
半導体チップ10は、図1(C)及び図1(D)に示すように、パッシベーション膜16を有していてもよい。パッシベーション膜16は、電極14を露出させるように形成される。パッシベーション膜16には、電極14を露出させる開口が形成されていてもよい。なお、パッシベーション膜16は、電極14を部分的に覆うように形成されていてもよい。パッシベーション膜16は、図1(C)に示すように、電極14の周囲を覆うように形成されていてもよい。パッシベーション膜は、例えば、SiO2やSiN等の無機絶縁膜であってもよい。あるいは、パッシベーション膜16は、ポリイミド樹脂などの有機絶縁膜であってもよい。
As shown in FIGS. 1C and 1D, the
本実施の形態に係る半導体装置は、図1(A)〜図1(D)に示すように、樹脂突起20を含む。樹脂突起20は、半導体チップ10の電極14が形成された面15上に形成されている。樹脂突起20は、図1(C)及び図1(D)に示すように、パッシベーション膜16上に形成されていてもよい。
The semiconductor device according to the present embodiment includes a
樹脂突起20は、図1(A)に示すように、仮想の直線100に沿って延びる形状をなしていてもよい。なお、直線100は、半導体チップ10の面15のいずれかの辺と平行な直線であってもよい。例えば、直線100は、面15の長辺17と平行な直線であってもよい。そして、樹脂突起20は、面15における、長辺17の周辺領域に配置されていてもよい。ただし、仮想の直線は、面15の短辺と平行な直線であってもよい。
As shown in FIG. 1A, the
樹脂突起20は、直線100に沿って配列された複数の第1の部分21と、第1の部分21の側方に配置された第2の部分22とを含む(図1(B)及び図1(D)参照)。樹脂突起20は、図1(D)に示すように、第1の部分21の高さh1が、第2の部分22の高さh2よりも高くなっている。なお、ここで言う高さとは、樹脂突起20の、半導体チップ10の厚み方向(面15と直交する方向)の幅であってもよい。そして、第1の部分21の高さとは、面15(パッシベーション膜16)から第1の部分21の頂点までの距離であってもよい。また、第2の部分22の高さとは、面15(パッシベーション膜16)から第2の部分22の頂点までの距離であってもよい。第1の部分21の高さh1と、第2の部分22の高さh2とは、h1−h2≦5μmの関係を満たしていてもよい。
The
第1の部分21は、高さh1と、底面の幅Wとが、h1<W/2の関係を満たす形状をなしていてもよい(図2参照)。ここで、底面の幅とは、底面における直線100と直交する方向の長さである。あるいは、底面の幅とは、底面における後述する配線40が延びる方向の長さであってもよい。本実施の形態では、第1の部分21の形状は、h1≦20μm、かつ、W≦50μmであってもよい。第1の部分21の形状は、また、h1≧5μm、かつ、W≧15μmであってもよい。また、第1の部分21の上面は、凸曲面をなしていてもよい。第1の部分21の上面は、円弧の一部であってもよい。あるいは、第1の部分21の上面は、楕円弧の一部であってもよい。
The
本実施の形態では、第2の部分22の底面の幅は、図1(A)及び図1(B)に示すように、第1の部分21の底面の幅よりも狭い。そして、第2の部分22を直線100と直交する平面で切断した断面形状は、第1の部分21を直線100と直交する平面で切断した断面形状と、相似形をなしていてもよい。
In the present embodiment, the width of the bottom surface of the
樹脂突起20は、また、第2の部分22の側方に配置された第3の部分23をさらに含んでいてもよい。第3の部分23は、第2の部分22よりも高さが低い。すなわち、第3の部分23の高さをh3とすれば、h2>h3の関係を満たす。また、第3の部分23の幅は、第2の部分22の幅よりも狭い。そして、第2の部分22と第3の部分23とは、直線100と直交する平面で切断した断面の形状が相似形となっていてもよい。ただし、本発明はこれに限られるものではなく、第3の部分23を有しない構造をなしていてもよい。
The
樹脂突起20の材料は特に限定されず、既に公知となっているいずれかの材料を適用してもよい。例えば、樹脂突起20は、ポリイミド樹脂、シリコーン変性ポリイミド樹脂、エポキシ樹脂、シリコーン変性エポキシ樹脂、アクリル樹脂、フェノール樹脂、シリコーン樹脂、変性ポリイミド樹脂、ベンゾシクロブテン(BCB;benzocyclobutene)、ポリベンゾオキサゾール(PBO;polybenzoxazole)等の樹脂で形成してもよい。
The material of the
本実施の形態に係る半導体装置は、図1(A)〜図2に示すように、配線40を含む。配線40は、電極14と電気的に接続されている。配線40は、電極14上から樹脂突起20を越えて、パッシベーション膜16上に至るように形成されていてもよい。すなわち、配線40は、樹脂突起20の両側で、パッシベーション膜16(面15)と接触するように形成されていてもよい。そして、樹脂突起20のうち、配線40と重複する部分が、第1の部分21である。言い換えると、樹脂突起20のうち、第2及び第3の部分22,23は、配線40から露出した部分である。
The semiconductor device according to this embodiment includes a
配線40は、電気的接続部42を含む。ここで、電気的接続部42とは、配線40における樹脂突起20(第1の部分21)上に配置された領域である。また、電気的接続部42とは、配線40のうち、他の電子部品の導電部(配線基板の配線パターンなど)との電気的な接続に利用される部分である。本実施の形態では、配線40のうち、第2の部分22よりも高い位置に配置された領域(第2の部分22から突出した領域)を指して、電気的接続部42と称してもよい。
The
配線40に適用可能な材料は特に限定されるものではない。配線40は、例えば、Au、TiW、Cu、Ni、Pd、Al、Cr、Ti、W、NiV、鉛フリーはんだなどによって構成されていてもよい。また、配線40の構造も特に限定されるものではない。例えば、配線40は複数層で形成されていてもよい。このとき、配線40は、チタンタングステンによって形成された第1の層と、金によって形成された第2の層とを含んでいてもよい(図示せず)。あるいは、配線40は、単層で形成されていてもよい。
The material applicable to the
半導体装置1は、以上の構成をなしていてもよい。 The semiconductor device 1 may have the above configuration.
半導体装置1を製造する方法は特に限定されるものではないが、以下、半導体装置1を製造する方法の一例について説明する。 Although the method for manufacturing the semiconductor device 1 is not particularly limited, an example of a method for manufacturing the semiconductor device 1 will be described below.
はじめに、図3(A)〜図3(C)に示す半導体基板11を用意する。ここで、図3(A)は半導体基板11の概略図であり、図3(B)は半導体基板11の断面図の一部拡大図である。また、図3(C)は、半導体基板11の上視図(平面図)の一部拡大図である。
First, the
半導体基板11は、図3(A)に示すように、ウエハ状をなす。そして、ウエハ状の半導体基板11は、複数の半導体チップ(半導体チップ10)となる領域200を有する。ただし、半導体基板として半導体チップ(図1(A)参照)を用意して以下の各工程を行ってもよい。
As shown in FIG. 3A, the
半導体基板11には、図3(B)及び図3(C)に示すように、電極14が形成されている。半導体基板11は、電極14を露出させるパッシベーション膜16を有していてもよい。
As shown in FIGS. 3B and 3C, an
次に、半導体基板11に樹脂部材27を形成する。樹脂部材27を形成する方法は特に限られるものではないが、その一例を、図4(A)〜図4(D)を参照して説明する。
Next, the
はじめに、半導体基板11に樹脂材料25を設け(図4(A)参照)、樹脂材料25をパターニングし(図4(B)参照)、これを硬化(例えば熱硬化)させることによって樹脂部材27を形成する(図4(C)及び図4(D)参照)。なお、樹脂部材27とは、後述するエッチング工程によって、樹脂突起20となる部材である。樹脂部材27の底面及び高さは、樹脂材料25の高さや幅、硬化条件などを調整することで制御することができる。
First, the
次に、配線40を形成するとともに、樹脂材料25をパターニングして樹脂突起20を形成する。図5(A)〜図9(B)は、これらの工程について説明するための図である。
Next, the
はじめに、図5(A)〜図5(C)に示すように、半導体基板11上に金属層45を形成する。金属層45は、電極14、パッシベーション膜16、及び、樹脂部材27を覆うように形成してもよい。金属層45は、電極14と電気的に接続されるように形成してもよい。金属層45は、例えばスパッタリングによって形成することができる。金属層45は、単層の金属層であってもよく、複数層の金属層であってもよい。
First, as shown in FIGS. 5A to 5C, a
そして、図6(A)及び図6(B)に示すように、金属層45の一部を除去して、金属層45に、樹脂部材27の一部を露出させる開口46を形成する。本工程では、樹脂部材27における第3の部分23となる領域を露出させるように(重複するように)、開口46を形成する。なお、金属層45に開口46を形成する方法は特に限られるものではなく、既に公知となっているいずれかの方法を適用してもよい。例えば、金属層45に開口を有するマスクを形成し、金属層45におけるマスクからの露出部を除去することによって、金属層45に開口46を形成してもよい。
6A and 6B, a part of the
そして、図7(A)及び図7(B)に示すように、樹脂部材27における開口46からの露出領域をエッチングして、その一部を除去する。本工程では、樹脂部材27の露出部の一部を除去して、図7(A)及び図7(B)に示すように、露出部の高さを低くするとともに、露出部の幅を狭くする。等方性のエッチングを行うことにより、かかる処理が可能になる。
Then, as shown in FIGS. 7A and 7B, the exposed region from the
そして、図8(A)及び図8(B)に示すように、金属層45をパターニングして、配線40を形成する。金属層45をパターニングする方法は特に限られず、既に公知となっているいずれかの方法を適用してもよい。例えば、金属層45上にマスクを形成し、金属層45をパターニングすることにより、配線40を形成してもよい。この場合、マスクの形状を調整することにより、配線40の形状を制御することができる。
Then, as shown in FIGS. 8A and 8B, the
そして、図9(A)及び図9(B)に示すように、樹脂部材27における配線40からの露出部をエッチングしてその一部を除去する。本工程では、樹脂部材27における配線40からの露出部をエッチングすることによって、該露出部の高さを低くするとともに、その幅を狭くする。等方性のエッチングを行うことにより、かかる処理が可能になる。
Then, as shown in FIGS. 9A and 9B, the exposed portion of the
なお、第2の部分22及び第3の部分23の幅や高さは、エッチング液やエッチング時間、あるいは、プラズマエッチング条件やプラズマエッチング時間を調整することで制御することができる。そして、樹脂部材27のエッチング条件を調整することによって、樹脂突起20を、第1〜第3の部分21,22,23の断面が相似形状になるように形成することができる。
Note that the width and height of the
そして、半導体基板11を切断して個片に分割する工程や、検査工程などをさらに経て、図1(A)〜図1(D)に示す、半導体装置1を製造することができる。
Then, the semiconductor device 1 shown in FIGS. 1A to 1D can be manufactured through a process of cutting the
次に、本実施の形態に係る半導体装置1を配線基板50に実装する工程について説明する。図10(A)〜図11(D)は、半導体装置1を配線基板50に実装する工程について説明するための図である。
Next, a process of mounting the semiconductor device 1 according to the present embodiment on the
はじめに、配線基板50の構成について説明する。配線基板50は、ベース基板52と、配線パターン54とを含む。ベース基板52(配線基板50)は、電気光学パネル(液晶パネル・エレクトロルミネッセンスパネル等)の一部であってもよい。このとき、ベース基板52は、例えば、セラミック基板やガラス基板であってもよい。また、配線パターン54の材料についても特に限定されるものではないが、例えば、ITO(Indium Tin Oxide)、Cr、Alなどの金属膜、金属化合物膜、又は、これらの複合膜によって形成されていてもよい。なお、配線パターン54は、液晶を駆動する電極(走査電極、信号電極、対向電極等)に電気的に接続されていてもよい。ただし、配線基板50は、樹脂基板であってもよい。
First, the configuration of the
半導体装置1を配線基板50に実装する工程では、はじめに、図10(A)及び図11(A)に示すように、半導体装置1と配線基板50とを間隔をあけて対向させる。ここでは、半導体装置1を、半導体チップ10の面15が配線基板50を向くように配置する。また、半導体装置1の電気的接続部42(樹脂突起20の第1の部分21)と配線基板50の配線パターン54とが対向(重複)するように、半導体装置1と配線基板50との位置合わせをする。例えば、図示しない治具(ボンディングツール)によって、半導体装置1を保持し、半導体装置1と配線基板50との位置合わせを行ってもよい。このとき、半導体装置1を、面15が配線基板50と平行になるように保持してもよい。なお、治具にはヒータが内蔵されていてもよく、これにより、半導体装置1を加熱してもよい。半導体装置1を加熱することによって、電気的接続部42が加熱され、電気的接続部42と配線パターン54とを確実に電気的に接続することができる。
In the step of mounting the semiconductor device 1 on the
なお、半導体装置1と配線基板50との間には、図10(A)及び図11(A)に示すように、予め、接着材料72を設けておいてもよい。接着材料72は、ペースト状あるいはフィルム状で設けてもよい。接着材料72は、導電粒子などを含まない絶縁性の材料(NCP,NCF)であってもよい。接着材料72は、例えば、配線基板50上に設けてもよい。
Note that an
その後、図10(B)及び図10(C)、あるいは、図11(B)及び図11(C)に示すように、半導体装置1と配線基板50とを近接させて電気的接続部42と配線パターン54とを接触させて、両者を電気的に接続する。本工程では、半導体チップ10と配線基板50とによって樹脂突起20を押しつぶして、樹脂突起20(第1の部分21)を弾性変形させてもよい(図10(C)及び図11(C))。これによると、樹脂突起20の弾性力によって、電気的接続部42と配線パターン54とを押し付けることができるため、電気的な接続信頼性の高い電子機器を製造することができる。
Thereafter, as shown in FIG. 10B and FIG. 10C, or FIG. 11B and FIG. 11C, the semiconductor device 1 and the
また、本工程では、図10(B)に示すように電気的接続部42と配線パターン54とを接触させた後に、第2の部分22を配線基板50に接触させてもよい(図10(C)参照)。すなわち、本工程では、第2の部分22が配線基板50に接触するまで、半導体装置1(半導体チップ10)と配線基板50とを近接させてもよい。このとき、第2の部分22を、配線基板50のベース基板52に接触させてもよい。あるいは、第2の部分22を、配線基板50の配線パターン54に接触させてもよい。
In this step, as shown in FIG. 10B, after the
なお、本工程では、第3の部分23が配線基板50に接触しないように、半導体装置1と配線基板50との間隔を制御してもよい(図10(C)参照)。これにより、半導体装置1を配線基板50に搭載する工程で、接着材料72の流動性を高めることができる。
In this step, the distance between the semiconductor device 1 and the
本工程では、半導体装置1と配線基板50とによって、接着材料72を流動させてもよい。これにより、半導体装置1(半導体チップ10)と配線基板50との間に、接着材料72を充填させてもよい(図10(C)及び図11(C)参照)。
In this step, the
そして、図10(D)及び図11(D)に示すように、接着剤70を形成する。接着剤70は、接着材料72を硬化させることによって形成することができる。接着剤70によって、半導体装置1と配線基板50とを接着(固着)する。接着剤70によって、半導体チップ10と配線基板50との間隔を維持してもよい。すなわち、接着剤70によって、樹脂突起20が弾性変形した状態を維持してもよい。例えば、樹脂突起20が弾性変形した状態で接着剤70を形成することで、樹脂突起20が弾性変形した状態を維持することができる。
Then, as shown in FIGS. 10D and 11D, an adhesive 70 is formed. The adhesive 70 can be formed by curing the
以上の工程によって、図10(D)、又は、図11(D)に示す、電子デバイス2を製造してもよい。
Through the above steps, the
なお、電子デバイス2は、表示デバイス(パネルモジュール)であってもよい。図12には、表示デバイスとしての電子デバイス2の概略図を示す。表示デバイスは、例えば液晶表示デバイスやEL(Electrical Luminescence)表示デバイスであってもよい。そして、半導体装置1(半導体チップ)は、表示デバイスを制御するドライバICであってもよい。
The
また、図13及び図14には、電子デバイス2を有する電子機器の一例として、ノート型パーソナルコンピュータ1000及び携帯電話2000を示す。
13 and 14 show a notebook
以下、本発明を適用した実施の形態に係る半導体装置1が奏する効果について説明する。 Hereinafter, the effect which semiconductor device 1 concerning an embodiment to which the present invention is applied shows is explained.
先に説明したように、電子デバイス2では、樹脂突起20(第1の部分21)の弾性力によって、電気的接続部42が配線パターン54に押し付けられ、これによって両者の電気的な接続信頼性を維持することができる。すなわち、信頼性の高い電子デバイスを製造するためには、半導体チップ10と配線基板50とによって、樹脂突起20(第1の部分21)を押し付けて弾性変形させることが好ましい。
As described above, in the
ところで、本実施の形態に係る半導体装置1によると、樹脂突起20は、電気的接続部42を配線パターン54に押し付ける第1の部分21と、第1の部分21よりも高さが低い第2の部分22とを含む。そして、第2の部分22は、第1の部分21に比べて、幅が狭くなっている。このことから、樹脂突起20によると、第1の部分と第2の部分とが同じ幅になっている場合と比べ、第1の部分21が第2の部分22から受ける規制が小さくなる。そのため、半導体装置1によると、第1の部分21が変形しやすくなり、これを配線基板50に実装する際に、第1の部分21に局部的な大きな応力が発生しにくくなる。そのため、配線基板50に実装する際に、配線40(電気的接続部42)にクラックが発生することを防止することが可能な半導体装置を提供することができる。また、第1の部分21に大きな応力が発生しにくくなることから、第1の部分21(樹脂突起20)が塑性変形することを防止することができる。そのため、電気的接続部42と配線パターン54とが、樹脂突起20(第1の部分21)の弾性力によって押し付けられた、信頼性の高い電子デバイスを製造することが可能になる。
By the way, according to the semiconductor device 1 according to the present embodiment, the
また、第2の部分22が第1の部分21よりも幅が狭いことから、両者の幅が同じ場合に比べて、樹脂突起20の表面積が大きくなる。そのため、本発明によると、樹脂突起20と接着剤70との接触面積が広くなり、樹脂突起20と接着剤70との密着性が高い、信頼性の高い電子デバイスを製造することが可能になる。
In addition, since the
また、第2の部分22が第1の部分21よりも幅が狭いことから、隣り合う配線40(電気的接続部42)の間で、樹脂突起の表面距離が長くなる。そのため、本発明によると、マイグレーションを防止することが可能な、信頼性の高い電子デバイスを製造することが可能になる。
Further, since the
また、樹脂突起20が第3の部分23を有する場合、第2の部分22が配線基板50に接触した後にも、第3の部分23と配線基板50との間を介して、接着材料72を流動させることができる。そのため、内部に気泡が発生しないように、接着剤70を形成することができる。
Further, when the
また、樹脂突起20(第1〜第3の部分21,22,23)が、直線100に直交する平面で切断したときの断面が相似形となる形状をなす場合、半導体装置1を配線基板に実装する工程で、接着材料72が流動しやすくなる。そのため、接着剤70の内部に気泡ができにくくなり、信頼性の高い電子デバイスを効率よく製造することが可能になる。
Further, when the resin protrusion 20 (first to
さらに、半導体装置1を配線基板50に実装するときに、第2の部分22が配線基板50に接触すると、樹脂突起20はそれ以上変形しにくくなる。このことから、半導体装置1によると、第2の部分22によって、半導体チップ10(半導体装置1)と配線基板50との間隔を規制することができる。そのため、半導体装置1によると、半導体チップ10と配線基板50とが設計通りの間隔をあけて配置された電子デバイスを製造することが可能になる。すなわち、本発明によると、電気的接続部42と配線パターン54とが設計通りの荷重で押し付けられた信頼性の高い電子デバイスを効率よく製造することが可能な半導体装置を提供することができる。
Further, when the semiconductor device 1 is mounted on the
本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成(例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成)を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。 The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same objects and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that exhibits the same operational effects as the configuration described in the embodiment or a configuration that can achieve the same object. Further, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.
1…半導体装置、 2…電子デバイス、 10…半導体チップ、 11…半導体基板、 12…集積回路、 14…電極、 15…面、 16…パッシベーション膜、 17…長辺、 20…樹脂突起、 21…第1の部分、 22…第2の部分、 23…第3の部分、 25…樹脂材料、 27…樹脂部、 27…樹脂部、 27…樹脂部材、 40…配線、 42…電気的接続部、 45…金属層、 46…開口、 50…配線基板、 52…ベース基板、 54…配線パターン、 70…接着剤、 72…接着材料、 100…直線、 200…領域 DESCRIPTION OF SYMBOLS 1 ... Semiconductor device, 2 ... Electronic device, 10 ... Semiconductor chip, 11 ... Semiconductor substrate, 12 ... Integrated circuit, 14 ... Electrode, 15 ... Surface, 16 ... Passivation film, 17 ... Long side, 20 ... Resin protrusion, 21 ... 1st part, 22 ... 2nd part, 23 ... 3rd part, 25 ... Resin material, 27 ... Resin part, 27 ... Resin part, 27 ... Resin member, 40 ... Wiring, 42 ... Electrical connection part, 45 ... Metal layer, 46 ... Opening, 50 ... Wiring substrate, 52 ... Base substrate, 54 ... Wiring pattern, 70 ... Adhesive, 72 ... Adhesive material, 100 ... Linear, 200 ... Region
Claims (5)
前記半導体チップにおける前記電極が形成された面に形成された、第1の高さを有する 第1の部分、前記第1の高さよりも低い第2の高さを有し、かつ前記第1の部分と接する第2の部分、前記第2の高さよりも低い第3の高さを有し、かつ前記第2の部分と接する第3の部分、を含む樹脂突起と、
前記第1の部分に配置された電気的接続部と、前記電極と、を電気的に接続する配線と、
を有し、
前記第1の部分と、前記第2の部分と、前記第3の部分とが、第1の方向に沿って配置され、
前記半導体チップの前記面と直交し、かつ前記第1の方向と直交する第2の方向において、前記半導体チップの前記面における前記第2の部分の長さは、前記半導体チップの前記面における前記第1の部分の長さよりも短く、前記半導体チップの前記面における前記第3の部分の長さは、前記半導体チップの前記面における前記第2の部分の長さよりも短いことを特徴とする半導体装置。 A semiconductor chip on which electrodes are formed;
Wherein the electrode of the semiconductor chip is formed on the formed face, a first part component having a first height, have a second height had lower than said first height, and the second second part component in contact with the first portion, said second height has a low third height than, and a third portion in contact with said second portion, and a resin protrusion including,
A wiring for electrically connecting the electrical connection portion disposed in the first portion and the electrode;
Have
The first portion, the second portion, and the third portion are disposed along a first direction;
Perpendicular to said surface of said semiconductor chip, and in a second direction perpendicular to the first direction, the length of the second portion in the surface of the semiconductor chip is in the plane of the front Symbol semiconductor chip the first rather short than the length of the portion, the length of the third portion of the surface of the semiconductor chip, wherein the short Ikoto than a length of the second portion in the surface of the semiconductor chip It shall be the semi-conductor device.
前記第1の部分を前記第1の方向と直交する面で切断した断面と、前記第2の部分を前記第1の方向と直交する面で切断した断面とは相似形である半導体装置。 The semiconductor device according to claim 1,
Wherein a cross-section of the first portion taken along a plane perpendicular to the first direction, the semiconductor device is a similar figure to the cross section of the second portion taken along a plane perpendicular to the first direction.
前記第2の部分を前記第1の方向と直交する面で切断した断面と、前記第3の部分を前記第1の方向と直交する面で切断した断面とは相似形である半導体装置。 The semiconductor device according to claim 1 or 2,
A semiconductor device in which a cross section obtained by cutting the second portion along a plane perpendicular to the first direction and a cross section obtained by cutting the third portion along a plane orthogonal to the first direction are similar to each other.
前記第1の部分の上面は、凸曲面である半導体装置。 The semiconductor device according to any one of claims 1 to 3,
A semiconductor device in which an upper surface of the first portion is a convex curved surface.
電極が形成された半導体チップと、前記半導体チップにおける前記電極が形成された面において、第1の方向に沿って配置され、第1の高さを有する第1の部分、前記第1の方向に沿って配置され、前記第1の高さよりも低い第2の高さを有し、前記第1の部分と接する第2の部分、前記第1の方向に沿って配置され、前記第2の高さよりも低い第3の高さを有し、前記第2の部分と接する第3の部分、を含む樹脂突起と、前記第1の部分に配置された電気的接続部と、前記電極と、を電気的に接続する配線と、を有する半導体装置を用意する工程と、
前記半導体装置と前記配線基板との間に配置された接着材料を流動させながら前記半導体装置と前記配線基板とを近接させて、前記電気的接続部と前記配線パターンとを接触させて電気的に接続する工程と、
前記接着材料を硬化させて、前記半導体装置と前記配線基板とを接着する接着剤を形成する工程と、
を含み、
前記半導体装置と前記配線基板とを近接させる工程では、
前記樹脂突起の前記第2の部分が前記配線基板に接触するように、かつ、前記第3の部分が前記配線基板に接触しないように、前記半導体装置と前記配線基板とを近接させる電子デバイスの製造方法。 Preparing a wiring board having a base board and a wiring pattern formed on the base board;
A semiconductor chip on which an electrode is formed, and a first portion having a first height and arranged in a first direction on the surface of the semiconductor chip on which the electrode is formed, in the first direction A second portion that is disposed along the first direction and has a second height that is lower than the first height, the second portion contacting the first portion, and the second height. A resin protrusion including a third portion having a third height lower than the third portion and in contact with the second portion; an electrical connection portion disposed in the first portion; and the electrode. A step of preparing a semiconductor device having a wiring to be electrically connected;
While causing the adhesive material disposed between the semiconductor device and the wiring board to flow, the semiconductor device and the wiring board are brought close to each other, and the electrical connection portion and the wiring pattern are brought into contact with each other electrically. Connecting, and
Curing the adhesive material to form an adhesive that bonds the semiconductor device and the wiring board;
Including
In the step of bringing the semiconductor device and the wiring board close together,
An electronic device for bringing the semiconductor device and the wiring board close to each other so that the second part of the resin protrusion is in contact with the wiring board and the third part is not in contact with the wiring board. Production method.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006349364A JP4858161B2 (en) | 2006-12-26 | 2006-12-26 | Semiconductor device and method for manufacturing electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006349364A JP4858161B2 (en) | 2006-12-26 | 2006-12-26 | Semiconductor device and method for manufacturing electronic device |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2008159993A JP2008159993A (en) | 2008-07-10 |
JP2008159993A5 JP2008159993A5 (en) | 2010-02-18 |
JP4858161B2 true JP4858161B2 (en) | 2012-01-18 |
Family
ID=39660553
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006349364A Expired - Fee Related JP4858161B2 (en) | 2006-12-26 | 2006-12-26 | Semiconductor device and method for manufacturing electronic device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4858161B2 (en) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3998014B2 (en) * | 2004-09-29 | 2007-10-24 | セイコーエプソン株式会社 | Semiconductor device, mounting structure, electro-optical device, method of manufacturing electro-optical device, and electronic apparatus |
JP4635676B2 (en) * | 2005-03-25 | 2011-02-23 | セイコーエプソン株式会社 | Manufacturing method of semiconductor device |
-
2006
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---|---|
JP2008159993A (en) | 2008-07-10 |
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|
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|
A521 | Written amendment |
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RD03 | Notification of appointment of power of attorney |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent (=grant) or registration of utility model |
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FPAY | Renewal fee payment (prs date is renewal date of database) |
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LAPS | Cancellation because of no payment of annual fees |