JP4829534B2 - 薄膜トランジスタマトリクス基板及びその欠陥修復方法 - Google Patents
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Description
先ず、本発明の第1の実施形態について説明する。図1Aは、本発明の第1の実施形態に係る薄膜トランジスタマトリクス基板における1画素の領域を示すレイアウト図、図1Bは、図1A中のA−A線に沿った断面図である。
次に、本発明の第2の実施形態について説明する。図3Aは、本発明の第2の実施形態に係る薄膜トランジスタマトリクス基板における1画素の領域を示すレイアウト図、図3Bは、図3A中のB−B線に沿った断面図である。
次に、第1の参考例について説明する。図4は、第1の参考例に係る薄膜トランジスタマトリクス基板における1画素の領域を示すレイアウト図である。
次に、第2の参考例について説明する。図5は、第2の参考例に係る薄膜トランジスタマトリクス基板における1画素の領域を示すレイアウト図である。
次に、第3の参考例について説明する。図6Aは、第3の参考例に係る薄膜トランジスタマトリクス基板における1画素の領域を示すレイアウト図、図6Bは、図6A中のC−C線に沿った断面図である。
2:ドレインバスライン
3:蓄積容量バスライン
4:薄膜トランジスタ(TFT)
5、5a、5b:画素電極
6、6a、6b:蓄積容量電極
7、8:コンタクトホール
9:ソース電極
10:切欠部
11:連結部
12:短絡部
20:開口部
21:連結部
30:切欠部
31:連結部
40:開口部
41:連結部
Claims (4)
- 基板上に互いに並列して形成された複数のゲートバスラインと、
前記複数のゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
前記ゲートバスラインと実質的に平行な方向に延びる蓄積容量バスラインと、
前記蓄積容量バスラインを覆う誘電体膜と、
前記蓄積容量バスライン上で前記複数のドレインバスラインと同層に、前記誘電体膜を介して形成された蓄積容量電極と、
前記蓄積容量電極に電気的に接続された画素電極と、
前記ゲートバスラインに接続されたゲートを備え、前記画素電極と前記ドレインバスラインとの間の導通/非導通を切り換えるトランジスタと、
を有し、
前記トランジスタのソース電極はコンタクトホールを介して前記画素電極に接続されており、
前記蓄積容量電極は、
第1の部位と、
前記第1の部位よりも前記ドレインバスライン側に位置する第2の部位と、
平面視で前記第1の部位を挟んで前記第2の部位とは反対側に位置する第3の部位と、
平面視で前記画素電極及び前記蓄積容量バスラインから離間した位置において前記第1の部位と前記第2の部位とを直接電気的に接続する第1の連結部と、
平面視で前記画素電極及び前記蓄積容量バスラインから離間した位置において前記第1の部位と前記第3の部位とを直接電気的に接続する第2の連結部と、
を有し、
前記第1の連結部及び前記第2の連結部は、前記第1の部位、前記第2の部位、及び前記第3の部位と同一の材料から構成され、
前記第1の部位と前記第2の部位とは、前記第1の連結部によってのみ接続され、
前記第1の部位と前記第3の部位とは、前記第2の連結部によってのみ接続されていることを特徴とする薄膜トランジスタマトリクス基板。 - 前記画素電極は、前記蓄積容量電極との間に介在する絶縁膜に形成された第2のコンタクトホールを介して前記蓄積容量電極に接続されていることを特徴とする請求項1に記載の薄膜トランジスタマトリクス基板。
- 前記第1の連結部及び前記第2の連結部は、平面視で前記蓄積容量バスライン及び前記画素電極と重なり合っていないことを特徴とする請求項1又は2に記載の薄膜トランジスタマトリクス基板。
- 請求項1乃至3のいずれか1項に記載の薄膜トランジスタマトリクス基板を製造する際に、前記ドレインバスラインと前記蓄積容量電極の前記第2の部位又は前記第3の部位とが接続された場合に、それぞれ前記第1の連結部又は前記第2の連結部を切断することにより、前記ドレインバスラインと前記蓄積容量電極の前記第1の部位とが互いから絶縁された状態とする工程を有することを特徴とする薄膜トランジスタマトリクス基板の欠陥修復方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005158862A JP4829534B2 (ja) | 2005-05-31 | 2005-05-31 | 薄膜トランジスタマトリクス基板及びその欠陥修復方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2005158862A JP4829534B2 (ja) | 2005-05-31 | 2005-05-31 | 薄膜トランジスタマトリクス基板及びその欠陥修復方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006337453A JP2006337453A (ja) | 2006-12-14 |
JP4829534B2 true JP4829534B2 (ja) | 2011-12-07 |
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ID=37558102
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005158862A Expired - Fee Related JP4829534B2 (ja) | 2005-05-31 | 2005-05-31 | 薄膜トランジスタマトリクス基板及びその欠陥修復方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4829534B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101820032B1 (ko) | 2010-09-30 | 2018-01-19 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판, 액정 표시 장치 및 이들의 리페어 방법 |
US11735600B2 (en) | 2020-05-19 | 2023-08-22 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Pixel layout and display panel having pixel layout |
CN111627925B (zh) * | 2020-05-19 | 2023-10-13 | 深圳市华星光电半导体显示技术有限公司 | 像素布局及具有该像素布局的显示面板 |
CN117518673B (zh) * | 2024-01-04 | 2024-05-14 | 惠科股份有限公司 | 阵列基板和电子纸显示面板 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02165125A (ja) * | 1988-12-20 | 1990-06-26 | Seiko Epson Corp | 表示装置 |
JP3050175B2 (ja) * | 1997-07-23 | 2000-06-12 | セイコーエプソン株式会社 | 表示装置 |
JP3076030B2 (ja) * | 1998-07-14 | 2000-08-14 | 東芝電子エンジニアリング株式会社 | アクティブマトリクス型液晶表示装置 |
JP2001330850A (ja) * | 2000-05-19 | 2001-11-30 | Sharp Corp | 液晶表示装置およびその欠陥修正方法 |
JP4282219B2 (ja) * | 2000-11-28 | 2009-06-17 | 三洋電機株式会社 | 画素暗点化方法 |
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2005
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Publication number | Publication date |
---|---|
JP2006337453A (ja) | 2006-12-14 |
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A621 | Written request for application examination |
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