JP2006337453A - 薄膜トランジスタマトリクス基板及びその欠陥修復方法 - Google Patents
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Abstract
【解決手段】 平面視で画素電極5から蓄積容量電極6の両端が露出するように構成されている。更に、この露出した部分の双方において、蓄積容量電極6に、ドレインバスライン2と平行な方向に延びる切欠部10が形成されている。切欠部10は、平面視で蓄積容量バスライン3を完全に横切るようにして形成されており、蓄積容量電極6の切欠部10の先端に位置する部分である連結部11は、蓄積容量バスライン3及び画素電極5のいずれとも重なり合っていない。そして、製造過程において、蓄積容量電極6とドレインバスライン2との間に短絡部が発生した場合には、レーザを用いて短絡部を切断するのではなく、連結部11を切断する。このような措置では、蓄積容量バスライン3と短絡部とが導通することはない。
【選択図】 図1A
Description
先ず、本発明の第1の実施形態について説明する。図1Aは、本発明の第1の実施形態に係る薄膜トランジスタマトリクス基板における1画素の領域を示すレイアウト図、図1Bは、図1A中のA−A線に沿った断面図である。
次に、本発明の第2の実施形態について説明する。図3Aは、本発明の第2の実施形態に係る薄膜トランジスタマトリクス基板における1画素の領域を示すレイアウト図、図3Bは、図3A中のB−B線に沿った断面図である。
次に、本発明の第3の実施形態について説明する。図4は、本発明の第3の実施形態に係る薄膜トランジスタマトリクス基板における1画素の領域を示すレイアウト図である。
次に、本発明の第4の実施形態について説明する。図5は、本発明の第4の実施形態に係る薄膜トランジスタマトリクス基板における1画素の領域を示すレイアウト図である。
次に、本発明の第5の実施形態について説明する。図6Aは、本発明の第5の実施形態に係る薄膜トランジスタマトリクス基板における1画素の領域を示すレイアウト図、図6Bは、図6A中のC−C線に沿った断面図である。
2:ドレインバスライン
3:蓄積容量バスライン
4:薄膜トランジスタ(TFT)
5、5a、5b:画素電極
6、6a、6b:蓄積容量電極
7、8:コンタクトホール
9:ソース電極
10:切欠部
11:連結部
12:短絡部
20:開口部
21:連結部
30:切欠部
31:連結部
40:開口部
41:連結部
Claims (5)
- 基板上に互いに並列して形成された複数のゲートバスラインと、
前記複数のゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
前記ゲートバスラインと実質的に平行な方向に延びる蓄積容量バスラインと、
前記蓄積容量バスライン上に誘電体膜を介して形成された蓄積容量電極と、
前記蓄積容量電極に電気的に接続された画素電極と、
前記ゲートバスラインに接続されたゲートを備え、前記画素電極と前記ドレインバスラインとの間の導通/非導通を切り換えるトランジスタと、
を有し、
前記蓄積容量電極は、
第1の部位と、
前記第1の部位よりも前記ゲートバスライン側に位置する第2の部位と、
平面視で前記画素電極及び前記蓄積容量バスラインから離間した位置において前記第1の部位と前記第2の部位とを電気的に接続する連結部と、
を有し、
前記第1の部位と前記第2の部位とは、前記連結部によってのみ接続されていることを特徴とする薄膜トランジスタマトリクス基板。 - 基板上に互いに並列して形成された複数のゲートバスラインと、
前記複数のゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
前記ゲートバスラインと実質的に平行な方向に延びる蓄積容量バスラインと、
前記蓄積容量バスライン上に誘電体膜を介して形成された蓄積容量電極と、
前記蓄積容量電極に電気的に接続された画素電極と、
前記ゲートバスラインに接続されたゲートを備え、前記画素電極と前記ドレインバスラインとの間の導通/非導通を切り換えるトランジスタと、
を有し、
前記蓄積容量バスラインの、平面視で前記画素電極、前記蓄積容量電極及び前記ドレインバスラインから離間した位置における幅は、平面視で前記蓄積容量電極と重なり合う部位の幅よりも狭いことを特徴とする薄膜トランジスタマトリクス基板。 - 基板上に互いに並列して形成された複数のゲートバスラインと、
前記複数のゲートバスラインに絶縁膜を介して交差して形成された複数のドレインバスラインと、
前記ゲートバスラインと実質的に平行な方向に延びる蓄積容量バスラインと、
隣り合う2本のゲートバスラインに挟まれた領域内において、前記蓄積容量バスライン上に誘電体膜を介して形成された2個の蓄積容量電極と、
前記隣り合う2本のゲートバスラインに挟まれた領域内において、夫々前記2個の蓄積容量電極に電気的に接続された2個の画素電極と、
前記ゲートバスラインに接続されたゲートを備え、前記画素電極と前記ドレインバスラインとの間の導通/非導通を切り換えるトランジスタと、
を有し、
前記蓄積容量バスラインの、前記2個の蓄積容量電極に挟まれ、且つ前記2個の画素電極に挟まれた領域に開口部が設けられていることを特徴とする薄膜トランジスタマトリクス基板。 - 請求項1に記載の薄膜トランジスタマトリクス基板を製造する際に、前記ドレインバスラインと前記蓄積容量電極の第2の部位とが接続された場合に、前記連結部を切断することにより、前記ドレインバスラインと前記蓄積容量電極の第1の部位とが互いから絶縁された状態とする工程を有することを特徴とする薄膜トランジスタマトリクス基板の欠陥修復方法。
- 請求項2に記載の薄膜トランジスタマトリクス基板を製造する際に、前記2個の蓄積容量電極との間に短絡部が発生するか、又は前記2個の画素電極の間に短絡部が発生した場合に、前記開口部の上方において、前記短絡部を切断する工程を有することを特徴とする薄膜トランジスタマトリクス基板の欠陥修復方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8514338B2 (en) | 2010-09-30 | 2013-08-20 | Samsung Display Co., Ltd. | Thin film transistor array panel, liquid crystal display, and method to repair the same |
WO2021232563A1 (zh) * | 2020-05-19 | 2021-11-25 | 深圳市华星光电半导体显示技术有限公司 | 像素布局及具有该像素布局的显示面板 |
US11735600B2 (en) | 2020-05-19 | 2023-08-22 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Pixel layout and display panel having pixel layout |
CN117518673A (zh) * | 2024-01-04 | 2024-02-06 | 惠科股份有限公司 | 阵列基板和电子纸显示面板 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02165125A (ja) * | 1988-12-20 | 1990-06-26 | Seiko Epson Corp | 表示装置 |
JPH1068973A (ja) * | 1997-07-23 | 1998-03-10 | Seiko Epson Corp | 表示装置 |
JP2000187248A (ja) * | 1998-07-14 | 2000-07-04 | Toshiba Electronic Engineering Corp | アクティブマトリクス型液晶表示装置 |
JP2001330850A (ja) * | 2000-05-19 | 2001-11-30 | Sharp Corp | 液晶表示装置およびその欠陥修正方法 |
JP2002162914A (ja) * | 2000-11-28 | 2002-06-07 | Sanyo Electric Co Ltd | 画素暗点化方法 |
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2005
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02165125A (ja) * | 1988-12-20 | 1990-06-26 | Seiko Epson Corp | 表示装置 |
JPH1068973A (ja) * | 1997-07-23 | 1998-03-10 | Seiko Epson Corp | 表示装置 |
JP2000187248A (ja) * | 1998-07-14 | 2000-07-04 | Toshiba Electronic Engineering Corp | アクティブマトリクス型液晶表示装置 |
JP2001330850A (ja) * | 2000-05-19 | 2001-11-30 | Sharp Corp | 液晶表示装置およびその欠陥修正方法 |
JP2002162914A (ja) * | 2000-11-28 | 2002-06-07 | Sanyo Electric Co Ltd | 画素暗点化方法 |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8514338B2 (en) | 2010-09-30 | 2013-08-20 | Samsung Display Co., Ltd. | Thin film transistor array panel, liquid crystal display, and method to repair the same |
US9274393B2 (en) | 2010-09-30 | 2016-03-01 | Samsung Display Co., Ltd. | Thin film transistor array panel, liquid crystal display, and method to repair the same |
US10007158B2 (en) | 2010-09-30 | 2018-06-26 | Samsung Display Co., Ltd. | Thin film transistor array panel, liquid crystal display, and method to repair the same |
US10209588B2 (en) | 2010-09-30 | 2019-02-19 | Samsung Display Co., Ltd. | Thin film transistor array panel, liquid crystal display, and method to repair the same |
WO2021232563A1 (zh) * | 2020-05-19 | 2021-11-25 | 深圳市华星光电半导体显示技术有限公司 | 像素布局及具有该像素布局的显示面板 |
US11735600B2 (en) | 2020-05-19 | 2023-08-22 | Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. | Pixel layout and display panel having pixel layout |
CN117518673A (zh) * | 2024-01-04 | 2024-02-06 | 惠科股份有限公司 | 阵列基板和电子纸显示面板 |
CN117518673B (zh) * | 2024-01-04 | 2024-05-14 | 惠科股份有限公司 | 阵列基板和电子纸显示面板 |
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