JP4807098B2 - 半導体素子用パッケージ - Google Patents

Description

この発明は、セラミックを用いた誘電体多層基板と、当該誘電体多層基板にろう付けされ、内側に半導体素子が配置されるとともに、上面に金属蓋が溶接されて内側空間を気密封止する金属リングと、を備えた半導体素子用パッケージに関するものである。

従来、セラミック基板に半導体素子を収容する凹部を設けて、凹部を囲みシールリングの接合されたメタライズ層の外側端に、メタライズ層及びセラミック基板を覆う被覆層を設けた半導体素子用パッケージが知られている。この半導体素子用パッケージは被覆層を設けているので、メタライズ層上にシールリングをろう付けする際、メタライズ層の剥がれやメタライズ層からセラミック基板内へのクラック発生等が防止され、シールリングの気密性が向上する。（例えば、特許文献１参照）

特開平６−３１０６１４号公報（第１図）

しかし、このような従来の半導体素子用パッケージは、被覆層がメタライズ層及びセラミック基板を覆っているので、メタライズ層に対して外部のグランド線を接続することができず、メタライズ層を接地導体層として利用することができないという問題があった。

また、シールリング外部のセラミック基板上面に信号端子を設ける場合は、被覆層よりも外側に信号端子を設置しなけらばならず、被覆層を設ける分だけ信号端子を設置するための配線スペースが制約される。ひいては、半導体素子用パッケージの小型化の妨げとなるという問題があった。

一方、メタライズ層を覆う被覆層を設けない場合、メタライズ層とセラミック基板の界面での剥離やセラミック基板のクラックの発生を、防止することができなくなるという問題が発生する。また、特許文献１の半導体素子用パッケージは、シールリング内側に被覆層を設けていないので、シールリング内側ではメタライズ層とセラミック基板の界面での剥離やセラミック基板のクラックを防止することができなかった。

この発明は、このような問題点を解決するためになされたものであり、セラミックを用いた誘電体多層基板の導体層に金属リングを接合する際、導体層と誘電体多層基板の界面での剥離やセラミック基板のクラック発生を防止するとともに、金属リング周辺により広い配線スペースを確保することのできる、半導体素子用パッケージを提供することを目的とする。

この発明による半導体素子用パッケージは、表層に導体層が設けられた誘電体多層基板と、上記導体層にろう材で接合され、周囲に沿って当該ろう材により形成されるフィレットが付着した金属リングと、上記導体層の最外端よりも上記金属リング側に配置されるとともに、上記金属リングの周囲に付着したろう材のフィレット端に近接もしくは接して、上記金属リングの接合された導体層に付着した誘電体パターンと、を備えたものである。
なお、金属リングは上面に金属蓋が溶接するためのシールリングを構成し、シールリングの内側では誘電体多層基板に設けられた凹部に半導体素子が収容される。

また、金属リング側面と誘電体層との間に間隙を有して、上記導体層の最外端は上記誘電体パターンのパターン端よりも上記金属リングに対して外側に延在し、外部回路が接続される接地導体端子を構成しても良い。この際、誘電体パターンのパターン幅が０．２ｍｍ以上とするのが良い。

さらに、金属リングの内側に配置され、上記誘電体多層基板の表層に設けられた信号導体層に接続された半導体素子と、上記金属リング上面に接合され、上記金属リング内側の空間を気密封止する金属蓋と、上記誘電体多層基板表面における上記金属リング外部に設けられ、上記信号導体層に接続された信号導体端子とを更に備え、上記信号導体端子は、上記金属リングに対して上記誘電体パターンよりも外側に配置しても良い。

この発明によれば、金属リング周辺の導体層上に誘電体パターンを設けることにより、導体層端部へのろう材の流出が抑制されて金属リング周囲に形成されるろう材のフィレットの位置を制御できるとともに、導体層と誘電体多層基板の界面での剥離やセラミックを用いた誘電体多層基板のクラック発生を防止することができる。また、誘電体パターンが導体層端部からその外側までを被覆しないので、金属リング周囲により広い配線スペースを確保することができる。

実施の形態１．
この発明に係る実施の形態１による半導体素子用パッケージは、シールリングの接合される接地導体層とセラミックを用いた誘電体多層基板との界面剥離を防止するために、接地導体層を幅広く確保した上で、シールリング周辺の接地導体層上に、細いリング状の誘電体パターン３を設け、シールリングの内外周周囲に、誘電体パターンに近接もしくは接したフィレットを形成したことを特徴とする。以下、図を用いて実施の形態１の半導体素子用パッケージについて説明する。

図１は実施の形態１による半導体素子用パッケージの構成を示す斜視図、図２は図１のＡＡ矢視断面図（正面断面図）である。
図において、半導体素子用パッケージは、誘電体多層基板（セラミック基板）１と、誘電体多層基板１の上面に接合され金属リングを構成するシールリング５と、誘電体多層基板１の下面に接合された金属製キャリア８を備えて構成される。金属製キャリア８は誘電体多層基板１を載置し、誘電体多層基板１を他の外部基板に固定するための固定部や、ハンドキャリーするための把持部を有してるが、この発明の主旨とするところではないので、以降の説明を略す。また、説明の都合上、図１は金属蓋６を外して半導体素子７を実装した状態を示し、図２は金属蓋６を取り付けた状態を示している。以降の説明では、金属蓋６及び半導体素子７を取り付ける前のものを半導体素子用パッケージと呼んでいる。しかし、金属蓋６及び半導体素子７を取り付けたものを半導体素子用パッケージと呼んでも良いことは言うまでもない。

誘電体多層基板１は、ガラスセラミックや窒化アルミナ等を素材とするグリーンシートを複数重ねて積層した後、８００℃〜１０００℃で低温焼成され、金属めっきが施されることによって成形される。誘電体多層基板１は上面中央に矩形状の凹部（キャビティ部）３０が設けられる。凹部３０内には、半導体素子（半導体チップ）７が収容され、半導体素子７が半田や導電性接着剤により接地導体２９上面に接合される。半導体素子７は、バイポーラトランジスタ、電界効果トランジスタ（ＦＥＴ）、ダイオードや、それらで構成されたミリ波帯の高周波信号を入出力するＭＭＩＣ（Microwave Monolithic IC）等である。

誘電体多層基板１の上表面にはリング状の接地導体層２が設けられている。誘電体多層基板１の表面には、導体信号端子２５、２６が設けられている。接地導体層２、導体信号端子２５、２６は、Au、Ag、AgPd等から構成される。これらは、グリーンシートの状態で、導体ペーストがスクリーン印刷法により印刷されて形成される。

接地導体層２の上面には、シールリング５がろう材４によりろう付けされ、気密接合されている。シールリング５はセラミックと熱膨張の近似したコバール等の金属で構成される。シールリング５の下面にはろう材４が接合層を構成している。また、シールリング５における内側側面の下部と外側側面の下部には、ろう材がフィレット４０を形成している。このフィレット４０の側面はシールリング５の側端面に付着している。

接地導体層２の表面上におけるシールリング５の側端面から僅かに離間した部分に、シールリング５の内側及び外側周囲に沿って、パターン幅の細いリング状の誘電体パターン３が設けられている。誘電体パターン３は、ガラスコートや、誘電体多層基板１と同一素材のガラスセラミックスや窒化アルミナ等のセラミックで構成される。セラミックを用いる場合、例えばセラミック粉末をバインドして得られる絶縁ペーストを用いて形成される。誘電体パターン３は、グリーンシートの状態で、接地導体層２、導体信号端子２５、２６が印刷された後に、絶縁ペーストを用いたスクリーン印刷法により、接地導体層２上に印刷されて形成される。ろう材４におけるフィレット４０の底面端部は、誘電体パターン３のシールリング側端部に接しているか、もしくは近接して配置されている。ろう材４に半田を用いる場合、誘電体パターン３は半田濡れ性のないものを用いる。

誘電体多層基板１における凹部３０の壁面上面には、複数の導体信号端子２６が設けられている。導体信号端子２６は、導電性ワイヤ３２によって半導体素子７上の導体パッドにワイヤボンディングされている。導体信号端子２５は、誘電体多層基板１におけるシールリング外部の基板端部に複数設けられ、基板上にて端子板を構成している。半導体素子７の載置される接地導体２９は、半導体素子７のグランドに接続される。

誘電体多層基板１の内層には、半導体素子７のグランドに接地された複数の接地導体スルーホール２０が配列されている。誘電体多層基板１の内層には、内層接地導体層２２、２４が設けられている。接地導体層２は接地導体スルーホール２０の端部に接続され、内層接地導体層２２、２４は接地導体スルーホール２０の他の端末に接続される。接地導体層２、接地導体２９、内層接地導体層２２、２４は、半導体素子７のグランドに電気的に接続される。また、複数の接地導体スルーホール２０が誘電体多層基板１の内層において、所定の間隔（例えばλ／４以下の間隔）で基板側面外周面近辺に配置され、外部との間でパッケージ内部が電磁的に遮蔽（シールド）される。また、シールリング５は、接地導体層２を通じて、シールリング下面に所定の間隔（例えばλ／４以下の間隔）で複数配列された接地導体スルーホール２０に接続されることにより、シールリング内側と外側の間で、電磁的な遮蔽を行っている。
なお、接地導体スルーホール２０を基板側面外周面近辺に配置する替わりに、接地導体を誘電体多層基板１の側面外周に設けることによって、パッケージ内部を電磁的に遮蔽しても良い。

また、誘電体多層基板１の内層には、複数の信号導体スルーホール２１が配列されている。誘電体多層基板１の内層には、内層信号導体層２３が設けられている。内層信号導体層２３は、シールリング５の下面を跨ぐように配置され、信号導体スルーホール２１を介してシールリング５の外側に配置された信号導体層２５と内側に配置された信号導体層２６にそれぞれ接続される。

図３は、実施の形態１による半導体素子用パッケージの端部（図１のＢ部）を示す部分詳細上面図である。図３（ａ）において、接地導体層２の最外端は、誘電体パターン３に対して所定の距離ｄを有して基板外側に延在し、串歯状にグランド端子２００を構成している。距離ｄは距離ｄ１、ｄ２に比して十分長い。信号導体端子を構成する導体信号端子２５は、グランド端子２００によって凹形状もしくはロ型に周囲を囲まれて、誘電体パターン３及び接地導体層２の端縁よりも外側に配置されている。フィレット４０のフィレット端は誘電体パターン３のパターン端に近接もしくは接しており、少なくともフィレット端が誘電体パターン３のパターン幅を乗り越えないように配置されている。グランド端子２００は接地導体スルーホール２０を介して内層接地導体層２４に接続される。グランド端子２００は導体配線によって外部回路のグランドに接続される。

シールリング５の側端面から誘電体パターン３までの距離ｄ１は、０．２ｍｍ〜０．５ｍｍ程度と近接している。ろう材４に半田を用いる場合、距離ｄ１は、半田供給量と応力緩和の両面から適宜設定するのが好ましい。距離ｄ１を０に近づける程、半田供給量が少なくなり、半田接合自体に問題を生じてくる。また、距離ｄ１が大きくなる程、フィレット幅が大きくなり、熱応力の緩和効果が薄れてくる。フィレット４０のフィレット端では、熱応力が最大となり、接地導体層２のパターン端は剥離し易い。このため、パターン端がシールリングに対しフィレット端よりも外側に位置するように、誘電体パターン３を設置する必要がある。使用部材や使用条件、製造条件によっても変わるが、好適には距離ｄ１を０．３ｍｍとするのが良い。

また、誘電体パターン３の線状のパターン幅ｄ２は、最小幅が０．２ｍｍ程度と細くなっている。ろう材４に半田を用いる場合、パターン幅ｄ２がこれよりも細いと、シールリング５のろう付け時に半田が誘電体パターン３を越えて濡れ広がってしまう。また、パターン幅ｄ２が太くなる程、誘電体パターン３の設置に要するスペースが拡がってしまい、その分だけ信号導体層２５の配線スペースが制限されてしまう。さらに、上掲したように、パターン端がシールリングに対しフィレット端よりも外側に位置する必要がある。このような条件を考慮し、誘電体パターン３のパターン幅ｄ２を適宜設定し、誘電体パターン３の占める領域を狭くすることによって、信号導体層２５やグランド端子２００の導体パターンを拡張し、配線し易い所望の長さに設定することができるとともに、半導体素子用パッケージの小型化に寄与することができる。誘電体パターン３の配置精度にもよるが、パターン幅ｄ２を０．２ｍｍ〜０．５ｍｍ程度とするのが良く、好適には０．２ｍｍとするのが良い。また、信号導体層２５のパターン形状に応じて、パターン幅を一定にせずに、部分的に狭くしたり広くしたりと変化させても良い。

図３（ａ）に例示するように、誘電体パターン３の外側端から接地導体層２における近い方の（シールリング外側におけるシールリング側の）パターン端までの距離ｄ３は、誘電体パターン３や接地導体層２の位置精度や、信号導体層２５の配置を考慮して０．１ｍｍ〜０．３ｍｍとするのが良く、距離ｄ３を誘電体パターン３のパターン幅ｄ２よりも短くすることもできる。

また、図３（ｂ）に例示するように、誘電体パターン３の外側端が、接地導体層２のシールリング外側における近い方のパターン端よりも、距離ｄ３（＜ｄ２）だけ部分的に外側に位置しても良い。ただし、信号導体層２５との配置関係を考慮して、信号導体層２５のシールリング側の端部と誘電体パターン３との間に、少なくとも０．２ｍｍ以上の間隙ｄ１０を設けた方が良い。

なお、図３は半導体素子用パッケージの端部における、誘電体パターン３、シールリング５、接地導体層２、及び信号導体層２５の配置例について説明した。同様の主旨によって、誘電体パターン３、シールリング５、接地導体層２、及び信号導体層２６についても、誘電体パターン３のパターン幅、フィレット端、及び接地導体層２のパターン端の位置が、同様にして適切に設定されるのは言うまでもないので、ここでは説明を省略する。

半導体素子用パッケージを構成するシールリング５の上面には、金属蓋６が接合される。金属蓋６はシームウエルド法等の溶接もしくはろう材を介したろう付けにより、シールリング５の上面に気密接合される。これによってシールリング５の内側部３１及び誘電体多層基板１の凹部３０内が気密封止されている。以降では説明の都合上、シールリング５の内側部３１及び誘電体多層基板の凹部３０を、半導体素子用パッケージの気密部と呼ぶ。

この実施の形態では、シールリング取付け用の接地導体層２の導体が露出した表面層を、半導体素子用パッケージの気密部内部、及び外部の少なくともどちらか一方で幅広く確保するとともに、ろう材４のフィレット端部となるべき箇所に細いリング状の誘電体パターン３を付加している。誘電体パターン３はろう材４のフィレット端部を配すべき所望の位置に設置され、接地導体層２の端部は誘電体パターン３の端部から僅かに離間している、ことを構成上の特徴としている。

この実施の形態による半導体素子用パッケージは、以上説明したように構成されるので、誘電体多層基板１にシールリング５をろう材４により接合する際に、誘電体パターン３がろう材４の流れ出しを誘電体層３により抑制するように作用する。これによって、誘電体パターン３のシールリング５側にフィレット端部を形成し、フィレット端部の位置を適切に制御できるとともに、フィレット４０を構成するために必要なろう材の量を、適切に制御することができる。

さらに、この実施の形態による半導体素子用パッケージは、パッケージ製造工程及び試験工程で、シールリング５のろう付け時やシーム溶接時に、シールリング５に対して温度衝撃が付与された場合、ろう材４と誘電体多層基板１との線膨張係数差に起因する熱応力がフィレット端部付近で集中する。この場合、応力発生部が接地導体層２の端部ではないため、接地導体層２と誘電体多層基板１との界面での剥離は起こらない。また、誘電体多層基板１の焼成工程やめっき工程で発生した残留応力は、接地導体層端部に集中しているが、この部分に熱応力が加わることを避けることができるため、誘電体多層基板１のクラックの発生を防止することができる。

なお、接地導体層のパターン端までろう材のフィレットが形成された場合は、パッケージ製造工程及び試験工程において温度衝撃が付与されると、ろう材とセラミック基材との線膨張係数の差によって接地導体層端部に熱応力が集中し、導体層とセラミック基材の界面が剥離する場合がある。また、導体層端部には基板の焼成工程やめっき工程で発生した残留応力も集中しているため、パッケージ製造工程および試験工程において温度衝撃が付与されると、セラミック基材にクラックが発生する場合がある。
これに対し、この実施の形態１による半導体素子用パッケージは誘電体パターン３を設けているので、上記したようにこのような問題の発生を防止することができる。

また、特許文献１のように導体層の外側を被覆層により保護することで、導体層の剥れやメタライズ層からの基板内へのクラック防止の効果を得ることも可能であるが、この構成では基板上面の導体層は狭く被覆層に覆われるため、導体層への配線スペースが自ずと制約されるので、半導体素子用パッケージの小型化を妨げるとともに、実用に供するものではない。

図４は、特許文献１に示す従来の被覆層を用いたパッケージ構造を例示したもの（図４（ａ））と、この実施の形態１による誘電体パターン３を用いたパッケージ構造を例示したもの（図４（ｂ））とを、比較した図である。

図４（ａ）において、シールリング５からろう材４のフィレット端までの距離がｄ１、ろう材４のフィレット端から導体層５０のパターン端までの距離がｄ５、導体層５０のパターン端から被覆層１１の端部までの距離がｄ６である。被覆層１１が剥がれないように、距離ｄ６は距離ｄ５よりも長くなっている。

また、図４（ｂ）において、シールリング５からろう材４のフィレット端までの距離がｄ１、誘電体パターン３のパターン幅がｄ２、ろう材４のフィレット端から接地導体層２のパターン端までの距離がｄ４、誘電体パターン３の外側端部から接地導体層２のパターン端までの距離がｄ３である。

図４（ａ）に示すように被覆層１１を設けた場合は、ろう材４のフィレット端から被覆層１１の端部までの距離が、ｄ７（＝ｄ５＋ｄ６）になる。一方、図４（ｂ）に示すように誘電体パターン３を設けた場合は、ろう材４のフィレット端から導体層５０のパターン端までの距離が、ｄ４（＝ｄ２＋ｄ３）になる。
図から明らかなように、被覆層１１を設けた場合、導体層５０のパターン端から外側以遠までに、被覆層１１を設置するための余分なスペースが必要となる。このため、誘電体多層基板１の端部において、信号導体層２５やグランド端子２００を設けるスペースが狭くなり、配線スペースが狭くなるかもしくは誘電体多層基板１の端縁を広くする必要がある。

しかし、誘電体パターン３を設けた場合は、図においてｄ４＜ｄ７となることから明らかなように、被覆層１１を設けた場合に比べて配線スペースが広くなる。すなわち、誘電体パターン３を設けた方が、被覆層１１を設ける場合に比べて配線スペースをより広げることができ、ひいては半導体素子用パッケージの小型化に寄与する。

図５は、この実施の形態による半導体素子用パッケージにおいて、誘電体パターン３を設置するための、前後の製造工程を示す流れ図である。
この製造工程に入る前に、ガラスセラミック、窒化アルミニウム粉末等に焼結助剤をバインドし、ドクターブレード法により成形されたグリーンシートに、導体ビアを構成するためのビアホールを開けておく。

図において、第１の工程Ｓ１では、グリーンシート上にスクリーンシートを敷設する。このスクリーンシートは、導体信号端子２５、２６、内層導体層２３、接地導体層２、および内層接地導体層２２、２４が印刷できるように、それらの配線パターン形状に対応した部分にスリットが構成され、その他の部分がマスクされたマスクシートを構成している。このスクリーンシート上から、Au、Ag、AgPd等に適当な有機溶剤、溶媒等から構成される導体ペーストを塗布し、スクリーン印刷法により所定幅の導体ペースト印刷層を形成する。また、ビアホールに導体ペーストを充填しておく。
その後、打ち抜き加工により所定形状に切断し、キャビティを構成するための穴を設ける。

次に、第２の工程Ｓ２では、グリーンシート上に誘電体層塗布用のスクリーンシートを敷設する。このスクリーンシートは、誘電体パターン３が印刷できるように、そのパターン形状に対応した部分に一定幅のスリットが構成され、その他の部分がマスクされたマスクシートを構成している。このスクリーンシート上から、例えばガラスセラミック、窒化アルミニウム粉末等のグリーンシートと同等の素材から成る誘電体粉体に、適当な有機溶剤、溶媒等から構成されるペースト状誘電体を、一定幅の線状に塗布する。

次いで、第３の工程Ｓ３では、複数のグリーンシートを積層し、積層体を構成する。なお、積層体を構成する過程で部分的な積層体を構成した後、部分的な積層体を積み重ねても良い。この際、部分的な積層体を構成してから、複数枚のグリーンシートを連続して貫通する貫通ビアホールを穴あけし、貫通ビアホールに対して導体ペーストを充填しても良い。こうすることによって、積層時におけるグリーンシート間の貫通ビアホールの位置ずれを抑制することができる。

なお、この実施の形態では、誘電体パターン３のパターン幅が細く、グリーンシート上を占有する領域が限られているので、貫通ビアホールを設ける際に、ペースト状誘電体の塗布位置を避けて配置することが容易にできる。このため、導体層上に誘電体被覆層を設ける場合と比べて、貫通ビアホールを設置するための配線設計上の自由度が高くなり、生産性への影響度が低減される。特に、シールリング周囲に電磁波シールドや気密部の内外接続用のビアホールを配列する際に、配線設計上の影響が小さい。

積層体を構成した後、静圧プレスで圧縮固定し、パネル単位に切断する。恒温槽内に積層体を収容して、８００℃〜１０００℃で低温焼成し、積層体をベーキングする。これによって、誘電体パターン３の設けられた低温焼成基板が成形される。さらに、適宜金属導体のめっきを施す。めっき後、個辺化を経て、１つの誘電体多層基板を得る。

続いて、第４の工程Ｓ４では、低温焼成された誘電体多層基板上面における、シールリング接合面の内外に設けた二本の誘電体パターンの間に、ろう材として半田クリームを印刷塗布する（スキージを用いてスクリーン上から半田クリームを印刷する）。

次に、第５の工程Ｓ５では、半田クリームを印刷塗布した誘電体多層基板上の所望位置にシールリング５を当接させて、シールリング周辺の雰囲気を高温加熱し、シールリング５をろう付けする。これにより、シールリング５をろう材に接合する。これによって、半導体素子用パッケージが構成される。

次いで、第６の工程Ｓ６では、シールリング５の接合された誘電体多層基板１の凹部３０内に半導体素子７を接着した後、ワイヤボンディングによりシールリング内側の信号導体層２６と半導体素子７上の導体パッドとの接続配線を行う。

さらに、窒素系ガスが封入された櫓内に、半導体素子７の実装された半導体素子用パッケージ１を配置する。そして、半導体素子用パッケージ１のシールリング上面に金属蓋（リッド）６を配置し、金属蓋６をシーム溶接する。これによって、半導体素子用パッケージ１の気密封止がなされる。

このように製造することにより、工程Ｓ５において熱が印加されても、ろう材４のフィレット４０が誘電体パターン３を乗り越えて流れ出すことがなく、フィレット４０を所望の位置に成形することができる。
また、誘電体パターン３はグリーンシートの印刷工程で設けられるので、誘電体多層基板１の焼成後に、誘電体パターン３を印刷するための別工程を設ける必要がなく、より効率的に加工生成することができる。

以上説明したとおり、この発明の実施の形態１によれば、表層に導体層が設けられた誘電体多層基板と、上記導体層にろう材で接合され、周囲に沿って当該ろう材により形成されるフィレットが付着した金属リングと、上記導体層の最外よりも上記金属リング側に配置されるとともに、上記金属リングの周囲に付着したろう材のフィレット端に近接もしくは接して、上記金属リングの接合された導体層に付着した誘電体パターンと、を備えたことを特徴とする。これによって、金属リング周辺の導体層上に誘電体パターンを設けることにより、導体層端部へのろう材の流出が抑制されて金属リング周囲にろう材のフィレットが形成され、導体層と誘電体多層基板の界面での剥離やセラミックを用いた誘電体多層基板のクラック発生を防止することができるという効果がある。また、誘電体パターンが導体層端部からその外側までを被覆しないので、金属リング周囲により広い配線スペースを確保することができるという効果がある。

なお、導体層の最外端が誘電体パターンのパターン端よりも金属リングに対して外側に延在して外部回路が接続される接地導体端子を構成するともに、半導体素子が接続される誘電体多層基板表層の信号導体層に接続された信号導体端子を更に備えて、信号導体端子が金属リングに対して誘電体パターンよりも外側に配置されるように構成することにより、誘電体パターンの外側に、信号導体端子や接地導体端子に対し十分な配線スペースを確保することができる。

この発明の実施の形態１による半導体素子用パッケージを示す斜視図である。 この発明の実施の形態１による半導体素子用パッケージを示す正面断面図（図１のＡＡ断面図）である。 この発明の実施の形態１による半導体素子用パッケージの端部（図１のＢ部）を示す部分詳細上面図である。 この発明の実施の形態１による半導体素子用パッケージと、従来の半導体素子用パッケージとの、構造の違いを説明する図である。 この発明の実施の形態１による誘電体パターンを付着させるための製造工程を示す流れ図である。

符号の説明

１ 誘電体多層基板、２ 接地導体層、３ 誘電体パターン、４ ろう材、５ シールリング、６ 金属蓋、７ 半導体素子、８ 金属製キャリア、２５、２６ 信号導体層、４０ フィレット。

Claims (5)

1. 表層に接地導体層が形成された誘電体多層基板と、
   上記接地導体層にろう材で接合され、周囲に沿って当該ろう材により形成されるフィレットが付着した金属リングと、
   上記金属リングの外側面の外周に沿って、当該金属リングよりも外側であって上記接地導体層の端縁から内側に離間して配置されるとともに、上記金属リングの周囲に付着したろう材のフィレット端に近接もしくは接して上記接地導体層上に付着した誘電体パターンと、
   を備えたことを特徴とする半導体パッケージ。
2. 表層に接地導体層が形成された誘電体多層基板と、
   上記接地導体層にろう材で接合され、周囲に沿って当該ろう材により形成されるフィレットが付着した金属リングと、
   上記金属リングの内側面の内周に沿って、当該金属リングの内側面から離間し、かつ上記接地導体層の端縁から当該金属リングの内側面に近付く側に離間して配置されるとともに、上記金属リングの周囲に付着したろう材のフィレット端に近接もしくは接して上記接地導体層上に付着した誘電体パターンと、
   を備えたことを特徴とする半導体パッケージ。
3. 上記接地導体層の端部は、上記金属リングの外側面の外周から上記誘電体多層基板の端部に向かう方向に延在し、外部回路が接続される接地導体端子を構成したことを特徴とする請求項１記載の半導体パッケージ。
4. 上記金属リングの内側に配置され、上記誘電体多層基板の表層に設けられた第１の導体信号端子に接続された半導体素子と、
   上記金属リング上面に接合され、上記金属リング内側の空間を気密封止する金属蓋と、
   上記誘電体多層基板表面における上記金属リング外部に設けられ、上記第１の導体信号端子に接続された第２の導体信号端子とを更に備え、
   上記第２の導体信号端子は、上記誘電体パターンの外側端部よりも外側に離間して配置されるとともに、上記接地導体端子によって凹形状またはロ型形状に囲まれて配置されたことを特徴とする請求項３記載の半導体パッケージ。
5. 上記誘電体パターンは、ガラスコートもしくは誘電体多層基板と同一材質のガラスセラミックであることを特徴とする請求項１乃至請求項４のいずれか１項記載の半導体パッケージ。

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