JP4805522B2 - ディスプレイ装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、ディザ処理回路を備えたディスプレイ装置に関する。
【０００２】
【従来の技術】
映像表示を行うディスプレイ装置として、入力映像信号に多階調化処理を施すことにより擬似的に階調数を増加させる多階調化処理回路を搭載したものが知られている。
又、かかる多階調化処理として、例えば上下、左右に互いに隣接する４つの画素を１組とし、この１組の画素各々に対応した画素データに、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを加算するディザ処理が知られている。例えば、４つの画素の内の左上の画素に対応した画素データにディザ係数ａ、右上の画素に対応した画素データにディザ係数ｂ、左下の画素に対応した画素データにディザ係数ｃ、右下の画素に対応した画素データにディザ係数ｄを夫々加算する。ところが、上述した如き対応関係にて、１画面分の画素データに対してディザ係数ａ〜ｄを繰り返し加算すると、これらディザ係数ａ〜ｄに対応した疑似模様が視覚される、いわゆるディザノイズが発生する場合があった。
【０００３】
そこで、互いに隣接した４つの画素各々に対応した画素データに加算すべきディザ係数ａ〜ｄの割り当てを、入力映像信号における各フィールド毎に変更するようにしたディザ処理方法が提案された（例えば、特許文献１参照)。
しかしながら、このような方法でディザ加算を行うと、各フィールド毎に画面全体の平均輝度レベルが変動してしまう可能性があり、フリッカが発生するという問題が生じる。
【０００４】
【特許文献１】
特開２００１−３１２２４４号公報(図８)
【０００５】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、フリッカ及びディザノイズを生じさせることなく入力映像信号にディザ処理を施すことが可能なディザ処理回路を備えたディスプレイ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１記載によるディスプレイ装置は、画素を担う複数の表示セルを備えたディスプレイの画面上に映像信号に応じた画像を表示するディスプレイ装置であって、前記画素の複数からなる画素群毎に前記画素群内の各画素位置に対応させてディザ係数を発生するディザ係数発生手段と、前記映像信号に基づく前記画素各々に対応した画素データに前記ディザ係数を加算してディザ加算画素データを得るディザ加算手段と、前記画素群内の前記画素各々に対応した前記画素データによって表される輝度レベルを、前記画素群内の前記画素各々に対応した前記ディザ加算画素データによって表される輝度レベルから減算して得られた輝度差の前記画素群毎の平均値を平均誤差値として求める平均誤差演算手段と、前記平均誤差値が負極性である場合には正極性の所定第１補正値を前記ディザ加算画素データに加算した加算結果をディザ処理画素データとして得る一方、前記平均誤差値が正極性である場合には負極性の所定第２補正値を前記ディザ加算画素データに加算した加算結果を前記ディザ処理画素データとして得る補正手段と、前記ディザ処理画素データに基づいて前記ディスプレイの表示駆動を行う表示駆動手段と、を有する。
【０００７】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図１は、本発明によるディスプレイ装置の概略構成を示す図である。
図１においては、画素データ変換回路１は、入力映像信号を各画素毎の例えば８ビットの画素データＰＤに変換してこれをディザ処理回路２に供給する。ディザ処理回路２は、画素データＰＤに対してディザ処理（後述する）を施して得られたディザ処理画素データＤＰＤを表示駆動回路３に供給する。表示駆動回路３は、ディザ処理画素データＤＰＤに基づき、表示デバイス４を表示駆動すべき各種駆動信号を発生してこの表示デバイス４に供給する。表示デバイス４は、例えばＣＲＴ、プラズマディスプレイパネル、液晶パネル、エレクトロルミネッセンスディスプレイパネル等からなり、上記表示駆動回路３から供給された駆動信号に応じて上記入力映像信号に対応した画像を表示する。
【０００８】
図２は、上記ディザ処理回路２の内部構成を示す図である。
図２において、メモリ２１は、画素データ変換回路１から供給された画素データＰＤを取り込み、これを図３に示す如く、表示デバイス４の画面（ｎ行×ｍ列）の各画素位置に対応づけして記憶する。メモリ２１は、１画面分の画素データＰＤ1,1〜ＰＤn,mの記憶が完了すると、Ｎ行×Ｍ列の画素ブロック毎に、その画素ブロック内の画素各々に対応した画素データＰＤを順次読み出して加算器２２及び減算器２３各々に供給する。例えば、かかる画素ブロックが４行×４列である場合、メモリ２１は、先ず、図３において太線にて囲まれた画素ブロックＧ１に属する画素データＰＤ1,1〜ＰＤ1,4、ＰＤ2,1〜ＰＤ2,4、ＰＤ3,1〜ＰＤ3,4、ＰＤ4,1〜ＰＤ4,4を順次読み出し、次に、画素ブロックＧ２に属する画素データＰＤ1,5〜ＰＤ1,8、ＰＤ2,5〜ＰＤ2,8、ＰＤ3,5〜ＰＤ3,8、ＰＤ4,5〜ＰＤ4,8を順次読み出すのである。
【０００９】
ディザ係数発生回路２４は、Ｎ行×Ｍ列の画素ブロック内の各画素位置に対応させて、互いに異なる値を有する（Ｎ×Ｍ）個のディザ係数Ａ1,1〜ＡN,Mを発生し、Ａ1,1〜Ａ1,M、Ａ2,1〜Ａ2,M、Ａ3,1〜Ａ3,M、・・・・、ＡN,1〜ＡN,Mなる順に１つずつ加算器２２に供給する。この際、ディザ係数発生回路２４は、ディザ係数Ａ1,1〜ＡN,M各々の値を、１画面分の画素データＰＤが供給される度、つまり１フィールド毎に変更する。例えば、画素ブロックが４行×４列である場合、最初の第１フィールドでのディザ係数Ａ1,1〜Ａ1,4、Ａ2,1〜Ａ2,4、Ａ3,1〜Ａ3,4、Ａ4,1〜Ａ4,4各々の値は図４（ａ）、次の第２フィールドでは図４（ｂ）、第３フィールドでは図４（ｃ）、第４フィールドでは図４（ｄ）に推移する。尚、図４に示されているディザ係数の値は全て１０進数で表してある。
【００１０】
加算器２２は、ディザ係数発生回路２４から供給されたディザ係数Ａと、メモリ２１から読み出された画素データＰＤとを加算して得られた加算結果を８ビットのディザ加算画素データＤＡとして上位ビット抽出回路２５に供給する。すなわち、加算器２２は、Ｎ行×Ｍ列の画素ブロック内の画素データＰＤ1,1〜ＰＤN,Mと上記ディザ係数Ａ1,1〜ＡN,Mとを、各画素位置に対応したもの同士で順次加算して得られたディザ加算画素データＤＡ1,1〜ＤＡN,M各々を順次、上位ビット抽出回路２５に供給して行くのである。
【００１１】
上位ビット抽出回路２５は、ディザ加算画素データＤＡ中から所定の上位ビット群のみを抽出してこれを第１ディザ処理画素データＤＰ１として減算器２３及びＮ×Ｍブロックメモリ２６に供給する。尚、所定の上位ビット群とは、ディザ加算画素データＤＡ中の最上位ビットを含む連続した上位のビット群であり、そのビット数は、上記ディザ係数Ａ1,1〜ＡN,M各々を２進数にて表現する際に必用となる最低限のビット数に依存する。例えば、図４に示すディザ係数Ａ1,1〜Ａ4,4は「０」〜「１５」（１０進数表現）であるから、これらを２進数で表すには４ビット必用となる。よって、この場合、上位ビット抽出回路２５は、ディザ加算画素データＤＡ中から下位４ビットを除く残りの上位ビット群を第１ディザ処理画素データＤＰ１とするのである。この際、第１ディザ処理画素データＤＰ１によって表される輝度レベルは、このＤＰ１に「１６」なる輝度係数を乗算して得られる。例えば、ＤＰ１が［０，１，１，０］なる４ビットデータである場合、これは輝度レベル「９６」（１０進数表現）を表す。
【００１２】
減算器２３は、上記第１ディザ処理画素データＤＰ１から、メモリ２１から読み出された画素データＰＤを減算することにより両者の差分を求め、この差分値を輝度係数乗算回路２７に供給する。すなわち、減算器２３により、画素データＰＤによって表される輝度レベルと、これにディザ処理を施して得られた第１ディザ処理画素データＤＰ１にて表される輝度レベルとの輝度差を求めるのである。輝度係数乗算回路２７は、かかる差分値に上記画素データＰＤにて示される輝度レベルに対応した係数を乗算して得られた乗算結果を、画素データＰＤと第１ディザ処理画素データＤＰ１との最終的な輝度差を表す誤差値ＧＶとしてＮ×Ｍブロック平均誤差演算回路２８、及びＮ×Ｍブロックメモリ３０に供給する。
【００１３】
Ｎ×Ｍブロックメモリ２６は、上位ビット抽出回路２５から供給された第１ディザ処理画素データＤＰ１を順次記憶して行く。そして、Ｎ行×Ｍ列画素ブロックに対応した第１ディザ処理画素データＤＰ１1,1〜ＤＰ１N,M各々の記憶が完了すると、Ｎ×Ｍブロックメモリ２６は、これら第１ディザ処理画素データＤＰ１1,1〜ＤＰ１N,M各々を例えばＤＰ1,1〜ＤＰ1,M、ＤＰ2,1〜ＤＰ2,M、ＤＰ3,1〜ＤＰ3,M、・・・・、ＤＰN,1〜ＤＰN,Mなる順に読み出して画素データ補正回路３１に供給する。
【００１４】
一方、Ｎ×Ｍブロックメモリ３０は、輝度係数乗算回路２７から供給された誤差値ＧＶを順次記憶して行く。そして、Ｎ行×Ｍ列画素ブロックに対応した誤差値ＧＶ1,1〜ＧＶN,M各々の記憶が完了すると、Ｎ×Ｍブロックメモリ３０は、これら誤差値ＧＶ1,1〜ＧＶN,M各々を例えばＧＶ1,1〜ＧＶ1,M、ＧＶ2,1〜ＧＶ2,M、ＧＶ3,1〜ＧＶ3,M、・・・・、ＧＶN,1〜ＧＶN,Mなる順に読み出して補正画素データ位置検出回路２９に供給する。
【００１５】
Ｎ×Ｍブロック平均誤差演算回路２８は、輝度係数乗算回路２７からＮ行×Ｍ列画素ブロックに対応した誤差値ＧＶ1,1〜ＧＶN,Mが供給される度に、これらＧＶ1,1〜ＧＶN,Mの平均値を求めこれを平均誤差値ＡＧとして補正画素データ数変換回路３２に供給する。
補正画素データ数変換回路３２は、平均誤差値ＡＧを、第１ディザ処理画素データＤＰ１を補正すべき数に変換し、その数を表す補正画素データ数ＣＮを補正画素データ位置検出回路２９に供給する。すなわち、補正画素データ数変換回路３２は、上記平均誤差値ＡＧに基づき、Ｎ×Ｍ画素ブロック毎に補正すべき第１ディザ処理画素データＤＰ１の数を求めるのである。この際、平均誤差値ＡＧが大なるほど、補正画素データ数ＣＮも大となる。
【００１６】
補正画素データ位置検出回路２９は、先ず、Ｎ×Ｍブロックメモリ３０から供給されたＮ行×Ｍ列画素ブロックに対応した誤差値ＧＶ1,1〜ＧＶN,M各々の内から、その絶対値が大なる順に、上記補正画素データ数ＣＮによって示される数だけ誤差値ＧＶを選出する。そして、補正画素データ位置検出回路２９は、この選出した誤差値ＧＶとはＮ行×Ｍ列画素ブロック内での位置が同一となる誤差値ＧＶが上記Ｎ×Ｍブロックメモリ３０から読み出されたら、そのタイミングで補正実行を指示する論理レベル１の補正信号ＣＤを画素データ補正回路３１に供給する。尚、その他の場合には、補正画素データ位置検出回路２９は、論理レベル０の補正信号ＣＤを画素データ補正回路３１に供給する。
【００１７】
画素データ補正回路３１は、論理レベル０の補正信号ＣＤが供給された場合には、Ｎ×Ｍブロックメモリ２６から順次読み出された第１ディザ処理画素データＤＰ１をそのまま第２ディザ処理画素データＤＰ２としてメモリ３３に供給する。 一方、論理レベル１の補正信号ＣＤが供給された場合、画素データ補正回路３１は、かかる第１ディザ処理画素データＤＰ１を、上記Ｎ×Ｍブロック平均誤差演算回路２８から出力され、補正画素データ位置検出回路２９を介して供給される平均誤差値ＡＧの極性を示す極性信号ＰＶに応じた補正値にて補正し、これを第２ディザ処理画素データＤＰ２としてメモリ３３に供給する。例えば、画素データ補正回路３１は、平均誤差値ＡＧが負極性を示す場合には補正値「１」を第１ディザ処理画素データＤＰ１に加算し、この加算結果を第２ディザ処理画素データＤＰ２としてメモリ３３に供給する。つまり、ディザ処理後の第１ディザ処理画素データＤＰ１によるＮ行×Ｍ列画素ブロック内での平均輝度が、ディザ処理前の画素データＰＤによるＮ行×Ｍ列画素ブロック内での平均輝度よりも小なる場合には、これを増加させるべく第１ディザ処理画素データＤＰ１に「１」を加算するのである。一方、上記平均誤差値ＡＧが正極性を示す場合には、画素データ補正回路３１は、補正値「−１」を第１ディザ処理画素データＤＰ１に加算し、この加算結果を第２ディザ処理画素データＤＰ２としてメモリ３３に供給する。つまり、ディザ処理後の第１ディザ処理画素データＤＰ１によるＮ行×Ｍ列画素ブロック内での平均輝度が、ディザ処理前の画素データＰＤによるＮ行×Ｍ列画素ブロック内での平均輝度よりも大なる場合には、これを低下させるべく第１ディザ処理画素データＤＰ１から「１」を減算するのである。
【００１８】
メモリ３３は、画素データ補正回路３１からＮ×Ｍブロック毎に供給された第２ディザ処理画素データＤＰ２各々を順次取り込み、これを表示デバイス４の画面（ｎ行×ｍ列）の各画素位置に対応づけして記憶する。そして、１画面分の第２ディザ処理画素データＤＰ２が記憶される度に、メモリ３３は、この第２ディザ処理画素データＤＰ２を順次１表示ライン分ずつ読み出し、これを最終的なディザ処理画素データＤＰＤとして上記表示駆動回路３に供給する。
【００１９】
以下に、ディザ処理回路２の動作について、４行×４列の画素ブロック毎に画素データＰＤに対してディザ処理を実行する場合を例にとって説明する。
図５は、１つの画素ブロックのみを抜粋して、画素データＰＤと、ディザ処理後の第１ディザ処理画素データＤＰ１及び第２ディザ処理画素データＤＰ２各々の推移を表す図である。
【００２０】
尚、図５においては、「１０４」（１０進数表現）なる輝度レベルを表す画素データＰＤと、「０」なる輝度レベルを表す画素データＰＤとが４行×４列の画素ブロック内において市松模様状に現れる画像パターンを有する映像信号が入力された場合の動作を示している。
ディザ係数発生回路２４は、４行×４列の画素ブロック内での割り当て位置を図５に示す如く各フィールド毎に変更しつつ「０」〜「１５」（１０進数表現）なる１６個のディザ係数を発生する。よって、４行×４列の画素ブロック内の各画素データＰＤと上記ディザ係数とを加算器２２にて加算し、その加算結果の下位４ビット分を除く上位ビットを抽出すると、第１〜第４フィールド各々において以下の如き輝度レベルを表す第１ディザ処理画素データＤＰ１が得られる。
【００２１】
つまり、第１及び第２フィールド各々では、４行×４列の画素ブロック内において、図５に示す如く「９６」及び「０」（１０進数表現）なる輝度レベルを表す第１ディザ処理画素データＤＰ１が得られる。例えば第１フィールドにおける第１行第１列の画素データＰＤは「１０４」であるのでこれに第１行第１列のディザ係数「０」を加算しても「１０４」である。この「１０４」を８ビットの２進数で表すと［０，１，１，０，１，０，０，０］となり、その下位４ビット分を除く上位ビットは［０，１，１，０］となる。すなわち、輝度レベル「９６」を表す［０，１，１，０］なる第１ディザ処理画素データＤＰ１が得られるのである。又、第１フィールドにおける第１行第２列の画素データＰＤは「０」であるのでこれに第１行第２列のディザ係数「８」を加算すると「８」になる。この「８」を８ビットの２進数で表すと［０，０，０，０，１，０，０，０］であるので、その下位４ビット分を除く上位４ビットは［０，０，０，０］となる。すなわち、輝度レベル「０」を表す［０，０，０，０］なる第１ディザ処理画素データＤＰ１が得られるのである。この際、４行×４列の画素ブロック内の第１ディザ処理画素データＤＰ１各々によって表される平均値は「４８」である。
【００２２】
一方、第３及び第４フィールド各々では、４行×４列の画素ブロック内において、図５に示す如く「１１２」及び「０」（１０進数表現）なる輝度レベルを表す第１ディザ処理画素データＤＰ１が得られる。例えば第３フィールドにおける第１行第１列の画素データＰＤは「１０４」であるのでこれに第１行第１列のディザ係数「１５」を加算すると「１１９」となる。この「１１９」を８ビットの２進数で表すと［０，１，１，１，０，１，１，１］となり、その下位４ビット分を除く上位ビットは［０，１，１，１］となる。すなわち、輝度レベル「１１２」を表す［０，１，１，１］なる第１ディザ処理画素データＤＰ１が得られるのである。又、第３フィールドにおける第１行第２列の画素データＰＤは「０」であるのでこれに第１行第２列のディザ係数「７」を加算すると「７」になる。
この「７」を８ビットの２進数で表すと［０，０，０，０，０，１，１，０］であるので、その下位４ビット分を除く上位４ビットは［０，０，０，０］となる。すなわち、輝度レベル「０」を表す［０，０，０，０］なる第１ディザ処理画素データＤＰ１が得られるのである。この際、４行×４列の画素ブロック内の第１ディザ処理画素データＤＰ１各々によって表される平均値は「５６」である。
【００２３】
よって、仮に第１ディザ処理画素データＤＰ１を用いて画像表示を行うと、第１及び第２フィールド各々での平均輝度が「４８」、第３及び第４フィールド各々での平均輝度が「５６」となる。従って、第１〜第４フィールドを通して平均輝度が変動することになるのでフリッカが発生する。
そこで、図２に示す如き減算器２３、Ｎ×Ｍブロックメモリ２６及び３０、Ｎ×Ｍブロック平均誤差演算回路２８、補正画素データ位置検出回路２９、画素データ補正回路３１及び補正画素データ数変換回路３２によってフリッカを防止する。
【００２４】
すなわち、先ず、Ｎ行×Ｍ列画素ブロック内の各画素データＰＤと、その画素位置に対応した上記第１ディザ処理画素データＤＰ１との差を誤差値ＧＶとして求める。次に、Ｎ行×Ｍ列画素ブロック内での誤差値ＧＶの平均を平均誤差値ＡＶとして求める。次に、この平均誤差値ＡＶに基づいてＮ行×Ｍ列画素ブロック内において補正すべき第１ディザ処理画素データＤＰ１の数を補正画素データ数ＣＮとして求める。次に、Ｎ行×Ｍ列画素ブロック内の第１ディザ処理画素データＤＰ１各々の内から、そのＤＰ１に基づいて求められた誤差値ＧＶの絶対値が大なる順に補正画素データ数ＣＮにて示される個数だけ、補正対象とすべき第１ディザ処理画素データＤＰ１を選出する。そして、選出した第１ディザ処理画素データＤＰ１に、このＤＰ１に基づいて求められた平均誤差値ＡＧの極性に対応した補正値を加算することにより第２ディザ処理画素データＤＰ２を生成し、これを最終的なディザ処理画素データとして出力するのである。
【００２５】
上記動作によれば、例えば図５に示す第１及び第２フィールドでは、画素ブロック内の第１ディザ処理画素データＤＰ１各々の平均値が「４８」、画素データＰＤ各々の平均値が「５２」となるので、両者の差に対応した「４」個だけ、太線にて囲まれた位置に割り当てられた第１ディザ処理画素データＤＰ１各々が補正される。つまり、第１及び第２フィールドでは、輝度レベル「９６」を示す第１ディザ処理画素データＤＰ１と、輝度レベル「１０４」を示す画素データＰＤとの誤差が最も大となるので、「９６」を示す第１ディザ処理画素データＤＰ１各々の内の４つだけが補正されるのである。この際、画素データＰＤに比して第１ディザ処理画素データＤＰ１の方が小となるので、輝度レベル「９６」を表す［０，１，１，０］なる第１ディザ処理画素データＤＰ１に補正値「１」が加算されて、輝度レベル「１１２」を表す［０，１，１，１］なる第２ディザ処理画素データＤＰ２に補正される。かかる補正の結果、第１及び第２フィールド各々での画素ブロック内における第２ディザ処理画素データＤＰ２各々の平均値は「５２」となる。又、図５に示す第３及び第４フィールドでは、画素ブロック内の画素データＰＤ各々の平均値が「５２」、第１ディザ処理画素データＤＰ１各々の平均値が「５６」となるので、両者の差である４個だけ、太線にて囲まれた位置に割り当てられた第１ディザ処理画素データＤＰ１各々が補正される。つまり、第３及び第４フィールドでは、「１１２」を示す第１ディザ処理画素データＤＰ１と、「１０４」を示す画素データＰＤとの誤差が最も大となるので、「１１２」を示す第１ディザ処理画素データＤＰ１各々の内の４つだけが補正されるのである。この際、画素データＰＤに比して第１ディザ処理画素データＤＰ１の方が大となるので、この第１ディザ処理画素データＤＰ１から補正値「１」が減算されて、輝度レベル「９６」を表す［０，１，１，０］なる第２ディザ処理画素データＤＰ２に補正される。かかる補正の結果、第３及び第４フィールド各々での画素ブロック内における第２ディザ処理画素データＤＰ２各々の平均値は「５２」となる。
【００２６】
従って、第１フィールド〜第４フィールドを通して画素ブロック内の第２ディザ処理画素データＤＰ２各々の平均値が「５２」に保持されるので、フリッカが生じない。
以上の如く、図２に示すディザ処理回路２では、ディザ処理後の画素データ（ＤＰ１）の平均値がディザ処理前の画素データ（ＰＤ）の平均値と等しくなるように、上記ディザ処理後の画素データを補正するのである。これにより、ディザノイズを低減すべくＮ行×Ｍ列画素ブロック内でのディザ係数の割り当てをフィールド毎に変更しても、フリッカの発生が抑制された良好な画像表示がなされるようになる。
【図面の簡単な説明】
【図１】ディザ処理回路を搭載したディスプレイ装置の概略構成を示す図である。
【図２】図１に示されるディザ処理回路２の構成を示す図である。
【図３】４行×４列画素ブロックと、画素データＰＤとの対応関係を示す図である。
【図４】４行×４列画素ブロック内でのディザ係数の割り当ての一例を示す図である。
【図５】画素データＰＤに基づいて生成された第１ディザ処理画素データＤＰ１及び第２ディザ処理画素データＤＰ２の一例を示す図である。
【主要部分の符号の説明】
２ ディザ処理回路
２２ 加算器
２３ 減算器
２４ ディザ係数発生回路
２５ 上位ビット抽出回路
２８ Ｎ×Ｍブロック平均誤差演算回路
２９ 補正画素データ位置検出回路
３１ 画素データ補正回路
３２ 補正画素データ数変換回路
【発明が属する技術分野】
本発明は、ディザ処理回路を備えたディスプレイ装置に関する。
【０００２】
【従来の技術】
映像表示を行うディスプレイ装置として、入力映像信号に多階調化処理を施すことにより擬似的に階調数を増加させる多階調化処理回路を搭載したものが知られている。
又、かかる多階調化処理として、例えば上下、左右に互いに隣接する４つの画素を１組とし、この１組の画素各々に対応した画素データに、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを加算するディザ処理が知られている。例えば、４つの画素の内の左上の画素に対応した画素データにディザ係数ａ、右上の画素に対応した画素データにディザ係数ｂ、左下の画素に対応した画素データにディザ係数ｃ、右下の画素に対応した画素データにディザ係数ｄを夫々加算する。ところが、上述した如き対応関係にて、１画面分の画素データに対してディザ係数ａ〜ｄを繰り返し加算すると、これらディザ係数ａ〜ｄに対応した疑似模様が視覚される、いわゆるディザノイズが発生する場合があった。
【０００３】
そこで、互いに隣接した４つの画素各々に対応した画素データに加算すべきディザ係数ａ〜ｄの割り当てを、入力映像信号における各フィールド毎に変更するようにしたディザ処理方法が提案された（例えば、特許文献１参照)。
しかしながら、このような方法でディザ加算を行うと、各フィールド毎に画面全体の平均輝度レベルが変動してしまう可能性があり、フリッカが発生するという問題が生じる。
【０００４】
【特許文献１】
特開２００１−３１２２４４号公報(図８)
【０００５】
【発明が解決しようとする課題】
本発明は、上記の問題を解決するためになされたものであり、フリッカ及びディザノイズを生じさせることなく入力映像信号にディザ処理を施すことが可能なディザ処理回路を備えたディスプレイ装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１記載によるディスプレイ装置は、画素を担う複数の表示セルを備えたディスプレイの画面上に映像信号に応じた画像を表示するディスプレイ装置であって、前記画素の複数からなる画素群毎に前記画素群内の各画素位置に対応させてディザ係数を発生するディザ係数発生手段と、前記映像信号に基づく前記画素各々に対応した画素データに前記ディザ係数を加算してディザ加算画素データを得るディザ加算手段と、前記画素群内の前記画素各々に対応した前記画素データによって表される輝度レベルを、前記画素群内の前記画素各々に対応した前記ディザ加算画素データによって表される輝度レベルから減算して得られた輝度差の前記画素群毎の平均値を平均誤差値として求める平均誤差演算手段と、前記平均誤差値が負極性である場合には正極性の所定第１補正値を前記ディザ加算画素データに加算した加算結果をディザ処理画素データとして得る一方、前記平均誤差値が正極性である場合には負極性の所定第２補正値を前記ディザ加算画素データに加算した加算結果を前記ディザ処理画素データとして得る補正手段と、前記ディザ処理画素データに基づいて前記ディスプレイの表示駆動を行う表示駆動手段と、を有する。
【０００７】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図１は、本発明によるディスプレイ装置の概略構成を示す図である。
図１においては、画素データ変換回路１は、入力映像信号を各画素毎の例えば８ビットの画素データＰＤに変換してこれをディザ処理回路２に供給する。ディザ処理回路２は、画素データＰＤに対してディザ処理（後述する）を施して得られたディザ処理画素データＤＰＤを表示駆動回路３に供給する。表示駆動回路３は、ディザ処理画素データＤＰＤに基づき、表示デバイス４を表示駆動すべき各種駆動信号を発生してこの表示デバイス４に供給する。表示デバイス４は、例えばＣＲＴ、プラズマディスプレイパネル、液晶パネル、エレクトロルミネッセンスディスプレイパネル等からなり、上記表示駆動回路３から供給された駆動信号に応じて上記入力映像信号に対応した画像を表示する。
【０００８】
図２は、上記ディザ処理回路２の内部構成を示す図である。
図２において、メモリ２１は、画素データ変換回路１から供給された画素データＰＤを取り込み、これを図３に示す如く、表示デバイス４の画面（ｎ行×ｍ列）の各画素位置に対応づけして記憶する。メモリ２１は、１画面分の画素データＰＤ1,1〜ＰＤn,mの記憶が完了すると、Ｎ行×Ｍ列の画素ブロック毎に、その画素ブロック内の画素各々に対応した画素データＰＤを順次読み出して加算器２２及び減算器２３各々に供給する。例えば、かかる画素ブロックが４行×４列である場合、メモリ２１は、先ず、図３において太線にて囲まれた画素ブロックＧ１に属する画素データＰＤ1,1〜ＰＤ1,4、ＰＤ2,1〜ＰＤ2,4、ＰＤ3,1〜ＰＤ3,4、ＰＤ4,1〜ＰＤ4,4を順次読み出し、次に、画素ブロックＧ２に属する画素データＰＤ1,5〜ＰＤ1,8、ＰＤ2,5〜ＰＤ2,8、ＰＤ3,5〜ＰＤ3,8、ＰＤ4,5〜ＰＤ4,8を順次読み出すのである。
【０００９】
ディザ係数発生回路２４は、Ｎ行×Ｍ列の画素ブロック内の各画素位置に対応させて、互いに異なる値を有する（Ｎ×Ｍ）個のディザ係数Ａ1,1〜ＡN,Mを発生し、Ａ1,1〜Ａ1,M、Ａ2,1〜Ａ2,M、Ａ3,1〜Ａ3,M、・・・・、ＡN,1〜ＡN,Mなる順に１つずつ加算器２２に供給する。この際、ディザ係数発生回路２４は、ディザ係数Ａ1,1〜ＡN,M各々の値を、１画面分の画素データＰＤが供給される度、つまり１フィールド毎に変更する。例えば、画素ブロックが４行×４列である場合、最初の第１フィールドでのディザ係数Ａ1,1〜Ａ1,4、Ａ2,1〜Ａ2,4、Ａ3,1〜Ａ3,4、Ａ4,1〜Ａ4,4各々の値は図４（ａ）、次の第２フィールドでは図４（ｂ）、第３フィールドでは図４（ｃ）、第４フィールドでは図４（ｄ）に推移する。尚、図４に示されているディザ係数の値は全て１０進数で表してある。
【００１０】
加算器２２は、ディザ係数発生回路２４から供給されたディザ係数Ａと、メモリ２１から読み出された画素データＰＤとを加算して得られた加算結果を８ビットのディザ加算画素データＤＡとして上位ビット抽出回路２５に供給する。すなわち、加算器２２は、Ｎ行×Ｍ列の画素ブロック内の画素データＰＤ1,1〜ＰＤN,Mと上記ディザ係数Ａ1,1〜ＡN,Mとを、各画素位置に対応したもの同士で順次加算して得られたディザ加算画素データＤＡ1,1〜ＤＡN,M各々を順次、上位ビット抽出回路２５に供給して行くのである。
【００１１】
上位ビット抽出回路２５は、ディザ加算画素データＤＡ中から所定の上位ビット群のみを抽出してこれを第１ディザ処理画素データＤＰ１として減算器２３及びＮ×Ｍブロックメモリ２６に供給する。尚、所定の上位ビット群とは、ディザ加算画素データＤＡ中の最上位ビットを含む連続した上位のビット群であり、そのビット数は、上記ディザ係数Ａ1,1〜ＡN,M各々を２進数にて表現する際に必用となる最低限のビット数に依存する。例えば、図４に示すディザ係数Ａ1,1〜Ａ4,4は「０」〜「１５」（１０進数表現）であるから、これらを２進数で表すには４ビット必用となる。よって、この場合、上位ビット抽出回路２５は、ディザ加算画素データＤＡ中から下位４ビットを除く残りの上位ビット群を第１ディザ処理画素データＤＰ１とするのである。この際、第１ディザ処理画素データＤＰ１によって表される輝度レベルは、このＤＰ１に「１６」なる輝度係数を乗算して得られる。例えば、ＤＰ１が［０，１，１，０］なる４ビットデータである場合、これは輝度レベル「９６」（１０進数表現）を表す。
【００１２】
減算器２３は、上記第１ディザ処理画素データＤＰ１から、メモリ２１から読み出された画素データＰＤを減算することにより両者の差分を求め、この差分値を輝度係数乗算回路２７に供給する。すなわち、減算器２３により、画素データＰＤによって表される輝度レベルと、これにディザ処理を施して得られた第１ディザ処理画素データＤＰ１にて表される輝度レベルとの輝度差を求めるのである。輝度係数乗算回路２７は、かかる差分値に上記画素データＰＤにて示される輝度レベルに対応した係数を乗算して得られた乗算結果を、画素データＰＤと第１ディザ処理画素データＤＰ１との最終的な輝度差を表す誤差値ＧＶとしてＮ×Ｍブロック平均誤差演算回路２８、及びＮ×Ｍブロックメモリ３０に供給する。
【００１３】
Ｎ×Ｍブロックメモリ２６は、上位ビット抽出回路２５から供給された第１ディザ処理画素データＤＰ１を順次記憶して行く。そして、Ｎ行×Ｍ列画素ブロックに対応した第１ディザ処理画素データＤＰ１1,1〜ＤＰ１N,M各々の記憶が完了すると、Ｎ×Ｍブロックメモリ２６は、これら第１ディザ処理画素データＤＰ１1,1〜ＤＰ１N,M各々を例えばＤＰ1,1〜ＤＰ1,M、ＤＰ2,1〜ＤＰ2,M、ＤＰ3,1〜ＤＰ3,M、・・・・、ＤＰN,1〜ＤＰN,Mなる順に読み出して画素データ補正回路３１に供給する。
【００１４】
一方、Ｎ×Ｍブロックメモリ３０は、輝度係数乗算回路２７から供給された誤差値ＧＶを順次記憶して行く。そして、Ｎ行×Ｍ列画素ブロックに対応した誤差値ＧＶ1,1〜ＧＶN,M各々の記憶が完了すると、Ｎ×Ｍブロックメモリ３０は、これら誤差値ＧＶ1,1〜ＧＶN,M各々を例えばＧＶ1,1〜ＧＶ1,M、ＧＶ2,1〜ＧＶ2,M、ＧＶ3,1〜ＧＶ3,M、・・・・、ＧＶN,1〜ＧＶN,Mなる順に読み出して補正画素データ位置検出回路２９に供給する。
【００１５】
Ｎ×Ｍブロック平均誤差演算回路２８は、輝度係数乗算回路２７からＮ行×Ｍ列画素ブロックに対応した誤差値ＧＶ1,1〜ＧＶN,Mが供給される度に、これらＧＶ1,1〜ＧＶN,Mの平均値を求めこれを平均誤差値ＡＧとして補正画素データ数変換回路３２に供給する。
補正画素データ数変換回路３２は、平均誤差値ＡＧを、第１ディザ処理画素データＤＰ１を補正すべき数に変換し、その数を表す補正画素データ数ＣＮを補正画素データ位置検出回路２９に供給する。すなわち、補正画素データ数変換回路３２は、上記平均誤差値ＡＧに基づき、Ｎ×Ｍ画素ブロック毎に補正すべき第１ディザ処理画素データＤＰ１の数を求めるのである。この際、平均誤差値ＡＧが大なるほど、補正画素データ数ＣＮも大となる。
【００１６】
補正画素データ位置検出回路２９は、先ず、Ｎ×Ｍブロックメモリ３０から供給されたＮ行×Ｍ列画素ブロックに対応した誤差値ＧＶ1,1〜ＧＶN,M各々の内から、その絶対値が大なる順に、上記補正画素データ数ＣＮによって示される数だけ誤差値ＧＶを選出する。そして、補正画素データ位置検出回路２９は、この選出した誤差値ＧＶとはＮ行×Ｍ列画素ブロック内での位置が同一となる誤差値ＧＶが上記Ｎ×Ｍブロックメモリ３０から読み出されたら、そのタイミングで補正実行を指示する論理レベル１の補正信号ＣＤを画素データ補正回路３１に供給する。尚、その他の場合には、補正画素データ位置検出回路２９は、論理レベル０の補正信号ＣＤを画素データ補正回路３１に供給する。
【００１７】
画素データ補正回路３１は、論理レベル０の補正信号ＣＤが供給された場合には、Ｎ×Ｍブロックメモリ２６から順次読み出された第１ディザ処理画素データＤＰ１をそのまま第２ディザ処理画素データＤＰ２としてメモリ３３に供給する。 一方、論理レベル１の補正信号ＣＤが供給された場合、画素データ補正回路３１は、かかる第１ディザ処理画素データＤＰ１を、上記Ｎ×Ｍブロック平均誤差演算回路２８から出力され、補正画素データ位置検出回路２９を介して供給される平均誤差値ＡＧの極性を示す極性信号ＰＶに応じた補正値にて補正し、これを第２ディザ処理画素データＤＰ２としてメモリ３３に供給する。例えば、画素データ補正回路３１は、平均誤差値ＡＧが負極性を示す場合には補正値「１」を第１ディザ処理画素データＤＰ１に加算し、この加算結果を第２ディザ処理画素データＤＰ２としてメモリ３３に供給する。つまり、ディザ処理後の第１ディザ処理画素データＤＰ１によるＮ行×Ｍ列画素ブロック内での平均輝度が、ディザ処理前の画素データＰＤによるＮ行×Ｍ列画素ブロック内での平均輝度よりも小なる場合には、これを増加させるべく第１ディザ処理画素データＤＰ１に「１」を加算するのである。一方、上記平均誤差値ＡＧが正極性を示す場合には、画素データ補正回路３１は、補正値「−１」を第１ディザ処理画素データＤＰ１に加算し、この加算結果を第２ディザ処理画素データＤＰ２としてメモリ３３に供給する。つまり、ディザ処理後の第１ディザ処理画素データＤＰ１によるＮ行×Ｍ列画素ブロック内での平均輝度が、ディザ処理前の画素データＰＤによるＮ行×Ｍ列画素ブロック内での平均輝度よりも大なる場合には、これを低下させるべく第１ディザ処理画素データＤＰ１から「１」を減算するのである。
【００１８】
メモリ３３は、画素データ補正回路３１からＮ×Ｍブロック毎に供給された第２ディザ処理画素データＤＰ２各々を順次取り込み、これを表示デバイス４の画面（ｎ行×ｍ列）の各画素位置に対応づけして記憶する。そして、１画面分の第２ディザ処理画素データＤＰ２が記憶される度に、メモリ３３は、この第２ディザ処理画素データＤＰ２を順次１表示ライン分ずつ読み出し、これを最終的なディザ処理画素データＤＰＤとして上記表示駆動回路３に供給する。
【００１９】
以下に、ディザ処理回路２の動作について、４行×４列の画素ブロック毎に画素データＰＤに対してディザ処理を実行する場合を例にとって説明する。
図５は、１つの画素ブロックのみを抜粋して、画素データＰＤと、ディザ処理後の第１ディザ処理画素データＤＰ１及び第２ディザ処理画素データＤＰ２各々の推移を表す図である。
【００２０】
尚、図５においては、「１０４」（１０進数表現）なる輝度レベルを表す画素データＰＤと、「０」なる輝度レベルを表す画素データＰＤとが４行×４列の画素ブロック内において市松模様状に現れる画像パターンを有する映像信号が入力された場合の動作を示している。
ディザ係数発生回路２４は、４行×４列の画素ブロック内での割り当て位置を図５に示す如く各フィールド毎に変更しつつ「０」〜「１５」（１０進数表現）なる１６個のディザ係数を発生する。よって、４行×４列の画素ブロック内の各画素データＰＤと上記ディザ係数とを加算器２２にて加算し、その加算結果の下位４ビット分を除く上位ビットを抽出すると、第１〜第４フィールド各々において以下の如き輝度レベルを表す第１ディザ処理画素データＤＰ１が得られる。
【００２１】
つまり、第１及び第２フィールド各々では、４行×４列の画素ブロック内において、図５に示す如く「９６」及び「０」（１０進数表現）なる輝度レベルを表す第１ディザ処理画素データＤＰ１が得られる。例えば第１フィールドにおける第１行第１列の画素データＰＤは「１０４」であるのでこれに第１行第１列のディザ係数「０」を加算しても「１０４」である。この「１０４」を８ビットの２進数で表すと［０，１，１，０，１，０，０，０］となり、その下位４ビット分を除く上位ビットは［０，１，１，０］となる。すなわち、輝度レベル「９６」を表す［０，１，１，０］なる第１ディザ処理画素データＤＰ１が得られるのである。又、第１フィールドにおける第１行第２列の画素データＰＤは「０」であるのでこれに第１行第２列のディザ係数「８」を加算すると「８」になる。この「８」を８ビットの２進数で表すと［０，０，０，０，１，０，０，０］であるので、その下位４ビット分を除く上位４ビットは［０，０，０，０］となる。すなわち、輝度レベル「０」を表す［０，０，０，０］なる第１ディザ処理画素データＤＰ１が得られるのである。この際、４行×４列の画素ブロック内の第１ディザ処理画素データＤＰ１各々によって表される平均値は「４８」である。
【００２２】
一方、第３及び第４フィールド各々では、４行×４列の画素ブロック内において、図５に示す如く「１１２」及び「０」（１０進数表現）なる輝度レベルを表す第１ディザ処理画素データＤＰ１が得られる。例えば第３フィールドにおける第１行第１列の画素データＰＤは「１０４」であるのでこれに第１行第１列のディザ係数「１５」を加算すると「１１９」となる。この「１１９」を８ビットの２進数で表すと［０，１，１，１，０，１，１，１］となり、その下位４ビット分を除く上位ビットは［０，１，１，１］となる。すなわち、輝度レベル「１１２」を表す［０，１，１，１］なる第１ディザ処理画素データＤＰ１が得られるのである。又、第３フィールドにおける第１行第２列の画素データＰＤは「０」であるのでこれに第１行第２列のディザ係数「７」を加算すると「７」になる。
この「７」を８ビットの２進数で表すと［０，０，０，０，０，１，１，０］であるので、その下位４ビット分を除く上位４ビットは［０，０，０，０］となる。すなわち、輝度レベル「０」を表す［０，０，０，０］なる第１ディザ処理画素データＤＰ１が得られるのである。この際、４行×４列の画素ブロック内の第１ディザ処理画素データＤＰ１各々によって表される平均値は「５６」である。
【００２３】
よって、仮に第１ディザ処理画素データＤＰ１を用いて画像表示を行うと、第１及び第２フィールド各々での平均輝度が「４８」、第３及び第４フィールド各々での平均輝度が「５６」となる。従って、第１〜第４フィールドを通して平均輝度が変動することになるのでフリッカが発生する。
そこで、図２に示す如き減算器２３、Ｎ×Ｍブロックメモリ２６及び３０、Ｎ×Ｍブロック平均誤差演算回路２８、補正画素データ位置検出回路２９、画素データ補正回路３１及び補正画素データ数変換回路３２によってフリッカを防止する。
【００２４】
すなわち、先ず、Ｎ行×Ｍ列画素ブロック内の各画素データＰＤと、その画素位置に対応した上記第１ディザ処理画素データＤＰ１との差を誤差値ＧＶとして求める。次に、Ｎ行×Ｍ列画素ブロック内での誤差値ＧＶの平均を平均誤差値ＡＶとして求める。次に、この平均誤差値ＡＶに基づいてＮ行×Ｍ列画素ブロック内において補正すべき第１ディザ処理画素データＤＰ１の数を補正画素データ数ＣＮとして求める。次に、Ｎ行×Ｍ列画素ブロック内の第１ディザ処理画素データＤＰ１各々の内から、そのＤＰ１に基づいて求められた誤差値ＧＶの絶対値が大なる順に補正画素データ数ＣＮにて示される個数だけ、補正対象とすべき第１ディザ処理画素データＤＰ１を選出する。そして、選出した第１ディザ処理画素データＤＰ１に、このＤＰ１に基づいて求められた平均誤差値ＡＧの極性に対応した補正値を加算することにより第２ディザ処理画素データＤＰ２を生成し、これを最終的なディザ処理画素データとして出力するのである。
【００２５】
上記動作によれば、例えば図５に示す第１及び第２フィールドでは、画素ブロック内の第１ディザ処理画素データＤＰ１各々の平均値が「４８」、画素データＰＤ各々の平均値が「５２」となるので、両者の差に対応した「４」個だけ、太線にて囲まれた位置に割り当てられた第１ディザ処理画素データＤＰ１各々が補正される。つまり、第１及び第２フィールドでは、輝度レベル「９６」を示す第１ディザ処理画素データＤＰ１と、輝度レベル「１０４」を示す画素データＰＤとの誤差が最も大となるので、「９６」を示す第１ディザ処理画素データＤＰ１各々の内の４つだけが補正されるのである。この際、画素データＰＤに比して第１ディザ処理画素データＤＰ１の方が小となるので、輝度レベル「９６」を表す［０，１，１，０］なる第１ディザ処理画素データＤＰ１に補正値「１」が加算されて、輝度レベル「１１２」を表す［０，１，１，１］なる第２ディザ処理画素データＤＰ２に補正される。かかる補正の結果、第１及び第２フィールド各々での画素ブロック内における第２ディザ処理画素データＤＰ２各々の平均値は「５２」となる。又、図５に示す第３及び第４フィールドでは、画素ブロック内の画素データＰＤ各々の平均値が「５２」、第１ディザ処理画素データＤＰ１各々の平均値が「５６」となるので、両者の差である４個だけ、太線にて囲まれた位置に割り当てられた第１ディザ処理画素データＤＰ１各々が補正される。つまり、第３及び第４フィールドでは、「１１２」を示す第１ディザ処理画素データＤＰ１と、「１０４」を示す画素データＰＤとの誤差が最も大となるので、「１１２」を示す第１ディザ処理画素データＤＰ１各々の内の４つだけが補正されるのである。この際、画素データＰＤに比して第１ディザ処理画素データＤＰ１の方が大となるので、この第１ディザ処理画素データＤＰ１から補正値「１」が減算されて、輝度レベル「９６」を表す［０，１，１，０］なる第２ディザ処理画素データＤＰ２に補正される。かかる補正の結果、第３及び第４フィールド各々での画素ブロック内における第２ディザ処理画素データＤＰ２各々の平均値は「５２」となる。
【００２６】
従って、第１フィールド〜第４フィールドを通して画素ブロック内の第２ディザ処理画素データＤＰ２各々の平均値が「５２」に保持されるので、フリッカが生じない。
以上の如く、図２に示すディザ処理回路２では、ディザ処理後の画素データ（ＤＰ１）の平均値がディザ処理前の画素データ（ＰＤ）の平均値と等しくなるように、上記ディザ処理後の画素データを補正するのである。これにより、ディザノイズを低減すべくＮ行×Ｍ列画素ブロック内でのディザ係数の割り当てをフィールド毎に変更しても、フリッカの発生が抑制された良好な画像表示がなされるようになる。
【図面の簡単な説明】
【図１】ディザ処理回路を搭載したディスプレイ装置の概略構成を示す図である。
【図２】図１に示されるディザ処理回路２の構成を示す図である。
【図３】４行×４列画素ブロックと、画素データＰＤとの対応関係を示す図である。
【図４】４行×４列画素ブロック内でのディザ係数の割り当ての一例を示す図である。
【図５】画素データＰＤに基づいて生成された第１ディザ処理画素データＤＰ１及び第２ディザ処理画素データＤＰ２の一例を示す図である。
【主要部分の符号の説明】
２ ディザ処理回路
２２ 加算器
２３ 減算器
２４ ディザ係数発生回路
２５ 上位ビット抽出回路
２８ Ｎ×Ｍブロック平均誤差演算回路
２９ 補正画素データ位置検出回路
３１ 画素データ補正回路
３２ 補正画素データ数変換回路
Claims (4)
- 画素を担う複数の表示セルを備えたディスプレイの画面上に映像信号に応じた画像を表示するディスプレイ装置であって、
前記画素の複数からなる画素群毎に前記画素群内の各画素位置に対応させてディザ係数を発生するディザ係数発生手段と、
前記映像信号に基づく前記画素各々に対応した画素データに前記ディザ係数を加算してディザ加算画素データを得るディザ加算手段と、
前記画素群内の前記画素各々に対応した前記画素データによって表される輝度レベルを、前記画素群内の前記画素各々に対応した前記ディザ加算画素データによって表される輝度レベルから減算して得られた輝度差の前記画素群毎の平均値を平均誤差値として求める平均誤差演算手段と、
前記平均誤差値が負極性である場合には正極性の所定第１補正値を前記ディザ加算画素データに加算した加算結果をディザ処理画素データとして得る一方、前記平均誤差値が正極性である場合には負極性の所定第２補正値を前記ディザ加算画素データに加算した加算結果を前記ディザ処理画素データとして得る補正手段と、
前記ディザ処理画素データに基づいて前記ディスプレイの表示駆動を行う表示駆動手段と、を有することを特徴とするディスプレイ装置。 - 前記補正手段は、前記平均誤差値に基づいて前記画素群内において補正すべき前記ディザ加算画素データの数を補正画素データ数として求める補正画素データ数変換手段と、
前記補正画素データ数と前記平均誤差値とに基づいて前記画素群内の前記画素各々に対応した前記ディザ加算画素データ各々の内から補正対象とすべきディザ加算画素データを選出する補正画素データ位置検出手段と、を含むことを特徴とする請求項１記載のディスプレイ装置。 - 前記補正画素データ位置検出手段は、前記画素群内の前記画素各々に対応した前記ディザ加算画素データの内から、前記補正画素データ数の分だけ前記平均誤差値の絶対値が大なるものを前記補正対象とすべきディザ加算画素データとして選出することを特徴とする請求項２記載のディスプレイ装置。
- 前記ディザ係数発生手段は、前記画素群内の各画素位置に対応させて発生すべき前記ディザ係数の値を前記映像信号における１フィールド毎に変更することを特徴とする請求項１記載のディスプレイ装置。
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