JP4795915B2 - 電子放出素子 - Google Patents

Description

本発明は、電子を放出する電子放出素子に関するものである。

電子は、荷電粒子の１つであり、例えば、物質を通過するときには、電離や励起などの分子との相互作用（電離・励起）により、さまざまな反応を引き起こす。装置から発生する電子線は、一般に紫外線光より大きなエネルギーを持ち、通常の紫外線照射や加熱処理では不可能なプロセスを可能にする。この一例として、物質の表面の改質及び薄膜層硬化などの表面処理が挙げられる。以前では、機械的な処理や化学的処理、あるいは加熱処理などが一般的であったが、近年では、素材の微細化・薄膜化に伴い、電子線，紫外線，及び赤外線なども多く用いられてきている。

表面処理は、素材の表面（界面）を対象とするものと、素材の表層部もしくは内部を対象とするものとに大別されるが、ここで重要なのは、処理に必要な反応を生じさせるだけのエネルギーが、対象となる層にいかに効率良く吸収されるかである。エネルギーがいくら強くても、表層で止まってしまい深くまで浸透しなければ、目的とする層あるいは膜の改質を得ることはできない。逆に、膜の奥まで透過しても、対象とする層での吸収が少なければ有効な反応は生じない。例えば、赤外線は比較的物質の深くに浸透するが、反応を引き起こすにはエネルギーが低い（約１ｅＶ）。

これに対し、紫外線は、エネルギーは高いが（約３〜７ｅＶ）、浸透度が物質の色（光学特性）に左右される場合が多く、一般に数μｍ程度の透過深度に留まる。表層部を処理対象とする場合、紫外線の照射は、高効率，クリーン，制御が容易など、多くの長所を持つ有効な手段の１つである。しかし、素材が熱的にダメージを受けやすいものであったり、化学的に安定で特性変化を生じさせることが難しい材料の場合、紫外線では、反応のエネルギーや透過深度の不足、熱の発生などの制約から必要な特性を得ることができない場合も多く、これらに対応する新たな技術や方式が求められていた。

この要求に応えられる技術の１つに、薄膜層に対し優れた透過特性と高い反応効率を持つ電子線の利用が挙げられ、新たな表面処理技術として注目されている。電子線は、高いエネルギー利用効率，透過性，及びこれらの高い制御性を持ち、熱を伴わない常温処理などの優れた特徴が得られ、現在、樹脂の硬化，架橋，殺菌，及び排ガス分離などの分野で利用されている。また、塗装・印刷・コーティング分野においては、上述した特徴を生かし、高速硬化処理や厚膜硬化などで利用されている。また、電子線は、半導体回路の微細加工にも使われ、応用範囲は極めて広い。

しかしながら、従来の電子線を用いた処理装置は、以下のような理由により、大型で高価であるなどいくつかの難点があり、その利用は限られた範囲に留まっていた。電子線を放出するために用いられる電子放出素子では、主に金属や導電性半導体といった物質中の電子を物質外に取り出すことで電子を放出している。電子を放出するには、物質の仕事関数に相当するポテンシャル・バリアを飛び越えるに必要なエネルギーを、各種の方法で物質中の電子に与える必要がある。このためには、一般的に、熱電子放出をさせる方法と、金属表面に強電界を働かせてトンネル効果で強電界電子放出をさせる方法とがある。

熱電子放出の場合、必要な加工性と機械的強度があれば一般に仕事関数が低い物質ほど低温で動作する。また、用いる物質の動作温度における蒸気圧が十分に低いことが、寿命の観点から必要になる。これらの条件を満たす物質として、一般的には、仕事関数が高く、融点が高いタングステンが使われる。タングステンは、２８６０℃における蒸気圧が１０^-3Ｐａであり、比較的高い耐久性を備えている。電子を放出させる実際の使用温度は、２４００℃〜２６００℃であり、温度を上げるために一般的に線状のフィラメントなどに加工して用いている。しかし、他の材料を含め、大気中などで上述した温度に加熱すると、酸化するなど表面状態が変化して電子が放出されにくくなり、また、断線などが起こるため、１０^-4Ｐａ以下の高真空状態で使用するのが一般的である。

一方、電界放出素子では、固体表面の電界が１０⁶Ｖ／ｃｍ以上にすることで、固体中の電子を表面のポテンシャル障壁を通り抜けさせて真空中に放出させている。一般的に、強電界を得るために、金属や半導体の先端をμｍオーダーの曲率半径に尖らせたチップが用いられている。また、電界放出素子の材料としては、高い機械的強度と高い電気・熱伝導性が求められ、タングステンやシリコンなどが利用されている。このような電界放出素子は、放出電流密度が大きいという特徴がある。しかしながら、強電界を得るための高い電圧の印加が必要であり、また、放電や物質の劣化を避けるための高真空環境が必要である。また、電界放出素子では、強電界や熱によって物質の表面状態が変わることによる寿命劣化が問題となる。

さらに、上記のいずれの電子放出素子においても、電子は広がって放出されるので、特定の場所に電子線を照射するには、電界によって電子の進行方向を曲げる電子レンズが必要となり全体として装置が大掛かりになってしまう。

これらの問題を解決するものとして、図１６（ａ）に示した構造の電子放出素子がある（非特許文献１参照）。この電子放出素子は、絶縁体層１６０２を導電体層１６０１と導電体層１６０３で挾み、導電体層１６０３より、これに真空１６０４を挟んで対向する導電体層１６０５の側に電子が放出される構成とされている。導電体層１６０１に電圧Ｖ１，導電体層１６０３に電圧Ｖ２を印加すると（Ｖ２＞Ｖ１）、導電体層１６０３の表面から真空１６０４の側に電子が放出され、放出された電子が導電体層１６０５に到達する。

この原理を図１６（ｂ）に示したエネルギーバンド図で説明する。導電体層１６０１に印加するＶ１に対して導電体層１６０３に印加するＶ２の電圧を大きくすると、導電体層１６０３のエネルギーポテンシャルが導電体層１６０１に対して下がることで、絶縁体層１６０２に電界がかかり、絶縁体層１６０２のポテンシャルが斜めに傾く。これにより、導電体層１６０１の電子１６１１は、ｅ（Ｖ２−Ｖ１）分のエネルギーを与えられて絶縁体層１６０１をトンネルして通り抜けることができる。なおｅは素電荷である。電子１６１１は、絶縁体層１６０２の中を非弾性散乱でエネルギーを失いながら通過し、導電体層１６０３に達する。

この中で、エネルギーを大きく失った電子１６１２は、導電体層１６０３に流れ込み通常のトンネル電流となる。これに対し、エネルギーを失いながらも導電体層１６０３の仕事関数φよりも大きなエネルギーを持って導電体層１６０３の表面に達した電子１６１３は、真空１６０４中に放出される。従って、導電体層１６０３より電子を放出させるためには、ｅ（Ｖ２−Ｖ１）＞φとなるように電圧を印加して散乱しても十分なエネルギーを与え、さらに散乱を減らして失うエネルギーを小さくすれば良い。φは高くても６ｅＶ程度であることから、Ｖ２−Ｖ１を６Ｖ程度に小さくすることができるので、既存の電子放出素子よりも低電源化が可能となる。また、一度、導電体層１６０３の表面から電子が放出してしまえば、放出された電子は簡単に導電体層１６０５まで達することができるので、導電体層１６０５に印加するＶ３も、Ｖ２程度に小さくすることができる。また、Ｖ３は、大きくすることも可能なので、放出電子のエネルギーを広い範囲で簡単に制御できる。

放出された電子は、電界に沿って放出されるので、導電体層１６０３の表面に対して垂直に放出される。これにより、放出電子が広がる（拡散する）ことを防ぐことが可能となり、導電体層１６０３の形状通りに電子が放出されるので電子レンズを省くことができる。また、大面積や小面積の電子放出も容易であるといえる。駆動電圧が小さいことや発熱しないことから、導電体層１６０３と導電体層１６０５の間の空間は１０⁴Ｐａ程度の真空度でもよく、真空を維持するシステムも劇的に簡素化できる。これらのことから、図１６の構造を利用した電子放出素子は、低電圧化，低真空度化，及びシステム簡素化が可能となる。

ところで、非特許文献１に示された上述の素子を実用化するためには、絶縁耐性の高く均質な絶縁体層と散乱の少ない導電体層などを実現する必要がある。これらを満たすものとして、半導体であるシリコンを導電体層に用いた方法が報告されている（非特許文献２参照）。シリコンを用いることで絶縁体に高品質なシリコン酸化膜を利用できる。導電体層１６０３にシリコンを用いれば、金属に比べて散乱確率が低いので、より多くの電子を放出することが可能となるだけでなく、金属に比べて薄くしやすいということも散乱をさらに下げることに貢献する。また、素子の作製に、シリコンＬＳＩの加工技術が利用できるので、集積化や素子の縮小化が容易である。これらの特徴を生かし、上記構成の素子を集積化した薄型ディスプレーへの利用が報告されている。

C.A.Mead, "Operation of Tunnel-Emission Device", Journal of Applied Physics, Vol.32, No.4, pp.646-652,1961. K.Yokoo, et al. ,"Energy distribution of tunneling emission from Si-gate metal-oxide-semiconductor cathode", J.Voc.Scl.Technol, B12(2), pp.801-805,1994.

しかしながら、これまで報告されているシリコンを用いた上述の電子放出素子では、次に示すような問題があった。まず、上述した素子では、シリコンを導電体層として用いるために、シリコンに不純物などを導入して導電性を持たせている。上記素子の作製においては、シリコンからなる導電体層の一部を酸化することで、絶縁体層を形成するようにしているが、この酸化による絶縁体層の形成において、シリコンに高濃度に不純物が導入されていると、酸化レートが早くなり、より薄い絶縁体層の形成が困難になる。また、酸化により形成される絶縁体層やシリコンの膜質に影響が発生し、電子放出がされにくくなる可能性がある。また、素子の微細化を進めたとき、不純物が多いと相対的に素子毎の不純物分布のバラツキが大きくなり、これが特性のバラツキに繋がる可能性がある。また、シリコンを代表とする半導体材料に高い導電性を持たせるには、高濃度の不純物を導入する必要があり、材料的性質が悪くなるだけでなく、一般的には他の用途が少ないため、コストが高くなる。

また、ディスプレー用途などのために集積化する場合、図１６（ａ）の構造を格子状に並べて、それを画素として動作させることになる。この一例を図１７に示す。図１７（ａ）は平面を示し、図１７（ｂ）は、図１７（ａ）のｂｂ線の断面を示し、図１７（ｃ）は、図１７（ａ）のｃｃ線の断面を示している。この構造では、絶縁体よりなる基板１７０１の上に、所定の方向に延在して所定の間隔で配列されたストライプ状の複数の導電体配線１７０２と、これらに交差して延在して所定の間隔で配列されたストライプ状の複数の導電体配線１７０４とから構成されている。導電体配線１７０４は、導電体配線１７０２の上に、層間絶縁層１７０３を介して形成されている。この構造では、導電体配線１７０２と導電体配線１７０４との交差点が、１つの電子放出素子つまり画素となる。

この構造では、導電体配線１７０２の下部には基板１７０１が必要なので、素子作製が複雑になると共に、高品質な導電体配線１７０２，導電体配線１７０４を作製する困難さも伴う。これらの作製の困難さは、電子放出素子を駆動する回路との集積化も困難なものとする。

さらに、図１７（ｂ）の丸で囲んだ領域１７１１において、断面視、導電体配線１７０２の導電体配線１７０４側の上部角部に電界が集中するため、この部分と導電体配線１７０２上面の平坦部との電子の放出特性が変わり、絶縁耐性への影響も発生する。また、矢印に示したように、１つの導電体配線１７０２からの電子放出領域が横方向（基板表面に水平な方向）に広がることになるので、分解能が悪くなると共に、素子間隔を狭くするに従い、隣の素子とのクロストークが大きくなり、所望の電子放出形状が得られない。

以上に説明したように、導電体−絶縁体−導電体の構造を持つ従来の電子放出素子は、低電圧化，低真空度化，及びシステム簡素化が可能であるが、素子を実現するためには、高品質で製造における制御性の高い導電体と絶縁体を利用することが求められ、製造が容易ではないという問題があった。また、この電子放出素子を集積化して用いる場合、従来では、絶縁耐性への影響があり、また、所望の電子放出素子の交差点（画素）から放出される電子が、広がってしまうという問題があった。

本発明は、以上のような問題点を解消するためになされたものであり、電子放出特性やこのバラツキなどを抑制した状態で、より微細な電子放出素子が製造できるようにすることを目的とする。

本発明に係る電子放出素子は、半導体からなる基板と、基板の主表面の素子領域に形成されたｎ型領域と、ｎ型領域に隣接する基板の上の素子領域に絶縁層を介して形成されて所定の第１電圧が印加される電子放出層と、基板のｎ型領域に接して形成されて第１電圧より小さい第２電圧が印加される電極層とを少なくとも備え、電子放出層は、不純物が導入されて導電性を備える半導体から構成され、第１電圧及び第２電圧の印加により、ｎ型領域から電子が誘起されることによる反転領域が、電子放出層の下の基板に形成され、反転領域から絶縁層をトンネルした電子が電子放出層の上方に放出されるようにしたものである。

上記電子放出素子において、所定の間隔で配列された複数の素子領域を備えるようにしてもよい。例えば、素子領域毎にｎ型領域が形成され、複数の素子領域からなる列に共通に形成された電子放出層を備えるようにしてもよい。また、マトリクス状に配列された複数の素子領域を備え、複数の電子放出層が、複数の素子領域からなる列毎に形成され、複数の素子領域の行に共通してｎ型領域に接続する複数の電極層を備えるようにしてもよい。また、素子領域毎に電子放出層が形成され、複数の素子領域からなる列に共通に形成されたｎ型領域を備えるようにしてもよい。例えば、マトリクス状に配列された複数の素子領域を備え、複数のｎ型領域が、複数の素子領域からなる列毎に形成され、複数の素子領域の行に共通して電子放出層に接続する複数の行配線層を備えるようにしてもよい。

また、上記電子放出素子において、素子領域毎にｎ型領域及び電子放出層が形成され、複数の素子領域からなる列に共通にｎ型領域に接続する電極層を備えるようにしてもよい。例えば、マトリクス状に配列された複数の素子領域を備え、複数の素子領域の行に共通して電子放出層に接続する複数の行配線層を備えるようにしてもよい。
なお、上記電子放出素子において、隣り合う素子領域の電子放出層の下の領域の絶縁層は、これ以外の領域より厚く形成されているとよい。また、隣り合う素子領域の間毎に電子放出層と絶縁分離されて基板の上に配置された分離用配線を備えるようにしてもよい。

以上説明したように、本発明によれば、半導体からなる基板と、基板の主表面の素子領域に形成されたｎ型領域と、ｎ型領域に隣接する基板の上の素子領域に絶縁層を介して形成されて所定の第１電圧が印加される電子放出層と、基板のｎ型領域に接して形成されて第１電圧より小さい第２電圧が印加される電極層とから構成したので、電子放出特性やこのバラツキなどを抑制した状態で、より微細な電子放出素子が製造できるようになるという優れた効果が得られる。

以下、本発明の実施の形態について図を参照して説明する。

［実施の形態１］
はじめに、本発明に係る第１の実施の形態について説明する。図１は、本実施の形態における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ）である。この電子放出素子は、不純物の濃度が低いなどの非導電形の半導体からなる半導体基板１０１と、半導体基板１０１の主表面の所定領域（素子領域）に形成されたｎ型領域１０２と、ｎ型領域１０２に隣接する半導体基板１０１の上に絶縁層１０３を介して形成された電子放出層１０４と、半導体基板１０１のｎ型領域１０２に接して形成された電極層１０５とから構成されたものである。

例えば、半導体基板１０１は、単結晶シリコンから構成され、ｎ型領域１０２は、イオン注入によりリンが導入されたｎ型不純物導入領域から構成され、絶縁層１０３は酸化シリコンから構成され、電子放出層１０４は、高濃度に不純物が導入されたポリシリコンから構成され、電極層１０５は、アルミニウムなどの金属材料から構成されたものであればよい。

例えば、絶縁層１０３は、よく知られた熱酸化法により半導体基板１０１の主表面を酸化することで形成可能であり、高濃度に不純物が導入されていない半導体基板１０１であれば、高い制御性を備えた状態で、熱酸化による薄い酸化膜の形成が可能である。また、このように形成された酸化膜よりなる絶縁層１０３であれば、良好な絶縁体特性が得られる。

また、電子放出層１０４を、上述したように導電性を備えたシリコンの薄膜から構成することで、電子の平均自由工程距離が長いという特性が得られ、また、均質な薄膜が得られるようになる。このことにより、電子の散乱頻度が下がり、より多くの電子を外部に放出することが可能となる。また、半導体基板１０１の表面上に離間し、電子放出層１０４に対向配置される図示しない電極層に所定の電圧を印加しておくことで、この電極層に対して電子放出層１０４より電子が放出されるようになる。なお、上記電極層と電子放出層１０４との間は、例えば、１０⁴Ｐａ程度の真空度とされていればよい。

本電子放出素子の電子放出動作について説明すると、まず、図１（ｃ）に示すように、電子放出層１０４にＶ１の電圧を印加し、半導体基板１０１のｎ型領域１０２（電極層１０５）にＶ２（＜Ｖ１）を印加する。このことにより、電界効果トランジスタのように、電子放出層１０４の下の領域の半導体基板１０１に、ｎ型領域１０２より電子が誘起されて反転領域１１０が形成される。このようにして形成された反転領域１１０の電子を、絶縁層１０３をトンネルさせて電子放出層１０４より外部に放出させる。また、半導体基板１０１にＶ３の電圧を印加して電位を固定することで、より均一に電子を誘起することが可能となる。なお、半導体基板１０１に対する電位の印加は、必須ではない。

前述したように、従来の電子放出素子では、高い不純物濃度することで導電性を持たせた半導体や金属の層より、放出する電子を発生していたが、これに代わり、本電子放出素子では、導電性を持たない半導体基板１０１に設けたｎ型領域１０２より放出する電子を発生させるようにした。このため、電子放出素子を形成するための基部となる半導体基板１０１の不純物濃度を高くする必要がなく、高品質な半導体や絶縁体の材料特性が容易に得られる。また、不純物濃度が高くされた半導体材料に比較し、不純物濃度が低い半導体材料（半導体ウエハ）は、他の半導体素子の製造に一般的に用いられており、低いコストで入手することが可能である。

次に、本電子放出素子における設計寸法の一例を述べる。図１（ａ）に示す上面図における寸法は、次のような条件を満たせば、どのような寸法に形成しても良い。まず、絶縁層１０３及び電子放出層１０４よりなる積層構造体が、半導体基板１０１の上の一部に形成され、上記積層構造体により、半導体基板１０１の全域が覆われていなければよい。また、上記構造体（電子放出層１０４）とこれに隣接する半導体基板１０１の領域に形成されたｎ型領域１０２とが、平面視、重複する領域を備えるようにする。例えば、ｎ型領域１０２の一部が、電子放出層１０４の下部の領域に入り込んで重複する領域を備えるようにする。なお、この重複する領域は、少ない方が望ましい。

また、電極層１０５は、電子放出層１０４とは接触しない状態で、ｎ型領域１０２の上に接して形成する。

次に、各層の厚さについて、図１（ｃ）の断面図を用いて説明する。より多くの電子を外部に放出するという観点で、散乱頻度を少なくするためには、電子放出層１０４の膜厚Ｈ１及び絶縁層１０３の膜厚Ｈ２は、薄い方が望ましいが、これらの膜厚は、寿命や作製上の観点から限度があり１０ｎｍ程度が望ましい。これに対し、電極層１０５の膜厚Ｈ３及びｎ型領域１０２の層厚Ｈ４は、厚い方が抵抗が小さくなり望ましく、２０ｎｍ以上あればよい。

次に、半導体基板１０１について説明する。半導体基板１０１を構成する半導体の不純物濃度は、半導体が金属的な特性を示さず、また結晶の品質を落とさなければ良く、例えば１０¹⁵／ｃｍ³程度であればよい。これに対し、ｎ型領域１０２の不純物濃度は、上述したように電子放出層１０４に誘起する電子濃度よりも高くすればよく、例えば１０²⁰／ｃｍ³程度であればよい。

上述した本実施の形態における電子放出素子は、ＭＯＳトランジスタなどの半導体装置と同様の製造技術が適用可能であり、また、半導体装置の製造装置が利用可能であり、加えて、公知の半導体集積回路と同様に微細化が可能であり、これら半導体集積回路と組み合わせて集積化することも容易である。

次に、本実施の形態１における電子放出素子における電子放出特性について説明する。まず、図２（ａ）に示すように、Ｈ１＝１５ｎｍ，Ｈ２＝８ｎｍ，Ｈ３＝１５０ｎｍ，Ｈ４＝４０ｎｍとした電子放出素子のサンプルＡを作製する。また、比較対象のために、図２（ａ’）に示すように、電子放出層１０４の下部の全領域にまでｎ型領域２０２を形成した比較サンプルＢを作製する。サンプルＢが、図１６を用いて説明した従来の電子放出素子と同様の構成である。

まず、サンプルＡは、図２（ｂ）に示すように、ノイズが小さく安定していることが分かる。また、サンプルＡは、電子放出の効率を表す図２（ｃ）に示すように、より小さな電圧（約６Ｖ）で電子が放出され始め、さらに効率よく電子が放出されている。これに対し、サンプルＢは、図２（ｂ’）に示すように、ノイズが大きく不安定である。また、サンプルＢは、図２（ｃ’）に示すように、電子が放出し始める電圧が高く（約１０Ｖ）、また、放出される電子数が少ない。これらのことから明らかなように、本実施の形態による電子放出素子によれば、電子放出特性やこのバラツキなどを抑制した状態が得られる。

［実施の形態２］
次に、本発明における第２の実施の形態について、図３を用いて説明する。図３は、本実施の形態における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。本実施の形態２における電子放出素子は、上述した実施の形態１における複数の素子領域を同一の半導体基板３０１の上に配列したものである。なお、図３（ａ）では、３つの素子領域を１列に配列した場合を示している。この電子放出素子は、半導体基板３０１の主表面に、各素子領域毎に各々分離して３つのｎ型領域３０２が形成され、これらに共通して１つの電子放出層３０４が絶縁層３０３を介して形成されている。また、各ｎ型領域３０２に、各々電極３０５が設けられている。

この場合においても、例えば、半導体基板３０１は、単結晶シリコンから構成され、ｎ型領域３０２は、イオン注入によりリンが導入されたｎ型不純物導入領域から構成され、絶縁層３０３は酸化シリコンから構成され、電子放出層３０４は、高濃度に不純物が導入されたポリシリコンから構成され、電極３０５は、アルミニウムなどの金属材料から構成されたものであればよい。

例えば、絶縁層３０３は、よく知られた熱酸化法により半導体基板３０１の主表面を酸化することで形成可能であり、高濃度に不純物が導入されていない半導体基板３０１であれば、高い制御性を備えた状態で、熱酸化による薄い酸化膜の形成が可能である。また、このように形成された酸化膜よりなる絶縁層３０３であれば、良好な絶縁体特性が得られる。

また、電子放出層３０４を、上述したように導電性を備えたシリコンの薄膜から構成することで、電子の平均自由工程距離が長いという特性が得られ、また、均質な薄膜が得られるようになる。このことにより、電子の散乱頻度が下がり、より多くの電子を外部に放出することが可能となる。また、半導体基板３０１の表面上に離間し、電子放出層３０４に対向配置される図示しない電極層に所定の電圧を印加しておくことで、この電極層に対して電子放出層３０４より電子が放出されるようになる。なお、上記電極層と電子放出層３０４との間は、例えば、１０⁴Ｐａ程度の真空度とされていればよい。以上のことは、前述した実施の形態１の場合と同様である。

また、各ｎ型領域３０２及びこれら各領域を電子放出層３０４の方向（電子放出層３０４の幅方向）に延長した領域の間においては、図３（ｃ）及び図３（ｄ）に示すように、絶縁層３０３が厚く形成され、各素子領域の間を分離している。このように絶縁層３０３の厚い部分を形成することで、絶縁層３０３の厚い部分においては、半導体基板３０１の側における反転領域の形成が抑制され、電子の誘起が抑制されるようになる。また、絶縁層３０３の厚い部分においては、電子のトンネルが抑制されるようになる。これらのことから、当該領域における電子放出層３０４からの電子放出が抑制されるようになる。本実施の形態では、半導体基板３０１のより深い方に、絶縁層３０３が厚く形成されている。絶縁層３０３の厚い部分は、半導体基板３０１の表面側に凸に形成されていても良い。なお、図３（ａ）では、絶縁層３０３を省略している。

絶縁層３０３の厚い部分は、この下の半導体基板３０１の領域に、電子放出動作時の電圧印加で電子が誘起されない厚さとすればよい。また、絶縁層３０３の厚い部分は、半導体基板３０１の主表面を境界としたとき、この境界より上方の部分の厚さＨ２より、この境界の下方の部分の厚さＨ５の方が、厚い状態としておけばよい。また、電子放出層３０４の幅Ｗ１に対し、絶縁層３０３の底面側の幅Ｗ２の方が広い状態となっていればよい。なお、本実施の形態２の電子放出素子においては、電子放出層３０４と所望とする素子領域のｎ型領域３０２（電極３０５）との間に、前述した実施の形態１と同様に電圧を印加することで、当該領域の電子放出層３０４より電子が放出されるようになる。このように、本実施の形態２における電子放出素子によれば、電圧を印加するｎ型領域３０２（電極３０５）を選択することで電子放出箇所が選択可能であり、電子放出層３０４を共通としながらも素子の選択性を備えており、高い集積化が可能となる。

なお、図４に示すように、電子放出層３０４の上に、低抵抗な導電体層４０６を設けるようにしてもよい。図４は、本実施の形態における他の電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。導電体層４０６は、電子放出層３０４の延在方向に対して、同様に延在して設けられ、かつ、電子放出層３０４の一部に形成された状態とし、電子放出層３０４の露出する上面を備えた状態に形成する。特に、ｎ型領域３０２の側より離間した電子放出層３０４の端部の上に、導電体層４０６を設けるようにすればよい。導電体層４０６は、電子放出層３０４と同様のポリシリコンから構成してもよく、また、金属から構成しても良い。導電体層４０６を設けることにより、より多くのｎ型領域３０２を設けて、電子放出層３０４がこの延在方向により長く形成される場合、電子放出層３０４の延在方向における低抵抗化が図れる。この場合、導電体層４０６のない領域の電子放出層３０４より電子の放出がなされる。

［実施の形態３］
次に、本発明における第３の実施の形態について、図５を用いて説明する。図５は、本実施の形態における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。本電子放出素子では、隣り合うｎ型領域３０２（素子領域）の間に、分離用配線５０１を設けることで、素子領域間のクロストーク（隣の素子の動作状態による影響で電子放出特性が変化する）を抑制した。分離用配線５０１は、絶縁層３０３により電子放出層３０４と絶縁分離され、また、半導体基板３０１の上に、絶縁層３０３を介して形成されている。分離用配線５０１は、隣り合うｎ型領域３０２から共有されている半導体基板３０１の表面に誘起される電子群の領域の間に設けられていると、より効果的である。

分離用配線５０１には、半導体基板３０１の表面に電子が誘起されないように一定の電圧を印加して用いる。分離用配線５０１は、アルミニウムなどの金属材料から構成してもよく、また、電子放出層３０４と同様に、ポリシリコンから構成しても良い。また、各ｎ型領域３０２の間に設けられる分離用配線５０１は、図５（ａ）に示すように、共通に接続されて同電位とされる。このように構成することで、全体の構成をより簡素化することが可能となる。

［実施の形態４］
次に、本発明における第４の実施の形態について、図６を用いて説明する。図６は、本実施の形態における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ），（ｅ）である。本実施の形態４における電子放出素子は、上述した実施の形態２における複数の素子領域の列をこの列に直交する行方向に配列し、前述した実施の形態１における複数の素子領域を、マトリクス状に配列し、任意の素子領域からの電子放出を可能としたものである。

実施の形態４における電子放出素子は、不純物の濃度が低いなどの非導電形の半導体からなる半導体基板６０１と、半導体基板６０１の主表面の素子領域毎に形成された複数のｎ型領域６０２を備える。また、複数のｎ型領域６０２からなる各列毎に、各々のｎ型領域６０２に隣接する半導体基板６０１の上に絶縁層６０３を介して形成された複数の電子放出層６０４を備える。電子放出層６０４は、複数のｎ型領域６０２の列方向に延在している。また、各ｎ型領域６０２毎にこれに接して形成された電極６０５を備え、複数のｎ型領域６０２からなる各行毎に、対応する電極に接続する複数の行配線層６０６を備える。行配線層６０６は、電子放出層６０４の下においては絶縁層６０３を貫通して電子放出層６０４とは絶縁分離され、行方向に延在している。また、各ｎ型領域６０２及びこれら各領域を行方向に延長した領域の間においては、図６（ｃ）及び図６（ｄ）に示すように、絶縁層６０３が厚く形成され、各素子間を分離している。

例えば、半導体基板６０１は、単結晶シリコンから構成され、ｎ型領域６０２は、イオン注入によりリンが導入されたｎ型不純物導入領域から構成され、絶縁層６０３は酸化シリコンから構成され、電子放出層６０４は、高濃度に不純物が導入されたポリシリコンから構成され、電極６０５は、高濃度に不純物が導入されたポリシリコンから構成されたものであればよい。同様に、行配線層６０６も高濃度に不純物が導入されたポリシリコンから構成されたものであればよい。

また、絶縁層６０３は、よく知られた熱酸化法により半導体基板６０１の主表面を酸化することで形成可能であり、高濃度に不純物が導入されていない半導体基板６０１であれば、高い制御性を備えた状態で、熱酸化による薄い酸化膜の形成が可能である。また、このように形成された酸化膜よりなる絶縁層６０３であれば、良好な絶縁体特性が得られる。これらのことは、前述した実施の形態と同様である。

ここで、電極６０５及び行配線層６０６は、アルミニウムなどの金属材料から構成しても良い。ただし、これらを融点が低いアルミニウムから構成する場合、これらの層を形成した後に、高い温度が加わる処理が行えない。このため、電極６０５及び行配線層６０６をアルミニウムなどの金属材料から構成する場合、図７（ａ），図７（ｂ），図７（ｃ）に示すように、電子放出層６０４より上の層に、アルミニウムからなる行配線層７０６が形成されているようにすればよい。この場合、行配線層７０６は、絶縁層７０３を介して電子放出層６０４の上に形成する。また、ｎ型領域６０２には、行配線層７０６と同様にアルミニウムから構成された電極７０５が接して形成されていればよい。なお、図７（ａ）では、絶縁層７０３を省略している。

［実施の形態５］
次に、本発明における第５の実施の形態について、図８を用いて説明する。図８は、本実施の形態における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ），（ｅ）である。本実施の形態５における電子放出素子では、上述した実施の形態４の電子放出素子において、隣り合うｎ型領域６０２（素子領域）の間に、分離用配線８０１を設け、素子間のクロストーク（隣の素子領域の動作状態による影響で電子放出特性が変化する）を抑制した。行方向に延在する分離用配線８０１により、列方向のクロストークが抑制できる。

分離用配線８０１は、絶縁層６０３により電子放出層６０４と絶縁分離され、また、半導体基板６０１の上に、絶縁層６０３を介して形成されている。分離用配線８０１は、隣り合うｎ型領域６０２から共有されている半導体基板６０１の表面に誘起される電子群の領域の間に設けられていると、より効果的である。

分離用配線８０１には、半導体基板６０１の表面に電子が誘起されないように一定の電圧を印加して用いる。分離用配線８０１は、アルミニウムなどの金属材料から構成してもよく、また、電子放出層６０４と同様に、高濃度に不純物を導入して導電性を備えるようにしたポリシリコンから構成しても良い。また、各ｎ型領域６０２の間に設けられる分離用配線８０１は、共通に接続されて同電位とされる。また、行方向に延在する分離用配線８０１に加え、電子放出層６０４と同じに列方向に延在する分離用配線を設けることで、行方向のクロストークを抑制するようにしても良い。

［実施の形態６］
次に、本発明における第６の実施の形態について、図９を用いて説明する。図９は、本実施の形態における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。前述した実施の形態２における電子放出素子では、絶縁層３０３の厚い部分が、半導体基板３０１の側に凸に形成されているようにしたが、これに対し、本実施の形態６における電子放出素子は、絶縁層９０３の厚い部分が、電子放出層３０４の側に凸に形成されているようにした。このように絶縁層９０３の厚い部分を形成することで、絶縁層９０３の厚い部分においては、半導体基板９０１の側における反転領域の形成が抑制され、電子の誘起が抑制されるようになる。また、絶縁層９０３の厚い部分においては、電子のトンネルが抑制されるようになる。これらのことから、当該領域における電子放出層９０４からの電子放出が抑制されるようになる。

また、本実施の形態６の電子放出素子によれば、電子が誘起される半導体基板９０１の表面が平坦に形成され、各反転領域の間に絶縁層９０３の厚い部分が形成されることがない。このため、反転領域には電子が集中しやすい尖った領域が形成されることがなく、反転領域から電子放出層３０４の側にトンネルする電子が、表面形状の凹凸に起因して拡散することが抑制されるようになる。また、電子が集中することがないため、素子の寿命を長くすることができる。

［実施の形態７］
次に、本発明における第７の実施の形態について、図１０を用いて説明する。図１０は、本実施の形態における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。本電子放出素子では、上述した電子放出素子において、隣り合うｎ型領域９０２（素子）の間に、分離用配線１００１を設けることで、素子間のクロストーク（隣の素子の動作状態による影響で電子放出特性が変化する）を抑制した。分離用配線１００１は、絶縁層９０３により電子放出層９０４と絶縁分離され、また、半導体基板９０１の上に、絶縁層９０３を介して形成されている。分離用配線１００１は、隣り合うｎ型領域９０２から共有されてている半導体基板９０１の表面に誘起される電子群の領域の間に設けられていると、より効果的である。

分離用配線１００１には、半導体基板９０１の表面に電子が誘起されないように一定の電圧を印加して用いる。分離用配線１００１は、アルミニウムなどの金属材料から構成してもよく、また、電子放出層９０４と同様に、ポリシリコンから構成しても良い。また、各ｎ型領域９０２の間に設けられる分離用配線１００１は、図１０（ａ）に示すように、共通に接続されて同電位とされる。このように構成することで、全体の構成をより簡素化することが可能となる。

［実施の形態８］
次に、本発明における第８の実施の形態について、図１１を用いて説明する。図１１は、本実施の形態における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。本実施の形態８における電子放出素子は、上述した実施の形態１における複数の素子領域を、各素子領域間で共通とされた列配線層（電極層）１１０５に接続し、同一の半導体基板１１０１の上に配列したものである。なお、図１１（ａ）では、３つの素子を１列に配列した場合を示している。この電子放出素子は、半導体基板１１０１の主表面に、各々分離して３つのｎ型領域１１０２が形成され、これらの各々に電子放出層１１０４が設けられている。各電子放出層１１０４は、絶縁層１１０３を介して半導体基板１１０１の上に形成されている。また、前述したように、各ｎ型領域１１０２に共通して、列配線層１１０５が設けられている。

この場合においても、例えば、半導体基板１１０１は、単結晶シリコンから構成され、ｎ型領域１１０２は、イオン注入によりリンが導入されたｎ型不純物導入領域から構成され、絶縁層１１０３は酸化シリコンから構成され、電子放出層１１０４は、高濃度に不純物が導入されたポリシリコンから構成され、列配線層１１０５は、アルミニウムから構成されたものであればよい。

例えば、絶縁層１１０３は、よく知られた熱酸化法により半導体基板１１０１の主表面を酸化することで形成可能であり、高濃度に不純物が導入されていない半導体基板１１０１であれば、高い制御性を備えた状態で、熱酸化による薄い酸化膜の形成が可能である。また、このように形成された酸化膜よりなる絶縁層１１０３であれば、良好な絶縁体特性が得られる。

また、電子放出層１１０４を、上述したように導電性を備えたシリコンの薄膜から構成することで、電子の平均自由工程距離が長いという特性が得られ、また、均質な薄膜が得られるようになる。このことにより、電子の散乱頻度が下がり、より多くの電子を外部に放出することが可能となる。また、半導体基板１１０１の表面上に離間し、電子放出層１１０４に対向配置される図示しない電極層に所定の電圧を印加しておくことで、この電極層に対して電子放出層１１０４より電子が放出されるようになる。なお、上記電極層と電子放出層１１０４との間は、例えば、１０⁴Ｐａ程度の真空度とされていればよい。以上のことは、前述した実施の形態１の場合と同様である。

本実施の形態における電子放出素子においては、１つの素子領域毎に形成されている電子放出層１１０４の領域から電子が放出されるので、図１７を用いて説明したような電子の拡散が発生することがない。

また、図１２（ａ），図１２（ｂ），図１２（ｃ），及び図１２（ｄ）に示すように、複数の電子放出層１１０４に対し、これらの配列方向に延在するｎ型領域１２０２を共通に設けるようにしてもよい。この場合、ｎ型領域１２０２のいずれかの部分において、ｎ型領域１２０２に接続する電極１２０５を設ければよい。このようにすることで、素子表面の凹凸をより少なくすることが可能となる。

［実施の形態９］
次に、本発明における第９の実施の形態について、図１３を用いて説明する。図１３は、本実施の形態における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ），（ｄ’）である。本実施の形態９における電子放出素子は、上述した実施の形態８における複数の素子領域の列をこの列に直交する行方向に配列し、前述した実施の形態１における複数の素子領域を、マトリクス状に配列し、任意の素子領域からの電子放出を可能としたものである。

実施の形態９における電子放出素子は、不純物の濃度が低いなどの非導電形の半導体からなる半導体基板１１０１と、半導体基板１１０１の主表面に、マトリクス状に配置されて形成された複数の素子領域を備え、素子領域毎にｎ型領域１１０２を備える。また、複数の素子領域毎に、各々のｎ型領域１１０２に隣接する半導体基板１１０１の上に絶縁層１１０３を介して形成された複数の電子放出層１１０４を備える。複数の電子放出層１１０４も、素子領域（ｎ型領域１１０２）に対応してマトリクス状に配列されている。

また、マトリクス状に配列された複数の素子領域の行毎に、電子放出層１１０４に共通して接続する行配線層１１０６が形成されている。行配線層１１０６は、対応する行に配列されて複数の電子放出層１１０４に共通に接続されている。これに対し、マトリクス状に配列された複数の素子領域（ｎ型領域１１０２）の列毎に、列配線層１１０５が形成されている。電極１１０５は、対応する列に配列されて、複数のｎ型領域１１０２に共通に接続されている。なお、行配線層１１０６は、列配線層１１０５と交差する箇所において、絶縁層１１０３により列配線層１１０５と絶縁分離されている。

また、各電子放出層１１０４の間においては、図１３（ｄ）に示すように、絶縁層１１０３が厚く形成され、各素子間を分離している。このように絶縁層１１０３の厚い部分を形成することで、絶縁層１１０３の厚い部分においては、半導体基板１１０１の側における反転領域の形成が抑制され、電子の誘起が抑制されるようになる。また、絶縁層１１０３の厚い部分においては、電子のトンネルが抑制されるようになる。これらのことから、当該領域における電子放出層１１０４からの電子放出が抑制されるようになる。本実施の形態では、半導体基板１１０１のより深い方に、絶縁層１１０３が厚く形成されている。絶縁層１１０３の厚い部分は、図１１（ｄ’）に示すように、半導体基板１１０１の表面側（電子放出層１１０４の側）に凸に形成されていても良い。なお、図１１（ａ）では、絶縁層１１０３を省略している。

絶縁層１１０３の厚い部分は、この下の半導体基板１１０１の領域に、電子放出動作時の電圧印加で電子が誘起されない厚さとすればよい。また、絶縁層１１０３の厚い部分は、半導体基板１１０１の主表面を境界としたとき、この境界より上方の部分の厚さより、この境界の下方の部分の厚さの方が、厚い状態としておけばよい。なお、本実施の形態９の電子放出素子においては、電子放出層１１０４と所望とする素子のｎ型領域１１０２（列配線層１１０５）との間に、前述した実施の形態１と同様に電圧を印加することで、当該領域の電子放出層１１０４より電子が放出されるようになる。

この動作は、よく知られた液晶ディスプレーと同様であり、この駆動回路を転用することが可能である。加えて、本電子放出素子は、シリコンを用いたＭＯＳトランジスタなどと同様に製造可能であり、駆動回路を混載することも可能である。このように、本実施の形態９における電子放出素子によれば、電圧を印加するｎ型領域１１０２（列配線層１１０５）と、電子放出層１１０４（行配線層１１０６）とを選択することで、電子放出箇所が選択可能であり、高い集積化が可能となる。

また、図１４（ａ），図１４（ｂ），図１４（ｃ），図１４（ｄ），及び図１４（ｄ’）に示すように、行方向に配列されている電子放出層１１０４の列に対し、行方向に延在するｎ型領域１２０２を共通に設けるようにしてもよい。この場合、各々のｎ型領域１２０２のいずれかの部分において、ｎ型領域１２０２に接続する電極１２０５を設ければよい。このようにすることで、素子表面の凹凸をより少なくすることが可能となる。また、この場合においても、図１４（ｄ），図１４（ｄ’）に示すように、絶縁層１１０３の厚く形成された部分により各素子間を分離することができる。

［実施の形態１０］
また、図１５（ａ），図１５（ｂ），図１５（ｃ），及び図１５（ｄ）に示すように、分離用配線１５０１を設けることで、素子間のクロストーク（隣の素子の動作状態による影響で電子放出特性が変化する）を抑制しても良い。分離用配線１５０１は、絶縁層１１０３により電子放出層１１０４と絶縁分離され、また、半導体基板１１０１の上に、絶縁層１１０３を介して形成されている。分離用配線１５０１は、隣り合うｎ型領域１１０２から共有されている半導体基板１１０１の表面に誘起される電子群の領域の間に設けられていると、より効果的である。

なお、上述した本発明における電子放出素子は、よく知られたＳＯＩ（Silicon on Insulator）基板などの、絶縁性基板の上に形成された半導体層を用いて作製することも可能である。このような基板を用いることで、素子間の分離がより容易になり、また、浮遊容量の低減が図れて動作速度の向上が図れる。また、上述では、電子放出層の下部の半導体基板は、不純物濃度を低くして導電性がない状態としたが、導電性を持たせるようにしても良い。この場合、半導体基板を酸化することで形成する絶縁層の膜質以外の点は、前述した実施の形態における電子放出素子と同様である。また、上述では、半導体としてシリコンを用いる場合について説明したが、これに限るものではなく、Ｇｅなどの他の半導体や、ＧａＡｓ，ＩｎＡｓ，ＩｎＧａＮなどの化合物半導体を用いるようにしても良いことは、いうまでもない。

実施の形態１における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ）である。 実施の形態１における電子放出素子における電子放出特性について説明する説明図である。 実施の形態２における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。 実施の形態２における他の電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。 実施の形態３における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。 実施の形態４における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。 実施の形態４における他の電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ）である。 実施の形態５における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ），（ｅ）である。 実施の形態６における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。 実施の形態７における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。 実施の形態８における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。 実施の形態８における他の電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。 実施の形態９における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ），（ｄ’）である。 実施の形態９における他の電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ），（ｄ’）である。 実施の形態１０における電子放出素子の構成を示す平面図（ａ），及び断面図（ｂ），（ｃ），（ｄ）である。 従来よりある電子放出素子の構成を示す構成図（ａ）及びバンド図（ｂ）である。 従来よりある電子放出素子の構成を示す平面図（ａ）及び断面図（ｂ），（ｃ）である。

符号の説明

１０１…半導体基板、１０２…ｎ型領域、１０３…絶縁層、１０４…電子放出層、１０５…電極層。

Claims (10)

1. 半導体からなる基板と、
   前記基板の主表面の素子領域に形成されたｎ型領域と、
   前記ｎ型領域に隣接する前記基板の上の前記素子領域に絶縁層を介して形成されて所定の第１電圧が印加される電子放出層と、
   前記基板の前記ｎ型領域に接して形成されて前記第１電圧より小さい第２電圧が印加される電極層と
   を少なくとも備え、
   前記電子放出層は、不純物が導入されて導電性を備える半導体から構成され、
   前記第１電圧及び前記第２電圧の印加により、前記ｎ型領域から電子が誘起されることによる反転領域が、前記電子放出層の下の前記基板に形成され、前記反転領域から前記絶縁層をトンネルした電子が前記電子放出層の上方に放出される
   ことを特徴とする電子放出素子。
2. 請求項１記載の電子放出素子において、
   所定の間隔で配列された複数の前記素子領域を備える
   ことを特徴とする電子放出素子。
3. 請求項２記載の電子放出素子において、
   前記素子領域毎に前記ｎ型領域が形成され、
   複数の前記素子領域からなる列に共通に形成された前記電子放出層を備える
   ことを特徴とする電子放出素子。
4. 請求項３記載の電子放出素子において、
   マトリクス状に配列された複数の前記素子領域を備え、
   複数の前記電子放出層が、複数の前記素子領域からなる列毎に形成され、
   複数の前記素子領域の行に共通して前記ｎ型領域に接続する複数の前記電極層を備える
   ことを特徴とする電子放出素子。
5. 請求項２記載の電子放出素子において、
   前記素子領域毎に前記電子放出層が形成され、
   複数の前記素子領域からなる列に共通に形成された前記ｎ型領域を備える
   ことを特徴とする電子放出素子。
6. 請求項５記載の電子放出素子において、
   マトリクス状に配列された複数の前記素子領域を備え、
   複数の前記ｎ型領域が、複数の前記素子領域からなる列毎に形成され、
   複数の前記素子領域の行に共通して前記電子放出層に接続する複数の行配線層を備える
   ことを特徴とする電子放出素子。
7. 請求項２記載の電子放出素子において、
   前記素子領域毎に前記ｎ型領域及び前記電子放出層が形成され、
   複数の前記素子領域からなる列に共通に前記ｎ型領域に接続する前記電極層を備える
   ことを特徴とする電子放出素子。
8. 請求項７記載の電子放出素子において、
   マトリクス状に配列された複数の前記素子領域を備え、
   複数の前記素子領域の行に共通して前記電子放出層に接続する複数の行配線層を備える
   ことを特徴とする電子放出素子。
9. 請求項２〜８のいずれか１項に記載の電子放出素子において、
   隣り合う前記素子領域の前記電子放出層の下の領域の前記絶縁層は、これ以外の領域より厚く形成されている
   ことを特徴とする電子放出素子。
10. 請求項２〜９のいずれか１項に記載の電子放出素子において、
    隣り合う前記素子領域の間に前記電子放出層と絶縁分離されて前記基板の上に配置された分離用配線を備える
    ことを特徴とする電子放出素子。

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