JP4780765B2 - 連結検出器ピクセル、光子／パルスカウント輻射線像形成素子 - Google Patents

Description

本願は２００２年７月１１日に既に出願されたＵＳ国内出願シリアルＮｏ．１０／１９５３３６の優先権を主張する。
本発明はＸ線及びガンマ線輻射エネルギーを検出及び画像分析するための半導体装置の分野に関する。より詳細には、本発明は二つの異なる半導体基板上に多数の電気的に接近可能な点を持つピクセルセル内に電流を発生する装置上への入射輻射エネルギーにより画像分析が行なわれる、かかる装置に関する。特に、本発明は輻射線光子／パルスカウント像形成素子に関し、そこでは総体的に、ピクセルセルが光導電体／検出器基板上に加工された検出器ピクセルを持ち、この検出器ピクセルの数はカウント／読出し基板上に加工されたピクセルカウント回路の数より大きく、このピクセルカウント回路と検出器ピクセルは電気的に連通している。

過去１０年以上に渡ってデジタル輻射線画像処理は特定の用途のための通常の輻射線画像処理を徐々に代えていった。通常の輻射線画像処理用途においては、検出または記録手段は感光性フィルムまたはイメージ増倍管のようなアナログ装置である。デジタル輻射線画像処理は像形成素子上に衝突する輻射線を変換物質の内側で電子信号に変換し、続いてかかる電子信号をデジタル化することにより実施される。

デジタル輻射線画像処理を実施するための装置は現在存在し、典型的に二つのクラス：即ち直接輻射線検出及び間接輻射線検出に分かれている。直接輻射線検出装置においては、衝突または入射輻射線は局部的に電荷に変換され、この電荷は次いでコレクタコンタクト／検出ピクセルに集められ、次いで電子信号として読出し回路に伝達される。読出し回路はデジタル化を含む種々の機能を実施する。

直接輻射線検出装置は典型的には衝突輻射線を電子信号に変換する光導電体または検出器基板、及び画像処理のための電子信号を受け、処理しかつ読出す読出し基板を含む。直接輻射線検出装置で使用される様々な種類の光導電体／検出器基板技術並びに様々な読出し基板技術がある。これらは：ＳＢＢＡＳＩＣ（ＡＳＩＣ上に緩衝結合された半導体（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｂｕｍｐ−Ｂｏｎｄｅｄ ｏｎ ＡＳＩＣ））、ａ−ＳＧＴＦＴ（ＴＦＴ上に生長されたアモルファス半導体（ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｇｒｏｗｎ ｏｎ ＴＦＴ））、及びａ−ＳＧＡＳＩＣ（ＡＳＩＣ上に生長されたアモルファス半導体（ａｍｏｒｐｈｏｕｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｇｒｏｗｎ ｏｎ ＡＳＩＣ））を含む。ＡＳＩＣは特定用途向けＩＣを表し、ＴＦＴは薄膜トランジスタアレイを表す。

ＳＢＢＡＳＩＣ型像形成素子は典型的には少なくとも二つの実質的に共面の半導体基板：半導体読出し基板に個別的に結合された結晶性半導体検出器／光導電体基板を含む。典型的には、検出器／光導電体基板は装置上に衝突する輻射線を受けるための第一主要表面と、検出器ピクセルの二次元アレイが配置された対向する第二主要表面とを持つ。来入する輻射線は検出器基板の第一表面上に衝突し、光導電体材料の厚さ中に吸収される。輻射線の吸収に応答して、電荷が光導電体材料内に発生する。例えば、もし光導電体材料がＣｄＴｅであるなら、４５ＫｅＶの衝突輻射エネルギーが約１００００エレクトロンの電荷を発生することができ、同様に７０ＫｅＶの輻射エネルギーが１５５００エレクトロンの電荷を発生することができ、１００ＫｅＶの輻射エネルギーが約２２０００エレクトロンを発生することができ、そして１４０ＫｅＶの輻射線が約３１０００エレクトロンを発生することができる。他の光導電体材料は同水準の衝突輻射線の吸収により異なる水準の電荷を同様な態様で発生することができる。

電界の影響下で、発生した電荷は検出器基板の第二表面の電荷コレクタ（または電荷コレクタ電極）に向けてドリフトし集められる。各電荷コレクタコンタクトは検出器基板の第二表面上に“検出器ピクセル”を構成する。各検出器ピクセルは読出し基板の隣接表面上の“ピクセル回路入力部”に電導的に連結されている。ＳＢＢＡＳＩＣ型像形成素子において、検出器ピクセルとピクセル回路入力部との間の連結は緩衝結合により達成される。光子／パルスカウントＳＢＢＡＳＩＣにおいて、各ピクセル回路入力部は読出し基板上に加工されたＡＳＩＣピクセルカウント回路への入力部である。ＡＳＩＣピクセルカウント回路は検出器基板からの電荷信号を増幅し、記憶し、デジタル化する等のための複数の種々の回路または機能を含むことができ、吸収された光子または発生した電荷パルスをカウントすることができる。

光子またはパルスカウント像形成素子は科学界及び商業界の両方での感心を刺激した。なぜならそれらは他の関連技術を越える幾つかの重要な利点に対する可能性を提供するからである：
１．各光子により発生される電荷パルスは個々に処理されるため、吸収された光子のエネルギーについての情報を提供することができる。このようにして光子はそれらのエネルギー水準に依存してカウントされまたは廃棄されることができる。低いエネルギーの光子は典型的にはもし廃棄されないと画像品質を低下させる四散光子であるため、これはまたコントラスト解像度を強化する。
２．光子パルスのため電子信号はデジタル化され、かつカウントされるので、この装置は背景雑音、検出器漏洩／暗電流等にそんなに敏感ではない。“暗電流”は衝突輻射線の存在を欠く装置内の背景電流であることに注意されたい。
３．外部デジタル化に対する必要はない。なぜならそれは“オンチップ”でなされ、それが像形成システムをより簡単にかつ潜在的に安価とする。

これらの利点を認識すると、この分野はそれらを具体化する光子／パルスカウントデジタル像形成素子を開発するための動機を与えた。Ｐｙｙｈｔｉａらの米国特許６２４８９９０号及び６３５５９２３号はデジタル像形成素子における光子／パルスカウントの利点を具体化する最新の成果の幾つかの典型例である。

図１Ａと１Ｂはこの分野の従来技術の典型例でありかつＰｙｙｈｔｉａ‘９９０特許で教示されたピクセルセル２０のアレイを概括的に示す。このピクセルセル２０は読出し半導体基板３２上の単一のピクセルカウント回路３１と電気的に連通している単一の検出器ピクセル３６を含む。検出器ピクセル３６の電荷コレクタ電極３８は検出器半導体基板３０のピクセル表面４０上に加工される。電荷コレクタ電極３８は読出し半導体基板３２の読出し表面４２上のピクセル信号カウント回路３１のピクセル回路入力部３３にピクセルコンタクト（緩衝結合）３５を介して電気的に連結されている。検出器ピクセル３６の光導電体材料３４は来入する輻射線を吸収し、吸収に応答して電荷を発生する。電荷は電荷コレクタ電極３８で集められ、ピクセルコンタクト緩衝結合３５を通して読出し半導体基板３２上のピクセル信号カウント回路３１のピクセル回路入力部３３に電気的に連通される。またＯｒａｖａらの米国特許５８１２１９１号及びＳｐａｒｔｉｏｔｉｓらの米国特許５９５２６４６号を参照。それらは図１Ａで具体化された従来技術の代替例としての図１ＢにＳＢＢＡＳＩＣ型デジタル輻射線像形成素子の代替実施例を開示する。極く最近のＰｙｙｈｔｉａらの米国特許６３５５９２３号は各検出器ピクセル３６が一つまたは一つより多いピクセル信号カウント回路３１と組み合わされる方向に移動するこの技術分野の開発を開示する。特に図２に示されるように、‘９２３特許の従来技術装置において、検出器ピクセル３６は一つより多いピクセル信号カウント回路３１と電気的に連通されることができる。

上に引用された従来技術の光子／パルスカウント装置は検出器ピクセルの数が常にピクセルセルカウント回路の数と等しいかまたはそれより少ないように検出器ピクセルとピクセル信号カウント回路との間の数的関係を持つ。この解決策は表面上は素直で簡単であるけれども、（１）ホールトラッピング及び（２）ピクセル間の電荷共有のために画像品質または解像度に関してある潜在的に重要な機能的制限を持つ。

ホールトラッピングに関して
現在最も望ましくかつ最も輻射線吸収性のＣｄＴｅ及びＣｄＺｎＴｅのような光導電体材料を利用する像形成素子において、エネルギー分解能は“ホールトラッピング”により制限される。簡単に言えば、高エネルギー光子がこれらの半導体検出器材料内に捕獲される毎に、等量の電子及びホール信号が発生される。電子は全く移動しやすく、検出器ピクセルの電子コレクタ電極に比較的早く到達する。しかし、ホールは電子に比べてかなりゆっくりと移動し、ホールがそれらの移動（例えば負に荷電した電極に向けての）を完了することができる前にそれらはトラップされる。結果として最終誘導信号はエネルギー分解能が損なわれる。

半導体検出器理論は電子コレクタ検出器ピクセルの寸法が小さいほど最終誘導信号に対してより良好であることを予測する。“小ピクセル効果”の完全な分析はＪ．Ｄ．ＥｓｋｉｎらによるＪｏｕｒｎａｌ ｏｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ，Ｖｏｌｕｍｅ ８５，Ｎｏ．２ ｐａｇｅ ６４７，１５−１−１９９９の“Ｓｉｇｎａｌｓ ｉｎｄｕｃｅｄ ｉｎ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｇａｍｍａ−ｒａｙ ｉｍａｇｉｎｇ ｄｅｖｉｃｅｓ”に見出すことができる。しかし、この“小ピクセル”効果は次の項で検討される検出器ピクセル間の“電荷共有”を排除するために必要な反対方向に“作用する”。更に、核医学のために意図した典型的な光子／パルスカウント用途は０．５ｍｍ−４ｍｍの水準のかなり大きな画像ピクセルセルを必要とする。画像ピクセル寸法を減らすこと及び読出しチャネルの数を増やすことは対応して読出し複雑性を増すであろう。

検出器ピクセル間の電荷共有
電子が電荷コレクタ検出器ピクセルに向けてドリフトするとき、それらはまた横方向に離れるようにドリフトする。光導電体検出器材料の厚さ及び吸収された光子のエネルギーに依存して、電荷パッケージが検出器ピクセルに到達する時間までに電荷パッケージの寸法が増え、その電荷密度は減少している。もし検出器ピクセルが項目（１）によりホールトラッピングに対する補償のためより小さくされたなら、そのときは電荷パッケージは一つより多いピクセルにより共有されるであろう。この検出器ピクセル間の電荷共有は電荷パッケージの共有を受けるピクセル検出器と組み合わされたピクセル信号カウント回路中に誤記号（ヒットまたはミス）を作りうる。なぜなら一つの当初から大きなパルスは二つの別個の小さなパルスとして見られるからである。

それ故“電荷共有効果”を排除するためには、検出器ピクセルの電荷コレクタ電極（それは検出器ピクセルの寸法を規定する）はできるだけ大きいことが必要である。しかし、この“電荷共有効果”の解決は上で検討した“ホールトラッピング”問題を解決するための手段と相反する。

従って、これらの画像品質または解決への制限を考慮すると、“ホールトラッピング”及び“電荷共有”効果の両者による画像品質または解決への制限を減らしまたは実質的に排除する代替デジタル輻射線像形成素子を持つことはこの分野で有益なことであろう。例えば、検出器ピクセル寸法を減らすときにピクセル信号処理速度が傷つけられないように、ホールトラッピング問題を減らしまたは排除する有益な“小ピクセル効果”を達成するために検出器ピクセル寸法が減らされながらピクセル信号カウント回路の数を増やさない光子／パルスカウント像形成素子を持つことは有利であろう。

本発明は好ましくは１ＫｅＶ以上でＸ線及びガンマ線周波数範囲の像形成輻射線のための輻射線像形成素子である。より詳細には、本発明は光子／パルスカウントデジタル像形成素子、連結検出器ピクセルセルアレイ（Ｇａｎｇｅｄ−Ｄｅｔｅｃｔｏｒ Ｐｉｘｅｌ Ｃｅｌｌ Ａｒｒａｙ（“ＧＤＰＣアレイ”））である。ＧＤＰＣアレイは二つの半導体基板：検出器／光導電体基板とカウント／読出し基板、から形成された積層構造内に互いにきわめて接近して配列された多数の“連結検出器”ピクセルセル（ＧＤＰＣ）を含む。これらの半導体基板は実質的に平坦な形状を持ち、それらの面を平行にして互いに隣接して配置され、組み立てられた像形成素子内に積層構造を形成する。

半導体検出器／光導電体基板の材料は検出器基板の主要な第一または輻射表面上への吸収輻射線ヒット入射に応答して電荷を発生する。光導電材料は従来技術で既知であり、本発明の実施のために当業者により容易に選択可能である。かかる光導電材料の例は：ＣｄＴｅ，ＣｄＺｎＴｅ，ＧａＡｓ，Ｓｉ，Ｇｅ，ＰｂＩ，ＨｇＩ，ＴｌＢｒ及びＣｄＨｇＴｅを含む。検出器基板は実質的に平坦であり、複数の検出器ピクセルの検出器アレイが加工されている主要な第二またはピクセル表面を持つ。半導体カウント／読出し基板はまた、加工された複数のピクセル信号カウント回路のピクセル回路アレイを持つ主要な第一または読出し表面を持つ。組み合わせて、半導体検出器と読出し基板は複数の本発明の“連結検出器”ピクセルセルのＧＤＰＣアレイを構成する。

本発明の連結検出器ピクセルセルは組み合わされたピクセル検出器の検出器基板上に衝突する輻射線ヒットをカウントするための複数の組み合わされたピクセル検出器と電気的に連通している一つのピクセル信号カウント回路を含むユニットとして構成される。更に、各連結検出器ピクセルセルは一つの組み合わされたピクセル信号カウント回路とのみ電気的に連通しているそのピクセル検出器により構成される。従って、全体として個々の連結検出器ピクセルセルまたはＧＤＰＣアレイのいずれにおいても、検出器基板上に加工された検出器ピクセルの数は常にカウント／読出し基板上に加工されたピクセル信号カウント回路の数より大きい。

言い換えれば、本発明のＸ線及びガンマ線輻射エネルギー像形成素子は多数の“連結検出器”ピクセルセルのアレイを含む。個々の“連結検出器”ピクセルセルは多数の（連結された）組み合わされた検出器ピクセルと電気的に連通した単一のピクセル信号カウント回路により構成され、組み合わされた検出器ピクセル（連結検出器ピクセル）のみが単一のピクセル信号カウント回路と電気的に連通している。

検出器ピクセルは半導体検出器基板のピクセル表面上に加工された検出器ピクセルアレイで配置される。ピクセルアレイの検出器ピクセルはＡＳＩＣ読出し基板上に配置された単一のピクセル信号カウント回路と電気的に連通している。各検出器ピクセルはピクセルコレクタ電極及び組み合わされたピクセルコンタクトを含む。ピクセルコレクタ電極は検出器基板の光導電体材料内で発生した電荷を集める。組み合わせて、連結検出器ピクセルアレイの個々の検出器ピクセルのピクセルコレクタ電極は実質的に連結検出器ピクセルセルのピクセル表面を覆う。各検出器ピクセルのピクセルコンタクトはピクセル検出器からの電荷を伝導するために連結検出器ピクセルセルの単一のピクセルカウント回路と連通している。

ＧＤＰＣアレイの各連結検出器ピクセルセルはＡＳＩＣ読出し基板の読出し表面上に加工された単一のピクセル信号カウント回路を含む。ＡＳＩＣ読出し基板はその読出し表面上に配置された複数のピクセル信号カウント回路を持つことができ、各ピクセル信号カウント回路は個々の連結検出器ピクセルセルの単一のピクセル信号カウント回路を構成する。さらに、各ピクセル信号カウント回路はその読出し表面上に加工された多数のピクセル信号入力部を持つ。多数のピクセル信号入力部はそれぞれＡＳＩＣ読出し基板のピクセル信号カウント回路と、及びその連結検出器ピクセルセルの組み合わされた検出器ピクセルの一つのピクセルコンタクトと電気的に連通している。カウント回路へのピクセル信号入力部の数は、カウント回路が組み合わされている連結検出器ピクセルアレイの各別個の検出器ピクセルコンタクトのためのカウント回路に電気的に連通した入力部を提供するのに十分である。

ピクセル信号カウント回路の多数のピクセル信号入力部のそれぞれは信号状態調節回路を含む。ピクセル信号状態調節回路自身は一つまたはそれ以上の付随的回路を含む。ピクセル信号状態調節回路からの状態調節された出力はピクセル信号カウント回路のパルスカウンター回路要素に連通されている。パルスカウンター回路要素はまた、一つまたはそれ以上の付随的回路を含むことができる。本発明で実施可能な付随的回路は：信号増幅回路要素、電流補償回路要素、パルス幅制御回路要素、利得制御回路要素、パルス形状付与回路要素、単一／多段階比較回路要素、アナログ加算回路要素、緩衝回路要素及び本発明において当業者に既知で当業者により実施可能な他の適当な回路要素を含む。

ピクセル検出器からの電荷を伝導するための各ピクセル電極上に配置されたピクセルコンタクトは緩衝結合であり、好適実施例ではハンダ付け緩衝結合である。本発明の利益及び特徴の一つは平坦な積層体を形成するため並びに基板間に電気的連結を提供するために半導体基板を機械的に一緒に取り付けるための従来の像形成素子での緩衝結合の使用に関する。上に引用したかかる従来のデジタル輻射線像形成素子において、ピクセル検出器の数とピクセル回路の間の対応比は１以下であり、従って緩衝結合機械的付着点とピクセル回路の間の対応比もまた１以下である。この場合、装置内に機械的付着点を提供するためのピクセル回路当りの緩衝結合は一つだけにすることができる。しかし、本発明では、ピクセル検出器の数とピクセル回路の間の対応比は１より大きい。従って、緩衝結合機械的付着点とピクセル回路の間の対応比もまた１より大きい。実際には、対応比は好ましくは２に等しいか２より大きい。本発明において、装置内に機械的付着点を提供するための緩衝結合ピクセルコンタクトはピクセル回路当り１より大きい。従って、本発明の付着点対応比は、同じ数のピクセル回路を持つ引用された従来技術の装置に対するそれの実際には２倍以上である。より高い付着点対応比は引用された従来技術の装置に関して増大した付着性を持つ本発明の半導体基板積層体を提供する。

更に、（核医学のような）特定の用途に対して、もし検出器ピクセルコンタクトが失われたら、組み合わされたピクセルセルの機能が全く“役に立たなく”なることがないように、ある形の信号保護または冗長を達成することが有利であろう。本発明の連結検出器ピクセルセルでは、もし一つのピクセル検出器が機能しなくなったら、連結検出器ピクセルアレイの残りの検出器ピクセル（単数または複数）が組み合わされたピクセル回路に信号を提供し続けることができる。

本発明において、ＧＤＰＣアレイは少なくとも一つの連結検出器ピクセルセルを含み、ＧＤＰＣは単一のピクセル信号カウント回路と電気的に連通している少なくとも二つの検出器ピクセルを持っている。別の好適実施例において、ＧＤＰＣは半導体検出器基板上に配置された少なくとも４個の検出器ピクセルを持つ検出器ピクセルアレイを含み、このピクセルアレイの検出器ピクセルはＡＳＩＣ読出し基板上に配置された単一のピクセル信号カウント回路と電気的に連通されている。さらに、ＧＤＰＣアレイの各連結検出器ピクセルセルは、ＡＳＩＣ読出し基板上に配置された単一のピクセル信号カウント回路の平坦面積と実質的に少なくとも同じ大きさの有効電荷コレクタ面積を持つ半導体検出器基板上に配置されたそれらの結合されたコレクタ電極の平坦面積を持つ検出器ピクセルアレイを含む。

図面の簡略説明
図１Ａは従来技術のＳＢＢＡＳＩＣ型半導体輻射線像形成素子の断面の概略側面図であり、そこでは各ピクセル回路は単一の検出器ピクセルと組み合わされており、また逆もまた同様であり、ピクセル検出器の数とピクセル回路の間の対応比１をもつ像形成素子を示す。

図１Ｂは従来技術のＳＢＢＡＳＩＣ型半導体輻射線像形成素子の断面の側面図の代替概略図である。

図２は従来技術のＳＢＢＡＳＩＣ型半導体輻射線像形成素子の断面の側面図の概略図であり、そこでは各ピクセル回路は単一の検出器ピクセルと組み合わされているが、各検出器ピクセルは一つより多いピクセル回路と組み合わされており、ピクセル検出器の数とピクセル回路の間の対応比＜１を持つ像形成素子を示す。

図３Ａは本発明の連結検出器ピクセルセルアレイ（ＧＤＰＣアレイ）のブロック概略図であり、個々の連結検出器ピクセルセルと組み合わされたピクセル検出器のそれらの内部アレイを示す。

図３Ｂは図３ＡのＳＢＢＡＳＩＣ型連結検出器ピクセルセルアレイ（ＧＤＰＣアレイ）の断面の概略側面図であり、単一のピクセルセル内で、各ピクセル検出器は単一のピクセル信号カウント回路と電気的に連通しているが、ピクセルセルの単一のピクセルカウント回路はセル内の検出器ピクセルの全てと電気的に連通していることを示し、単一ピクセルセル内のピクセル検出器の数とピクセル回路の間の対応比（ＲＣ）がＲＣ＝４である像形成素子を示す。

図４は本発明の連結検出器ピクセルセルのアレイの概略側面図であり、半導体基板の積層形状を示す。

図５は本発明のピクセル信号カウント回路の概略ブロックダイヤグラムであり、多数の（図示の場合二つの）ピクセル信号入力部と単一のパルスカウンター回路と連通しているそれらの組み合わされた信号状態調節回路を示す。

図６は図５と同様の本発明のピクセル信号カウント回路の概略ブロックダイヤグラムであるが、単一のパルスカウンター回路の代替実施例を示す。

図７は本発明のピクセル信号カウント回路の概略ブロックダイヤグラムであり、多数の（図示の場合二つの）ピクセル信号入力と、単一のパルスカウンター回路の代替実施例と連通しているそれらの組み合わされた信号状態調節回路を示す。

図面を参照するに、本発明の好適実施例の詳細が図解的にかつ概略的に示されている。図中の同様の要素は同様の数字により示され、同様の要素は異なる小文字添字を持つ同様の数字により示される。

図３Ａと３Ｂに例示されるように、本発明のＳＢＢＡＳＩＣ型Ｘ線及びガンマ線輻射エネルギー像形成素子１００は複数の連結検出器ピクセルセル（ＧＤＰＣ）１０５のアレイを含む。図３ＡはＡからＦを付した６個の別個のＧＤＰＣ１０５を持つ本発明の連結検出器ピクセルセルアレイ（ＧＤＰＣアレイ）１００の一例を示し、個々のＧＤＰＣはそれぞれ組み合わされた検出器ピクセル１１０の内部検出器アレイを持つ。もちろん実際にはＧＤＰＣアレイ１００は利用可能な現在のまたは将来の半導体技術が許容するようなどのような数の個々のＧＤＰＣを含むこともできる。図３ＢはＧＤＰＣアレイ１００の断面の概略図であり、単一のピクセルセル１０５内で“連結”検出器ピクセル１１０のそれぞれがＧＤＰＣ１０５内の単一のピクセル信号カウント回路１３０と電気的に連通していることを示す。しかし、ＧＤＰＣ１０５の単一のピクセルカウント回路１３０はセル１０５内の検出器ピクセル１１０の全てと電気的に連通しているが、他とは連通していない。これは本発明のＧＤＰＣ１０５が単一のＧＤＰＣ１０５内のピクセル検出器１０５の数とピクセル回路の間の“対応比”（ＲＣ）１より大（＞１）を持つという本発明の目的を示す。図３Ａと３Ｂに示された例においては、対応比はＲＣ＝４である。

図４に例示された好適実施例において、本発明のＸ線及びガンマ線輻射エネルギー像形成素子は連結検出器ピクセルセル１０５のアレイ１００を含む。各ＧＤＰＣ１０５は半導体検出器基板１１２上に配置された少なくとも二つの検出器ピクセル１１０のアレイを含む。半導体検出器基板の厚さは光導電体材料１１４から構成される。検出器ピクセル１１０のそれぞれはＧＤＰＣ１０５の単一のピクセル信号カウント回路１３０と電気的に連通している。ピクセル信号カウント回路１３０はＡＳＩＣ半導体読出し基板１３２上に配置されている。検出器ピクセル１１０のピクセル電荷コレクタ電極１１６は光導電体材料１１４の付近で発生した電荷を集める。発生した電荷は検出器ピクセル１１０からそのピクセルコレクタ電極１１６を通してコレクタ電極１１６とピクセル回路入力１３４との間に配置されかつそれらと電気的に連通している電気伝導性ピクセルコンタクト１１８を介してピクセル回路入力１３４に伝導される。

半導体検出器基板１１２は二つの主要な表面：輻射表面１２０とピクセル表面１２２を持つ。配列された検出器ピクセル１１０の電荷コレクタ電極１１６は検出器基板１１２のピクセル表面１２２上に従来技術で既知の半導体技術を用いて加工される。検出器基板１１２は典型的にはその輻射表面１２０上に配置されたバイアス電極１２４を持つ。バイアス電極１２４は衝突輻射線に対して透明である。各電荷コレクタ電極１１６と組み合わせて、バイアス電極１２４は検出器基板１１２の厚さを横切ってバイアス電界を発生し、従って光導電体材料１１４中に発生した電荷をピクセル表面１２２に向けてドリフトする。コレクタ電極１１６は互いに間隔を置かれ及び／または絶縁されているが、ピクセル検出器１１０のバイアス電界はその電荷コレクタ電極１１６の周辺を越えて延び、従ってＧＤＰＣ１０５にＧＤＰＣ１０５のピクセル表面１２２の面積と少なくとも同じ大きさの有効電荷コレクタ表面を与える。

また図４に例示されるように、本発明のＧＤＰＣ１０５はそれぞれ半導体ＡＳＩＣ読出し基板１３２を含む。多数の別個のＧＤＰＣが平坦なアレイ内に並置されているＧＤＰＣアレイ１００としての本発明の好適実施例において、隣接ＧＤＰＣの半導体読出し基板１３２（及び検出器基板１１２）はＧＤＰＣアレイ１００全体にわたって連続している。さらに、複数の連結検出器ピクセルセルを含む大きなフォーマットのＸ線及びガンマ線輻射エネルギー像形成素子を構成するために多数のＧＤＰＣアレイが並置されることができる。

別個のＧＤＰＣ１０５の単一のピクセル信号カウント回路１３０は回路アレイ内で半導体ＡＳＩＣ読出し基板１３２上に加工される。ＡＳＩＣ読出し基板１３２は検出器基板１１２のピクセル表面１２２に対向して配置された読出し表面１３６を持つ。ＧＤＰＣ１０５の単一のピクセル信号カウント回路１３０はＧＤＰＣ１０５のＡＳＩＣ読出し基板１３２の読出し表面１３６上に加工された多数のピクセル信号入力部１３４を持つ。多数のピクセル信号入力部１３４はＧＤＰＣ１０５のピクセル信号カウント回路１３０と電気的に連通した入力コンタクトであり、各ピクセル信号入力部１３４は配列された検出器ピクセル１１０の別個の検出器ピクセルコンタクト１１８と電気的に連通している。

さらに、図５と６に示されるように、ピクセル信号カウント回路１３０のピクセル信号入力部１３４はそれぞれピクセル信号状態調節回路１４０を含む。信号状態調節回路１４０は更に一つまたはそれより多い付随的信号状態調節／処理回路要素１４４を含むことができる。かかる付随的信号状態調節／処理回路要素１４４の例は：信号増幅回路要素、暗電流補償回路要素、パルス幅制御回路要素、利得制御回路要素、パルス形状付与回路要素、単一／多段階比較回路要素、アナログ加算回路要素、緩衝回路要素、及び当業者に既知でかつ当業者により本発明で実施可能な他の付随的回路要素を含む。

図５に例示されるように、Ｐ１及びＰ２の符号を付されている二つの（またはそれより多い）検出器ピクセル１１０はそれぞれ緩衝結合型ピクセルコンタクト１１８を介してそれ自身の信号状態調節回路１４０に伝導的に連結されている（図４参照）。各信号状態調節回路１４０は付随的状態調節回路要素１４４：例えば来入する電気信号を統合する及び／または増幅するための、増幅段階１４４ａ及び１４４ｂ、を含む。ピクセル信号カウント回路１３０の各信号状態調節回路１４０の状態調節された出力１４８はパルスカウンター回路１５０と電気的に連通している。図５に示された例では、各信号状態調節回路１４０の状態調節された出力１４８はパルスカウンター回路要素１５０の付随的多入力比較段階１４４ｃに供給される。多入力比較段階１４４ｃは来入する信号が付随的比較段階回路要素１４４ｃからパルスカウンター１６０に出力されることができる前に来入するアナログ信号を出力しきい値に対してふるい分ける。

電荷増幅器１４４ａはこの分野の現在の像形成素子における全体の信号処理速度のずば抜けて最も有意な制限であることができる。各検出器ピクセル１１０のための信号状態調節回路１４０がそれぞれそれ自身の電荷増幅器Ａ１ １４４ａを持っており、単位像形成面積当りの検出器ピクセルの数を増やす（すなわちＲＣ値を増やす）ことにより、ＧＤＰＣ１０５信号処理速度は実質的に増やされる。これはＧＤＰＣ１０５を比較的高い入力ヒット率で処理させる。さらに、第一及び第二段階増幅器Ａ１ １４４ａ及びＡ２ １４４ｂ（及び更なる回路要素段階）は検出器暗電流補償回路要素、入力パルス幅制御回路要素、パルス形状付与回路要素、利得制御回路要素等を含むことができる。ピクセル信号カウント回路１３０のアナログ信号処理部をこのように二重にすることにより、本発明のＧＤＰＣ１０５の入力輻射率及び全体の信号処理速度が増加される。

どのように本発明が達成されるかの実際例として、もし従来技術の光子／パルスカウント像形成素子の像形成面積が２ｃｍ×２ｃｍであり、かつ検出器ピクセル寸法が０．５ｍｍ×０．５ｍｍであるなら、そのときは、装置中に１６００の画像ピクセルセルがある。本発明によれば、もしこの装置の検出器ピクセルの検出器ピクセル表面積（ピクセルの電荷コレクタ電極の面積）が少なくとも２倍に細分されるなら、これは（この例では）約０．２５ｍｍ×０．５ｍｍの寸法を持つ検出器ピクセルを、かつ２倍の数（または３２００）の検出器ピクセルを生み出す。ピクセル信号カウント回路の数は１６００のままである。しかし、ピクセルセルは今や本発明では二つの緩衝結合を持ち、それぞれはピクセルセルの二つの検出器ピクセルをピクセルセルの単一のピクセル信号カウント回路への二つの入力の組に連結する。結果として、従来技術の像形成素子と同じ全体の寸法を持つなら、本発明の例示像形成素子は：２倍の緩衝結合を持つが、同じ数のカウント回路を持つ。これは単なる例であり、検出器ピクセルセル寸法の分割を読出しチャネルの数を増やすことなく希望の値に対応するように選択することができることは明らかである。さらに、検出器ピクセルの小さな寸法のために、入力ノードキャパシタンスが対応して減少し、それはカウント回路の入力時により低いノイズになる。なお更に、例示の像形成素子のより大きな数の緩衝結合は類似の従来技術の像形成素子に対して半導体基板層間の機械的付着の付随的増加をもたらす。

図６は本発明のＧＤＰＣ１０５のパルスカウンター回路１５０の代替実施例を例示する。この好適実施例では、信号状態調節回路１４０の状態調節された信号出力１４８は付随的多入力アナログ加算回路要素１４４ｄと連通する。付随的多入力アナログ加算回路要素１４４ｄは二つの信号状態調節回路１４０の出力信号の比較回路要素１４４ｅでの処理に先立ちそれらの出力信号を一緒に加算する。このようにして、もし入力輻射ヒットが二つの検出器ピクセル１１０間にあり、電荷が二つの検出器ピクセルのコレクタ電極１１６間で共有されるなら（図４参照）、初期パルス振幅は二つの信号状態調節回路１４０出力信号を一緒に加算することにより回復される。

図７はＧＤＰＣ１０５の別の好適実施例を例示する。二つの検出器ピクセル１１０（Ｐ１とＰ２）がそれぞれ別個のピクセル入力回路１４０に連結されている。各ピクセル入力回路１４０の状態調節されたピクセル信号出力１４８はそれ自身の付随的緩衝回路要素１４４ｆと連通する。緩衝出力１４９は付随的多段階比較回路１４４ｇと連通し、この比較回路要素１４４ｇの各段階は各段階のための異なる入力しきい値電圧Ｖｔｈ１，Ｖｔｈ２，Ｖｔｈ３及びＶｔｈ４を持つ。同じしきい値電圧を持つ二つのピクセル入力回路１４０からの比較器の出力はそのときパルスカウント回路１５０の共通カウンター１６０ａ−ｄと連通する。

基本的に、図７はＧＤＰＣ１０５のピクセルカウント回路１３０の例を示し、そこではピクセル信号状態調節回路１４０に加えて付随的信号状態調節／処理回路要素１４４及び共通多段階パルスカウンター回路要素１５０は一緒に二つの異なる検出器ピクセル１１０Ｐ１とＰ２に対応する単一のピクセル信号カウント回路１３０を構成する。

本発明のＸ線及びガンマ線輻射エネルギー像形成素子１００は半導体検出器基板１１２上に配置された検出器ピクセルのコレクタ電極１１６の組み合わされた平坦面積を持つ検出器ピクセル１１０のアレイを含むＧＤＰＣ１０５を持ち、この平坦面積はＡＳＩＣ読出し基板１３４上に配置された単一のピクセル信号カウント回路１３０の平坦面積と少なくともほぼ同じ大きさである。ＧＤＰＣはピクセル信号カウント回路に対するピクセル検出器の数の対応比ＲＣ≧２を持ち、全体の輻射エネルギー像形成素子１００は対応比ＲＣ＞１を持つ。

上記記載は多くの特定の事項を含むが、これらは本発明の範囲の限定として解釈されるべきではなく、むしろその一つのまたは別の好適実施例の例証として解釈されるべきである。多くの他の変更が可能であり、それらは当業者には明らかであろう。従って、本発明の範囲は添付特許請求の範囲及びそれらの均等物により決定されるべきであり、実施例だけで決定されるべきではない。

図１Ａは従来技術のＳＢＢＡＳＩＣ型半導体輻射線像形成素子の断面の概略側面図であり、図１Ｂは従来技術のＳＢＢＡＳＩＣ型半導体輻射線像形成素子の断面の側面図の代替概略図である。 従来技術のＳＢＢＡＳＩＣ型半導体輻射線像形成素子の断面の側面図の概略図である。 図３Ａは本発明の連結検出器ピクセルセルアレイ（ＧＤＰＣアレイ）のブロック概略図であり、図３Ｂは図３ＡのＳＢＢＡＳＩＣ型連結検出器ピクセルセルアレイ（ＧＤＰＣアレイ）の断面の概略側面図である。 本発明の連結検出器ピクセルセルのアレイの概略側面図である。 本発明のピクセル信号カウント回路の概略ブロックダイヤグラムである。 図５と同様の本発明のピクセル信号カウント回路の概略ブロックダイヤグラムである。 本発明のピクセル信号カウント回路の概略ブロックダイヤグラムである。

Claims (13)

1. 複数の連結検出器ピクセルセルを備え、
   前記複数の連結検出器ピクセルセルの各々は、
   半導体検出器基板上に配置された複数の検出器ピクセルを有する検出器ピクセルアレイと、
   ＡＳＩＣ読出し基板上に配置された単一のピクセル信号カウント回路と
   を有し、
   前記ＡＳＩＣ読出し基板の一の面である読出し表面は、前記半導体検出器基板の一の面であるピクセル表面に対向して配置されており、
   前記複数の検出器ピクセルの各々は、前記単一のピクセルセル信号カウント回路と電気的に連通している
   ことを特徴とするＸ線及びガンマ線輻射エネルギー像形成素子。
2. 前記複数の検出器ピクセルの各々は、
   前記ピクセル表面上に配置され、前記半導体検出器基板内に発生した電荷を集めるためのコレクタ電極と、
   前記コレクタ電極と前記単一のピクセル信号カウント回路との間に配置され、前記集められた電荷を前記単一のピクセル信号カウント回路へ伝導するピクセルコンタクトと
   を有することを特徴とする請求項１に記載のＸ線及びガンマ線輻射エネルギー像形成素子。
3. 前記単一のピクセル信号カウント回路は、前記単一のピクセル信号カウント回路と電気的に連通し、前記複数の検出器ピクセルに夫々対応する複数のピクセル信号入力部を有することを特徴とする請求項１に記載のＸ線及びガンマ線輻射エネルギー像形成素子。
4. 前記複数の検出器ピクセルの各々は、前記半導体検出器基板内に発生した電荷を前記単一のピクセル信号カウント回路へ伝導するピクセルコンタクトを有し、
   前記複数のピクセル信号入力部の各々は、対応するピクセルコンタクトに電気的に連通している
   ことを特徴とする請求項３に記載のＸ線及びガンマ線輻射エネルギー像形成素子。
5. 前記複数のピクセル信号入力部の各々は、ピクセル信号状態調節回路を含むことを特徴とする請求項４に記載のＸ線及びガンマ線輻射エネルギー像形成素子。
6. 前記複数のピクセル信号入力部の各々は、信号増幅回路要素、暗電流補償回路要素、パルス幅制御回路要素、利得制御回路要素、パルス形状付与回路要素、比較回路要素、アナログ加算回路要素及び緩衝回路要素からなる群から選ばれた少なくとも一つの付随的状態調節／処理回路要素を含むピクセル信号状態調節回路を含むことを特徴とする請求項４に記載のＸ線及びガンマ線輻射エネルギー像形成素子。
7. 前記ピクセルコンタクトは、緩衝結合であることを特徴とする請求項２に記載のＸ線及びガンマ線輻射エネルギー像形成素子。
8. 前記ピクセルコンタクトは、ハンダ付け緩衝結合であることを特徴とする請求項２に記載のＸ線及びガンマ線輻射エネルギー像形成素子。
9. 少なくとも一つの連結検出器ピクセルセルを備え、
   前記連結検出器ピクセルセルは、
   半導体検出器基板に配置された複数の検出器ピクセルを有する検出器ピクセルアレイと、
   前記半導体検出器基板に対向して配置されたＡＳＩＣ読出し基板に配置され、前記複数の検出器ピクセルの少なくとも一部と電気的に連通されたピクセル信号カウント回路と
   を有し、
   前記ピクセル信号カウント回路の個数は、前記複数の検出器ピクセルの個数より少ない
   ことを特徴とするＸ線及びガンマ線輻射エネルギー像形成素子。
10. 前記検出器ピクセルアレイは、前記検出器ピクセルを少なくとも４つ有し、
    前記少なくとも４つの検出器ピクセルの各々は、前記単一のピクセル信号カウント回路と電気的に連通している
    ことを特徴とする請求項１に記載のＸ線及びガンマ線輻射エネルギー像形成素子。
11. 前記複数の検出器ピクセルの各々は、前記ピクセル表面上に配置されたコレクタ電極を有し、
    複数の前記コレクタ電極の平坦面積の合計としての前記検出器ピクセルアレイの平坦面積は、前記単一のピクセル信号カウント回路の平坦面積と少なくとも同じである
    ことを特徴とする請求項１に記載のＸ線及びガンマ線輻射エネルギー像形成素子。
12. 高エネルギー輻射線デジタル像形成素子で使用するための連結検出器ピクセルセルであって、
    半導体検出器基板上に密接して配置された複数の検出器ピクセルを有する検出器ピクセルアレイと、
    前記半導体検出器基板に対向して配置されたＡＳＩＣ読出し基板上に配置された単一のピクセル信号カウント回路と
    を備え、
    前記複数の検出器ピクセルの全ては、前記単一のピクセル信号カウント回路と電気的に連通している
    ことを特徴とする連結検出器ピクセルセル。
13. 前記単一のピクセル信号カウント回路の数に対する前記複数の検出器ピクセルの数の対応比が少なくとも２であることを特徴とする請求項１２に記載の連結検出器ピクセルセル。

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