JP4755187B2

JP4755187B2 - 通信ダイオード駆動回路

Info

Publication number: JP4755187B2
Application number: JP2007534171A
Authority: JP
Inventors: フレイリシェール、レブ; シュヴェイ、レオニード; シャナン、タミール
Original assignee: Infra Com Ltd
Current assignee: Infra Com Ltd
Priority date: 2005-01-06
Filing date: 2005-03-20
Publication date: 2011-08-24
Anticipated expiration: 2025-03-20
Also published as: CA2576711C; CN101040568A; ATE414401T1; US20070104075A1; CA2576711A1; WO2006072929A1; US7570235B2; EP1834508A1; JP2008515218A; EP1834508B1; DE602005011053D1; CN100553390C

Description

本発明は、無線光データ通信用途の少なくとも一つの通信ダイオードを選択的に発光するための通信ダイオード駆動回路に関する。

赤外（ＩＲ）データ送信機器は、無線光データ送信用途の（これ以降、通信ダイオード（ＣＤ）と共通に称する）一つ以上の発光ダイオード（ＬＥＤ）又はレーザ・ダイオード（ＬＤ）を含む。ＩＲデータ送信機器用ＬＥＤの例は、ドイツ国レーゲンブルクＤ−９３０４９、ベルネルベルクシュトラーセのＯＳＲＡＭオプト・セミコンダクタースＧｍｂＨ＆Ｃｏ．ＯＨＧ（ＯＳＲＡＭＯｐｔｏＳｅｍｉｃｏｎｄｕｃｔｏｒｓＧｍｂＨ＆Ｃｏ．ＯＨＧ）が販売する型番ＳＦＨ４０００を特に含む。ＩＲデータ送信機器用ＬＤの例は、アメリカ合衆国、１２２０４ニューヨーク州ブロードウェイメナンズ１２０にある、マークテック・オプトエレクトロニクス（ＭａｒｔｅｃｈＯｐｔｏｅｌｅｃｔｒｏｎｉｃｓ）が販売する型番ＭＥＴ８０８７Ｔを特に含む。ＣＤにはタイプ及び動作条件に依存する１．４Ｖ〜２．５Ｖの範囲の固有の順電圧Ｖ_ｆがあるが、製造工程に起因する±１５％の範囲の比較的大きなＶ_ｆ許容誤差もある。ＣＤは特定の設計仕様に合致するように選別されるが、この時間を要するアプローチは、例えば民生用電子機器のようなある装置に対しては非常に高価である。更に、ＣＤは約−１．５ｍＶ／Ｋの温度係数ＴＣ_Ｖを有する。すなわち、１０℃温度が上昇すると、ＣＤの順電圧Ｖ_ｆが約１５ｍＶ降下する。

主だった電池駆動の民生用電子機器はここ数年で大きく変化し、＋５Ｖ，＋３．３Ｖ更には＋２．５Ｖの低電源電圧Ｖ_ＣＣで動作することが現在広く求められている。一つ以上の並列通信発光回路（ＣＬＥＣ）を駆動するための駆動回路は、＋３．３Ｖ電源の場合は電源電圧Ｖ_ＣＣとＧＮＤとの間に接続される通信発光ブランチ（ＣＬＥＢ）に単一のＣＤを、＋５Ｖ電源の場合はＣＬＥＢに一組のＣＤを、より高圧電源の場合、可能ならば３つ以上のＣＤを、典型的に含む。通信ダイオード駆動回路（ＣＤＤＣ）は、これ以降基準ＬＥＤ駆動電流Ｉ_Ｎと称する最大の平均ＬＥＤ駆動電流Ｉ_ｍａｘの約９０％でＣＤを発光して、ＣＤの寿命を縮めたり誤作動を引き起こさないように設計される。しかし、電源電圧はＣＤの順電圧Ｖ_ｆの変化の許容範囲である±１０％程度まで変動し得て、且つＣＤ固有の温度依存性によって実際のＬＥＤ駆動電流Ｉ_ＬＥＤ（ｔ）が不足する又は供給されすぎることがあり得る。Ｉ_ＬＥＤ（ｔ）＜Ｉ_Ｎの場合にはＣＤ発光強度の劣化を招き、その結果有効データ送信範囲を低減させ、極端な場合では通信全体を妨害する。これに対して、長期間にわたってＩ_ＬＥＤ（ｔ）＞Ｉ_Ｎである場合にはＣＤＤＣはＣＤを過剰なＬＥＤ駆動電流Ｉ_ＬＥＤ（ｔ）で駆動するため恐らくＣＤの寿命は縮まり、極端な場合致命的な損傷を被る。更に、特定のデータ送信への応用では、到着するデジタル・データ・パルスが比較的少量で不規則なので、実際にＣＤを駆動するためのＣＤＤＣの設計が更に複雑となる。

ＣＤを駆動するための従来のアプローチの一つは、比較的大きな抵抗を有する、いわゆる安定抵抗の利用を含み、安定抵抗がＣＬＥＢの実際のＬＥＤ駆動電流Ｉ_ＬＥＤ（ｔ）を決定する主要な要素になる。このアプローチを実施する従来技術の例は、「ＬＥＤモジュレータ」と題される英国特許２１６２３９９号明細書、ペターソン（Ｐｅｔｅｒｓｏｎ）等に付与された米国特許第５，３２９，２１０号明細書、及びアンダーソン（Ａｎｄｅｒｓｓｏｎ）等に付与された米国特許第６，１９８，４０５号明細書を含む。しかし、このアプローチは比較的高い電源電圧を典型的には必要とし、安定抵抗における大きな熱浪費のために機器全体の有効性が５０％未満の貧弱なものになる。更に、このような熱浪費が他の近くにある電子機器に破壊的な影響を与えて、この技術を特定の用途で利用できなくしている。

他の従来のアプローチはパルス幅変調（ＰＷＭ）を利用することであって、マイクロ・コントローラ・コア、タイマ、カウンタ、プレスカラ及び類似物のを利用してパルス幅を変化することにより、ＣＬＥＢの実際の駆動電流Ｉ_ＬＥＤ（ｔ）を制御する。ＰＷＭ手順の一実施形態は、米国クリスティナヘクトのマイクロチップ・テクノロジ社（ＭｉｃｒｏｃｈｉｐＴｅｃｈｎｏｌｏｇｙ、Ｉｎｃ．）から販売される、マイクロチップ社のＰＣＩ１６Ｃ７８１によって実施される。他のＰＷＭの実施形態は、「発光機器用駆動回路」と題された英国特許第２３８１１３８号明細書、ウダ（Ｕｄａ）に付与された米国特許第４，６２２，４７７号明細書、ミン（Ｍｉｎ）等に付与された米国特許第６，５８６，８９０号明細書、スワンソン（Ｓｗａｎｓｏｎ）等による米国出願公開第２００３／００２５４６５号明細書、クローベルグ（Ｃｌａｕｂｅｒｇ）等による米国出願公開第２００３／０１２２５０２号明細書、ダンジェロ（Ｄ‘Ａｎｇｅｌｏ）等による米国出願公開第２００３／００４１６２０号明細書、及びコユンキュ、メシュート（Ｋｏｙｕｎｃｕ，Ｍｅｓｕｔ）等によるＳＴＷ−２００００９２６−０２：２７、３５１〜３５３ページ、２０００年１１月３０日〜１２月１日「無線赤外通信用ＰＷＭ変調」と題される論文に図説及び記載されている。

ＬＥＤ駆動電流を制御するための他のアプローチは「半導体レーザ駆動装置」と題された日本国特開２００３−１０１１２３号明細書、米国特許出願公開第２００３／０２１８５８５号明細書、及び「発光素子の駆動回路」と題される日本国特開昭６３−１１０６８号明細書に図説及び記載されている。

一般的に、本発明はＬＥＤ駆動電流Ｉ_ＬＥＤ（ｔ）の入力デジタル・データ・パルスに応答して選択的に発光するＣＤ用の通信ダイオード駆動回路（ＣＤＤＣ）を対象とし、比較的長期間に亘って比較的高速で到着する入力デジタル・データ・パルスによって安定状態動作に入るとＩ_ＬＥＤ（ｔ）＝Ｉ_Ｎ±３％、より好適にはＩ_Ｎ±１％である。本発明は、二入力端子シフト・アンプの片方の入力端子にシフト電圧ＳＶ（ｔ）を連続的に供給することにより実現される。二入力端子シフト・アンプの他の入力端子は、入力デジタル・データ・パルスに対応する、パルス化されたアナログ・データ電圧ＡＤＶ（ｔ）が供給されて、パルス化された駆動電圧ＤＶ（ｔ）を足し上げる。シフト電圧はＳＶ（ｔ）、入力デジタル・データ・パルスが長期間来なかった後に最大値ＳＶ_ｍａｘまで好適に増加して、最悪な場合でも入力デジタル・データ・パルスによってデータ送信が行われるようにするが、逆にＣＬＥＢのＣＤを瞬間的に発光する実際のＬＥＤ駆動電流Ｉ_ＬＥＤ（ｔ）が基準ＬＥＤ駆動電流Ｉ_Ｎより大きい状態で段階的に減少する。最大値ＳＶ_ｍａｘは、ＣＬＥＢの一つ以上のＣＤを連続的に発光するための閾値駆動電圧未満である必要がある。

本発明のＣＤＤＣは、到着速度又は堅持すべき任意の到着パターンに関するいかなる規定も無く、各単独の入力デジタル・データ・パルスを独立に処理するので、ＣＤＤＣは次の入力デジタル・データ・パルスを受信するための最良の状態とすることができる。更に、本発明のＣＤＤＣは、送信状態中に安定状態の動作へ急速に収束するように設計されており、電源電圧Ｖ_ＣＣ、個々のＣＤの順電圧Ｖ_ｆ、及び周囲温度の変化の変動に対して非常に耐性があり、従って、データ送信の広範な応用での利用に非常に適している。更に、本発明のＣＤＤＣは、ＣＤを守る要求にも、例えば安定抵抗の任意の手動の調整に対しても十分に耐性があり、ＣＬＥＢの低抵抗検出の利用も可能にし、従って局部的な熱浪費も最小に低減する。

本発明を理解し、実際にどのように実行されるかということを見るために、好適な実施形態が添付した図面を参照して記載されるが、実施形態を制限するものではない。同じ部品は同じ番号で記載される。

図１は、入力する正のデジタル・データ・パルス１２に従う一つ以上の通信発光回路（ＣＬＥＣ）１１を駆動するための通信ダイオード駆動回路（ＣＤＤＣ）１０を示す。各ＣＬＥＣ１１は、電源電圧Ｖ_ＣＣとＧＮＤとの間に接続される通信発光ブランチ（ＣＬＥＢ）１４においてパルス化されたＬＥＤ駆動電流Ｉ_ＬＥＤ（ｔ）を駆動するための駆動ユニット１３を含む。各ＣＬＥＢ１４は、接地される低抵抗Ｒ_Ｓの検出抵抗１７と直列に接続された一組の通信ダイオード（ＣＤ）１６を含む。各ＣＬＥＣ１１は、検出抵抗１７により検出されるパルス化された監視電圧ＭＶ（ｔ）を連続的に監視するための閉回路フィードバック・ユニット１８を更に含み、パルス化されたＬＥＤ駆動電流Ｉ_ＬＥＤ（ｔ）の瞬間の値に関するフィードバック情報を提供する。パルス化されたＬＥＤ駆動電流Ｉ_ＬＥＤ（ｔ）は、ＣＤ１６を選択的に発光するための所定の基準ＬＥＤ駆動電流Ｉ_Ｎよりも高い又は低い可能性がある。ＣＤＤＣ１０は、パルス幅制限、活性デジタル「１」保護におけるスタック等を特に含む、様々なデジタル及び／又はアナログ処理機能をもたらすためのフロント・エンド処理ユニット１９と、フロント・エンド処理ユニット１９からの出力信号を分散して同一の入力信号で全てのＣＥＬＣ１１を駆動して、その結果ＣＥＬＣ１１間のジッタ及び信号の歪みを防止するファン・アウト・バッファ２１とを更に含む。比較的ノイズが多い電源レベルよりも、ＧＮＤにクランプするほうがより耐性があるので、フロント・エンド処理ユニット１９は入力した正のデジタル・データ・パルスを負のデジタル・データ・パルスに反転する。

図２は二入力端子シフト・アンプ２２と電界効果トランジスタ（ＦＥＴ）駆動トランジスタ２３とを含む駆動回路１３及び、トグル・ユニット２４と積分ユニット２６とシフト電圧リミッタ２７とを含む閉回路フィードバック・ユニット１８を示す。別例で、駆動ユニット１３は双極駆動トランジスタ及び類似素子で実施される。シフトアンプ２２はファン・アウト・バッファ２１に接続され、ファン・アウト・バッファ２１から供給される負のデジタル・データ・パルスに対応するアナログ・データ電圧ＡＤＶ（ｔ）を受信する反転入力端子２８及び積分ユニット２６に接続され、可変シフト電圧ＳＶ（ｔ）を受信する入力端子２９を有する。シフト・アンプ２２はアナログ・データ電圧ＡＤＶ（ｔ）とシフト電圧ＳＶ（ｔ）とを重畳背によって代数的に加えて、合計の駆動電圧ＤＶ（ｔ）を出力する。

トグル・ユニット２４は、検出抵抗１７によって検出される監視電圧ＭＶ（ｔ）をタッピングする増幅率Ｇを有する測定アンプ３１と、増幅された監視電圧ＭＶ（ｔ）を調整してフィードバック電圧ＦＶ（ｔ）を出力するためのロー・パス・フィルタ（ＬＰＦ）３２と、Ｖ_ＲＥＦ＝Ｉ_Ｎ＊Ｒ_Ｓ＊Ｇである基準電圧Ｖ_ＲＥＦに接続される入力端子３４及びフィードバック電圧ＦＶ（ｔ）を受信するための反転入力端子３６を有するコンパレータ３３とを含む。ＬＦＰ３２は、受動ＲＣアーキテクチャ、高次受動フィルタ、様々なタイプのアンプを利用する能動フィルタ及び類似要素から実施される。図３Ａは、入力デジタル・データ・パルスに従って、一般的な長方形電圧パルス３７が測定アンプ３１によって増幅された後の結果を示す。図３Ｂ〜３ＤはＬＰＦ３２が増幅された電圧パルス３７の電圧オーバーシュート３８をフィルタリングすることを示し、電圧オーバーシュート３８を大きな三角形をした電圧パルスに形成することも示す。コンパレータ３３はＯＮ又はＯＦＦのデジタル制御状態のいずれかを積分ユニット２６に次のように出力する。コンパレータ３３はＶ_ＲＥＦ＞ＦＶ（ｔ）のときに（図３Ｂ参照）ＯＮのデジタル制御状態を出力し、逆にＦＶ（ｔ）＞Ｖ_ＲＥＦのときに（図３Ｃ及び３Ｄ参照）ＯＦＦのデジタル制御状態を出力する。図３Ｃ及び図３Ｄはフィルタリングされた電圧パルスの最大電圧がＦＶ（ｔ）＞Ｖ_ＲＥＦである期間を検出し、コンパレータ３３がＯＦＦのデジタル制御状態を出力する期間を示す。コンパレータ３３は図３Ｃで示されるよりも図３Ｄで示される電圧パルスに対して、長期間（Ｔ２＞Ｔ１）ＯＦＦのデジタル制御状態を出力する。

積分ユニット２６は、トグル・ユニット２４によって動作されるスイッチ３９と、シフト・アンプ２２にシフト電圧ＳＶ（ｔ）を供給するためのメモリ装置４１とを含む。メモリ装置４１は、シフト電圧リミッタ２７とＧＮＤとの間で選択的に接続され、シフト電圧ＳＶ（ｔ）を供給するコンデンサ・メモリ部品４２と、コンデンサ・メモリ部品４２に並列な抵抗メモリ部品４３とを含む。Ｉ_Ｎ＞Ｉ_ＬＥＤ（ｔ）という条件にＯＮのデジタル制御状態は、シフト電圧ＳＶ（ｔ）の最大値ＳＶ_ｍａｘまで連続的にシフト電圧ＳＶ（ｔ）を上昇させるために、連続的にコンデンサ・メモリ部品４２を充電するためのスイッチ３９を閉じる。シフト電圧ＳＶ（ｔ）の最大値ＳＶ_ｍａｘは、入力デジタル・データ・パルスが長期間存在しないときのシフト電圧リミッタ２７によって決定される。逆に、Ｉ_ＬＥＤ（ｔ）＞Ｉ_Ｎの結果であるＯＦＦのデジタル制御状態によりスイッチ３９が開放されて、シフト電圧ＳＶ（ｔ）を下降するために抵抗メモリ部品４３を介してコンデンサ・メモリ部品４２を徐々に放電する。

図４は回路中のＡ，Ｂ，Ｃ，Ｄ，Ｅ及びＦと称
された６点における６つのタイミング図ＴＤ１〜ＴＤ６であり、入力デジタル・データ・パルスが長期間存在しなかった後に、ＣＬＥＣ１１が９個のデジタル・データ・パルスＤＰ１，ＤＰ２，ＤＰ３，…，ＤＰ９に応答する過渡状態を例示している。タイミング図ＴＤ１は、９個のデジタル・データ・パルスの到着に対応する回路中の点Ａにおけるアナログ・データ・電圧ＡＤＶ（ｔ）を示す。タイミング図ＴＤ２は、９個のデジタル・データ・パルスの到着に対応する回路中の点Ｂにおける最大値ＳＶ_ｍａｘから段階的に周期的に減少するシフト電圧ＳＶ（ｔ）を示す。タイミング図ＴＤ３は回路中のＣＤ１６を連続的に発光するための駆動電圧の閾値４４と比較した点Ｃにおける駆動電圧ＤＶ（ｔ）を示す。タイミング図ＴＤ３は、ＣＤ１６を発光するための各及び全ての入力デジタル・データ・パルスに対して駆動電圧ＤＶ（ｔ）が駆動電圧の閾値４４よりも大きいことを示す。タイミング図ＴＤ４は回路中のシフト電圧ＳＶ（ｔ）と同様に降下している点Ｄにおける監視電圧ＭＶ（ｔ）を示す。タイミング図ＴＤ５は回路中の点Ｅにおける、基準電圧Ｖ_ＲＥＦと比較したフィードバック電圧ＦＶ（ｔ）を示し、フィードバック電圧ＦＶ（ｔ）は基準電圧Ｖ_ＲＥＦに急速に収束する。特に、タイミング図ＴＤ５は、最初から６個目までのデジタル・データ・パルスＤＰ１，Ｄ２，…，ＤＰ６に対してＦＶ（ｔ）＞Ｖ_ＲＥＦであり、次の２つのデジタル・データ・パルスＤＰ７，ＤＰ８に対してＶ_ＲＥＦ＞ＦＶ（ｔ）であり、最後のデジタル・データ・パルスＤＰ９に対してＦＶ（ｔ）＞Ｖ_ＲＥＦであることを示す。従って、タイミング図ＴＤ５はデジタル・データ・パルスＤＰ１，ＤＰ２，…，ＤＰ６及びＤＰ９の場合はＩ_ＬＥＤ（ｔ）＞Ｉ_Ｎであり、逆にＤＰ７、ＤＰ８の場合はＩ_Ｎ＞Ｉ_ＬＥＤ（ｔ）であることを示唆する。タイミング図ＴＤ６はスイッチ３３９がほとんどの時刻で閉鎖状態であり、ＦＶ（ｔ）＞Ｖ_ＲＥＦ、すなわちＩ_ＬＥＤ（ｔ）＞Ｉ_Ｎのときに周期的に一瞬だけ開放されて、段階的にシフト電圧ＳＶ（ｔ）を降下させることを示す。更に、タイミング図ＴＤ６は、スイッチ３９が開放されている期間がＦＶ（ｔ）＞Ｖ_ＲＥＦ、すなわちＩ_ＬＥＤ（ｔ）＞Ｉ_Ｎの場合、電圧の差ＦＶ（ｔ）−Ｖ_ＲＥＦに依存することを示す。

図５は回路中のＡ，Ｂ，Ｃ，Ｄ，Ｅ及びＦと称される６点における６つのタイミング図ＴＤ１１〜ＴＤ１６であり、入力デジタル・データ・パルスが比較的連続して流れることによって、安定状態の動作に入った後のＣＬＥＣ１１の９個のデジタル・データ・パルスＤＰ１１，ＤＰ１２，ＤＰ１３，…，ＤＰ１９に応答する安定状態を例示している。特に、タイミング図Ｔ３に類似するタイミング図Ｔ１３は、ＣＤ１６を発光するための各及び全ての入力デジタル・データ・パルスに対して駆動電圧ＤＶ（ｔ）が駆動電圧の閾値４４よりも大きいことを示す。同様に、タイミング図ＴＤ１５は、ＬＥＤ駆動電流Ｉ_ＬＥＤ（ｔ）が、小さな許容誤差範囲内の基準ＬＥＤ駆動電流Ｉ_Ｎ周辺でどのように安定するかを示す。実際にシフト電圧ＳＶ（ｔ）はわずかに上昇しても（タイミング図ＴＤ１２を参照）フィードバック電圧ＦＶ（ｔ）が一般的に基準電圧Ｖ_ＲＥＦよりも小さいが、トグル・ユニット２４がＯＦＦのデジタル制御状態を出力して周期的にスイッチ３９を開く（タイミング図１６を参照）とフィードバック電圧ＦＶ（ｔ）は基準電圧よりも繰り返し高くなり、シフト電圧ＳＶ（ｔ）をわずかに降下させる（タイミング図ＴＤ１２参照）。

本発明が少数の実施形態に従って記載されたが、数多くの変更、修正及び本発明の他の応用が、添付された請求項の範囲内で成され得ることは明らかであろう。別例では、シフト電圧リミッタ２７はシフト・アンプ２２と積分ユニット２６との間に接続される。メモリ・ユニット４１は、抵抗メモリ部品４３と並列なコンデンサ・メモリ部品４２以外の電気回路によって実施されてもよい。メモリ・ユニット４１は、Ｉ_ＬＥＤ（ｔ）＜Ｉ_Ｎの条件の下で、シフト電圧ＳＶ（ｔ）を連続的に上昇させるかわりに段階的に上昇するように実施されてもよい。コンパレータ３３は、基準電圧Ｖ_ＲＥＦとＬＰＦ３２とに逆に接続されてもよく、それにより積分ユニット２６の動作もまた逆になることが要求される。

本発明の通信ダイオード駆動回路のブロック概略図。図１の通信ダイオード駆動回路の詳細な概略図。入力デジタル・データ・パルスに従う、図１の通信ダイオード駆動回路（ＣＤＤＣ）の検出抵抗によって検出される電圧パルスの増幅を示すグラフ。最大電圧が基準電圧Ｖ_ＲＥＦ未満である、図１の通信ダイオード駆動回路（ＣＤＤＣ）の検出抵抗によって検出される電圧パルスのフィルタリングを示すグラフ。最大電圧が基準電圧Ｖ_ＲＥＦよりもわずかに大きい、図１の通信ダイオード駆動回路（ＣＤＤＣ）の検出抵抗によって検出される電圧パルスのフィルタリングを示すグラフ。最大電圧が基準電圧Ｖ_ＲＥＦよりもはるかに大きい、図１の通信ダイオード駆動回路（ＣＤＤＣ）の検出抵抗によって検出される電圧パルスのフィルタリングを示すグラフ。入力デジタル・データ・パルスに応答する図１の通信ダイオード駆動回路（ＣＤＤＣ）の通信発光回路（ＣＬＥＣ）の過渡状態の動作を示す図。入力デジタル・データ・パルスに応答する図１の通信ダイオード駆動回路（ＣＤＤＣ）の通信発光回路（ＣＬＥＣ）の安定状態の動作を示す図。

Claims

入力デジタル・データ・パルスに応答して少なくとも一つの通信ダイオード（ＣＤ）を選択的に発光するための通信ダイオード駆動回路（ＣＤＤＣ）であって、
少なくとも一つのＣＤを有する通信発光ブランチ（ＣＬＥＢ）を有し、且つ前記少なくとも一つのＣＤを選択的に発光するために基準ＬＥＤ駆動電流Ｉ_Ｎで前記ＣＬＥＢを駆動するように構成される少なくとも一つの通信発光回路（ＣＬＥＣ）であって、
各ＣＬＥＣが前記入力デジタル・データ・パルスに対応するパルス化されたアナログ・データ電圧ＡＤＶ（ｔ）と可変シフト電圧ＳＶ（ｔ）とを合成して、パルス化されたＬＥＤ駆動電流Ｉ_ＬＥＤ（ｔ）を用いて前記ＣＬＥＢを駆動するためにパルス化された駆動電圧ＤＶ（ｔ）を生成し、前記入力デジタル・データ・パルスに従って前記少なくとも一つのＣＤを選択的に発光する駆動ユニットを含み、
各ＣＬＥＣが、前記ＣＬＥＢをタッピングして前記ＬＥＤ駆動電流Ｉ_ＬＥＤ（ｔ）に直接比例するパルス化された監視電圧ＭＶ（ｔ）を連続的に監視して、Ｉ _ＬＥＤ（ｔ）＞Ｉ _Ｎの条件を満たすＬＥＤ駆動電流Ｉ _ＬＥＤ（ｔ）に寄与する単一の入力デジタル・データ・パルスの各々に応答して前記シフト電圧ＳＶ（ｔ）を中間的に段階的に低減する場合を除き、閾値駆動電圧未満の最大シフト電圧ＳＶ_ｍａｘまで前記シフト電圧を上昇させて、入力デジタル・データ・パルスが長期間存在しなかった後に前記少なくとも一つのＣＤを連続的に発光させる閉回路フィードバック・ユニットを含む、前記少なくとも一つのＣＬＥＣと、
を備える、前記通信ダイオード駆動回路。
前記フィードバック・ユニットは、前記監視電圧ＭＶ（ｔ）から導かれるフィードバック電圧ＦＶ（ｔ）と前記基準ＬＥＤ駆動電流Ｉ_Ｎに比例する基準電圧Ｖ_ＲＥＦとを比較してＩ_ＬＥＤ（ｔ）＜Ｉ_Ｎである条件の下でデジタル制御状態と、Ｉ_ＬＥＤ（ｔ）＞Ｉ_Ｎである条件を満たすＬＥＤ駆動電流Ｉ_ＬＥＤ（ｔ）に寄与する単独の入力デジタル・データ・パルスの各々に応答して反対のＯＦＦのデジタル制御状態とを出力するコンパレータを有するトグル・ユニットを含む、請求項１に記載の回路。
前記トグル・ユニットは、前記監視電圧ＭＶ（ｔ）の長方形型のパルスを三角型の電圧パルスに形成して、前記トグル・ユニットがＩ_ＬＥＤ（ｔ）＞Ｉ_Ｎの条件で前記反対のデジタル制御状態を出力する期間を判定するロー・パス・フィルタ（ＬＰＦ）を更に含む、請求項２に記載の回路。
前記フィードバック・ユニットは、メモリ機器を有して前記シフト電圧ＳＶ（ｔ）を提供するための集積回路を含み、前記メモリ装置は、Ｉ_ＬＥＤ（ｔ）＜Ｉ_Ｎである条件の下で、前記シフト電圧ＳＶ（ｔ）を連続的に上昇させるためのメモリ部品を含む、請求項１〜３のいずれか１項に記載の回路。
前記メモリ部品はコンデンサ・メモリ部品である、請求項４に記載の回路。
前記メモリ機器は、Ｉ_ＬＥＤ（ｔ）＞Ｉ_Ｎである条件の下で、前記コンデンサ・メモリ部品を選択的に放電するための抵抗メモリ部品を含む、請求項５に記載の回路。
前記駆動ユニットは、前記アナログ・データ電圧ＡＤＶ（ｔ）と前記シフト電圧ＳＶ（ｔ）とを代数的に重畳するためのシフト・アンプを含む、請求項１〜６のいずれか１項に記載の回路。
前記ＣＬＥＢは接地された検出抵抗を含み、前記トグル・ユニットは前記監視電圧ＭＶ（ｔ）を連続的に監視するために前記検出抵抗にタッピングされる、請求項１〜７のいずれか１項に記載の回路。
前記閾値駆動電圧未満の前記可変シフト電圧ＳＶ（ｔ）が、各ＣＬＥＣに連続的に供給されている、請求項１〜８のいずれか１項に記載の回路。