JP4743830B2

JP4743830B2 - 遊技機

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Publication number: JP4743830B2
Application number: JP2004330682A
Authority: JP
Inventors: 誠大木
Original assignee: Sammy Corp
Current assignee: Sammy Corp
Priority date: 2004-11-15
Filing date: 2004-11-15
Publication date: 2011-08-10
Anticipated expiration: 2024-11-15
Also published as: JP2006136624A

Description

本発明は乱数発生部を備えた遊技機に関し、より詳細には、遊技に際し図柄抽選用等の乱数を乱数クロック発生回路等から構成されるハードウェアにより生成する乱数発生部を備えた遊技機に関する。

このような乱数発生部を備えた遊技機では、水晶振動子や発振器などの発振子で構成される乱数クロック発生回路により所定の周期で発生したクロックに基いて、クロックカウント回路により所定の桁数の乱数値を周期的にカウントさせ、遊技の制御を行うＣＰＵがカウント値記憶回路に記憶されたカウント値を抽出してこれを読み込み、読み込まれたカウント値を遊技盤上の図柄表示装置における停止図柄を決定するための図柄抽選用等の乱数として使用している。このようにハードウェアにより乱数値をカウントする乱数発生部を用いることで、ＣＰＵにより制御されるソフトウェアがプログラムを実行させて乱数値をカウントする場合に比べてソフトウェアの負担が軽減され、また、乱数クロック発生回路によるクロックの発生周期に応じて高速に乱数を発生・更新させることができる。以上のようなことは、例えば特許文献１や特許文献２にも記載されている。
特開２００３−１９０４８３号公報特開平７−１２４２９６号公報

しかしながら、上記のようなハードウェアにより乱数値をカウントする乱数発生部を用いた遊技機においては、乱数発生部を構成する乱数クロック発生回路（発振子）において何らかの異常動作が発生した場合には、乱数値が周期的にカウントされずにカウント停止の状態になることがあった。このような状態になると、ＣＰＵがカウント値記憶回路に記憶された同一のカウント値を繰り返して読み込む事態が生じていた。そして、このような状態に陥っても遊技機は異常動作を報知せずに稼動を続行するため、なかなか乱数発生部の異常動作に気付きにくかった。このとき、遊技者がそのまま遊技を続けることにより遊技ホールにとって不利な抽選用乱数が繰り返し読み込まれた場合には、遊技ホール側に損害が生じていた。

以上のような課題に鑑みて、本発明では、乱数発生部を構成する乱数クロック発生回路における異常動作を検出し、遊技ホール側に損害が生じるのを防止可能な遊技機を提供することを目的とする。

前記課題を解決するために本発明に係る遊技機は、所定の周波数でクロックを発生させる乱数クロック発生回路（例えば、実施形態における乱数クロック発生回路Ｂ５１）と、乱数クロック発生回路により発生したクロックに基いて乱数値をカウントする乱数カウント回路（例えば、実施形態における第１クロックカウント回路Ｂ８１、第２クロックカウント回路Ｂ８２、第３クロックカウント回路Ｂ８３および第４クロックカウント回路Ｂ８４）と、乱数カウント回路によりカウントされた乱数値の中から所定のタイミングで１つのカウント値を抽出して出力する乱数抽出回路（例えば、実施形態における第１および第２カウント値記憶回路Ｂ９１，Ｂ９２）と、乱数抽出回路に記憶されたカウント値を第１比較値（例えば、実施形態における乱数抽出回路Ｂ９１、Ｂ９２から図柄抽選手段Ｂ３５により抽出されたカウント値）とし遊技者に利益を与える特別遊技を発生させるために予め定められた当たり値を第２比較値（例えば、実施形態における判定テーブルＢ３８に記憶されたデータ）として、第１比較値と第２比較値とが一致した場合に当たりと判定する当たり判定手段と、当たり判定手段により当たりと判定したときに当たり図柄を表示させ、当たりでないと判定したときにハズレ図柄を表示させる図柄表示手段（例えば、実施形態における図柄表示装置２８）とを備えた遊技機において、乱数クロック発生回路からの入力信号が乱数クロック発生回路の正常な動作により所定の周期で出力されるパルス信号であるか否かを検出するパルス発振検出回路（例えば、実施形態におけるクロック監視回路Ｂ９５）と、乱数クロック発生回路からの入力信号が乱数クロック発生回路の正常な動作によるパルス信号でないことが検出されたときに、乱数クロック発生回路の異常動作の発生を示す異常信号を出力する異常信号出力回路（例えば、実施形態における入力回路部Ｂ４０）と、乱数変更回路（例えば、実施形態における乱数変更回路Ｂ９７）とを有し、乱数変更回路は、異常信号の検出に基いて、乱数カウント回路をリセットすることで第２比較値とは異なる値のデフォルト値を乱数カウント回路から出力させ、乱数抽出回路に第１比較値として記憶させることで特別遊技の発生を規制する。

所定の周波数でクロックを発生させる乱数クロック発生回路と、乱数クロック発生回路により発生したクロックに基いて乱数値をカウントする乱数カウント回路と、乱数カウント回路によりカウントされた乱数値の中から所定のタイミングで１つのカウント値を抽出して記憶する乱数抽出回路と、乱数抽出回路に記憶されたカウント値を第１比較値とし遊技者に利益を与える特別遊技を発生させるために予め定められた当たり値を第２比較値として、第１比較値と第２比較値とが一致した場合に当たりと判定する当たり判定手段と、当たり判定手段により当たりと判定したときに当たり図柄を表示させ、当たりでないと判定したときにハズレ図柄を表示させる図柄表示手段とを備えた遊技機において、乱数クロック発生回路からの入力信号が乱数クロック発生回路の正常な動作により所定の周期で出力されるパルス信号であるか否かを検出するパルス発振検出回路と、乱数クロック発生回路からの入力信号が乱数クロック発生回路の正常な動作によるパルス信号でないことが検出されたときに、乱数クロック発生回路の異常動作の発生を示す異常信号を出力する異常信号出力回路と、乱数変更回路とを有し、乱数変更回路は、異常信号の検出に基いて、乱数抽出回路に記憶されたカウント値をクリアすることで第２比較値とは異なる値が第１比較値となり、特別遊技の発生を規制するように構成される。

また、上記構成の遊技機において、パルス発振検出回路は、乱数クロック発生回路の正常な動作によるパルス信号を平滑化して常に所定以上の電圧を出力する平滑回路部と、平滑回路部からの電圧の負荷に応じたオンオフ動作によりパルス発振検出回路および異常信号出力回路に接続された電源とパルス発振検出回路とを遮断もしくは導通させるトランジスタとから構成される。

さらに、上記構成の遊技機において、乱数クロック発生回路からの入力信号が乱数クロック発生回路の正常な動作によるパルス信号であるときは、平滑回路部からの電圧の負荷によりトランジスタがオン動作して電源からの電流がパルス発振検出回路の側に流れ、乱数クロック発生回路からの入力信号が乱数クロック発生回路の正常な動作によるパルス信号でないときは、トランジスタのオフ動作により電源とパルス発振検出回路とが遮断されることにより電源からの電流が異常信号出力回路の側に流れて異常信号出力回路から異常信号が出力される。

また、上記構成の遊技機において、異常信号出力回路により異常信号が検出されたときに乱数クロック発生回路の異常動作を示す所定の報知を行うための報知信号を出力する報知信号出力手段（例えば、実施形態における制御部７４０）を有するのが好ましい。

本発明に関する遊技機によれば、当該遊技機に搭載された乱数発生部の動作中に乱数クロック発生手段において異常動作が発生したか否かをパルス発振検出手段が監視している。そして、乱数クロック発生手段の異常動作が発生した場合には、パルス発振検出手段が乱数クロック発生手段の異常動作を即座に検出し、異常信号出力手段が異常信号を出力するとともに、その旨を報知するようになっている。また、乱数変更手段は、この異常信号に基いて乱数カウント手段から出力されるカウント値もしくは乱数記憶手段に記憶されたカウント値を遊技者に不利なハズレ乱数に変更し、異常信号が出力されている間は、乱数カウント手段や乱数記憶手段からこのハズレ乱数が出力されるようになっている。このため、乱数クロック発生手段の異常動作を即座に検出することができるとともに、遊技ホールにとって不利な当たり乱数が抽出されることがないことから、クロック発生手段の動作不良に気付かないまま遊技ホールに不利な遊技が続行されることはなく（いわゆる「大当たり遊技」が続行されることはなく）、遊技ホール側に損害が生じてしまうのを防止することができる。

また、乱数クロック発生手段の異常動作が発生した場合には報知信号が出力されて、エラー表示装置により異常動作の発生が直ちに表示されるため、遊技ホール側は早めにこの異常動作を認識することが可能である。

さらに、上記構成の遊技機によれば、乱数クロック発生手段からパルス信号が出力されているか否かをチェックして、異常信号出力手段に異常信号を出力させるためのパルス発振検出手段を、ダイオード、トランジスタ、コンデンサといった安価な部品のみで構成することが可能である。

以下、本発明に係る遊技機の好ましい実施形態について、図１乃至図１４を参照しながら詳細に説明する。なお、図１は上記遊技機の一例として説明するパチンコ機の外観正面図で、図２はパチンコ機の内部構造を示す背面図で、図３はパチンコ機に設けられている制御システムの概略を表したブロック図で、図４はパチンコ機に設けられているパチンコ機の制御に係る部分および乱数の発生に係る部分を表したブロック図で、図５はパチンコ機における乱数発生部とその周辺を表した回路図で、図６は乱数発生部におけるクロック監視回路の拡大図で、図７および図８は乱数発生部において生成する信号をタイミングチャートで示した図である。また、図１０はパチンコ機における図柄抽選用乱数の取得および利用の手順におけるメインルーチンを示した図で、図１１および図１２はパチンコ機における図柄抽選用乱数の取得および利用の手順における通常遊技処理サブルーチンの一部を各々示した図で、図１３は乱数監視処理サブルーチンを示した図で、そして、図１４は図柄変動処理サブルーチンを示した図である。

ここではまず、上記遊技機の一例として説明するパチンコ機ＰＭの概要構成を図１および図２を参照して説明する。図１に示すように、このパチンコ機ＰＭは、外郭方形枠サイズに構成されて縦向きの固定保持枠をなす外枠１の開口前面に、これに合わせた方形枠サイズに構成されて開閉搭載用の前枠２が正面左側上下に配設されたヒンジ部材３ａ，３ｂにより横開き開閉および着脱が可能に取り付けられ、正面右側に設けられた施錠装置４を利用して通常は外枠１と係合された閉鎖状態に保持される。

前枠２の正面側には、前枠２の前面域に合わせた方形状をなし中央部に取り付けられたポリカーボネート板やガラス板等の透明板材を通して遊技盤２０を透視可能なガラス扉５と、球皿に貯留された遊技球を整列させて１個ずつ打球発射装置９に導く上球皿６とが、ともに左側縁に内蔵されたヒンジ機構により横開き開閉および着脱が可能に組付けられ、通常は施錠装置４および図示しないロック機構を利用して前枠２の前面を覆う閉止状態で保持される。上球皿６のうち横型長方形をなし前枠２に対して開閉可能な当て板６ａの左側上部には賞球払出用の賞球払出口６ｂが設けられている。上球皿６の左側下部には、遊技の展開状況に応じた効果音を発生させる図示しないスピーカからの音声が外部に放出される放音部６ｃが設けられている。また、前枠２の下部には遊技球を貯留する下球皿７が設けられ、この下球皿７と並んで遊技球の発射操作を行う操作ハンドル８が取り付けられている。

遊技盤２０は、板厚１９ｍｍ程度の積層合板を所定形状に切断等して、その表面に所定意匠のセルを貼り付けた化粧板（ベニヤとも称される）２１を基板として構成される。化粧板２１の前面側には、帯状の外レール２３ａおよび内レール２３ｂが円弧状に固設され、これらの案内レール２３ａ，２３ｂで囲まれた内側に遊技領域ＰＡが区画される。遊技領域ＰＡには、第１始動入賞具２４ａ、第２始動入賞具２４ｂ、一般入賞具２５並びに大入賞口を備えたアタッカー２６等の入賞具、および遊技の進行状況に応じて所定の当たり図柄もしくはハズレ図柄を遊技者が視認可能に表示させる図柄表示装置２８などが取り付けられ、遊技領域ＰＡの下端には入賞具２４ａ，２４ｂ，２５，２６に入賞せずに落下した遊技球を遊技盤２０の裏面側に排出させるアウト口２７が設けられている。また、図柄表示装置２８の上方には４個の特別図柄保留ランプ９０，９０，９０，９０が設けられている。

図柄表示装置２８は、遊技盤２０のほぼ中央に位置しており、３桁の絵柄の組合せから成る「特別図柄」を液晶画面にて変動表示させるもので、この特別図柄のうち、３桁がいずれも同一種類の絵柄の組合せから成るものを「当たり図柄」と称する。

第１始動入賞具２４ａ又は第２始動入賞具２４ｂへの入賞があると、上球皿６の賞球払出口６ｂから所定数の賞球（例えば５球）が遊技者に払い出されるのに加え、図柄表示装置２８が作動し、図柄の変動が開始される。この変動の結果、停止表示される特別図柄が当たり図柄の場合には、遊技者にとって有利な「大当たり遊技」が発生する。なお、図柄表示装置２８における変動表示の最中などに打球が第１始動入賞具２４ａもしくは第２始動入賞具２４ｂに入賞した場合には、特別図柄保留ランプ９０，９０，９０，９０が最大４個まで点灯することとなっている。すなわち、この特別図柄保留ランプ９０，９０，９０，９０が点灯している個数分に相当する回数だけ、以後の図柄表示装置２８の作動が保証されることとなっている。

第１始動入賞具２４ａ内における打球の流路には、第１始動入賞具２４ａへの打球の入賞を検出して検出信号を出力し、図柄表示装置２８における図柄の変動表示を開始させるための第１始動入賞センサ５１が設けられている。この第１始動入賞センサ５１は磁気センサを用いており、検出信号としてハイ信号およびロー信号の２通りの状態をとる第１始動信号を出力する。この第１始動信号は、打球を検出していないときにはハイ信号として出力され、打球を検出している間のみロー信号として出力される。なお、光学的又は機械的センサがこの第１始動入賞センサ５１として使用されることもある。

また、第２始動入賞具２４ｂ内における打球の流路には、第１始動入賞センサ５１と同じ磁気センサにより第２始動入賞具２４ｂへの打球の入賞を検出して検出信号を出力し、図柄表示装置２８における図柄の変動表示を開始させるための第２始動入賞センサ５２が設けられている。この第２始動入賞センサ５２は、検出信号としてハイ信号及びロー信号の２通りの状態をとる第２始動信号を出力する。そして、この第２始動信号は、打球を検出していないときにはハイ信号を出力しているが、打球が通過している間のみロー信号を出力する。なお、光学的又は機械的センサがこの第２始動入賞センサ５２として使用されることもある。

図２に示すように、前枠２の裏面下部には、遊技球を外レール２３ａに向けて発射する打球発射装置９、および操作ハンドル８の回動操作を受けて打球発射装置９の作動を制御する発射装置制御基板２００が取り付けられている。また、上球皿６の背後には、通常は閉鎖保持される上球皿６によりその前面側が覆われている遊技補助盤と称される補助機構部が形成され、その前面側に打球発射装置９によって打ち出された遊技球を外レール２３ａに向けて案内する発射レールや、遊技領域ＰＡに到達できずに打球発射装置９側に戻ってきたファール球を下球皿７に排出させるファール球回収経路部材、遊技の展開状況に応
じた効果音を発生させる図示しないスピーカなどが取り付けられている。

また、前枠２の背後には、裏セット盤３０が取り付けられている。この裏セット盤３０は、外枠１の内寸サイズよりも幾分小さめの方形状をなし、中央に表裏貫通する窓口３１ｗを有して一体成形された基枠体３１をベースとして構成される。基枠体３１の側縁部には上下に所定間隔をおいて裏セット盤揺動ヒンジ部材３２，３３が固定されており、この上下の裏セット盤揺動ヒンジ部材３２，３３を前枠２側の上下の固定ヒンジ部材１２，１３に係合させて揺動させあるいは係脱させることで、裏セット盤３０が前枠２の背後に横開き開閉および着脱可能に装備され、通常は３箇所の閉鎖レバー３４を利用して前枠２の背面を覆うように閉鎖保持される。

裏セット盤３０には、窓口３１ｗを取り囲むようにして賞球を払い出すための賞球経路が設けられる。すなわち、基枠体３１の裏面側には、遊技球の貯留・供給を行うタンク部材３５、タンク部材３５から供給される遊技球を整列させて流下させる整列樋部材３６、整列樋部材３６から供給される遊技球を受けて所定数量の遊技球を待機保持させる賞球待機通路３７、賞球待機通路３７に待機された遊技球を所定の入賞条件等に基いて払い出す球払出装置３８、球払出装置３８から払い出された遊技球を上下の球皿６，７に導く賞球払出経路３９などの賞球経路が設けられている。また、基枠体３１の前面側には、窓口３１ｗの下方に位置して遊技盤２０の裏面側に排出されたアウト球およびセーフ球、球抜き機構によって賞球経路の途上から排出された抜き球等を集合させる図示しない集合経路が形成され、基枠体３１の裏面側には集合経路と繋がって集合された遊技球を遊技施設側の回収バケットに排出させる図示しない球排出経路が形成されている。

裏セット盤３０の裏面各部には、パチンコ機ＰＭの作動を統括的に制御する主基板７００や、主基板７００からの指令信号に基いて球払出装置３８の作動制御を行う球払出基板３００、効果照明や効果音の作動制御を行うランプ・音声制御基板４００、これらの制御基板や各種電子機器等に電力を供給する電源基板５００、遊技ホールに設置された遊技機管理装置（管理コンピュータ）に対して各種の遊技情報を出力する外部接続装置としての外部端子板６００などの回路基板が着脱交換可能に取り付けられ、各回路基板や電子機器が図示しないワイヤーハーネスで接続されてパチンコ機ＰＭが構成される。また、球払出基板３００の下方には、主基板７００を含むこれら回路基板に何らかの異常動作等が生じたときに、これを発光ダイオードによる画面にて報知するためのエラー表示装置６１（エラーＬＥＤ）が設けられている。

パチンコ機ＰＭは、ガラス扉５、上球皿６、裏セット盤３０等がそれぞれ閉鎖され、前枠２が外枠１に閉鎖施錠された状態で遊技に供される。遊技は上球皿６に遊技球を貯留させて操作ハンドル８を回動操作することにより開始され、上球皿６に貯留された遊技球が１球ずつ打球発射装置９に送られ操作ハンドル８の回動操作角度に応じた強度で遊技領域ＰＡに打ち出されてパチンコゲームが展開される。

次に、パチンコ機ＰＭを制御する制御システムの概略を図３を加えて説明する。図３に示すように、本制御システムは、主基板７００、第１始動入賞センサ５１、第２始動入賞センサ５２、図柄表示装置２８、外部端子板６００およびエラー表示装置６１を有し、これらがケーブル等により電気的に接続されている。

主基板７００は、パチンコ機ＰＭの動作全体を管理するシステムプログラム及び遊技用の実行プログラムが予め記憶されている半導体メモリ等で形成された記憶部およびこれらのプログラムを実行するマイクロプロセッサ（以下、「ＣＰＵ」という。）を有するメインコントロール部７３０と、主基板７００の制御とは無関係に図柄抽選用の乱数（０〜６５５３５の６５５３６個の乱数値）を発生させる乱数発生部７５０とから構成されている。なお、本発明において、乱数とは、数学的な意味においてランダムに生成される値のみだけではなく、生成は規則的であっても、その取得のタイミングがランダムであるために実質的に乱数として機能しうる値をも意味する。そして、本発明においては、後述するクロックカウント回路Ｂ８１〜Ｂ８４によりカウントされ第１および第２カウント値記憶回路Ｂ９１，Ｂ９２に記憶される一つの乱数値を、特に「カウント値」と称して説明する。

メインコントロール部７３０内の制御部７４０には上記のＣＰＵ７３２のほか、ＲＯＭ７３３、ＲＡＭ７３４が設けられており、ＣＰＵ７３２が実行すべき制御プログラム及び制御の過程で必要なデータはＲＯＭ７３３に記載されている。また、メインコントロール部７３０には、基準クロック発生回路７３１が設けられている。この基準クロック発生回路７３１は、パチンコ機ＰＭの制御の中枢を担うＣＰＵ７３２の動作基準をなす基準クロックを発生する回路であって、水晶発振器や水晶振動子等を用いて所定間隔のパルス（クロック信号）を発生するものである。また、このパルスを分周部７３５において適宜分周したものを基準クロックとすることもある。

ＣＰＵ７３２は、当たり判定手段Ｂ３７を含む図柄抽選手段Ｂ３５を有して構成されている。そして、主基板７００は、第１始動入賞センサ５１もしくは第２始動入賞センサ５２からのロー信号を検出すると、この図柄抽選手段Ｂ３５により、乱数発生部７５０から順次発生する６５５３６個の乱数のうちの１つのカウント値を取得することで、図柄表示装置２８における停止図柄の決定が行われる。

ＲＯＭ７３３上の当たり判定テーブルＢ３８には、乱数値の全範囲について、一の乱数値に対して「当たり乱数」か、それとも「ハズレ乱数」かの一意的な判定結果が定まるようなデータが記録されている。すなわち、６５５３６個の乱数値は、当たり乱数およびハズレ乱数のうちのどちらかに必ず属し、双方に属したり、いずれにも属しなかったりすることはない。ここで、当たり乱数とは、大当たり遊技を発生させるような所定の当たり図柄の組合せを図柄表示装置２８に停止表示させるような乱数値をいう。

ＣＰＵ７３２における当たり判定手段Ｂ３７は、上記図柄抽選手段Ｂ３５により抽出されて出力されたカウント値である第１比較値と上記判定テーブルＢ３８に記憶された第２比較値としてのデータとを比較参照して、当該カウント値に対応する判定結果、すなわち、当該カウント値が当たり乱数であるか、それともハズレ乱数であるかを取得する。なお、当該当たり乱数には、乱数クロック発生回路Ｂ５１における異常が検出されたときに変更される乱数値が含まれないように予め設定されている。すなわち、乱数クロック発生回路Ｂ５１に異常動作が発生した場合には、遊技者に有利ないわゆる「大当たり遊技」を発生させないようにしている。

ＲＯＭ７３３上の図柄データテーブルＢ３６には、図柄表示装置２８における停止図柄を決定するための図柄データが記録されている。個々の図柄データにはアドレス番号が付与されており、１つのアドレス番号から１つの図柄データが特定されることとなっている。そして、当たり判定手段Ｂ３７により抽出されたカウント値が当たりと判定されたときには当たり図柄が、一方、ハズレと判定されたときにはハズレ図柄が格納された図柄データが適宜選択される。そして、主基板７００からの制御信号に基いて選択された所定の図柄が図柄表示装置２８上に表示される。

乱数発生部７５０は、後述する乱数クロック発生回路Ｂ５１が正常に動作にしているか否かを検出するクロック監視回路Ｂ９５と、乱数クロック発生回路Ｂ５１が異常動作を起こしたときにクロック監視回路Ｂ９５の検出により出力される異常信号に基いて後述するクロックカウント回路Ｂ８１〜Ｂ８４によりカウントされたカウント値をハズレ乱数に変更する乱数変更回路Ｂ９７とを有している。

また、主基板７００は、外部端子板６００を介してパチンコ機ＰＭ外部に電気的に接続されており、主基板７００から出力される各種の遊技情報をパチンコ機ＰＭ外部の管理コンピュータに対して伝送させることができるようになっている。この遊技情報には、主基板７００等における何らかの異常を検出した制御部７４０から出力される報知信号も含まれており、管理コンピュータに対してパチンコ機ＰＭの異常を報知させることができるため、遊技ホールはこの異常を直ちに認識することが可能となっている。

さらに、エラー表示装置６１がそれぞれ配線ケーブルを介して主基板７００に接続されており、主基板７００等の各回路基板における異常を検出した制御部７４０から出力される報知信号により、エラー表示装置６１の点灯を行わせることができる。

ここで、図４および図５を参照して、パチンコ機ＰＭにおける乱数の発生およびこれの抽出、さらに乱数発生手段の異常検出に係る部分の構成を説明する。入力回路部Ｂ４０は、主基板７００外からの入力情報及び主基板７００内に設けられた乱数発生部７５０により発生した乱数および後述するクロック監視回路Ｂ９５からの異常信号等が入力される部分で、バッファ用のＩＣ等により構成される。具体的には、入力回路部Ｂ４０には、第１始動入賞具２４ａもしくは第２始動入賞具２４ｂへの打球の入賞に応じて出力される第１始動入賞センサ５１もしくは第２始動入賞センサ５２からの入力信号や、乱数発生部７５０により発生された乱数の上位および下位８ビット分が入力される。さらに、乱数クロック発生手段Ｂ５１からの出力信号がこの入力回路部Ｂ４０に入力され、この出力信号が乱数クロック発生手段Ｂ５１の正常な動作によるパルス信号であるか否かが、入力回路部Ｂ４０を介して制御部７４０により監視される。

出力回路部Ｂ４５は、主基板７００外の電気部品（ランプ、スピーカ類）への制御信号等及び主基板７００内に設けられた乱数発生部７５０により発生した乱数を読み込むための読込信号を出力する部分で、バッファ等のＩＣ等により構成される。具体的には、出力回路部Ｂ４５からは、主基板７００が第１始動入賞具２４ａに入賞があったと判定した場合に、この入賞に対応するカウント値の読込の契機となる第１読込信号や、主基板７００が第２始動入賞具２４ｂに入賞があったと判定した場合に、この入賞に対応するカウント値の読込の契機となる第２読込信号が出力される。さらに、乱数クロック発生手段Ｂ５１もしくはクロックカウント回路Ｂ８１〜Ｂ８４における異常動作が検出されたときに、外部端子基板６００を介してパチンコ機ＰＭ外部に向けて報知信号が出力される。また、エラー表示装置６１に向けて報知信号が出力されて所定のエラー表示を行わせる。

第１始動入賞センサ５１からの第１始動信号は、入力回路部Ｂ４０のＩＣ１４の１Ａ端子に入力される。一方、第２始動入賞センサ５２からの第２始動信号は、入力回路部Ｂ４０のＩＣ１４の２Ａ端子に入力される。また、ＩＣ１４の３Ａ端子と、クロック監視回路Ｂ９５を構成するトランジスタＴＲ１のコレクタが接続されており、トランジスタＴＲ１のベースに電圧が印加されると入力回路部Ｂ４０側からコレクタ電流が流れるようになっている。

乱数発生部７５０は、乱数として供されるカウント値を生成するものであり、具体的には、乱数クロック発生回路Ｂ５１、乱数クロック反転回路Ｂ６１、第１及び第２ラッチ信号出力回路Ｂ７１，Ｂ７２、第１〜第４クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４、第１および第２カウント値記憶回路Ｂ９１，Ｂ９２、クロック監視回路Ｂ９５および乱数変更回路Ｂ９７により構成される。

乱数クロック発生回路Ｂ５１（ＯＳＣ１）は、乱数カウント用のクロックを発生させるためのもので、発生したクロックを出力するクロック出力部（ＯＵＴ）を備えている。この乱数クロック発生回路Ｂ５１は、例えば、７．１５９０９ＭＨｚのクロックを発生する水晶発振器により構成される。

乱数クロック反転回路Ｂ６１（ＩＣ１８）は、上記乱数クロック発生回路Ｂ５１から出力されるクロックを反転させ、これを反転クロックとして、後述する第１ラッチ信号出力回路Ｂ７１（ＩＣ１６）および第２ラッチ信号出力回路Ｂ７２（ＩＣ１７）へ出力するものである。具体的には、ＩＣ１８のうち、１Ｑ端子から出力される信号を反転した信号を反転信号として、反転クロック出力部である１Ｑ反転端子から出力するもので、クロックの立ち上がりエッジは反転クロックの立ち下がりエッジに、クロックの立ち下がりエッジは反転クロックの立ち上がりエッジにそれぞれ相当する。なお、この乱数クロック反転回路Ｂ６１は、ＮＯＴゲートなどのＩＣを用いて構成してもよい。

第１〜第４クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４は、クロックを入力する乱数クロック入力部（ＣＫ）と、計数したカウント値が出力されるカウント出力部（ＱＡ〜ＱＤ）をそれぞれ有している。この第１〜第４クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４は、図５に示すように、４ビットのインクリメントカウンタを４個（ＩＣ１からＩＣ４まで）カスケード接続した回路で構成され、乱数クロック発生回路Ｂ５１により発生したクロックの立ち上がりエッジで加算し、その加算結果を出力するための回路である。

乱数クロック発生回路Ｂ５１からのクロックの入力により、まず、第１クロックカウント回路Ｂ８１（ＩＣ１）において、４桁分の値（例えば、「０００１」や「００１１」）がカウントされる。「１１１１」までカウントされて、４桁分の値のカウントが終了すると、その都度、桁上がり信号がＩＣ１のＣＯ端子から第２クロックカウント回路Ｂ８２（ＩＣ２）のＥＮＴ端子へ出力される。第２クロックカウント回路Ｂ８２がカウントを開始するには、第１クロックカウント回路Ｂ８１からの当該桁上がり信号の入力が必要である。すなわち、ＩＣ２においては、この桁上がり信号と乱数クロック発生回路Ｂ５１からのクロック（ＣＫ端子に入力される）とが同時に入力されて始めて次の４桁分のカウントが開始される。

同様に、ＩＣ２において、４桁分の値（例えば、「０００１」や「００１１」）が「１１１１」までカウントされると、その都度、桁上がり信号がＩＣ２のＣＯ端子から第３クロックカウント回路Ｂ８３（ＩＣ３）のＥＮＴ端子へ出力される。第３クロックカウント回路Ｂ８３がカウントを開始するには、第２クロックカウント回路Ｂ８２からの当該桁上がり信号の入力が必要である。すなわち、ＩＣ３においては、この桁上がり信号と乱数クロック発生回路Ｂ５１からのクロック（ＣＫ端子に入力される）とが同時に入力されて始めて次の４桁分の値のカウントが開始される。

また、同様に、ＩＣ３において、４桁分の値（例えば、「０００１」や「００１１」）が「１１１１」までカウントされると、その都度、桁上がり信号がＩＣ３のＣＯ端子から第４クロックカウント回路Ｂ８４（ＩＣ４）のＥＮＴ端子へ出力される。第４クロックカウント回路Ｂ８４がカウントを開始するには、第３クロックカウント回路Ｂ８３からの当該桁上がり信号の入力が必要である。すなわち、ＩＣ４においては、この桁上がり信号と乱数クロック発生回路Ｂ５１からのクロック（ＣＫ端子に入力される）とが同時に入力されて始めて次の４桁分の値のカウントが開始される。

以上のようにして、クロックカウント回路Ｂ８１〜Ｂ８４により、１６ビットの２進数が生成されることとなっている。すなわち、１６桁の２進数のうち、第１クロックカウント回路Ｂ８１（ＩＣ１）が最下位の４桁、第２クロックカウント回路Ｂ８２（ＩＣ２）がその上の４桁、第３クロックカウント回路Ｂ８３（ＩＣ３）がさらにその上の４桁及び第４クロックカウント回路Ｂ８４（ＩＣ４）が最上位の４桁をそれぞれ担当している。

上記４つのクロックカウント回路Ｂ８１〜Ｂ８４により加算されているカウントは、各々のカウント出力部（ＱＡ、ＱＢ、ＱＣ及びＱＤ端子）を経て第１カウント値記憶回路Ｂ９１および第２カウント値記憶回路Ｂ９２へそれぞれ出力されて記憶される。なお、本実施の形態では、クロックカウント回路として加算式のインクリメントカウンタを使用しているが、他の実施の形態では、減算式のデクリメントカウンタを使用することとしてもよい。また、本実施の形態においては１６ビットの乱数（４ビット×４）を生成することとしているが、他の実施の形態においては、このビット数は１６ビットに限らず適宜変更することとしてもよい。

ラッチ信号出力回路Ｂ７１，Ｂ７２は、第１始動入賞具２４ａへの入賞に伴う乱数の取得に係る第１ラッチ信号出力回路Ｂ７１（ＩＣ１６）と、第２始動入賞具２４ｂへの入賞に伴う乱数の取得に係る第２ラッチ信号出力回路Ｂ７２（ＩＣ１７）とに分けられている。

第１ラッチ信号出力回路Ｂ７１（ＩＣ１６）には、上記乱数クロック反転回路Ｂ６１（ＩＣ１８）からの反転クロックが第１反転クロック入力部（１ＣＫ）を経て入力される。これとともに、第１始動入賞センサ５１からの第１始動信号が、バッファ（ＩＣ１３）を介して第１始動信号入力部（１Ｄ）に入力される。そして、第１ラッチ信号出力回路Ｂ７１は、この第１始動信号入力部（１Ｄ）を経て第１始動信号（ロー信号）が入力されたときは、この信号の立ち上がりエッジを、第１反転クロック入力部（１ＣＫ）から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第１ラッチ信号として第１ラッチ信号出力部（１Ｑ）を経て第１カウント値記憶回路Ｂ９１（ＩＣ５およびＩＣ６）へ出力する。

一方、第２ラッチ信号出力回路Ｂ７２（ＩＣ１７）には、前記乱数クロック反転回路Ｂ６１からの反転クロックが第２反転クロック入力部（２ＣＫ）を経て入力される。これとともに、前記第２始動入賞センサ５２からの第２始動信号が第２始動信号入力部（２Ｄ）に入力される。そして、第２ラッチ信号出力回路Ｂ７２は、この第２始動信号入力部（２Ｄ）を経て第２始動信号（ロー信号）が入力されたときは、この信号の立ち上がりエッジを、反転クロック入力部から入力される反転クロックの立ち上がりエッジと同期するように遅延させて、第２ラッチ信号として第２ラッチ信号出力部（２Ｑ）を経て第２カウント値記憶回路Ｂ９２（ＩＣ７およびＩＣ８）へ出力する。

なお、上記第１及び第２始動信号は、いずれも後述するように入力回路部Ｂ４０等を介してメインコントロール部７３０にも入力され、乱数取得のために実行されるプログラムを開始させるタイミングとしても用いられることとなっている。

カウント値記憶回路Ｂ９１，Ｂ９２は、第１始動入賞具２４ａへの入賞に由来する乱数を一時的に記憶する第１カウント値記憶回路Ｂ９１と、第２始動入賞具２４ｂへの入賞に由来する乱数を一時的に記憶する第２カウント値記憶回路Ｂ９２とに分けられている。

第１カウント値記憶回路Ｂ９１は、クロックカウント回路Ｂ８１〜Ｂ８４によりカウントされたカウント値を、第１ラッチ信号出力回路Ｂ７１からの第１ラッチ信号に基いて（第１始動入賞センサ５１からの第１始動信号を受けて、第１ラッチ信号出力回路Ｂ７１からラッチ信号が出力されたときに）記憶するものである。一方、第２カウント値記憶回路Ｂ９２は、クロックカウント回路Ｂ８１〜Ｂ８４によりカウントされたカウント値を、第２ラッチ信号出力回路Ｂ７２からの第２ラッチ信号に基いて（第２始動入賞センサ５２からの第２始動信号を受けて、第２ラッチ信号出力回路Ｂ７２からラッチ信号が出力されたときに）記憶するものである。

第１カウント値記憶回路Ｂ９１は、図５に示すように、８ビットのＩＣ２個からなるレジスタ部（ＩＣ５及びＩＣ６）と、８ビットのＩＣ２個からなるバッファ部（ＩＣ９及びＩＣ１０）とから構成される。同様に、第２カウント値記憶回路Ｂ９２も、８ビットのＩＣ２個からなるレジスタ部（ＩＣ７及びＩＣ８）と、８ビットのＩＣ２個からなるバッファ部（ＩＣ１１及びＩＣ１２）とから構成される。

第１カウント値記憶回路Ｂ９１のレジスタ部のうち、ＩＣ５には、第１クロックカウント回路Ｂ８１（ＩＣ１）からの４桁のカウント値がＤ１端子からＤ４端子までを介して入力され、また、第２クロックカウント回路Ｂ８２（ＩＣ２）からの４桁のカウント値がＤ５端子からＤ８端子までを介して入力される。すなわち、ＩＣ５のＤ１端子〜Ｄ８端子まではカウント入力部として機能し、ＩＣ５には、これらを通じて第１始動入賞具２４ａに由来する１６ビットの２進数のカウント値のうち下８桁が入力される。

第１カウント値記憶回路Ｂ９１のレジスタ部のうち、ＩＣ６には、第３クロックカウント回路Ｂ８３（ＩＣ３）からの４桁のカウント値がＤ１端子からＤ４端子までを介して入力され、また、第４クロックカウント回路Ｂ８４（ＩＣ４）からの４桁のカウント値がＤ５端子からＤ８端子までを介して入力される。すなわち、ＩＣ６のＤ１端子〜Ｄ８端子まではカウント入力部として機能し、ＩＣ６には、これらを通じて第１始動入賞具２４ａに由来する１６ビットの２進数のカウント値のうち上８桁が入力される。

第２カウント値記憶回路Ｂ９２のレジスタ部のうち、ＩＣ７には、第１クロックカウント回路Ｂ８１（ＩＣ１）からの４桁のカウント値がＤ１端子からＤ４端子までを介して入力され、また、第２クロックカウント回路Ｂ８２（ＩＣ２）からの４桁のカウント値がＤ５端子からＤ８端子までを介して入力される。すなわち、ＩＣ７のＤ１端子〜Ｄ８端子まではカウント入力部として機能し、ＩＣ７には、これらを通じて第２始動入賞具２４ｂに由来する１６ビットの２進数のカウント値のうち下８桁が入力される。

第２カウント値記憶回路Ｂ９２のレジスタ部のうち、ＩＣ８には、第３クロックカウント回路Ｂ８３（ＩＣ３）からの４桁のカウント値がＤ１端子からＤ４端子までを介して入力され、また、第４クロックカウント回路Ｂ８４（ＩＣ４）からの４桁のカウント値がＤ５端子からＤ８端子までを介して入力される。すなわち、ＩＣ８のＤ１端子〜Ｄ８端子まではカウント入力部として機能し、ＩＣ８には、これらを通じて第２始動入賞具２４ｂに由来する１６ビットの２進数のカウント値のうちの上８桁が入力される。

第１カウント値記憶回路Ｂ９１のレジスタ部（ＩＣ５及びＩＣ６）におけるＣＬＯＣＫ端子には、第１ラッチ信号出力回路Ｂ７１からの第１ラッチ信号が入力される。すなわち、これらのＣＬＯＣＫ端子は、第１ラッチ信号入力部として機能しており、この第１ラッチ信号入力部から入力される第１ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路Ｂ８１〜Ｂ８４から入力されているカウント値が、レジスタ部に記憶されることとなる。

第２カウント値記憶回路Ｂ９２のレジスタ部（ＩＣ７及びＩＣ８）におけるＣＬＯＣＫ端子には、第２ラッチ信号出力回路Ｂ７２からの第２ラッチ信号が入力される。すなわち、これらのＣＬＯＣＫ端子は、第２ラッチ信号入力部として機能しており、この第２ラッチ信号入力部から入力される第２ラッチ信号がハイ信号となった立ち上がりエッジの時点でクロックカウント回路Ｂ８１〜Ｂ８４から入力されているカウント値が、レジスタ部に記憶されることとなる。

第１カウント値記憶回路Ｂ９１のバッファ部（ＩＣ９及びＩＣ１０）におけるＧ１端子には、乱数取得のために実行されるプログラムに基いてメインコントロール部７３０の出力回路部Ｂ４５から出力される読込信号に応じて、第１カウント値記憶回路Ｂ９１に記憶された１６桁からなる１つのカウント値がＣＰＵ７３２へ出力される。すなわち、この読込信号入力部から入力される読込信号がロー信号となる立ち下がりエッジの時点で、レジスタ部（ＩＣ５およびＩＣ６）に記憶されている乱数が、Ｙ１端子〜Ｙ８端子をそれぞれ介してＣＰＵデータバスへ出力されるようになっている。

なお、第１カウント値記憶回路Ｂ９１から出力される乱数のうち、ＩＣ９を経由するものは、ＣＰＵ７３２に入力されて、１６桁の乱数のうちの下位８桁分として取り扱われることとなる。一方、第１カウント値記憶回路Ｂ９１から出力される乱数のうち、ＩＣ１０を経由するものは、ＣＰＵ７３２に入力されて、１６桁の乱数のうちの上位８桁分として取り扱われることとなる。

第２カウント値記憶回路Ｂ９２のバッファ部（ＩＣ１１及びＩＣ１２）における端子Ｇ１には、上記プログラムに基いてメインコントロール部７３０の出力回路部Ｂ４５から出力される読込信号に応じて、第２カウント値記憶回路Ｂ９２に記憶された１６桁からなる１つのカウント値がＣＰＵ７３２へ出力される。すなわち、読込信号入力部から入力される読込信号がロー信号となる立ち下がりエッジの時点で、レジスタ部（ＩＣ７およびＩＣ８）に記憶されている乱数が、Ｙ１端子〜Ｙ８端子をそれぞれ介してＣＰＵデータバスへ出力されるようになっている。

第２カウント値記憶回路Ｂ９２から出力される乱数のうち、ＩＣ１１を経由するものは、ＣＰＵ７３２に入力されて、１６桁の乱数のうちの下位８桁分として取り扱われることとなる。一方、第２カウント値記憶回路Ｂ９２から出力される乱数のうち、ＩＣ１２を経由するものは、ＣＰＵ７３２に入力されて、１６桁の乱数のうちの上位８桁分として取り扱われることとなる。

次に、乱数発生部７５０内のクロック監視回路Ｂ９５の拡大図である図６とともに、このクロック監視回路Ｂ９５について説明する。クロック発生回路Ｂ５１の異常動作を監視するためのクロック監視回路Ｂ９５は、コンデンサＣ３およびＣ４と、ダイオードＤ１およびＤ２と、トランジスタＴＲ１等とから構成される。そして、コンデンサＣ３は、カップリングコンデンサとして乱数クロック反転回路Ｂ６１の１Ｑ端子に接続され、トランジスタＴＲ１のコレクタ側は、入力回路部Ｂ４０の３Ａ端子に接続されている。また、トランジスタＴＲ１のコレクタ側は、抵抗Ｒ６を介して電源Ｅの正極側にも接続されている。なお、ダイオードＤ１および抵抗Ｒ５はいずれも、ダイオードＤ１のカソード側を常に正電位に保持するためのものである。

コンデンサＣ３は、直流成分がカットされたクロック発生回路Ｂ５１からの周期的なパルス信号（クロック信号）だけをクロック監視回路Ｂ９５側に通過させる役割を有している。このため、クロック発生回路Ｂ５１に生じた何らかの不具合によりクロック発生回路Ｂ５１が動作停止（パルス発振停止）すると、クロック発生回路Ｂ５１からは時間変化のない一定のハイ信号もしくはロー信号が出力されることになり、クロック監視回路Ｂ９５の側にはクロック発生回路Ｂ５１からの出力信号が伝送されなくなる。すなわち、クロック発生回路Ｂ５１の動作状況に応じて、クロック監視回路Ｂ９５の側に入力される入力信号が変化する。

クロック監視回路Ｂ９５内に構成されている平滑回路部Ｂ９６は、クロック発生回路Ｂ５１から入力されるパルス信号を平滑化して常に所定以上の電圧（例えば５Ｖ以上）を出力するもので、コンデンサＣ３側をアノードにして接続されたダイオードＤ２と、当該ダイオードＤ２のカソードとアース間に接続された平滑コンデンサＣ４等とから構成される。このダイオードＤ２は、そのカソード側を常に正電位に保持するためのものである。また、平滑コンデンサＣ４は、ダイオードＤ２を通過したパルス信号を平滑化して常に所定以上の電圧を出力し、この出力電圧がベース電圧としてトランジスタＴＲ１に印加される。

トランジスタＴＲ１のコレクタ側は、入力回路部Ｂ４０の（ＩＣ１４）の３Ａ端子に接続され、また上述したように、この入力回路部Ｂ４０への回路から分岐する分岐線が抵抗Ｒ６を介して電源Ｅの正極側に接続されている。クロック発生回路Ｂ５１が正常にパルス信号を発振している状態では、平滑回路部Ｂ９６により平滑化された所定以上の出力電圧がトランジスタＴＲ１にベース電圧として印加される。トランジスタＴＲ１に所定のベース電圧（例えば５Ｖ）が印加されると、トランジスタＴＲ１のコレクタ側からエミッタ側（アース側）に向かってコレクタ電流Ｉｃが流れる。

このコレクタ電流Ｉｃは、電源Ｅから供給されるものであり、電源ＥからトランジスタＴＲ１のコレクタ側に電流が流れるときは、入力回路部Ｂ４０（ＩＣ１４）の側に向けて電流Ｉａは流れない。このとき、ＩＣ１４からＣＰＵ７３２に向けてクロック発生回路Ｂ５１の異常動作を示す異常信号は出力されない。

一方、クロック発生回路Ｂ５１に異常動作が生じてパルス信号の発振停止の状態では、平滑回路部Ｂ９６からトランジスタＴＲ１に電圧が印加されず、ベース電圧はゼロであるので（所定値以下であるので）コレクタ電流Ｉｃは流れない。このため、電源Ｅからは入力回路部Ｂ４０（ＩＣ１４）の側に向けて電流Ｉａが流れる。そして、ＩＣ１４に電流Ｉａが流れると、ＩＣ１４からはＣＰＵ７３２に向けて異常信号が出力される。なお、ＩＣ１４からＣＰＵ７３２へ向かうラインの途中において後述する乱数変更回路Ｂ９７に繋がるラインが枝分かれしており、ＩＣ１４からの異常信号は、この乱数変更回路Ｂ９７にも出力されるようになっている。

このようにトランジスタＴＲ１は、電源Ｅから供給される電流をクロック監視回路Ｂ９５の側へ流すか、あるいはこの電流を遮断する、スイッチとしての役割を有し、パルス信号の発振停止によりＩＣ１４の側に電流Ｉａが流れたときには、ＩＣ１４からＣＰＵデータバスを介して異常信号がＣＰＵ７３２に出力されることで、制御部７４０がクロック発生回路Ｂ５１の異常動作を判断することができる。

図７および図８はいずれもクロック発生回路Ｂ５１、クロック監視回路Ｂ９５および入力回路部Ｂ４０におけるそれぞれの信号波形の時間変化を示す波形図である。図７および図８で、Ｖａはクロック発生回路Ｂ５１から出力されクロック監視回路Ｂ９５に入力されるクロック信号（パルス信号）を示す。また、ＶｂはカップリングコンデンサＣ３を通過した入力信号のダイオードＤ１のカソード側出力を示す。

図７に示すように、クロック発生回路Ｂ５１はａの時点までは正常に動作してパルス信号がクロック監視回路Ｂ９５に向けて発振されるため、Ｖｂはクロック監視回路Ｂ９５への入力波形と同じパルス信号となる。

一方、クロック発生回路Ｂ５１からロー信号が出力されているａの時点でパルス信号の発振停止が起きて、これ以降クロック発生回路Ｂ５１から時間変化のない一定のロー信号が出力される状態では、パルス信号がコンデンサＣ３を通過せず、ダイオードＤ１のカソード側出力Ｖｂはゼロとなる。

Ｖｃは平滑回路部Ｂ９６により平滑化されたトランジスタＴＲ１のベース電圧を示しており、トランジスタＴＲ１はベース電圧ＶｃがＶ_０以上（例えば５Ｖ以上）のときにコレクタ電流Ｉｃが流れるようになっている。図７に示すように、ａの時点まではクロック監視回路Ｂ９５へのパルス信号の入力により常にＶ_０以上のベース電圧がトランジスタＴＲ１に印加されているため、電源ＥからトランジスタＴＲ１に向けてコレクタ電流Ｉｃが流れる。これに対しａの時点以降では、パルス信号がコンデンサＣ３を通過せず、ダイオードＤ１のカソード側にパルス信号が出力されないため、トランジスタＴＲ１のベース電圧ＶｃはＶ_０以下となってコレクタ電流Ｉｃは流れない。

上述したように、電源ＥからトランジスタＴＲ１に向けてコレクタ電流Ｉｃが流れないときは、電源ＥからＩＣ１４の側に向けて電流が流れ、異常信号ＶｄがＩＣ１４の３Ａ端子に入力されるようになっている。図７に示すように、この異常信号Ｖｄは、トランジスタＴＲ１にＶ_０以上のベース電圧が生じるａの時点まではＩＣ１４に向けて出力されない（ロー信号が出力される）。一方、トランジスタＴＲ１のベース電圧がＶ_０以下となるａの時点以降において、異常信号Ｖｄが出力される（ハイ信号が出力される）。

そして、ＩＣ１４の３Ａ端子に異常信号Ｖｄが出力されると、ＩＣ１４の３Ｙ端子からは、ロー信号としての異常信号が出力される。制御部７４０がこのロー信号としての異常信号を検出すると、制御部７４０はクロック発生回路Ｂ５１に異常動作が発生したものと判断して外部端子板６００を介してパチンコ機ＰＭ外部に報知信号を出力する。また、制御部７４０はエラー表示装置６１にも報知信号を出力してエラー表示装置６１の点灯を行わせてクロック発生回路Ｂ５１の異常動作を報知させることができる。

一方、図８に示すように、クロック発生回路Ｂ５１からハイ信号が出力されているｂの時点でパルス信号の発振停止が起きて、これ以降クロック発生回路Ｂ５１から時間変化がない一定のハイ信号が出力されるような場合も同様であり、異常信号Ｖｄは、トランジスタＴＲ１にＶ_０以上のベース電圧が生じるｂの時点までは出力されない（ロー信号が出力される）。一方、トランジスタＴＲ１のベース電圧がＶ_０以下となるｂの時点以降において、異常信号Ｖｄは出力される（ハイ信号が出力される）。そして、異常信号Ｖｄが出力された場合には、ＩＣ１４の３Ｙ端子からはロー信号としての異常信号が出力され、制御部７４０がこのロー信号としての異常信号を検出すると、制御部７４０がパチンコ機ＰＭ外部に報知信号を出力し、エラー表示装置６１の点灯を行わせてクロック発生回路Ｂ５１の異常動作を報知させる。

以上のように、クロック発生回路Ｂ５１の動作状態に応じて入力回路部Ｂ４０から出力される異常信号Ｖｄを入力回路部Ｂ１４（ＩＣ１４）が検出することで、クロック発生回路Ｂ５１が正常に動作しているか否かを制御部７４０が判断することが可能であり、異常動作が発生したと判断された場合には、これを報知させることが可能となっている。

ここで図４および図５を参照して、乱数変更回路Ｂ９７について説明する。この乱数変更回路Ｂ９７は、２つの信号入力部（Ａ端子およびＢ端子）と１つの信号出力部（Ｃ端子）とを有した、いわゆるＯＲ回路により構成されている。そして、この信号入力部は、入力回路部Ｂ４０（ＩＣ１４）の３Ｙ端子から出力される異常信号が入力される異常信号入力部（Ａ端子）とＣＰＵ７３２からのリセット信号が入力されるリセット信号入力部（Ｂ端子）とからなっている。また、信号出力部（Ｃ端子）はクロックカウント回路Ｂ８１〜Ｂ８４の各クリア信号入力部（ＣＬＲ端子）、第１カウント値記憶回路Ｂ９１（ＩＣ５およびＩＣ６）の各クリア信号入力部（ＣＬＥＡＲ端子）および第２カウント値記憶回路Ｂ９２（ＩＣ７およびＩＣ８）の各クリア信号入力部（ＣＬＥＡＲ端子）に入力されてている。

この乱数変更回路Ｂ９７は、ＯＲ回路により構成されているため、Ａ端子もしくはＢ端子のいずれかにロー信号が入力された場合には、Ｃ端子からロー信号が出力されるようになっている。すなわち、Ａ端子にロー信号としての異常信号が入力された場合、もしくはＢ端子にロー信号としてのリセット信号が入力された場合に、Ｃ端子からロー信号としてのクリア信号が出力されるようになっている。

このような回路構成により、クロックカウント回路Ｂ８１〜Ｂ８４の乱数値をリセットするためや、カウント値記憶回路Ｂ９１，Ｂ９２に記憶されているカウント値をリセットさせるために、ＣＰＵ７３２からの制御信号（ロー信号としてのリセット信号）がＢ端子に入力された場合だけではなく、クロック監視回路Ｂ９５が乱数クロック発生回路Ｂ５１の異常動作を検出し、入力回路部Ｂ４０から出力されるロー信号としての異常信号がＡ端子に入力された場合においても、クロックカウント回路Ｂ８１〜Ｂ８４、第１カウント値記憶回路Ｂ９１および第２カウント値記憶回路Ｂ９２に向けてロー信号としてのクリア信号を出力することが可能となっている。

そして、乱数変更回路Ｂ９７からのロー信号としてのクリア信号がクロックカウント回路Ｂ８１〜Ｂ８４の各クリア信号入力部（ＣＬＲ端子）に入力された場合には、各クロックカウント回路Ｂ８１〜Ｂ８４から出力されるカウント値が、リセット値（デフォルト値）「００００」となる。すなわち、乱数変更回路Ｂ９７からのロー信号としてのクリア信号が各クリア信号入力部（ＣＬＲ端子）に入力されている間は、クロックカウント回路Ｂ８１〜Ｂ８４全体として出力されるカウント値は「００００００００００００００００」となる。

このような回路構成において、当たり判定テーブルＢ３８に記憶される当たり乱数として「００００００００００００００００」が含まれないように設定すれば、各クロックカウント回路Ｂ８１〜Ｂ８４の各クリア信号入力部（ＣＬＲ端子）にロー信号としてのクリア信号が入力されている間は、乱数クロック発生回路Ｂ５１が正常な状態に復帰することで乱数変更回路Ｂ９７のＡ端子にハイ信号が入力されない限り、第１ラッチ信号出力回路Ｂ７１からの第１ラッチ信号および第２ラッチ信号出力回路Ｂ７２からの第２ラッチ信号が入力されても、第１カウント値記憶回路Ｂ９１および第２カウント値記憶回路Ｂ９２内に、遊技者にとって有利な当たり乱数がカウント値として入力されることはない。このため、乱数クロック発生回路Ｂ５１に異常動作が発生した場合に当たり乱数が抽出されることはなく、遊技者に有利ないわゆる「大当たり遊技」が発生するすることはない。

なお、リセット値として、「００００」の値なるものを例示したが、「００００」の値以外であっても、それがＲＯＭ７３３の当たり判定テーブルＢ３８に予め記録されているハズレ乱数を構成するものであればよい。すなわち、当該当たり判定テーブルＢ３８に予め記憶されている所定の当たり図柄を図柄表示装置に表示させる当たり乱数に、乱数変更回路Ｂ９７により変更されて第１〜第４クロックカウント回路Ｂ８１〜Ｂ８４から出力されるカウント値が含まれないように構成すればよい。

また、乱数変更回路Ｂ９７からのロー信号としてのクリア信号が第１カウント値記憶回路Ｂ９１および第２カウント値記憶回路Ｂ９２のＩＣ５乃至ＩＣ８における各クリア信号入力部（ＣＬＥＡＲ端子）に入力された場合には、その時点でＩＣ５乃至ＩＣ８において記憶されているカウント値が、ＩＣ５乃至ＩＣ８における各々の記憶内容をクリアした値（例えば「００００００００」）に各々変更される。すなわち、乱数変更回路Ｂ９７からのロー信号としてのクリア信号が各クリア信号入力部（ＣＬＥＡＲ端子）に入力されている間は、第１カウント値記憶回路Ｂ９１および第２カウント値記憶回路Ｂ９２の各々から出力されるカウント値は、「００００００００００００００００」となる。

このように、乱数値が変更されることで、第１カウント値記憶回路Ｂ９１および第２カウント値記憶回路Ｂ９２の各クリア信号入力部（ＣＬＥＡＲ端子）にロー信号としてのクリア信号が入力されている間は、乱数クロック発生回路Ｂ５１が正常な状態に復帰することで乱数変更回路Ｂ９７のＡ端子にハイ信号が入力されない限り、出力回路部Ｂ４５から出力される読込信号が第１カウント値記憶回路Ｂ９１および第２カウント値記憶回路Ｂ９２に入力されても、ＣＰＵ７３２に向けて遊技者にとって有利な当たり乱数が出力されることはない。このため、乱数クロック発生回路Ｂ５１に異常動作が発生した場合に当たり乱数が抽出されることはなく、遊技者に有利ないわゆる「大当たり遊技」が発生するすることはない。

なお、ＩＣ５乃至ＩＣ８において変更される乱数として、必ずしも「００００００００」の値である必要はなく、「００００００００」の値以外であっても、それがＲＯＭ７３３の当たり判定テーブルＢ３８に予め記録されているハズレ乱数を構成するものであればよい。すなわち、当該当たり判定テーブルＢ３８に予め記憶されている所定の当たり図柄を図柄表示装置に表示させる当たり乱数に、乱数変更回路Ｂ９７により変更されて第１カウント値記憶回路Ｂ９１および第２カウント値記憶回路Ｂ９２に記憶されるカウント値が含まれないよう構成すればよい。

次に、乱数変更手段の別実施例を図９および図５の一部を参照しながら説明する。ここで、図９は、先の実施例にて説明した図５における回路から本実施例に係る乱数変更手段に関連する回路の一部を抜粋して示したものである。本実施例における乱数変更手段は、乱数カウント手段に作用して乱数カウント手段が出力するカウント値を変更する形態の一例である。

具体的には、図９に示すように、入力回路部Ｂ４０（ＩＣ１４）の３Ｙ端子から出力される異常信号が、第４クロックカウント回路Ｂ８４（ＩＣ４）のＬＯＡＤ端子、乱数クロック反転回路Ｂ６１（ＩＣ１８）の１ＣＬＲ端子およびインバータ（ＮＯＴ回路）の入力端子に入力されている。また、インバータ（ＮＯＴ回路）の出力端子は、ＯＲ回路の一方の入力端子部に入力されており、さらに、乱数クロック反転回路Ｂ６１（ＩＣ１８）の１Ｑ端子は、ＯＲ回路の他方の入力端子部に入力されている。そして、ＯＲ回路の出力端子部が、第４クロックカウント回路Ｂ８４（ＩＣ４）のＣＫ端子に接続されている。

なお、図９では図示を省略しているが、ＯＲ回路の出力端子、入力回路部Ｂ４０の３Ｙ端子は、第１〜第３クロックカウント回路Ｂ８１〜Ｂ８３におけるそれぞれのＣＫ端子、ＬＯＡＤ端子に第４クロックカウント回路Ｂ８４と同様に接続されており、以下、第４クロックカウント回路Ｂ８４について説明し、他のクロックカウント回路Ｂ８１〜Ｂ８３における動作説明は省略する。

上記のような回路構成において、図５と同様にクロック監視回路Ｂ９５が乱数クロック発生回路Ｂ５１の異常動作を検出しない場合には、入力回路部Ｂ４０の３Ｙ端子からハイ信号が出力されるため、３Ｙ端子に接続されているクロックカウント回路Ｂ８４、乱数クロック反転回路Ｂ６１は、図５と同様の動作状態となる。また、インバータ（ＮＯＴ回路）の出力端子からはロー信号が出力されるので、ＯＲ回路の出力は他方の入力端子部、すなわち、乱数クロック反転回路Ｂ６１の出力信号に依存されることになる。この結果、クロック監視回路Ｂ９５により異常検出がなされていない場合には、図５と同様の動作が確保されている。

次に、クロック監視回路Ｂ９５が乱数クロック発生回路Ｂ５１の異常動作を検出した場合には、入力回路部Ｂ４０（ＩＣ１４）の３Ｙ端子からロー信号としての異常信号が出力される。すると、入力回路部Ｂ４０（ＩＣ１４）の３Ｙ端子に接続されているクロックカウント回路Ｂ８４（ＩＣ４）のＬＯＡＤ端子、乱数クロック反転回路Ｂ６１（ＩＣ１８）の１ＣＬＲ端子、インバータ（ＮＯＴ回路）の入力端子にそれぞれロー信号が入力されてＬＯＡＤ端子、１ＣＬＲ端子が有効となる。すなわち、乱数クロック反転回路Ｂ６１（ＩＣ１８）の１Ｑ端子からは、ロー信号が出力されることとなり、ＯＲ回路の出力信号がＯＲ回路の他方の入力端子、すなわちインバータ（ＮＯＴ回路）の出力端子からの信号に依存することとなる。

より具体的には、クロック監視回路Ｂ９５から乱数クロック発生回路Ｂ５１の異常を示す異常信号が出力される（入力回路部Ｂ４０（ＩＣ１４）の３Ｙ端子からロー信号が出力される）と、クロックカウント回路Ｂ８４（ＩＣ４）のＣＫ端子には、インバータ（ＮＯＴ回路）、ＯＲ回路を経て、立ち上がりエッジを含むハイ信号が入力されることになる。これにより、乱数クロック発生回路Ｂ５１からの出力がどのような状態（例えば、ハイ信号もしくはロー信号が継続的に出力される場合や、安定しないパルス信号が出力される場合）の故障であっても、その出力に依存することなくクロックカウント回路Ｂ８４の出力を変更可能に構成されている。

ここで、クロックカウント回路Ｂ８４に例示されているＩＣ４は、そのＬＯＡＤ端子が有効（ロー信号が入力されている状態）となっているときに、そのＣＫ端子に立ち上がり信号が入力された場合にカウント出力部ＱＡ〜ＱＤ端子から出力される乱数値が入力端子Ａ〜Ｄ端子に入力された値（デフォルト値）に変更されるようになっている。

したがって、クロック監視回路Ｂ９５から乱数クロック発生回路Ｂ５１の異常を示す異常信号が出力されると、クロックカウント回路Ｂ８４のカウント出力部（ＱＡ〜ＱＤ端子）からの出力は、クロックカウント回路Ｂ８４のデフォルト値、すなわち、Ａ〜Ｄ端子の入力値が出力されることになる。ここで、図９に示すように、本実施例においては、Ａ〜Ｄ端子の入力は、５Ｖの電源（ハイ信号）に固定されているため、乱数クロック発生回路Ｂ５１の異常動作時に出力されるデフォルト値は「１１１１」となる。また、図９に図示しない第１〜第３クロックカウント回路Ｂ８１〜Ｂ８３から出力されるデフォルト値も同様に「１１１１」となるように構成すれば、クロックカウント回路Ｂ８１〜Ｂ８４全体として乱数クロック発生回路Ｂ５１の異常動作時に出力されるカウント値は「１１１１１１１１１１１１１１１１（ＦＦＦＦｈ）」となる。

以上のように構成される本実施例の下で、当たり判定手段Ｂ３７が大当たり遊技を発生させるような乱数値として定義する当たり乱数にＦＦＦＦｈを含まないように設定しておけば、先の実施例の場合と同様に乱数クロック発生回路Ｂ５１の異常動作時に図柄抽選手段Ｂ３５により当たり乱数が抽出されることはない。また、本実施例においては、乱数クロック発生回路Ｂ５１の異常動作時に、第１〜第３クロックカウント回路Ｂ８１〜Ｂ８３から出力される乱数値が上記デフォルト値に変更されるように構成されているため、ソフトウェア上で比較しやすいような乱数値を当たり乱数として設定することもできる。すなわち、当たり乱数として「０」を含む方が小容量のプログラムで実行可能な場合やレジスタの使用を控えることが可能である等、ソフトウェア上の処理が容易になる場合には、上記デフォルト値を当たり乱数を含まない所定の乱数値（例えば「０」以外）に設定しておくことで、ソフトウェアの負担を軽減して上述のような効果を実現できる。

なお、ソフトウェア上の負担軽減を必要としない場合には、先の実施例に類するように、第１〜第４クロックカウント回路Ｂ８１〜Ｂ８４においてカウントされた乱数値をクリアすることで、先の実施例と同様の効果を得ることができる。

次に、実際の遊技における乱数の取得及び利用の手順を、図１０から図１４までのフローチャートを参照しつつ説明する。なお、図１１および図１２に示すフローチャートは、丸囲みＡの部分同士が繋がって１つのフローチャートを構成している。

パチンコ機ＰＭの電源が投入されると、必要なパラメータの初期化等が行われた後、図１０に示すメインルーチンに従って遊技の処理が実行される。このメインルーチンにおいて、まず通常遊技処理サブルーチンＲ１が図１１及び図１２に示すフローチャートに従って実行される。通常遊技処理サブルーチンＲ１においては、ステップＳ１００において、第１始動入賞具２４ａ及び第２始動入賞具２４ｂへの打球の入賞がチェックされる。

ここで、ＣＰＵ７３２による始動入賞センサ５１，５２からの始動信号の検出周期は、所定の周期に設定されている。そして、ある検出周期において始動信号がロー信号であることが検出され、且つ、その次の検出周期及びさらにその次の検出周期と２回連続でハイ信号が検出された場合にのみ有効な入賞と判定される。

ステップＳ１１０においては、第１始動入賞具２４ａへの入賞があったか否かが判断される。ここで、入賞がなかったと判断された場合、もしくは入賞はあったものの既に保留球数が４個に達している場合には、図１２のステップＳ１８０に進む。一方、保留球数が４個未満で、且つ、入賞があったと判断された場合には、保留球数を１加算した上で、ステップＳ１２０に進む。

ステップＳ１２０においては、出力回路部Ｂ４５から、１６ビットの乱数のうち上位８ビット分に対する第１読込信号が出力される。そして、その上位８ビット分の第１読込信号が、第１カウント値記憶回路Ｂ９１の第１読込信号入力部（ＩＣ１０のＧ１端子）に入力される。そして、当該入賞に基く第１ラッチ信号の入力により、第１カウント値記憶回路Ｂ９１のレジスタ部（ＩＣ６）に記憶されたカウント値が、バッファ部（ＩＣ１０）の第１乱数出力部（Ｙ１端子〜Ｙ８端子）から出力される。そして、ステップＳ１３０に進む。

ステップＳ１３０においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部Ｂ４０の上位乱数読込部からメインコントロール部７３０に入力される。そして、ステップＳ１４０に進む。ステップＳ１４０においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ７３４に格納される。そして、ステップＳ１５０に進む。

ステップＳ１５０においては、出力回路部Ｂ４５の第１読込信号出力部から、１６ビットの乱数のうち下位８ビット分に対する第１読込信号が出力される。そして、その下位８ビット分の第１読込信号が、第１カウント値記憶回路Ｂ９１の第１読込信号入力部（ＩＣ９のＧ１端子）に入力される。そして、当該入賞に基く第１ラッチ信号の入力により第１カウント値記憶回路Ｂ９１のレジスタ部（ＩＣ５）に記憶されたカウント値が、バッファ部（ＩＣ９）の第１乱数出力部（Ｙ１端子〜Ｙ８端子）から出力される。そして、ステップＳ１６０に進む。

ステップＳ１６０においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部Ｂ４０の下位乱数読込部からメインコントロール部７３０に入力される。そして、ステップＳ１７０に進む。ステップＳ１７０においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ７３４に格納される。そして、先のステップＳ１４０で格納された上位８ビット分と合わせて、１６ビットの乱数として取り扱われることとなる（乱数クロック発生回路Ｂ５１の異常動作時には、この乱数はハズレ乱数である。）。そして、ステップＳ１７５に進む。ステップＳ１７５においては、特別図柄の決定に用いるための各種のソフトウェア乱数が取得され、これらもＲＡＭ７３４に保存される。そして、図１２のステップＳ１８０に進む。

図１２のステップＳ１８０においては、第２始動入賞具２４ｂへの入賞があったか否かが判断される。ここで、入賞がなかったと判断された場合、もしくは入賞はあったものの既に保留球数が４個に達している場合には、ステップＳ２５０に進む。一方、保留球数が４個未満で、且つ、入賞があったと判断された場合には、保留球数を１加算した上で、ステップＳ１９０に進む。

ステップＳ１９０においては、出力回路部Ｂ４５の第２読込信号出力部より、１６ビットの乱数のうち上位８ビット分に対する第２読込信号が出力される。そして、その上位８ビット分の第２読込信号が、第２カウント値記憶回路Ｂ９２の第２読込信号入力部（ＩＣ１２のＧ１端子）に入力される。そして、当該入賞に基く第２ラッチ信号の入力により第２カウント値記憶回路Ｂ９２のレジスタ部（ＩＣ８）に記憶されたカウント値が、バッファ部（ＩＣ１２）の第２乱数出力部（Ｙ１端子〜Ｙ８端子）から出力される。そして、ステップＳ２００に進む。

ステップＳ２００においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部Ｂ４０の上位乱数読込部からメインコントロール部７３０に入力される。そして、ステップＳ２１０に進む。ステップＳ２１０においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ７３４に格納される。そして、ステップＳ２２０に進む。

ステップＳ２２０においては、出力回路部Ｂ４５の第２読込信号出力部から、１６ビットの乱数のうち下位８ビット分に対する第２読込信号が出力される。そして、その下位８ビット分の第２読込信号が、第２カウント値記憶回路Ｂ９２の第２読込信号入力部（ＩＣ１１のＧ１端子）に入力される。そして、当該入賞に基く第２ラッチ信号の入力により第２カウント値記憶回路Ｂ９２のレジスタ部（ＩＣ７）に記憶されたカウント値が、バッファ部（ＩＣ１１）の第２乱数出力部（Ｙ１端子〜Ｙ８端子）から出力される。そして、ステップＳ２３０に進む。

ステップＳ２３０においては、上記の段階で出力されたカウント値は、ＣＰＵデータバスを経由して、入力回路部Ｂ４０の下位乱数読込部からメインコントロール部７３０に入力される。そして、ステップＳ２４０に進む。ステップＳ２４０においては、上記の段階で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ７３４に格納される。そして、先のステップＳ２１０で格納された上位８ビット分と合わせて、１６ビットの乱数として取り扱われることとなる（乱数クロック発生回路Ｂ５１の異常動作時には、この乱数はハズレ乱数である。）。そして、ステップＳ２５０に進む。

ステップＳ２５０においては、特別図柄の決定に用いるための各種のソフトウェア乱数が取得され、これらもＲＡＭ７３４に保存される。そして、図１０に示すメインルーチンへ戻る。図１０に示すメインルーチンにおいては、乱数監視処理サブルーチンＲ２が、図１３に示すフローチャートに従って実行される。

乱数監視処理サブルーチンＲ２においては、まず、図１３のステップＳ３００において、制御部７４０により入力回路部Ｂ４０から異常信号が出力されているか否かが判断される。ここで、異常信号が出力されているものと判断された場合には、ステップＳ３１０において制御部７４０がエラー表示装置６１に報知信号を出力してエラー表示を行わせる。また、この報知信号は外部端子板６００を介して遊技ホールに設置された管理コンピュータに対して伝送され、遊技ホール側にこの異常を直ちに認識させる。

一方、ステップＳ３００において異常信号が出力されていないものと判断された場合には、図１０に示すメインルーチンへ戻る。図１０に示すメインルーチンにおいては、次に、図柄変動処理サブルーチンＲ３が、図１４に示すフローチャートに従って実行される。

図柄変動処理サブルーチンＲ３においては、まず、図１４のステップＳ４００において、図柄表示装置２８において表示される図柄が停止して図柄変動許可状態であるか否かが判断される。ここで、図柄変動許可状態でないものと判断された場合には、図１０に示すメインルーチンに戻る。一方、図柄変動許可状態であると判断された場合には、ステップＳ４０５に進む。ステップＳ４０５においては、保留球数が１以上あるか否かが判断される。保留球数が０の場合には、図柄の変動処理は実行されず、図１０に示すメインルーチンへ戻る。一方、保留球数が１以上の場合には、ステップＳ４１０に進む。ステップＳ４１０においては、保留球数から１が減算される。そして、ステップＳ４２０に進む。

ステップＳ４２０においては、先の通常遊技処理サブルーチンＲ１においてＲＡＭ７３４に記憶された１６ビットの乱数（最大４個）のうち、最先に記憶されたものがＲＡＭ７３４上の当該記憶領域から作業用の記憶領域へ読み込まれる。そして、当該記憶領域からは、この乱数は削除される。そして、ステップＳ４３０に進む。ステップＳ４３０においては、上記段階で作業用の記憶領域へ読み込まれた乱数、すなわち第１比較値としての乱数が、当たり判定テーブルＢ３８内のデータ、すなわち第２比較値としての乱数と比較されることで、当選か否かが判定される。当選でない場合には、ステップＳ４５０に進む。一方、当選の場合には、ステップＳ４４０に進む。

ステップＳ４４０においては、特別遊技フラグがセットされる。そして、ステップＳ４５０に進む。ステップＳ４５０においては、先の通常遊技処理サブルーチンＲ１のステップＳ２５０において取得されたソフトウェア乱数を用いて当選の有無に応じた特別図柄の種類が決定された上で、当該特別図柄を最終的に表示するような変動表示が遊技盤２０上の図柄表示装置２８にて実行される。そして、図１０に示すメインルーチンへ戻る。

図１０に示すメインルーチンにおいては、次に、特別遊技処理サブルーチンＲ４が実行される。特別遊技処理サブルーチンＲ４においては、先の図柄変動処理サブルーチンＲ３のステップＳ４４０において特別遊技フラグがセットされている場合には、特別遊技、すなわち大当たり遊技が実行される。そして、大当たり遊技の終了後、特別遊技フラグをクリアしてから、メインルーチンへ戻ることとなっている。一方、特別遊技フラグがセットされていない場合には、直ちにメインルーチンへ戻ることとなっている。

そして、メインルーチンにおいては、上述のＲ１〜Ｒ４のサブルーチンが繰り返されることで、遊技が継続されることとなっている。

ここで、本発明において達成される効果をまとめると下記のようになる。本発明に係る遊技機においては、遊技機に搭載された乱数発生部の動作中に乱数クロック発生手段において異常動作が発生したか否かをパルス発振検出手段が監視している。そして、乱数クロック発生手段の異常動作が発生した場合には、パルス発振検出手段が乱数クロック発生手段の異常動作を即座に検出し、異常信号出力手段が異常信号を出力するとともに、その旨を報知するようになっている。また、遊技機に設けられた乱数変更手段は、この異常信号に基いて乱数カウント手段から出力されるカウント値もしくは乱数記憶手段に記憶されたカウント値を遊技者に不利なハズレ乱数に変更し、異常信号が出力されている間は、乱数カウント手段や乱数記憶手段からこのハズレ乱数が出力されるようになっている。

このため、乱数クロック発生手段の異常動作を即座に検出することができるとともに、遊技ホールに不利な当たり乱数が抽出されることがないことから、クロック発生手段の動作不良に気付かないまま遊技ホールにとって不利な遊技が続行されることはなく（いわゆる「大当たり遊技」が続行されることはなく）、遊技ホール側に損害が生じてしまうのを防止することができる。そして、乱数クロック発生手段の異常動作が発生した場合には報知信号が出力されて、エラー表示装置により異常動作の発生が直ちに表示されるため、遊技ホール側は早めにこの異常動作を認識することが可能である。

また、本発明に係る遊技機は、乱数クロック発生手段からパルス信号が出力されているか否かをチェックして、異常信号出力手段に異常信号を出力させるためのパルス発振検出手段を、ダイオード、トランジスタ、コンデンサといった安価な部品のみで構成することが可能である。

なお、これまで本発明の好ましい実施形態について説明してきたが、本発明の範囲は上述の実施形態に限定されるものではない。例えば、乱数発生部７５０において発生した乱数値の変更は、当該乱数発生部７５０においてハードウェア的に実行される場合に限られず、制御部７４０においてソフトウェア的に実行されるように構成してもよい。すなわち、入出力回路部Ｂ４０から出力された異常信号がＣＰＵ７３２に入力された場合には、ＣＰＵ７３２が制御部７４０のＲＡＭ７３４に格納されているカウント値を所定のハズレ乱数に書き換えるように構成してもよい。このように構成することで、異常信号がＣＰＵ７３２に入力されている間はＣＰＵ７３２の図柄抽選手段Ｂ３５により当該所定のハズレ乱数が抽出されるため、乱数クロック発生回路Ｂ５１に異常動作が発生した場合に、遊技者に有利ないわゆる「大当たり遊技」が発生するすることはない。

また、上記の実施例では、パチンコ機ＰＭを例に乱数発生部が搭載された遊技機の説明を行ったが、パチンコ機ＰＭは遊技機の一例であって、当該遊技機はパチンコ機に限られずスロットマシンであってもよい。この場合、乱数抽出手段による抽出結果に基いて複数種類の図柄を表示させる図柄表示装置は、例えば、モータ駆動により回転可能な複数個の回胴リールを有した回胴リール装置等で構成される。

本発明に係る遊技機の遊技盤の正面図である。本発明に係る遊技機の内部構造を表した背面図である。上記遊技機に設けられている制御システムの概略を表したブロック図である。上記遊技機に設けられている遊技機の制御に係る部分と乱数の発生に係る部分を表したブロック図である。上記遊技機における乱数発生部とその周辺を表す回路図である。上記乱数発生部におけるクロック監視回路の拡大図である。上記乱数発生部において生成する信号をタイミングチャートで示した図である。上記乱数発生部において生成する信号をタイミングチャートで示した図である。乱数変更手段の一実施例として乱数発生部等の回路図の一部を抜粋して示す図である。上記遊技機における図柄抽選用乱数の取得及び利用の手順におけるメインルーチンを示した図である。上記遊技機における図柄抽選用乱数の取得及び利用の手順における通常遊技処理サブルーチンの一部を示した図である。上記遊技機における図柄抽選用乱数の取得及び利用の手順における通常遊技処理サブルーチンの一部を示した図である。上記遊技機における図柄抽選用乱数の取得及び利用の手順における乱数監視処理サブルーチンを示した図である。上記遊技機における図柄抽選用乱数の取得及び利用の手順における図柄変動処理サブルーチンを示した図である。

符号の説明

ＰＭパチンコ機（遊技機）
１外枠
２前枠
２０遊技盤
２８図柄表示装置（図柄表示手段）
７３２ＣＰＵ（乱数抽出手段）
７３４ＲＡＭ（乱数記憶手段）
７４０制御部（報知信号出力手段）
７５０乱数発生部
Ｂ３５図柄抽選手段（乱数抽出手段）
Ｂ３７当たり判定手段
Ｂ３８当たり判定テーブル
Ｂ４０入力回路部（異常信号出力手段）
Ｂ５１乱数クロック発生回路（乱数クロック発生手段）
Ｂ８１第１クロックカウント回路（乱数カウント手段）
Ｂ８２第２クロックカウント回路（乱数カウント手段）
Ｂ８３第３クロックカウント回路（乱数カウント手段）
Ｂ８４第４クロックカウント回路（乱数カウント手段）
Ｂ９１第１カウント値記憶回路（乱数記憶手段、乱数抽出手段）
Ｂ９２第２カウント値記憶回路（乱数記憶手段、乱数抽出手段）
Ｂ９５クロック監視回路（パルス発振検出手段）
Ｂ９６平滑回路部
Ｂ９７乱数変更回路（乱数変更手段、特別遊技規制手段）
Ｅ電源
ＴＲ１トランジスタ

Claims

所定の周波数でクロックを発生させる乱数クロック発生回路と、前記乱数クロック発生回路により発生したクロックに基いて乱数値をカウントする乱数カウント回路と、前記乱数カウント回路によりカウントされた前記乱数値の中から所定のタイミングで１つのカウント値を抽出して記憶する乱数抽出回路と、前記乱数抽出回路に記憶されたカウント値を第１比較値とし遊技者に利益を与える特別遊技を発生させるために予め定められた当たり値を第２比較値として、前記第１比較値と前記第２比較値とが一致した場合に当たりと判定する当たり判定手段と、前記当たり判定手段により前記当たりと判定したときに当たり図柄を表示させ、前記当たりでないと判定したときにハズレ図柄を表示させる図柄表示手段とを備えた遊技機において、
前記乱数クロック発生回路からの入力信号が前記乱数クロック発生回路の正常な動作により所定の周期で出力されるパルス信号であるか否かを検出するパルス発振検出回路と、
前記乱数クロック発生回路からの入力信号が前記乱数クロック発生回路の正常な動作によるパルス信号でないことが検出されたときに、前記乱数クロック発生回路の異常動作の発生を示す異常信号を出力する異常信号出力回路と、乱数変更回路とを有し、
前記乱数変更回路は、前記異常信号の検出に基いて、前記乱数カウント回路をリセットすることで前記第２比較値とは異なる値のデフォルト値を前記乱数カウント回路から出力させ、前記乱数抽出回路に前記第１比較値として記憶させることで前記特別遊技の発生を規制することを特徴とする遊技機。
所定の周波数でクロックを発生させる乱数クロック発生回路と、前記乱数クロック発生回路により発生したクロックに基いて乱数値をカウントする乱数カウント回路と、前記乱数カウント回路によりカウントされた前記乱数値の中から所定のタイミングで１つのカウント値を抽出して記憶する乱数抽出回路と、前記乱数抽出回路に記憶されたカウント値を第１比較値とし遊技者に利益を与える特別遊技を発生させるために予め定められた当たり値を第２比較値として、前記第１比較値と前記第２比較値とが一致した場合に当たりと判定する当たり判定手段と、前記当たり判定手段により前記当たりと判定したときに当たり図柄を表示させ、前記当たりでないと判定したときにハズレ図柄を表示させる図柄表示手段とを備えた遊技機において、
前記乱数クロック発生回路からの入力信号が前記乱数クロック発生回路の正常な動作により所定の周期で出力されるパルス信号であるか否かを検出するパルス発振検出回路と、
前記乱数クロック発生回路からの入力信号が前記乱数クロック発生回路の正常な動作によるパルス信号でないことが検出されたときに、前記乱数クロック発生回路の異常動作の発生を示す異常信号を出力する異常信号出力回路と、乱数変更回路とを有し、
前記乱数変更回路は、前記異常信号の検出に基いて、前記乱数抽出回路に記憶されたカウント値をクリアすることで前記第２比較値とは異なる値が前記第１比較値となり、前記特別遊技の発生を規制することを特徴とする遊技機。
前記パルス発振検出回路は、前記乱数クロック発生回路の正常な動作によるパルス信号を平滑化して常に所定以上の電圧を出力する平滑回路部と、前記平滑回路部からの電圧の負荷に応じたオンオフ動作により前記パルス発振検出回路および前記異常信号出力回路に接続された電源とパルス発振検出回路とを遮断もしくは導通させるトランジスタとから構成されることを特徴とする請求項１または２に記載の遊技機。
前記乱数クロック発生回路からの入力信号が前記乱数クロック発生回路の正常な動作によるパルス信号であるときは、前記平滑回路部からの電圧の負荷により前記トランジスタがオン動作して前記電源からの電流が前記パルス発振検出回路の側に流れ、
前記乱数クロック発生回路からの入力信号が前記乱数クロック発生回路の正常な動作によるパルス信号でないときは、前記トランジスタのオフ動作により前記電源と前記パルス発振検出回路とが遮断されることにより前記電源からの電流が前記異常信号出力回路の側に流れて前記異常信号出力回路から異常信号が出力されることを特徴とする請求項３に記載の遊技機。
前記異常信号出力回路により前記異常信号が出力されたときに前記乱数クロック発生回路の異常動作を示す所定の報知を行うための報知信号を出力する報知信号出力手段を有することを特徴とする請求項１〜４のいずれかに記載の遊技機。