JP2012101125A

JP2012101125A - 遊技機

Info

Publication number: JP2012101125A
Application number: JP2012012420A
Authority: JP
Inventors: Makoto Oki; 誠大木
Original assignee: Sammy Corp
Current assignee: Sammy Corp
Priority date: 2012-01-24
Filing date: 2012-01-24
Publication date: 2012-05-31

Abstract

【課題】乱数発生部の故障が生じた場合であっても当選判定用等の乱数を取得して遊技を続行させる。
【解決手段】パチンコ機が、乱数クロック発生回路およびクロックカウント回路からなる乱数発生部７５０と、ＣＰＵのプログラム制御により乱数値をカウントする乱数生成回路Ｂ３１と、乱数発生部７５０により生成された乱数値の中から第１の乱数値を取得し、乱数生成回路Ｂ３１により生成された乱数値の中から第２の乱数値を取得する乱数取得手段Ｂ３３とを有して構成され、乱数取得手段Ｂ３３が、特別遊技を発生させるか否かを判定するために第１の乱数値および第２の乱数値のうちのいずれか一方が設定される判定値と、予め設定された当たり乱数値とを比較して、判定値が当たり乱数値と一致した場合に当たりと判定し、入力回路部からの異常信号が検出された場合には、第２の乱数値が判定値として設定される。
【選択図】図３

Description

本発明は遊技機に関し、より詳細には、遊技に際し特別遊技判定用等の乱数を、乱数ク
ロック発生回路等から構成されるハードウェア、もしくはＣＰＵによって制御されるソフ
トウェアにより生成する遊技機に関する。

上記のような特別遊技判定用等の乱数を生成する乱数生成手段を有する遊技機では、乱
数生成手段がプログラムを実行させることで遊技の制御を担うＣＰＵの基準クロック等に
基いて乱数値のカウント・更新を所定の周期で行っている。このような遊技機の代表例と
されるパチンコ機では、その遊技盤上に設けられた始動入賞具への入賞もしくは図柄作動
ゲートへの遊技球の落入を契機として、このカウント値が遊技者に利益を与える特別遊技
を発生させるか否かの判定用の乱数として取得され、当選の判定が行われている。そして
この当選結果により、遊技盤上の図柄表示装置における停止図柄が決定される。このよう
な方法により取得される乱数はソフトウェア乱数と称される。

一方、上記のようなプログラムの実行により当選判定用等の乱数を取得する方法に代わ
るものとして、例えば特許文献１や特許文献２にも記載されているように、水晶振動子や
発振器などの発振子で構成される乱数クロック発生回路により所定の周期で発生したクロ
ックに基いて、クロックカウント回路により所定の桁数の乱数値を周期的にカウントさせ
、遊技の制御を行うＣＰＵがカウント値記憶回路に記憶されたカウント値を取得してこれ
を読み込み、読み込まれたカウント値を特別遊技を発生させるか否かの判定用の乱数とし
て使用している。このようにハードウェアにより乱数値をカウントする乱数発生部を用い
ることで、ＣＰＵにより制御されるソフトウェアがプログラムを実行させて乱数値をカウ
ントする場合に比べてソフトウェアの負担が軽減され、また、乱数クロック発生回路によ
るクロックの発生周期に応じて高速に乱数を発生・更新させることができる。

特開２００３−１９０４８３号公報特開平７−１２４２９６号公報

しかしながら、上記のようなハードウェアにより乱数値をカウントする乱数発生部を用
いた遊技機においては、乱数発生部を構成する乱数クロック発生回路（発振子）において
何らかの異常動作が発生した場合には、乱数値が周期的にカウントされずにカウント停止
の状態になることがあった。このような状態になると、ＣＰＵがカウント値記憶回路に記
憶された同一のカウント値を繰り返して読み込む事態が生じていた。そして、このような
状態に陥っても遊技機は異常動作を報知せずに稼動を続行するため、なかなか乱数発生部
の異常動作に気付きにくかった。

以上のような課題に鑑みて、本発明では、乱数発生部を構成する乱数クロック発生回路
における異常動作を検出し、異常動作が検出された場合であっても当選判定用等の乱数を
取得して遊技を続行させることが可能な遊技機を提供することを目的とする。

前記課題を解決するために本発明に係る遊技機は、所定の周波数でクロックを発生させ
る乱数クロック発生手段（例えば、実施形態における乱数クロック発生回路Ｂ５１）およ
び乱数クロック発生手段により発生したクロックに基いて乱数値をカウントする乱数カウ
ント手段（例えば、実施形態におけるクロックカウント回路Ｂ８１〜Ｂ８４）からなる第
１の乱数生成手段（例えば、実施形態における乱数発生部７５０）と、ＣＰＵのプログラ
ム制御により乱数値をカウントする第２の乱数生成手段（例えば、実施形態における乱数
生成回路Ｂ３１および基準クロック発生回路７３１）と、第１の乱数生成手段により生成
された乱数値の中から１つのカウント値を第１の乱数値として、第２の乱数生成手段によ
り生成された乱数値の中から１つのカウント値を第２の乱数値として取得可能な乱数取得
手段（例えば、実施形態における乱数取得手段Ｂ３３）とを有し、乱数取得手段による取
得結果に基いて遊技者に利益を与える特別遊技を発生させる遊技機であって、第１の乱数
生成手段における異常動作の発生を検出する異常動作検出手段を有し、乱数取得手段が、
第１の乱数値（例えば、実施形態におけるハードウェア乱数）および第２の乱数値（例え
ば、実施形態におけるソフトウェア乱数）のうちの少なくとも一方が設定される判定値と
、予め設定された当たり乱数値とを比較して、判定値が当たり乱数値と一致した場合に当
たりと判定し、異常動作の発生が検出された場合には、第２の乱数値が判定値として設定
される。

また、上記構成の遊技機において、異常動作検出手段は、乱数クロック発生手段からの
入力信号が前記乱数クロック発生手段の正常な動作により所定の周期で出力されるパルス
信号であるか否かを検出するパルス発振検出手段（例えば、実施形態におけるクロック監
視回路Ｂ９５）と、乱数クロック発生手段からの入力信号が乱数クロック発生手段の正常
な動作によるパルス信号でないことが検出されたときに異常信号を出力する異常信号出力
手段（例えば、実施形態における入力回路部Ｂ４０）とを有し、異常動作検出手段は、異
常信号に基づいて異常動作の発生を検出するのが好ましい。

さらに、上記構成の遊技機において、パルス発振検出手段は、乱数クロック発生手段の
正常な動作によるパルス信号を平滑化して常に所定以上の電圧を出力する平滑回路部と、
平滑回路部からの電圧の負荷に応じたオンオフ動作によりパルス発振検出手段および異常
信号出力手段に接続された電源とパルス発振検出手段とを遮断もしくは導通させるトラン
ジスタとから構成されるのが好ましい。

また、上記構成の遊技機において、乱数クロック発生手段からの入力信号が乱数クロッ
ク発生手段の正常な動作によるパルス信号であるときは、平滑回路部からの電圧の負荷に
よりトランジスタがオン動作して電源からの電流がパルス発振検出手段の側に流れ、乱数
クロック発生手段からの入力信号が乱数クロック発生手段の正常な動作によるパルス信号
でないときは、トランジスタのオフ動作により電源とパルス発振検出手段とが遮断される
ことにより電源からの電流が異常信号出力手段の側に流れて異常信号出力手段から異常信
号が出力されるのが好ましい。

また、上記構成の遊技機において、異常動作検出手段は、乱数カウント手段の動作によ
り所定周期毎に乱数カウント手段から出力されるカウント信号に基いて監視信号を出力す
る監視信号出力手段（例えば、実施形態におけるオーバーフロー信号出力回路Ｂ９７）と
、監視信号を所定周期毎に監視して異常信号を出力する異常信号出力手段（例えば、実施
形態における入力回路部Ｂ４０）とを有し、異常動作検出手段は、異常信号に基づいて異
常動作の発生を検出するようにしてもよい。

また、上記構成の遊技機において、乱数カウント手段の動作によるカウント信号の出力
に基いて監視信号がロー信号からハイ信号に切り換わるように構成され、所定周期毎に監
視信号がハイ信号に切り換わったか否かを監視するようにしてもよい。

一方、上記構成の遊技機において、乱数カウント手段の動作によるカウント信号の出力
に基いて監視信号がハイ信号からロー信号に切り換わるように構成され、所定周期毎に監
視信号がロー信号に切り換わったか否かを監視するようにしてもよい。

また、上記構成の遊技機において、所定周期毎に前記監視信号がハイ信号であることが
検出されたときに、乱数カウント手段の正常な動作を判断し、異常信号出力手段からの制
御信号により監視信号をロー信号にリセットし、監視信号がロー信号のままであることが
検出されたときは、乱数カウント手段が異常であると判断されて異常信号が出力されるよ
うにしてもよい。

一方、上記構成の遊技機において、所定周期毎に監視信号がロー信号であることが検出
されたときに、乱数カウント手段の正常な動作を判断し、異常信号出力手段からの制御信
号により監視信号をハイ信号にリセットし、監視信号がハイ信号のままであることが検出
されたときは、乱数カウント手段が異常であると判断されて異常信号が出力されるように
してもよい。

さらに、上記構成の遊技機において、異常動作検出手段は、乱数クロック発生手段の異
常動作の発生を示す第１の異常信号の出力に基づいて乱数クロック発生手段における異常
動作の発生を検出する第１の異常動作検出手段（例えば、実施形態におけるクロック監視
回路Ｂ９５および入力回路部Ｂ４０）と、乱数カウント手段の異常動作の発生を示す第２
の異常信号の出力に基づいて乱数カウント手段おける異常動作の発生を検出する第２の異
常動作検出手段（例えば、実施形態におけるオーバーフロー信号出力回路Ｂ９７および入
力回路部Ｂ４０）とから構成してもよい。

また、上記構成の遊技機において、第１の乱数生成手段における異常動作の発生に関わ
らず、判定値が当たり乱数値と一致する割合は常に一定であるように構成するのが好まし
い。

また、上記構成の遊技機において、異常動作検出手段により異常動作の発生が検出され
たときに乱数クロック発生手段もしくは乱数カウント手段の異常動作を示す所定の報知を
行うための報知信号を出力する報知信号出力手段（例えば、実施形態における制御部７４
０）を有してもよい。

本発明に関する遊技機によれば、複数の乱数生成手段のうちの一方をＣＰＵを含んで構
成し、ＣＰＵの基準クロックに基いてＣＰＵのプログラム制御により乱数値をカウントす
る方法によっていわゆるソフトウェア乱数を生成することが可能である。このような場合
には、複数の乱数生成手段のうちの他方を構成する乱数クロック発生手段等からなるハー
ドウェア（第１の乱数生成手段）において異常動作が発生したような場合であっても、複
数の乱数生成手段のうちの一方を構成するＣＰＵにより生成されたソフトウェア乱数が判
定値として取得され、ＣＰＵ自体が故障しない限り乱数生成に係るハードウェアの故障に
拘らず特別遊技を発生させるような乱数を抽選させることが可能である。このようにすれ
ば、ＣＰＵが第１の乱数生成手段において生成された同一のカウント値を繰り返して読み
込んでしまうような故障が生じたとしても、異常動作を起こした乱数生成手段等の部品を
正常なものに交換するまでの間は、ソフトウェア乱数のみを判定値として遊技を続行させ
ることが可能である。

また、第１の乱数生成手段のうち乱数クロック発生手段の異常動作を検出するために、
乱数クロック発生手段からパルス信号が出力されているか否かをチェックして、異常信号
出力手段に異常信号を出力させるためのパルス発振検出手段を、ダイオード、トランジス
タ、コンデンサといった安価な部品のみで構成することが可能である。

さらに、判定値が当たり乱数値と一致する割合がハードウェア乱数を生成する第１の乱
数生成手段の故障に関わらず一定であるように設定されていれば、たとえハードウェアの
故障により同一のカウント値が繰り返して取得されたとしても、遊技者に利益を与える大
当たり遊技の発生の確率は変動しないため、ハードウェアの異常を判定して何らかの措置
を行わなくてもこの異常による直接的な影響を及ぼされずに遊技を続行させることが可能
である。

また、上記構成の遊技機によれば、乱数クロック発生手段の異常動作が発生した場合に
は報知信号が出力されて、エラー表示装置により異常動作の発生が直ちに表示されるため
、遊技ホール側は早めにこの異常動作を認識することが可能である。

さらに、第１の乱数生成手段における異常動作の発生を検出する異常動作検出手段を、
乱数クロック発生手段の異常動作の発生を検出可能な第１の異常動作検出手段と、乱数カ
ウント手段の異常動作の発生を検出可能な第２の異常動作検出手段とからなる２つの異常
動作検出手段で構成し、エラー表示装置により乱数クロック発生手段および乱数カウント
手段のうちのいずれかで異常動作が発生したかを認識可能に報知させることも可能である
。このように双方の異常動作を報知するように構成すれば、当該報知に基づいて第１の乱
数生成手段の乱数クロック発生手段および乱数カウント手段のうちのいずれかにおける異
常動作の発生箇所の特定が可能であることから、異常発生箇所の部品交換作業や異常発生
箇所の点検作業（解析作業）を迅速に行うことができる。

本発明に係る遊技機の遊技盤の正面図である。本発明に係る遊技機の内部構造を表した背面図である。上記遊技機に設けられている制御システムの概略を表したブロック図である。上記遊技機に設けられている遊技機の制御に係る部分と乱数の発生に係る部分を表したブロック図である。上記遊技機における乱数発生部とその周辺を表す回路図である。上記乱数発生部におけるクロック監視回路の拡大図である。上記乱数発生部において生成する信号をタイミングチャートで示した図である。上記乱数発生部において生成する信号をタイミングチャートで示した図である。上記遊技機に設けられている制御システムのうちのＭＣＵ等を表したブロック図で、（ａ）は乱数生成プログラムに基づく乱数の生成法を示し（ｂ）は第２のクロックカウント回路に基づく乱数の生成法を示す図である。上記遊技機の特別遊技判定用乱数の取得、利用の手順におけるメインルーチンを示した図である。上記遊技機の特別遊技判定用乱数の取得、利用の手順における割込処理サブルーチンを示した図である。上記遊技機の特別遊技判定用乱数の取得、利用の手順における通常遊技処理サブルーチンの一部を示した図である。上記遊技機の特別遊技判定用乱数の取得、利用の手順における通常遊技処理サブルーチンの一部を示した図である。上記遊技機の特別遊技判定用乱数の取得、利用の手順における図柄変動処理サブルーチンを示した図である。上記遊技機の特別遊技判定用乱数の取得、利用の手順における図柄確定処理サブルーチンを示した図である。上記遊技機に設けられている遊技機の制御に係る部分と乱数の発生に係る部分を表した第２の実施の形態におけるブロック図である。上記遊技機における乱数発生部とその周辺を表す第２の実施の形態における回路図である。

以下、本発明に係る遊技機の好ましい実施形態について、図１乃至図１７を参照しなが
ら詳細に説明する。なお、図１は上記遊技機の一例として説明するパチンコ機の外観正面
図で、図２はパチンコ機の内部構造を示す背面図で、図３はパチンコ機に設けられている
制御システムの概略を表したブロック図で、図４はパチンコ機に設けられているパチンコ
機の制御に係る部分および乱数の発生に係る部分を表したブロック図で、図５はパチンコ
機における乱数発生部とその周辺を表した回路図で、図６は乱数発生部におけるクロック
監視回路の拡大図で、図７および図８は乱数発生部において生成する信号をタイミングチ
ャートで示した図で、図９はパチンコ機に設けられている制御システムのうちのマイクロ
コントロールユニット（ＭＣＵ）等を表したブロック図である。また、図１０乃至図１５
は特別遊技判定用乱数の取得、利用、乱数発生部における異常検出の手順を示す図で、図
１６はパチンコ機に設けられているパチンコ機の制御に係る部分と乱数の発生に係る部分
を表した第２の実施の形態におけるブロック図で、図１７はパチンコ機における乱数発生
部とその周辺を表す第２の実施の形態における回路図である。

ここではまず、上記遊技機の一例として説明するパチンコ機ＰＭの概要構成を図１およ
び図２を参照して説明する。図１に示すように、このパチンコ機ＰＭは、外郭方形枠サイ
ズに構成されて縦向きの固定保持枠をなす外枠１の開口前面に、これに合わせた方形枠サ
イズに構成されて開閉搭載用の前枠２が正面左側上下に配設されたヒンジ部材３ａ，３ｂ
により横開き開閉および着脱が可能に取り付けられ、正面右側に設けられた施錠装置４を
利用して通常は外枠１と係合された閉鎖状態に保持される。

前枠２の正面側には、前枠２の前面域に合わせた方形状をなし中央部に取り付けられた
ポリカーボネート板やガラス板等の透明板材を通して遊技盤２０を透視可能なガラス扉５
と、球皿に貯留された遊技球を整列させて１個ずつ打球発射装置９に導く上球皿６とが、
ともに左側縁に内蔵されたヒンジ機構により横開き開閉および着脱が可能に組付けられ、
通常は施錠装置４および図示しないロック機構を利用して前枠２の前面を覆う閉止状態で
保持される。上球皿６のうち横型長方形をなし前枠２に対して開閉可能な当て板６ａの左
側上部には賞球払出用の賞球払出口６ｂが設けられている。上球皿６の左側下部には、遊
技の展開状況に応じた効果音を発生させる図示しないスピーカからの音声が外部に放出さ
れる放音部６ｃが設けられている。また、前枠２の下部には遊技球を貯留する下球皿７が
設けられ、この下球皿７と並んで遊技球の発射操作を行う操作ハンドル８が取り付けられ
ている。

遊技盤２０は、板厚１９ｍｍ程度の積層合板を所定形状に切断等して、その表面に所定
意匠のセルを貼り付けた化粧板（ベニヤとも称される）２１を基板として構成される。化
粧板２１の前面側には、帯状の外レール２３ａおよび内レール２３ｂが円弧状に固設され
、これらの案内レール２３ａ，２３ｂで囲まれた内側に遊技領域ＰＡが区画される。遊技
領域ＰＡには、第１始動入賞具２４ａ、第２始動入賞具２４ｂ、一般入賞具２５並びに大
入賞具２６を備えたアタッカー等の入賞具、および遊技の進行状況に応じて所定の図柄を
遊技者が視認可能に表示させる図柄表示装置２８などが取り付けられ、遊技領域ＰＡの下
端には入賞具２４ａ，２４ｂ，２５，２６に入賞せずに落下した遊技球を遊技盤２０の裏
面側に排出させるアウト口２７が設けられている。また、図柄表示装置２８の上方には４
個の特別図柄保留ランプ９０，９０，９０，９０が設けられている。

図柄表示装置２８は、遊技盤２０のほぼ中央に位置しており、３桁の絵柄の組合せから
なる「特別図柄」を液晶画面にて変動表示させるもので、この特別図柄のうち、３桁がい
ずれも同一種類の絵柄の組合せからなるものを「当たり図柄」と称する。

第１始動入賞具２４ａ又は第２始動入賞具２４ｂへの入賞があると、上球皿６の賞球払
出口６ｂから所定数の賞球（例えば５球）が遊技者に払い出されるのに加え、図柄表示装
置２８が作動し、図柄の変動が開始される。この変動の結果、停止表示される特別図柄が
当たり図柄の場合には、遊技者にとって有利な「大当たり遊技」が発生する。

この大当たり遊技においては、普段は閉鎖している大入賞具２６が開放される。大入賞
具２６への入賞があると、賞球払出口６ｂから所定数（例えば１５球）の賞球が遊技者に
払い出される。この大入賞具２６は、開放されてから所定時間（例えば３０秒）経過する
か、又は所定数（例えば１０球）の入賞があるかのいずれかにより一旦閉鎖する。そして
、この大入賞具２６が開放されている間に、この大入賞具２６の内部に設けられている図
示しないＶゾーンへの入賞があると、大入賞具２６は一旦閉鎖した後、再度開放すること
となっている。これにより、大入賞具２６の開放は、最大１６回連続することが可能とな
っている。また、大入賞具２６が１６回開放し終えるか、又は大入賞具２６の開放中に上
記Ｖゾーンへの入賞がなかった場合には、この大当たり遊技は終了する。

なお、図柄表示装置２８における変動表示の最中などに打球が第１始動入賞具２４ａも
しくは第２始動入賞具２４ｂに入賞した場合には、特別図柄保留ランプ９０，９０，９０
，９０が最大４個まで点灯することとなっている。すなわち、この特別図柄保留ランプ９
０，９０，９０，９０が点灯している個数分に相当する回数だけ、以後の図柄表示装置２
８の作動が保証されることとなっている。

第１始動入賞具２４ａ内における打球の流路には、第１始動入賞具２４ａへの打球の入
賞を検出して検出信号を出力し、図柄表示装置２８における図柄の変動表示を開始させる
ための第１始動入賞センサ５１が設けられている。この第１始動入賞センサ５１は磁気セ
ンサを用いており、検出信号としてハイ信号およびロー信号の２通りの状態をとる第１始
動信号を出力する。この第１始動信号は、打球を検出していないときにはハイ信号として
出力され、打球を検出している間のみロー信号として出力される。なお、光学的又は機械
的センサがこの第１始動入賞センサ５１として使用されることもある。

また、第２始動入賞具２４ｂ内における打球の流路には、第１始動入賞センサ５１と同
じ磁気センサにより第２始動入賞具２４ｂへの打球の入賞を検出して検出信号を出力し、
図柄表示装置２８における図柄の変動表示を開始させるための第２始動入賞センサ５２が
設けられている。この第２始動入賞センサ５２は、検出信号としてハイ信号及びロー信号
の２通りの状態をとる第２始動信号を出力する。そして、この第２始動信号は、打球を検
出していないときにはハイ信号を出力しているが、打球が通過している間のみロー信号を
出力する。なお、光学的又は機械的センサがこの第２始動入賞センサ５２として使用され
ることもある。

図２に示すように、前枠２の裏面下部には、遊技球を外レール２３ａに向けて発射する
打球発射装置９、および操作ハンドル８の回動操作を受けて打球発射装置９の作動を制御
する発射装置制御基板２００が取り付けられている。また、上球皿６の背後には、通常は
閉鎖保持される上球皿６によりその前面側が覆われている遊技補助盤と称される補助機構
部が形成され、その前面側に打球発射装置９によって打ち出された遊技球を外レール２３
ａに向けて案内する発射レールや、遊技領域ＰＡに到達できずに打球発射装置９側に戻っ
てきたファール球を下球皿７に排出させるファール球回収経路部材、遊技の展開状況に応
じた効果音を発生させる図示しないスピーカなどが取り付けられている。

また、前枠２の背後には、裏セット盤３０が取り付けられている。この裏セット盤３０
は、外枠１の内寸サイズよりも幾分小さめの方形状をなし、中央に表裏貫通する窓口３１
ｗを有して一体成形された基枠体３１をベースとして構成される。基枠体３１の側縁部に
は上下に所定間隔をおいて裏セット盤揺動ヒンジ部材３２，３３が固定されており、この
上下の裏セット盤揺動ヒンジ部材３２，３３を前枠２側の上下の固定ヒンジ部材１２，１
３に係合させて揺動させあるいは係脱させることで、裏セット盤３０が前枠２の背後に横
開き開閉および着脱可能に装備され、通常は３箇所の閉鎖レバー３４を利用して前枠２の
背面を覆うように閉鎖保持される。

裏セット盤３０には、窓口３１ｗを取り囲むようにして賞球を払い出すための賞球経路
が設けられる。すなわち、基枠体３１の裏面側には、遊技球の貯留・供給を行うタンク部
材３５、タンク部材３５から供給される遊技球を整列させて流下させる整列樋部材３６、
整列樋部材３６から供給される遊技球を受けて所定数量の遊技球を待機保持させる賞球待
機通路３７、賞球待機通路３７に待機された遊技球を所定の入賞条件等に基いて払い出す
球払出装置３８、球払出装置３８から払い出された遊技球を上下の球皿６，７に導く賞球
払出経路３９などの賞球経路が設けられている。また、基枠体３１の前面側には、窓口３
１ｗの下方に位置して遊技盤２０の裏面側に排出されたアウト球およびセーフ球、球抜き
機構によって賞球経路の途上から排出された抜き球等を集合させる図示しない集合経路が
形成され、基枠体３１の裏面側には集合経路と繋がって集合された遊技球を遊技施設側の
回収バケットに排出させる図示しない球排出経路が形成されている。

裏セット盤３０の裏面各部には、パチンコ機ＰＭの作動を統括的に制御する主基板７０
０や、主基板７００からの指令信号に基いて球払出装置３８の作動制御を行う球払出基板
３００、効果照明や効果音の作動制御を行うランプ・音声制御基板４００、これらの制御
基板や各種電子機器等に電力を供給する電源基板５００、遊技ホールに設置された遊技機
管理装置（管理コンピュータ）に対して各種の遊技情報を出力する外部接続装置としての
外部端子板６００などの回路基板が着脱交換可能に取り付けられ、各回路基板や電子機器
が図示しないワイヤーハーネスで接続されてパチンコ機ＰＭが構成される。また、球払出
基板３００の下方には、主基板７００を含むこれら回路基板に何らかの異常動作等が生じ
たときに、これを発光ダイオードによる画面にて報知するためのエラー表示装置６１（エ
ラーＬＥＤ）が設けられている。

パチンコ機ＰＭは、ガラス扉５、上球皿６、裏セット盤３０等がそれぞれ閉鎖され、前
枠２が外枠１に閉鎖施錠された状態で遊技に供される。遊技は上球皿６に遊技球を貯留さ
せて操作ハンドル８を回動操作することにより開始され、上球皿６に貯留された遊技球が
１球ずつ打球発射装置９に送られ操作ハンドル８の回動操作角度に応じた強度で遊技領域
ＰＡに打ち出されてパチンコゲームが展開される。

次に、パチンコ機ＰＭを制御する制御システムの概略を図３を加えて説明する。図３に
示すように、本制御システムは、主基板７００、第１始動入賞センサ５１、第２始動入賞
センサ５２、図柄表示装置２８、外部端子板６００およびエラー表示装置６１を有して構
成され、これらがケーブル等により電気的に接続されている。

主基板７００は、パチンコ機ＰＭの動作全体を管理するシステムプログラム及び遊技用
の実行プログラムが予め記憶されている半導体メモリ等で形成された記憶部を有しこれら
のプログラムを実行するメインコントロール部７３０と、主基板７００の制御とは無関係
に特別遊技判定用のいわゆるハードウェア乱数（０〜６５５３５の６５５３６個の乱数値
）を発生させる乱数発生部７５０とから構成されている。なお、本発明において、乱数と
は、数学的な意味においてランダムに生成される値のみだけではなく、生成は規則的であ
っても、その取得のタイミングがランダムであるために実質的に乱数として機能しうる値
をも意味する。そして、本発明においては、後述するクロックカウント回路Ｂ８１〜Ｂ８
４によりカウントされ第１および第２カウント値記憶回路Ｂ９１，Ｂ９２に記憶される乱
数値を、特に「カウント値」と称して説明する。

メインコントロール部７３０内の制御部７４０は、ＲＯＭ７３３、ＲＡＭ７３４を有し
ており、メインコントロール部７３０が実行すべき制御プログラム及び制御の過程で必要
なデータはＲＯＭ７３３に記載されている。また、メインコントロール部７３０には、基
準クロック発生回路７３１が設けられている。この基準クロック発生回路７３１は、パチ
ンコ機ＰＭの制御の中枢を担うＣＰＵ７３２（図４参照）の動作基準をなす基準クロック
を発生する回路であって、水晶発振器や水晶振動子等を用いて所定間隔のパルス（クロッ
ク信号）を発生するものである。また、このパルスを分周部７３５において適宜分周した
ものを基準クロックとすることもある。

また、メインコントロール部７３０は、ＲＯＭ７３３に記憶された乱数生成プログラム
Ｂ３７に従って、いわゆるソフトウェア乱数を生成する乱数生成回路Ｂ３１と、乱数発生
部７５０において発生したハードウェア乱数および乱数生成回路Ｂ３１により発生された
ソフトウェア乱数に基いて所定の演算処理を実行する判定値演算回路Ｂ３２と、当たり判
定手段Ｂ３４を含む乱数取得手段Ｂ３３とを有して構成されている。

主基板７００は、第１始動入賞センサ５１もしくは第２始動入賞センサ５２からのロー
信号を検出すると、この乱数取得手段Ｂ３３により、乱数発生部７５０から順次発生する
６５５３６個の乱数のうちの１つのカウント値（第１の乱数値）、もしくは、乱数生成回
路Ｂ３１により発生されたソフトウェア乱数（第２の乱数値）が取得され、図柄表示装置
２８における停止図柄の決定が行われる。

ＲＯＭ７３３上の当たり判定テーブルＢ３６には、乱数値の全範囲について、一の乱数
値に対して「当たり乱数」か、それとも「ハズレ乱数」かの一意的な判定結果が定まるよ
うなデータが記録されている。すなわち、全乱数値は、当たり乱数およびハズレ乱数のう
ちのどちらかに必ず属し、双方に属したり、いずれにも属しなかったりすることはない。
ここで、当たり乱数とは、大当たり遊技を発生させるような所定の当たり図柄の組合せを
図柄表示装置２８に停止表示させるような乱数値をいう。

当たり判定手段Ｂ３４は、上記乱数取得手段Ｂ３３により取得された第１の乱数値もし
くは第２の乱数値からなる判定値と上記判定テーブルＢ３６に記憶されたデータとを比較
参照して、当該判定値に対応する判定結果、すなわち、当該判定値が当たり乱数であるか
、それともハズレ乱数であるかを取得する。

ＲＯＭ７３３上の図柄データテーブルＢ３５には、図柄表示装置２８における停止図柄
を決定するための図柄データが記録されている。個々の図柄データにはアドレス番号が付
与されており、１つのアドレス番号から１つの図柄データが特定される。そして、乱数取
得手段Ｂ３３により取得された判定値が当たり判定手段Ｂ３４により当たりと判定された
ときには当たり図柄が、一方、ハズレと判定されたときにはハズレ図柄が格納された図柄
データが適宜選択される。そして、主基板７００からの制御信号に基いて選択された所定
の図柄が図柄表示装置２８上に表示される。

乱数発生部７５０は、後述するように、乱数クロック発生回路Ｂ５１が正常に動作して
いるか否かを検出するクロック監視回路Ｂ９５を有している。

また、主基板７００は、外部端子板６００を介してパチンコ機ＰＭ外部に電気的に接続
されており、主基板７００から出力される各種の遊技情報をパチンコ機ＰＭ外部の管理コ
ンピュータに対して伝送させることができるようになっている。この遊技情報には、主基
板７００等における何らかの異常を検出した制御部７４０から出力される報知信号も含ま
れており、管理コンピュータに対してパチンコ機ＰＭの異常を報知させることができるた
め、遊技ホールはこの異常を直ちに認識することが可能となっている。

さらに、エラー表示装置６１がそれぞれ配線ケーブルを介して主基板７００に接続され
ており、主基板７００等の各回路基板における異常を検出した制御部７４０から出力され
る報知信号により、エラー表示装置６１の点灯を行わせることができる。

ここで、図４および図５を参照して、パチンコ機ＰＭにおける乱数の発生およびこれの
取得、さらに乱数発生手段の異常検出に係る部分の構成の第１の実施の形態について説明
する。入力回路部Ｂ４０は、主基板７００外からの入力情報及び主基板７００内に設けら
れた乱数発生部７５０により発生した乱数および後述するクロック監視回路Ｂ９５からの
異常信号等が入力される部分で、バッファ用のＩＣ等により構成される。具体的には、入
力回路部Ｂ４０には、第１始動入賞具２４ａもしくは第２始動入賞具２４ｂへの打球の入
賞に応じて出力される第１始動入賞センサ５１もしくは第２始動入賞センサ５２からの入
力信号や、乱数発生部７５０により発生された乱数の上位および下位８ビット分が入力さ
れる。さらに、乱数クロック発生手段Ｂ５１からの出力信号がこの入力回路部Ｂ４０に入
力され、この出力信号が乱数クロック発生手段Ｂ５１の正常な動作によるパルス信号であ
るか否かが、入力回路部Ｂ４０を介して制御部７４０により監視される。

出力回路部Ｂ４５は、主基板７００外の電気部品（ランプ、スピーカ類）への制御信号
等及び主基板７００内に設けられた乱数発生部７５０により発生した乱数を読み込むため
の読込信号を出力する部分で、バッファ等のＩＣ等により構成される。具体的には、出力
回路部Ｂ４５からは、主基板７００が第１始動入賞具２４ａに入賞があったと判定した場
合に、この入賞に対応するカウント値の読込の契機となる第１読込信号や、主基板７００
が第２始動入賞具２４ｂに入賞があったと判定した場合に、この入賞に対応するカウント
値の読込の契機となる第２読込信号が出力される。さらに、乱数クロック発生手段Ｂ５１
もしくはクロックカウント回路Ｂ８１〜Ｂ８４における異常動作が検出されたときに、外
部端子板６００を介してパチンコ機ＰＭ外部に向けて報知信号が出力される。また、エラ
ー表示装置６１に向けて報知信号が出力されて所定のエラー表示を行わせる。

第１始動入賞センサ５１からの第１始動信号は、入力回路部Ｂ４０のＩＣ１４の１Ａ端
子に入力される。一方、第２始動入賞センサ５２からの第２始動信号は、入力回路部Ｂ４
０のＩＣ１４の２Ａ端子に入力される。また、ＩＣ１４の３Ａ端子と、クロック監視回路
Ｂ９５を構成するトランジスタＴＲ１のコレクタが接続されており、トランジスタＴＲ１
のベースに電圧が印加されると入力回路部Ｂ４０側からコレクタ電流が流れるようになっ
ている。

乱数発生部７５０は、乱数として供されるカウント値を生成するものであり、具体的に
は、乱数クロック発生回路Ｂ５１、乱数クロック反転回路Ｂ６１、第１及び第２ラッチ信
号出力回路Ｂ７１，Ｂ７２、第１〜第４クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，
Ｂ８４、第１および第２カウント値記憶回路Ｂ９１，Ｂ９２およびクロック監視回路Ｂ９
５により構成される。

乱数クロック発生回路Ｂ５１（ＯＳＣ１）は、乱数カウント用のクロックを発生させる
ためのもので、発生したクロックを出力するクロック出力部（ＯＵＴ）を備えている。こ
の乱数クロック発生回路Ｂ５１は、例えば、７．１５９０９ＭＨｚのクロックを発生する
水晶発振器により構成される。

乱数クロック反転回路Ｂ６１（ＩＣ１８）は、上記乱数クロック発生回路Ｂ５１から出
力されるクロックを反転させ、これを反転クロックとして、後述する第１ラッチ信号出力
回路Ｂ７１（ＩＣ１６）および第２ラッチ信号出力回路Ｂ７２（ＩＣ１７）へ出力するも
のである。具体的には、ＩＣ１８のうち、１Ｑ端子から出力される信号を反転した信号を
反転信号として、反転クロック出力部である１Ｑ反転端子から出力するもので、クロック
の立ち上がりエッジは反転クロックの立ち下がりエッジに、クロックの立ち下がりエッジ
は反転クロックの立ち上がりエッジにそれぞれ相当する。なお、この乱数クロック反転回
路Ｂ６１は、ＮＯＴゲートなどのＩＣを用いて構成してもよい。

第１〜第４クロックカウント回路Ｂ８１，Ｂ８２，Ｂ８３，Ｂ８４は、クロックを入力
する乱数クロック入力部（ＣＫ）と、計数した乱数値が出力されるカウント出力部（ＱＡ
〜ＱＤ）をそれぞれ有している。この第１〜第４クロックカウント回路Ｂ８１，Ｂ８２，
Ｂ８３，Ｂ８４は、図５に示すように、４ビットのインクリメントカウンタを４個（ＩＣ
１からＩＣ４まで）カスケード接続した回路で構成され、乱数クロック発生回路Ｂ５１に
より発生したクロックの立ち上がりエッジで加算し、その加算結果を出力するための回路
である。

乱数クロック発生回路Ｂ５１からのクロックの入力により、まず、第１クロックカウン
ト回路Ｂ８１（ＩＣ１）において、４桁分の値（例えば、「０００１」や「００１１」）
がカウントされる。「１１１１」までカウントされて、４桁分の値のカウントが終了する
と、その都度、桁上がり信号がＩＣ１のＣＯ端子から第２クロックカウント回路Ｂ８２（
ＩＣ２）のＥＮＴ端子へ出力される。第２クロックカウント回路Ｂ８２がカウントを開始
するには、第１クロックカウント回路Ｂ８１からの当該桁上がり信号の入力が必要である
。すなわち、ＩＣ２においては、この桁上がり信号と乱数クロック発生回路Ｂ５１からの
クロック（ＣＫ端子に入力される）とが同時に入力されて始めて次の４桁分のカウントが
開始される。

同様に、ＩＣ２において、４桁分の値（例えば、「０００１」や「００１１」）が「１
１１１」までカウントされると、その都度、桁上がり信号がＩＣ２のＣＯ端子から第３ク
ロックカウント回路Ｂ８３（ＩＣ３）のＥＮＴ端子へ出力される。第３クロックカウント
回路Ｂ８３がカウントを開始するには、第２クロックカウント回路Ｂ８２からの当該桁上
がり信号の入力が必要である。すなわち、ＩＣ３においては、この桁上がり信号と乱数ク
ロック発生回路Ｂ５１からのクロック（ＣＫ端子に入力される）とが同時に入力されて始
めて次の４桁分の値のカウントが開始される。

また、同様に、ＩＣ３において、４桁分の値（例えば、「０００１」や「００１１」）
が「１１１１」までカウントされると、その都度、桁上がり信号がＩＣ３のＣＯ端子から
第４クロックカウント回路Ｂ８４（ＩＣ４）のＥＮＴ端子へ出力される。第４クロックカ
ウント回路Ｂ８４がカウントを開始するには、第３クロックカウント回路Ｂ８３からの当
該桁上がり信号の入力が必要である。すなわち、ＩＣ４においては、この桁上がり信号と
乱数クロック発生回路Ｂ５１からのクロック（ＣＫ端子に入力される）とが同時に入力さ
れて始めて次の４桁分の値のカウントが開始される。

以上のようにして、クロックカウント回路Ｂ８１〜Ｂ８４により、１６ビットの２進数
が生成されることとなっている。すなわち、１６桁の２進数のうち、第１クロックカウン
ト回路Ｂ８１（ＩＣ１）が最下位の４桁、第２クロックカウント回路Ｂ８２（ＩＣ２）が
その上の４桁、第３クロックカウント回路Ｂ８３（ＩＣ３）がさらにその上の４桁及び第
４クロックカウント回路Ｂ８４（ＩＣ４）が最上位の４桁をそれぞれ担当している。

上記４つのクロックカウント回路Ｂ８１〜Ｂ８４により加算されているカウントは、各
々のカウント出力部（ＱＡ、ＱＢ、ＱＣ及びＱＤ端子）を経て第１カウント値記憶回路Ｂ
９１および第２カウント値記憶回路Ｂ９２へそれぞれ出力されて記憶される。なお、本実
施の形態では、クロックカウント回路として加算式のインクリメントカウンタを使用して
いるが、他の実施の形態では、減算式のデクリメントカウンタを使用することとしてもよ
い。また、本実施の形態においては１６ビットの乱数（４ビット×４）を生成することと
しているが、他の実施の形態においては、このビット数は１６ビットに限らず適宜変更す
ることとしてもよい。

ラッチ信号出力回路Ｂ７１，Ｂ７２は、第１始動入賞具２４ａへの入賞に伴う乱数の取
得に係る第１ラッチ信号出力回路Ｂ７１（ＩＣ１６）と、第２始動入賞具２４ｂへの入賞
に伴う乱数の取得に係る第２ラッチ信号出力回路Ｂ７２（ＩＣ１７）とに分けられている
。

第１ラッチ信号出力回路Ｂ７１（ＩＣ１６）には、上記乱数クロック反転回路Ｂ６１（
ＩＣ１８）からの反転クロックが第１反転クロック入力部（１ＣＫ）を経て入力される。
これとともに、第１始動入賞センサ５１からの第１始動信号が、バッファ（ＩＣ１３）を
介して第１始動信号入力部（１Ｄ）に入力される。そして、第１ラッチ信号出力回路Ｂ７
１は、この第１始動信号入力部（１Ｄ）を経て第１始動信号（ロー信号）が入力されたと
きは、この信号の立ち上がりエッジを、第１反転クロック入力部（１ＣＫ）から入力され
る反転クロックの立ち上がりエッジと同期するように遅延させて、第１ラッチ信号として
第１ラッチ信号出力部（１Ｑ）を経て第１カウント値記憶回路Ｂ９１（ＩＣ５およびＩＣ
６）へ出力する。

一方、第２ラッチ信号出力回路Ｂ７２（ＩＣ１７）には、前記乱数クロック反転回路Ｂ
６１からの反転クロックが第２反転クロック入力部（２ＣＫ）を経て入力される。これと
ともに、前記第２始動入賞センサ５２からの第２始動信号が第２始動信号入力部（２Ｄ）
に入力される。そして、第２ラッチ信号出力回路Ｂ７２は、この第２始動信号入力部（２
Ｄ）を経て第２始動信号（ロー信号）が入力されたときは、この信号の立ち上がりエッジ
を、反転クロック入力部から入力される反転クロックの立ち上がりエッジと同期するよう
に遅延させて、第２ラッチ信号として第２ラッチ信号出力部（２Ｑ）を経て第２カウント
値記憶回路Ｂ９２（ＩＣ７およびＩＣ８）へ出力する。

なお、上記第１及び第２始動信号は、いずれも後述するように入力回路部Ｂ４０等を介
してメインコントロール部７３０にも入力され、乱数取得のために実行されるプログラム
を開始させるタイミングとしても用いられることとなっている。

カウント値記憶回路Ｂ９１，Ｂ９２は、第１始動入賞具２４ａへの入賞に由来する乱数
を一時的に記憶する第１カウント値記憶回路Ｂ９１と、第２始動入賞具２４ｂへの入賞に
由来する乱数を一時的に記憶する第２カウント値記憶回路Ｂ９２とに分けられている。

第１カウント値記憶回路Ｂ９１は、クロックカウント回路Ｂ８１〜Ｂ８４によりカウン
トされたカウント値を、第１ラッチ信号出力回路Ｂ７１からの第１ラッチ信号に基いて（
第１始動入賞センサ５１からの第１始動信号を受けて、第１ラッチ信号出力回路Ｂ７１か
らラッチ信号が出力されたときに）記憶するものである。一方、第２カウント値記憶回路
Ｂ９２は、クロックカウント回路Ｂ８１〜Ｂ８４によりカウントされたカウント値を、第
２ラッチ信号出力回路Ｂ７２からの第２ラッチ信号に基いて（第２始動入賞センサ５２か
らの第２始動信号を受けて、第２ラッチ信号出力回路Ｂ７２からラッチ信号が出力された
ときに）記憶するものである。

第１カウント値記憶回路Ｂ９１は、図５に示すように、８ビットのＩＣ２個からなるレ
ジスタ部（ＩＣ５及びＩＣ６）と、８ビットのＩＣ２個からなるバッファ部（ＩＣ９及び
ＩＣ１０）とから構成される。同様に、第２カウント値記憶回路Ｂ９２も、８ビットのＩ
Ｃ２個からなるレジスタ部（ＩＣ７及びＩＣ８）と、８ビットのＩＣ２個からなるバッフ
ァ部（ＩＣ１１及びＩＣ１２）とから構成される。

第１カウント値記憶回路Ｂ９１のレジスタ部のうち、ＩＣ５には、第１クロックカウン
ト回路Ｂ８１（ＩＣ１）からの４桁のカウント値がＤ１端子からＤ４端子までを介して入
力され、また、第２クロックカウント回路Ｂ８２（ＩＣ２）からの４桁のカウント値がＤ
５端子からＤ８端子までを介して入力される。すなわち、ＩＣ５のＤ１端子〜Ｄ８端子ま
ではカウント入力部として機能し、ＩＣ５には、これらを通じて第１始動入賞具２４ａに
由来する１６ビットの２進数のカウント値のうち下８桁が入力される。

第１カウント値記憶回路Ｂ９１のレジスタ部のうち、ＩＣ６には、第３クロックカウン
ト回路Ｂ８３（ＩＣ３）からの４桁のカウント値がＤ１端子からＤ４端子までを介して入
力され、また、第４クロックカウント回路Ｂ８４（ＩＣ４）からの４桁のカウント値がＤ
５端子からＤ８端子までを介して入力される。すなわち、ＩＣ６のＤ１端子〜Ｄ８端子ま
ではカウント入力部として機能し、ＩＣ６には、これらを通じて第１始動入賞具２４ａに
由来する１６ビットの２進数のカウント値のうち上８桁が入力される。

第２カウント値記憶回路Ｂ９２のレジスタ部のうち、ＩＣ７には、第１クロックカウン
ト回路Ｂ８１（ＩＣ１）からの４桁のカウント値がＤ１端子からＤ４端子までを介して入
力され、また、第２クロックカウント回路Ｂ８２（ＩＣ２）からの４桁のカウント値がＤ
５端子からＤ８端子までを介して入力される。すなわち、ＩＣ７のＤ１端子〜Ｄ８端子ま
ではカウント入力部として機能し、ＩＣ７には、これらを通じて第２始動入賞具２４ｂに
由来する１６ビットの２進数のカウント値のうち下８桁が入力される。

第２カウント値記憶回路Ｂ９２のレジスタ部のうち、ＩＣ８には、第３クロックカウン
ト回路Ｂ８３（ＩＣ３）からの４桁のカウント値がＤ１端子からＤ４端子までを介して入
力され、また、第４クロックカウント回路Ｂ８４（ＩＣ４）からの４桁のカウント値がＤ
５端子からＤ８端子までを介して入力される。すなわち、ＩＣ８のＤ１端子〜Ｄ８端子ま
ではカウント入力部として機能し、ＩＣ８には、これらを通じて第２始動入賞具２４ｂに
由来する１６ビットの２進数のカウント値のうちの上８桁が入力される。

第１カウント値記憶回路Ｂ９１のレジスタ部（ＩＣ５及びＩＣ６）におけるＣＬＯＣＫ
端子には、第１ラッチ信号出力回路Ｂ７１からの第１ラッチ信号が入力される。すなわち
、これらのＣＬＯＣＫ端子は、第１ラッチ信号入力部として機能しており、この第１ラッ
チ信号入力部から入力される第１ラッチ信号がハイ信号となった立ち上がりエッジの時点
でクロックカウント回路Ｂ８１〜Ｂ８４から入力されているカウント値が、レジスタ部に
記憶される。

第２カウント値記憶回路Ｂ９２のレジスタ部（ＩＣ７及びＩＣ８）におけるＣＬＯＣＫ
端子には、第２ラッチ信号出力回路Ｂ７２からの第２ラッチ信号が入力される。すなわち
、これらのＣＬＯＣＫ端子は、第２ラッチ信号入力部として機能しており、この第２ラッ
チ信号入力部から入力される第２ラッチ信号がハイ信号となった立ち上がりエッジの時点
でクロックカウント回路Ｂ８１〜Ｂ８４から入力されているカウント値が、レジスタ部に
記憶される。

第１カウント値記憶回路Ｂ９１のバッファ部（ＩＣ９及びＩＣ１０）におけるＧ１端子
には、乱数取得のために実行されるプログラムに基いてメインコントロール部７３０の出
力回路部Ｂ４５から出力される読込信号に応じて、第１カウント値記憶回路Ｂ９１に記憶
された１６桁からなる１つのカウント値がＣＰＵ７３２へ出力される。すなわち、この読
込信号入力部から入力される読込信号がロー信号となる立ち下がりエッジの時点で、レジ
スタ部（ＩＣ５およびＩＣ６）に記憶されている乱数が、Ｙ１端子〜Ｙ８端子をそれぞれ
介してＣＰＵデータバスへ出力されるようになっている。

なお、第１カウント値記憶回路Ｂ９１から出力される乱数のうち、ＩＣ９を経由するも
のは、ＣＰＵ７３２に入力されて、１６桁の乱数のうちの下位８桁分として取り扱われる
。一方、第１カウント値記憶回路Ｂ９１から出力される乱数のうち、ＩＣ１０を経由する
ものは、ＣＰＵ７３２に入力されて、１６桁の乱数のうちの上位８桁分として取り扱われ
る。

第２カウント値記憶回路Ｂ９２のバッファ部（ＩＣ１１及びＩＣ１２）における端子Ｇ
１には、上記プログラムに基いてメインコントロール部７３０の出力回路部Ｂ４５から出
力される読込信号に応じて、第２カウント値記憶回路Ｂ９２に記憶された１６桁からなる
１つのカウント値がＣＰＵ７３２へ出力される。すなわち、読込信号入力部から入力され
る読込信号がロー信号となる立ち下がりエッジの時点で、レジスタ部（ＩＣ７およびＩＣ
８）に記憶されている乱数が、Ｙ１端子〜Ｙ８端子をそれぞれ介してＣＰＵデータバスへ
出力されるようになっている。

第２カウント値記憶回路Ｂ９２から出力される乱数のうち、ＩＣ１１を経由するものは
、ＣＰＵ７３２に入力されて、１６桁の乱数のうちの下位８桁分として取り扱われる。一
方、第２カウント値記憶回路Ｂ９２から出力される乱数のうち、ＩＣ１２を経由するもの
は、ＣＰＵ７３２に入力されて、１６桁の乱数のうちの上位８桁分として取り扱われる。

次に、乱数発生部７５０内のクロック監視回路Ｂ９５の拡大図である図６とともに、こ
のクロック監視回路Ｂ９５について説明する。クロック発生回路Ｂ５１の異常動作を監視
するためのクロック監視回路Ｂ９５は、コンデンサＣ３およびＣ４と、ダイオードＤ１お
よびＤ２と、トランジスタＴＲ１等とから構成される。そして、コンデンサＣ３は、カッ
プリングコンデンサとして乱数クロック反転回路Ｂ６１の１Ｑ端子に接続され、トランジ
スタＴＲ１のコレクタ側は、入力回路部Ｂ４０の３Ａ端子に接続されている。また、トラ
ンジスタＴＲ１のコレクタ側は、抵抗Ｒ６を介して電源Ｅの正極側にも接続されている。
なお、ダイオードＤ１および抵抗Ｒ５はいずれも、ダイオードＤ１のカソード側を常に正
電位に保持するためのものである。

コンデンサＣ３は、直流成分がカットされたクロック発生回路Ｂ５１からの周期的なパ
ルス信号（クロック信号）だけをクロック監視回路Ｂ９５側に通過させる役割を有してい
る。このため、クロック発生回路Ｂ５１に生じた何らかの不具合によりクロック発生回路
Ｂ５１が動作停止（パルス発振停止）すると、クロック発生回路Ｂ５１からは時間変化の
ない一定のハイ信号もしくはロー信号が出力されることになり、クロック監視回路Ｂ９５
の側にはクロック発生回路Ｂ５１からの出力信号が伝送されなくなる。すなわち、クロッ
ク発生回路Ｂ５１の動作状況に応じて、クロック監視回路Ｂ９５の側に入力される入力信
号が変化する。

クロック監視回路Ｂ９５内に構成されている平滑回路部Ｂ９６は、クロック発生回路Ｂ
５１から入力されるパルス信号を平滑化して常に所定以上の電圧（例えば５Ｖ以上）を出
力するもので、コンデンサＣ３側をアノードにして接続されたダイオードＤ２と、当該ダ
イオードＤ２のカソードとアース間に接続された平滑コンデンサＣ４等とから構成される
。このダイオードＤ２は、そのカソード側を常に正電位に保持するためのものである。ま
た、平滑コンデンサＣ４は、ダイオードＤ２を通過したパルス信号を平滑化して常に所定
以上の電圧を出力し、この出力電圧がベース電圧としてトランジスタＴＲ１に印加される
。

トランジスタＴＲ１のコレクタ側は、入力回路部Ｂ４０の（ＩＣ１４）の３Ａ端子に接
続され、また上述したように、この入力回路部Ｂ４０への回路から分岐する分岐線が抵抗
Ｒ６を介して電源Ｅの正極側に接続されている。クロック発生回路Ｂ５１が正常にパルス
信号を発振している状態では、平滑回路部Ｂ９６により平滑化された所定以上の出力電圧
がトランジスタＴＲ１にベース電圧として印加される。トランジスタＴＲ１に所定のベー
ス電圧（例えば５Ｖ）が印加されると、トランジスタＴＲ１のコレクタ側からエミッタ側
（アース側）に向かってコレクタ電流Ｉｃが流れる。

このコレクタ電流Ｉｃは、電源Ｅから供給されるものであり、電源Ｅからトランジスタ
ＴＲ１のコレクタ側に電流が流れるときは、入力回路部Ｂ４０（ＩＣ１４）の側に向けて
電流Ｉａは流れない。このとき、ＩＣ１４からＣＰＵ７３２に向けてクロック発生回路Ｂ
５１の異常動作を示す異常信号は出力されない。

一方、クロック発生回路Ｂ５１に異常動作が生じてパルス信号の発振停止の状態では、
平滑回路部Ｂ９６からトランジスタＴＲ１に電圧が印加されず、ベース電圧はゼロである
ので（所定値以下であるので）コレクタ電流Ｉｃは流れない。このため、電源Ｅからは入
力回路部Ｂ４０（ＩＣ１４）の側に向けて電流Ｉａが流れる。そして、ＩＣ１４に電流Ｉ
ａが流れると、ＩＣ１４からはＣＰＵ７３２に向けて異常信号が出力される。

このようにトランジスタＴＲ１は、電源Ｅから供給される電流をクロック監視回路Ｂ９
５の側へ流すか、あるいはこの電流を遮断する、スイッチとしての役割を有し、パルス信
号の発振停止によりＩＣ１４の側に電流Ｉａが流れたときには、ＩＣ１４からＣＰＵデー
タバスを介して異常信号がＣＰＵ７３２に出力されることで、制御部７４０がクロック発
生回路Ｂ５１の異常動作を判断することができる。

図７および図８はいずれもクロック発生回路Ｂ５１、クロック監視回路Ｂ９５および入
力回路部Ｂ４０におけるそれぞれの信号波形の時間変化を示す波形図である。図７および
図８で、Ｖａはクロック発生回路Ｂ５１から出力されクロック監視回路Ｂ９５に入力され
るクロック信号（パルス信号）を示す。また、ＶｂはカップリングコンデンサＣ３を通過
した入力信号のダイオードＤ１のカソード側出力を示す。

図７に示すように、クロック発生回路Ｂ５１はａの時点までは正常に動作してパルス信
号がクロック監視回路Ｂ９５に向けて発振されるため、Ｖｂはクロック監視回路Ｂ９５へ
の入力波形と同じパルス信号となる。

一方、クロック発生回路Ｂ５１からロー信号が出力されているａの時点でパルス信号の
発振停止が起きて、これ以降クロック発生回路Ｂ５１から時間変化のない一定のロー信号
が出力される状態では、パルス信号がコンデンサＣ３を通過せず、ダイオードＤ１のカソ
ード側出力Ｖｂはゼロとなる。

Ｖｃは平滑回路部Ｂ９６により平滑化されたトランジスタＴＲ１のベース電圧を示して
おり、トランジスタＴＲ１はベース電圧ＶｃがＶ_０以上（例えば５Ｖ以上）のときにコレ
クタ電流Ｉｃが流れるようになっている。図７に示すように、ａの時点まではクロック監
視回路Ｂ９５へのパルス信号の入力により常にＶ_０以上のベース電圧がトランジスタＴＲ
１に印加されているため、電源ＥからトランジスタＴＲ１に向けてコレクタ電流Ｉｃが流
れる。これに対しａの時点以降では、パルス信号がコンデンサＣ３を通過せず、ダイオー
ドＤ１のカソード側にパルス信号が出力されないため、トランジスタＴＲ１のベース電圧
ＶｃはＶ_０以下となってコレクタ電流Ｉｃは流れない。

上述したように、電源ＥからトランジスタＴＲ１に向けてコレクタ電流Ｉｃが流れない
ときは、電源ＥからＩＣ１４の側に向けて電流が流れ、異常信号ＶｄがＩＣ１４の３Ａ端
子に入力されるようになっている。図７に示すように、この異常信号Ｖｄは、トランジス
タＴＲ１にＶ_０以上のベース電圧が生じるａの時点まではＩＣ１４に向けて出力されない
（ロー信号が出力される）。一方、トランジスタＴＲ１のベース電圧がＶ_０以下となるａ
の時点以降において、異常信号Ｖｄが出力される（ハイ信号が出力される）。

そして、ＩＣ１４の３Ａ端子に異常信号Ｖｄが出力されると、ＩＣ１４の３Ｙ端子から
は、ロー信号としての異常信号が出力される。制御部７４０がこのロー信号としての異常
信号を検出すると、制御部７４０はクロック発生回路Ｂ５１に異常動作が発生したものと
判断して外部端子板６００を介してパチンコ機ＰＭ外部に報知信号を出力する。また、制
御部７４０はエラー表示装置６１にも報知信号を出力してエラー表示装置６１の点灯を行
わせてクロック発生回路Ｂ５１の異常動作を報知させることができる。

一方、図８に示すように、クロック発生回路Ｂ５１からハイ信号が出力されているｂの
時点でパルス信号の発振停止が起きて、これ以降クロック発生回路Ｂ５１から時間変化が
ない一定のハイ信号が出力されるような場合も同様であり、異常信号Ｖｄは、トランジス
タＴＲ１にＶ_０以上のベース電圧が生じるｂの時点までは出力されない（ロー信号が出力
される）。一方、トランジスタＴＲ１のベース電圧がＶ_０以下となるｂの時点以降におい
て、異常信号Ｖｄは出力される（ハイ信号が出力される）。そして、異常信号Ｖｄが出力
された場合には、ＩＣ１４の３Ｙ端子からはロー信号としての異常信号が出力され、制御
部７４０がこのロー信号としての異常信号を検出すると、制御部７４０がパチンコ機ＰＭ
外部に報知信号を出力し、エラー表示装置６１の点灯を行わせてクロック発生回路Ｂ５１
の異常動作を報知させる。

以上のように、クロック発生回路Ｂ５１の動作状態に応じて入力回路部Ｂ４０から出力
される異常信号Ｖｄを入力回路部Ｂ１４（ＩＣ１４）が検出することで、クロック発生回
路Ｂ５１が正常に動作しているか否かを制御部７４０が判断することが可能であり、異常
動作が発生したと判断された場合には、これを報知させることが可能となっている。

以上、パチンコ機ＰＭにおける乱数の発生およびこれの取得について説明したが、乱数
の生成方法として上記のような乱数発生部７５０によるものに限られない。例えば、図９
（ａ）に示すように、乱数生成プログラムＢ３７を有するＲＯＭ７３３、ＲＡＭ７３４お
よびＣＰＵ７３２をマイクロコントロールユニット（以下、「ＭＣＵ」という。）８００
として１つのユニットを構成し、第２の乱数生成手段（乱数生成回路Ｂ３１）であるこの
ＭＣＵ８００が乱数（ソフトウェア乱数）を生成するように構成してもよい。このような
構成によれば、ＭＣＵ８００内のＣＰＵ７３２が、基準クロック発生回路７３１において
発生した所定間隔のパルス（クロック信号）、すなわち、ＣＰＵ７３２の動作基準をなす
基準クロックに基いてＲＯＭ７３３に記憶された乱数生成プログラムＢ３７を実行するこ
とでいわゆるソフトウェア乱数が生成され、生成された乱数は順次ＲＡＭ７３４に格納さ
れるようになっている。

あるいは、図９（ｂ）に示すように、ＲＯＭ７３３、ＲＡＭ７３４およびＣＰＵ７３２
のほかに、クロックカウント回路Ｂ８１〜Ｂ８４とは別の第２のクロックカウント回路７
３６からなるマイクロコントロールユニットＭＣＵ８００´を構成し、この第２のクロッ
クカウント回路７３６からなる第２の乱数生成手段（乱数生成回路Ｂ３１´）により乱数
を生成してもよい。このような構成によれば、第２のクロックカウント回路７３６が基準
クロック発生回路７３１において発生する基準クロックに基いて乱数をカウントし、所要
の時間毎に出力されるＣＰＵ７３２からの読込信号に応じて第２のクロックカウント回路
７３６にてカウントされた乱数値のうちからカウント値が取得され、ＲＡＭ７３４に格納
される。

次に、実際の遊技における乱数の取得、利用および乱数発生部の異常検出の手順を、図
１０から図１５までのフローチャートを参照しつつ説明する。なお、下記において示され
るフローチャートに沿って、ＣＰＵ７３２により制御プログラムが実行されるが、ＣＰＵ
７３２が実行すべき当該制御プログラム及び制御の過程で必要なデータはＲＯＭ７３３に
記載されている。

なお、図１０はパチンコ機における特別遊技判定用乱数の取得、利用の手順におけるメ
インルーチンを示した図で、図１１はパチンコ機における特別遊技判定用乱数の取得、利
用の手順における割込処理サブルーチンを示した図で、図１２および図１３はパチンコ機
における特別遊技判定用乱数の取得、利用の手順における通常遊技処理サブルーチンの一
部を示した図で、図１４はパチンコ機における特別遊技判定用乱数の取得、利用の手順に
おける図柄変動処理サブルーチンを示した図で、さらに、図１５はパチンコ機における特
別遊技判定用乱数の取得、利用の手順における図柄確定処理サブルーチンを示した図であ
る。また、図１２および図１３に示すフローチャートは、丸囲みＡの部分同士が繋がって
１つのフローチャートを構成している。

パチンコ機ＰＭの電源が投入されると、必要なパラメータの初期化等が行われた後、図
１０に示すメインルーチンに従って遊技の処理に関するプログラムが実行される。このメ
インルーチンにおいて、まず割込処理サブルーチンＲ０が図１１に示すフローチャートに
従って実行される。割込処理サブルーチンＲ０においては、通常遊技処理サブルーチンＲ
１が図１２及び図１３に示すフローチャートに従って実行される。通常遊技処理サブルー
チンＲ１においては、ステップＳ１００で第１始動入賞具２４ａ及び第２始動入賞具２４
ｂへの打球の入賞がチェックされる。

ここで、ＣＰＵ７３２による始動入賞センサ５１，５２からの始動信号の検出周期は、
所定の周期に設定されている。そして、ある検出周期において始動信号がロー信号である
ことが検出され、且つ、その次の検出周期及びさらにその次の検出周期と２回連続でハイ
信号が検出された場合にのみ有効な入賞と判定される。

続くステップＳ１１０においては、第１始動入賞具２４ａへの入賞があったか否かが判
断される。ここで、入賞がなかったと判断された場合、もしくは入賞はあったものの既に
保留球数が４個に達している場合には、図１３のステップＳ２００に進む。一方、保留球
数が４個未満で、且つ、入賞があったと判断された場合には、保留球数を１加算した上で
、ステップＳ１２０に進む。

ステップＳ１２０においては、出力回路部Ｂ４５から、１６ビットの乱数のうち上位８
ビット分に対する第１読込信号が出力される。そして、その上位８ビット分の第１読込信
号が、第１カウント値記憶回路Ｂ９１の第１読込信号入力部（ＩＣ１０のＧ１端子）に入
力される。そして、当該入賞に基く第１ラッチ信号の入力により、第１カウント値記憶回
路Ｂ９１のレジスタ部（ＩＣ６）に記憶されたカウント値が、バッファ部（ＩＣ１０）の
第１乱数出力部（Ｙ１端子〜Ｙ８端子）から出力される。そして、ステップＳ１３０に進
む。

ステップＳ１３０においては、上記の段階で出力されたカウント値は、ＣＰＵデータバ
スを経由して、入力回路部Ｂ４０の上位乱数読込部からメインコントロール部７３０に入
力される。そして、ステップＳ１４０に進む。ステップＳ１４０においては、上記の段階
で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ７
３４に格納される。そして、ステップＳ１５０に進む。

ステップＳ１５０においては、出力回路部Ｂ４５の第１読込信号出力部から、１６ビッ
トの乱数のうち下位８ビット分に対する第１読込信号が出力される。そして、その下位８
ビット分の第１読込信号が、第１カウント値記憶回路Ｂ９１の第１読込信号入力部（ＩＣ
９のＧ１端子）に入力される。そして、当該入賞に基く第１ラッチ信号の入力により第１
カウント値記憶回路Ｂ９１のレジスタ部（ＩＣ５）に記憶されたカウント値が、バッファ
部（ＩＣ９）の第１乱数出力部（Ｙ１端子〜Ｙ８端子）から出力される。そして、ステッ
プＳ１６０に進む。

ステップＳ１６０においては、上記の段階で出力されたカウント値は、ＣＰＵデータバ
スを経由して、入力回路部Ｂ４０の下位乱数読込部からメインコントロール部７３０に入
力される。そして、ステップＳ１７０に進む。ステップＳ１７０においては、上記の段階
で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ７
３４に格納される。そして、先のステップＳ１４０で格納された上位８ビット分と合わせ
て、１６ビットの乱数として取り扱われる。以上のようにしてＲＡＭ７３４に格納された
１６ビットの乱数（ハードウェア乱数）は、遊技者に利益を与える特別遊技を発生させる
か否かを判定するための第１の乱数値として利用される。

一方、乱数生成回路Ｂ３１は、ＲＯＭ７３３に記憶された乱数生成プログラムＢ３７を
読み込んで、ＣＰＵ７３２の基準クロックに基いて当該プログラムＢ３７を実行し、いわ
ゆるソフトウェア乱数（上記のように、乱数発生部７５０において生成されたハードウェ
ア乱数に対して）を生成する。具体的には、この乱数生成プログラムＢ３７は０から所定
の数までを所定の周期で１ずつ加算する演算を行うものである。このようにして乱数生成
回路Ｂ３１において生成されたソフトウェア乱数は、遊技者に利益を与える特別遊技を発
生させるか否かを判定するための第２の乱数値として利用される。ここではステップＳ１
８０において、その時点において乱数生成プログラムＢ３７に従って乱数生成回路Ｂ３１
により加算されているソフトウェア乱数が乱数取得手段Ｂ３３により取得され、ハードウ
ェア乱数と同様にＲＡＭ７３４に保存される。そして、図１３のステップＳ２００に進む
。

図１３のステップＳ２００においては、第２始動入賞具２４ｂへの入賞があったか否か
が判断される。ここで、入賞がなかったと判断された場合、もしくは入賞はあったものの
既に保留球数が４個に達している場合には、図１１に示す割込処理サブルーチンＲ０に戻
る。一方、保留球数が４個未満で、且つ、入賞があったと判断された場合には、保留球数
を１加算した上で、ステップＳ２１０に進む。

ステップＳ２１０においては、出力回路部Ｂ４５の第２読込信号出力部から、１６ビッ
トの乱数のうち上位８ビット分に対する第２読込信号が出力される。そして、その上位８
ビット分の第２読込信号が、第２カウント値記憶回路Ｂ９２の第２読込信号入力部（ＩＣ
１２のＧ１端子）に入力される。そして、当該入賞に基く第２ラッチ信号の入力により第
２カウント値記憶回路Ｂ９２のレジスタ部（ＩＣ８）に記憶されたカウント値が、バッフ
ァ部（ＩＣ１２）の第２乱数出力部（Ｙ１端子〜Ｙ８端子）から出力される。そして、ス
テップＳ２２０に進む。

ステップＳ２２０においては、上記の段階で出力されたカウント値は、ＣＰＵデータバ
スを経由して、入力回路部Ｂ４０の上位乱数読込部からメインコントロール部７３０に入
力される。そして、ステップＳ２３０に進む。ステップＳ２３０においては、上記の段階
で入力されたカウント値は、１６ビットの乱数のうちの上位８ビット分として、ＲＡＭ７
３４に格納される。そして、ステップＳ２４０に進む。

ステップＳ２４０においては、出力回路部Ｂ４５の第２読込信号出力部から、１６ビッ
トの乱数のうち下位８ビット分に対する第２読込信号が出力される。そして、その下位８
ビット分の第２読込信号が、第２カウント値記憶回路Ｂ９２の第２読込信号入力部（ＩＣ
１１のＧ１端子）に入力される。そして、当該入賞に基く第２ラッチ信号の入力により第
２カウント値記憶回路Ｂ９２のレジスタ部（ＩＣ７）に記憶されたカウント値が、バッフ
ァ部（ＩＣ１１）の第２乱数出力部（Ｙ１端子〜Ｙ８端子）から出力される。そして、ス
テップＳ２５０に進む。

ステップＳ２５０においては、上記の段階で出力されたカウント値は、ＣＰＵデータバ
スを経由して、入力回路部Ｂ４０の下位乱数読込部からメインコントロール部７３０に入
力される。そして、ステップＳ２６０に進む。ステップＳ２６０においては、上記の段階
で入力されたカウント値は、１６ビットの乱数のうちの下位８ビット分として、ＲＡＭ７
３４に格納される。そして、先のステップＳ２３０で格納された上位８ビット分と合わせ
て、１６ビットの乱数として取り扱われる。そして、ステップＳ２７０に進む。

ステップＳ２７０においては、その時点において乱数生成プログラムＢ３７に従って乱
数生成回路Ｂ３１により加算されているソフトウェア乱数が乱数取得手段Ｂ３３により取
得され、ＲＡＭ７３４に保存される。そして、図１１に示す割込処理サブルーチンＲ０に
戻り、ステップＳ１０において乱数更新処理が行われる。この乱数更新処理は、先のステ
ップＳ１７０およびＳ２６０において既にＲＡＭ７３４に記憶されていた乱数をＲＡＭ７
３４上の記憶領域から削除するものである。そしてこれに引き続き、図柄変動処理サブル
ーチンＲ２が、図１４に示すフローチャートに従って実行される。

図柄変動処理サブルーチンＲ２においては、まず、図１４のステップＳ３００において
、図柄表示装置２８において表示される図柄が停止しており、且つ、特別遊技が実行され
ていないような図柄変動許可状態であるか否かが判断される。ここで、図柄変動許可状態
でないものと判断された場合、すなわち、図柄表示装置２８において図柄が変動表示して
いる最中であるか、もしくは特別遊技が実行されている最中であるものと判断された場合
には、図１１に示す割込処理サブルーチンＲ０に戻る。

一方、図柄変動許可状態であると判断された場合には、ステップＳ３１０に進む。ステ
ップＳ３１０においては、保留球数が１以上あるか否かが判断される。保留球数が０の場
合には、図柄の変動処理は実行されず、図１１に示す割込処理サブルーチンＲ０に戻る。
一方、保留球数が１以上の場合には、ステップＳ３２０に進む。ステップＳ３２０におい
ては、保留球数から１が減算される。そして、ステップＳ３３０に進む。

ステップＳ３３０においては、制御部７４０により入力回路部Ｂ４０からクロック発生
回路Ｂ５１の異常動作を示す異常信号が出力されているか否かが判断される。ここで、異
常信号が出力されているものと判断された場合には、ステップＳ３４０において、通常遊
技処理サブルーチンＲ１においてＲＡＭ７３４に記憶されたソフトウェア乱数がＲＡＭ７
３４上の記憶領域から制御部７４０における作業用の記憶領域に読み込まれる。そして、
ステップＳ３６０に進む。

一方、ステップＳ３３０においてクロック発生回路Ｂ５１の異常動作を示す異常信号が
出力されていないものと判断された場合には、ステップＳ３５０において、先の通常遊技
処理サブルーチンＲ１においてＲＡＭ７３４に記憶された１６ビットのハードウェア乱数
（最大４個）のうち、最先に記憶されたものがＲＡＭ７３４上の当該記憶領域から制御部
７４０における作業用の記憶領域に読み込まれる。さらに、通常遊技処理サブルーチンＲ
１においてＲＡＭ７３４に記憶されたソフトウェア乱数も同様にＲＡＭ７３４上の記憶領
域から制御部７４０における作業用の記憶領域に読み込まれる。そして、ステップＳ３５
５に進む。

ステップＳ３５５においては、上記ハードウェア乱数およびソフトウェア乱数に基いて
、遊技者に利益を与える特別遊技を発生させるか否かを判定するための判定値が演算され
る（判定値演算処理）。具体的には、ハードウェア乱数とソフトウェア乱数とを加算、減
算、乗算および除算のうちのいずれかを行う演算、もしくはこれらを組み合わせた演算処
理が実行される。

例えば、上記演算処理は、コンピュータによる乱数の生成方法の１つである線形合同法
（Linear Congruential Method）を用いて実行することが可能である。線形合同法は、漸
化式Ｘ_i+1＝ａ＊Ｘ_i＋ｃ（ｍｏｄｍ）、（ここで、ａ,ｃ，ｉおよびｍは整数で、０＜ａ
＜ｍ、０＜ｃ＜ｍ、Ｘ₀は初期値で０＜Ｘ₀＜ｍである）、すなわち、ある数Ｘ_iにある定
数ａを乗算してさらにある数ｃを加算したものを、ある数ｍで除算した余りをＸ_i+1とす
るという整数演算を行う漸化式によって、周期的（周期はｍ）に反復する乱数の数列｛Ｘ
_i｝（０＜Ｘ_i＜ｍ）を求める方法である。

上記線形合同法を、乱数取得手段Ｂ３３により取得されたハードウェア乱数とソフトウ
ェア乱数に基く判定値の演算に適用すると以下のようになる。取得されたソフトウェア乱
数を上記の漸化式における定数ａとし、取得されたハードウェア乱数を同様に定数ｃとし
て、さらに、ｍとして例えば６５５３６を設定する。そして、判定値演算回路Ｂ３２によ
り上記の漸化式Ｘ_i+1＝ａ＊Ｘ_i＋ｃ（ｍｏｄｍ）に基く演算を実行すれば、６５５３６
を周期として反復する乱数の数列｛Ｘ_i｝（０＜Ｘ_i＜６５５３６）を得ることができる。
そして、数列｛Ｘ_i｝を求める演算が実行されている状態で、乱数取得手段Ｂ３３により
演算されている数列｛Ｘ_i｝のうちの１つの値を任意の時点で抽出すれば、０〜６５５３
６までの値のうちのいずれか１つの数値が、ハードウェア乱数およびソフトウェア乱数に
基く演算値として得ることが可能である。なお、乱数生成アルゴリズムとして、必ずしも
上記線形合同法に限られず、線形合同法よりもランダム性の高く、長周期の乱数を高速に
生成するのを望む場合には、例えばメルセンヌ・ツイスタ法（Mersenne Twister）を適用
するのが好ましい。

ステップＳ３６０においては、上記ステップＳ３４０で判定値として読み込まれた乱数
値、もしくは、ステップＳ３５５で判定値として演算された乱数値が、当たり判定手段Ｂ
３４により当たり判定テーブルＢ３６内のデータと比較されることで、当選か否かが判定
される。

なお、本発明においては、乱数クロック発生手段Ｂ５１もしくはクロックカウント回路
Ｂ８１〜Ｂ８４における異常動作の発生の有無に関わらず、ハードウェア乱数およびソフ
トウェア乱数に基いて演算された乱数の演算値が、当たり判定テーブルＢ３６内の当たり
乱数値と一致する割合は一定となっている。すなわち、例えば、ハードウェア乱数とソフ
トウェア乱数とを加算するような判定値の演算が実行されている場合に、正常に更新され
るハードウェア乱数に基いて加算された判定値が当たり乱数値である割合と、上記のよう
なハードウェアの異常動作に発生により正常に更新されずに同一のハードウェア乱数が繰
り返して読み込まれた場合に加算された判定値が当たり乱数値である割合とは、常に一定
になるように設定されている。従って、ハードウェアの異常動作が発生したとしても、大
当たり遊技の発生する確率は変動せずに常に一定であり、異常動作が遊技に直接的に影響
を及ぼすことはない。

このように当たり乱数値が設定されている状態で、上記ステップＳ３６０において、当
選でないと判定された場合には、ステップＳ３７０に進む。ステップＳ３７０においては
、図柄データテーブルＢ３５内の図柄データの中から所定のハズレ図柄を最終的に表示す
るような停止図柄が選択される。そして、ステップＳ３９５に進む。

一方、ステップＳ３６０において当選であると判定された場合には、ステップＳ３８０
に進む。ステップＳ３８０においては、図柄データテーブルＢ３５内の図柄データの中か
ら所定の当たり図柄を最終的に表示するような停止図柄が選択される。そして、ステップ
Ｓ３９０に進む。

ステップＳ３９０においては、特別遊技フラグがセットされる。そして、ステップＳ３
９５に進む。ステップＳ３９５においては、ステップＳ３８０で選択された所定の当たり
図柄、もしくはステップＳ３７０で選択された所定のハズレ図柄を最終的に停止表示する
ような図柄の変動表示が遊技盤２０上の図柄表示装置２８にて実行される。そして、図１
１に示す割込処理サブルーチンＲ０に戻る。

図１１に示す割込処理サブルーチンＲ０においては、図１５に示すような図柄確定処理
サブルーチンＲ３が実行される。ここではステップＳ４００で、図柄変動タイマが既に規
定値としてセットされている時間だけ経過したか否かが判断される。ここで、この図柄変
動タイマが当該規定値を未だ経過したしていないものと判断された場合には、図１１に示
す割込処理サブルーチンＲ０に戻る。

一方、ステップＳ４００で、図柄変動タイマが上記規定値を経過したものと判断された
場合には、続くステップＳ４１０で、図柄確定フラグがオンされる。そして、ステップＳ
４２０で、制御部７４０により入力回路部Ｂ４０から乱数クロック発生回路Ｂ５１の異常
を示す異常信号が出力されているか否かが判断される。ここで、異常信号が出力されてい
ないものと判断された場合には、図１１に示す割込処理サブルーチンＲ０へ戻り、特別遊
技処理サブルーチンＲ４が実行される。

一方、ステップＳ４２０で、入力回路部Ｂ４０から異常信号が出力されているものと判
断された場合には、続くステップＳ４３０において、制御部７４０がエラー表示装置６１
に報知信号を出力してエラー表示を行わせる。また、この報知信号は外部端子板６００を
介して遊技ホールに設置された管理コンピュータに対して伝送され、遊技ホール側にこの
異常を直ちに認識させる。そして、図１１に示す割込処理サブルーチンＲ０へ戻り特別遊
技処理サブルーチンＲ４が実行される。

特別遊技処理サブルーチンＲ４においては、先の図柄確定処理サブルーチンＲ３のステ
ップＳ４１０において図柄確定フラグがオンされ、且つ、図柄変動処理サブルーチンＲ２
のステップＳ３９０において特別遊技フラグがセットされている場合には、特別遊技、す
なわち大当たり遊技が実行される。この大当たり遊技においては、大入賞具２６が所定時
間開放されて遊技者にとって有利な状態となる。そして、大当たり遊技の終了後、特別遊
技フラグおよび図柄確定フラグをクリアしてから、メインルーチンに戻る。一方、特別遊
技フラグまたは図柄確定フラグがセットされていない場合には、本処理を終了する。

続いてメインルーチンにおいては、ステップＳ５において、乱数更新処理が実行される
。この乱数更新処理は、ＲＡＭ７３４に記憶されている乱数をＲＡＭ７３４上の記憶領域
から削除するものであり、特別遊技の発生の有る無しに関わらず、所定の時間毎（例えば
、４０μｓｅｃ毎）に実行されるようになっている。そして、メインルーチンにおいては
、上述の割込処理サブルーチンＲ０および乱数更新処理が繰り返されることで、遊技が継
続されることとなっている。

ここで、本実施例の変更例として、以下に２つのパターンを追加して説明する。上記の
実施例では、図柄変動処理サブルーチンＲ２のステップＳ３３０において、クロック発生
回路Ｂ５１の異常動作を示す異常信号が出力されていないものと判断された場合に、続く
ステップＳ３５５において、先の通常遊技処理サブルーチンＲ１においてＲＡＭ７３４に
記憶されたハードウェア乱数およびソフトウェア乱数を使用して判定値の演算を行ってい
た。

ここでは、通常遊技処理サブルーチンＲ１のステップＳ１８０やステップＳ２７０にお
いて、乱数生成プログラムＢ３７に従って乱数生成回路Ｂ３１により加算されている演算
処理のためのソフトウェア乱数を取得せず、ＲＡＭ７３４に記憶しない、というパターン
も考えられる。このようにした場合には、ステップＳ３３０において異常信号が出力され
ていないものと判断されたときに、ステップＳ３５０においてハードウェア乱数のみが判
定値として読み込まれ、演算処理を行わずにこの判定値に基づいて当選の判定が行われる
ことになる。このように、ソフトウェア乱数を取得せず、ＲＡＭ７３４に記憶しないこと
で、ＲＡＭ７３４の省量化を図ることが可能となっている。

一方、ＣＰＵ７３２の乱数生成回路Ｂ３１が、ＲＯＭ７３３に記憶された乱数生成プロ
グラムＢ３７を読み込まず、すなわちプログラムＢ３７を実行せず、ソフトウェア乱数を
生成しない、といったパターンも考えられる。この場合、上記の変更例と同様にハードウ
ェア乱数のみがＲＡＭ７３４に読み込まれることからＲＡＭ７３４の省量化を図ることが
可能なほか、乱数生成プログラムＢ３７を実行しないことからＣＰＵ７３２に掛かる負担
を軽減させることが可能である。

ここで、図１６および図１７を参照して、パチンコ機ＰＭにおける乱数の発生およびこ
れの取得、さらに乱数発生手段の異常検出に係る部分の構成の第２の実施の形態について
説明する。本実施例においては、第１の実施の形態と相違する部分を中心に簡潔に説明す
る。なお、図１６は遊技機の制御に係る部分と乱数の発生に係る部分を表したブロック図
で、図１７は乱数発生部とその周辺を表す回路図である。

図１６および図１７に示すように、本実施例における主基板７００の構成は、上記実施
例１の場合と概ね同様であるが、本実施例においては乱数発生部７５０にオーバーフロー
出力回路Ｂ９７を有している。

このオーバーフロー信号出力回路Ｂ９７は、第１〜第４クロックカウント回路Ｂ８１〜
Ｂ８４において、異常動作が発生しているか否かを検出するためのものであり、第４クロ
ックカウント回路Ｂ８４（ＩＣ４）において、１６ビット分の乱数値のカウントが終了す
る毎に（全ビットの値が「１」になる毎に）、第４クロックカウント回路Ｂ８４からのカ
ウント信号（例えばハイ信号）がＩＣ４のＣＯ端子からオーバーフロー信号出力回路Ｂ９
７の１ＣＫ端子へ向けて出力される。このカウント信号は、再び第１クロックカウント回
路Ｂ８１が乱数値のカウントを開始すると、出力が停止される（すなわち、ロー信号に切
り換わる）。

第１〜第４クロックカウント回路Ｂ８１〜Ｂ８４に何らかの不具合が発生した場合には
、第１〜第４クロックカウント回路Ｂ８１〜Ｂ８４のうちの何れかにおいて正常に乱数値
のカウントアップがなされず、ＩＣ４のＣＯ端子からオーバーフロー信号出力回路Ｂ９７
の１ＣＫ端子へ向けて出力されるカウント信号は、ロー信号のままである。

オーバーフロー信号出力回路Ｂ９７は、第１〜第４クロックカウント回路Ｂ８１〜Ｂ８
４がいずれも正常に動作して、１６ビット分の乱数値のカウントが終了する所定周期毎に
第４クロックカウント回路Ｂ８４のＣＯ端子から出力されるハイ信号としてのカウント信
号が入力されると、入出力回路部Ｂ４０（ＩＣ４）に向けて１Ｑ端子からハイ信号として
のオーバーフロー信号を出力する。これに対し、第１〜第４クロックカウント回路Ｂ８１
〜Ｂ８４のうちいずれかに異常動作が生じたことで第４クロックカウント回路Ｂ８４のＣ
Ｏ端子から出力されるカウント信号がロー信号のままである場合には、オーバーフロー信
号出力回路Ｂ９７は、入出力回路部Ｂ４０（ＩＣ４）に向けて１Ｑ端子からロー信号とし
てのオーバーフロー信号を出力する。

そして、入出力回路部Ｂ４０は、オーバーフロー信号がハイ信号であることを検出する
と、第１〜第４クロックカウント回路Ｂ８１〜Ｂ８４はいずれも正常に動作を行っている
ものと判断し、オーバーフロー信号出力回路Ｂ９７に向けて制御信号を出力して、オーバ
ーフロー信号出力回路Ｂ９７から出力されるオーバーフロー信号をロー信号にリセットす
る。

一方、入出力回路部Ｂ４０（ＩＣ４）は、オーバーフロー信号出力回路Ｂ９７から出力
されるオーバーフロー信号がロー信号のままであることを検出した場合には、第１〜第４
クロックカウント回路Ｂ８１〜Ｂ８４のうちのいずれかが異常動作を起こしているものと
判断し、ＣＰＵ７３２に向けて異常信号を出力する。

上述したように、乱数クロック発生回路Ｂ５１により、約７ＭＨｚの乱数クロックが発
生する。そして、クロックカウント回路Ｂ８１〜Ｂ８４が１６ビットの乱数を６５５３６
個カウントしてカウント信号をオーバーフロー信号出力回路Ｂ９７に出力し、当該オーバ
ーフロー信号出力回路Ｂ９７からオーバーフロー信号が入出力回路部Ｂ４０に出力される
周期は１０ｍｓ以下のオーダー（これは以下のように、概算される。すなわち、乱数クロ
ック発生回路Ｂ５１による乱数クロック発生周期、約０．１４μｓに、正常に動作するク
ロックカウント回路Ｂ８１〜Ｂ８４がカウントアップする１６ビットのカウント値の個数
（６５５３６個）を乗じれば、カウント信号の発生周期（ハイ信号としてのオーバーフロ
ー信号の発生周期でもある）を算出することができる。）であるから、乱数クロック発生
回路Ｂ５１が正常に動作していれば、この１０ｍｓ以下のオーダーの周期でハイ信号とし
てのオーバーフロー信号が必ず出力される。このため、１０ｍｓよりも大きい周期で、オ
ーバーフロー信号出力回路Ｂ９７から出力されるオーバーフロー信号を監視すれば、乱数
クロック発生回路Ｂ５１が正常に動作しているか否かを確実に検出することができる。

以上のように乱数発生部７５０が構成される本実施例における乱数の取得、利用および
乱数発生部の異常検出は、実施例１で説明した図１０から図１５までのフローチャートに
従って実行することが可能である。

本実施例では上記実施例１と同様に、ステップＳ３３０において、制御部７４０により
入力回路部Ｂ４０からクロック発生回路Ｂ５１の異常動作を示す異常信号が出力されてい
るか否かが判断される。ここでは、クロック発生回路Ｂ５１の異常動作を示す異常信号の
ほか、クロックカウント回路Ｂ８１〜Ｂ８４の異常動作を示す異常信号が出力されている
かどうかが検出され、これに応じて実施例１と同様な処理が実行される。

また、図１５に示すステップＳ４２０で、乱数クロック発生回路Ｂ５１の異常を示す異
常信号もしくはクロックカウント回路Ｂ８１〜Ｂ８４の異常動作を示す異常信号が入力回
路部Ｂ４０から出力されているか否かが判断される。ここで、入力回路部Ｂ４０からいず
れかの異常信号が出力されているものと判断された場合には、続くステップＳ４３０にお
いて、制御部７４０がエラー表示装置６１に報知信号を出力してエラー表示を行わせる。
また、この報知信号は外部端子板６００を介して遊技ホールに設置された管理コンピュー
タに対して伝送され、遊技ホール側にこの異常を直ちに認識させる。

このように、本実施例においては、乱数発生部７５０にオーバーフロー検出回路Ｂ９７
を設けることで、乱数クロック発生回路Ｂ５１の異常動作だけではなく、クロックカウン
ト回路Ｂ８１〜Ｂ８４の異常動作を検出することができるようになっている。

ここで、本発明において達成される効果は下記のようになる。すなわち、本発明に係る
遊技機においては、複数の乱数生成手段のうちの一方をＣＰＵを含んで構成し、ＣＰＵの
基準クロックに基いてＣＰＵのプログラム制御により乱数値をカウントする方法によって
いわゆるソフトウェア乱数を生成することが可能である。このような場合には、複数の乱
数生成手段のうちの他方を構成する乱数クロック発生手段等からなるハードウェア（第１
の乱数生成手段）において異常動作が発生したような場合であっても、複数の乱数生成手
段のうちの一方を構成するＣＰＵにより生成されたソフトウェア乱数が判定値として取得
され、ＣＰＵ自体が故障しない限り乱数生成に係るハードウェアの故障に拘らず特別遊技
を発生させるような乱数を抽選させることが可能である。このようにすれば、ＣＰＵが第
１の乱数生成手段において生成された同一のカウント値を繰り返して読み込んでしまうよ
うな故障が生じたとしても、異常動作を起こした乱数生成手段等の部品を正常なものに交
換するまでの間は、ソフトウェア乱数のみを判定値として遊技を続行させることが可能で
ある。

さらに、第１の乱数生成手段のうち乱数クロック発生手段の異常動作を検出するために
、乱数クロック発生手段からパルス信号が出力されているか否かをチェックして、異常信
号出力手段に異常信号を出力させるためのパルス発振検出手段を、ダイオード、トランジ
スタ、コンデンサといった安価な部品のみで構成することが可能である。

また、判定値が当たり乱数値と一致する割合がハードウェア乱数を生成する第１の乱数
生成手段の故障に関わらず一定であるように設定されていれば、たとえハードウェアの故
障により同一のカウント値が繰り返して取得されたとしても、遊技者に利益を与える大当
たり遊技の発生の確率は変動しないため、ハードウェアの異常を判定して何らかの措置を
行わなくてもこの異常による直接的な影響を及ぼされずに遊技を続行させることが可能で
ある。

さらに、乱数クロック発生手段の異常動作が発生した場合には報知信号が出力されて、
エラー表示装置により異常動作の発生が直ちに表示されるため、遊技ホール側は早めにこ
の異常動作を認識することが可能である。

なお、これまで本発明の好ましい実施形態について説明してきたが、本発明の範囲は上
述の実施形態に限定されるものではない。例えば、上記実施例においては、ＲＯＭ７３３
に記憶された乱数生成プログラムＢ３７を読み込んで、第２の乱数生成手段を構成する乱
数生成回路Ｂ３１が基準クロック発生回路７３１の水晶発振器等において発生した所定間
隔のパルス（クロック信号）、すなわち、ＣＰＵ７３２の動作基準をなす基準クロックに
基いて乱数生成プログラムＢ３７を実行してソフトウェア乱数を生成する構成であったが
、第２の乱数生成手段をＭＣＵ８００´（図９（ｂ）参照）の第２のクロックカウント回
路７３６で構成し、基準クロック発生回路７３１において発生する基準クロックに基いて
、第２のクロックカウント回路７３６が第２の乱数値として取得される乱数をカウントす
るように構成してもよい。

さらに、上記実施例においては、クロック発生回路Ｂ５１の異常動作を示す異常信号が
出力されていないものと判断された場合に、すなわち、クロック発生回路Ｂ５１が正常に
動作しているときに、判定値演算回路Ｂ３２によって演算されるハードウェア乱数とソフ
トウェア乱数との演算値を判定値として設定していたが、必ずしも当該演算値を判定値と
して設定する必要はなく、ハードウェア乱数およびソフトウェア乱数のうちのいずれかを
判定値として設定してもよい。

また、実施例１では、異常動作検出手段であるクロック監視回路Ｂ９５により乱数クロ
ック発生回路Ｂ５１における異常動作の検出を行っていたが、異常動作検出手段をクロッ
ク監視回路Ｂ９５の代わりに、実施例２でも説明したオーバーフロー信号出力回路Ｂ９７
で構成してもよい。このように構成すれば、異常動作検出手段であるオーバーフロー信号
出力回路Ｂ９７から出力されるオーバーフロー信号の監視によってクロックカウント回路
Ｂ８１〜Ｂ８４における異常動作を検出することが可能である。

また、上記の実施例では、第４クロックカウント回路Ｂ８４からのカウント信号の出力
に基いてオーバーフロー信号がロー信号からハイ信号に切り換わるように構成され、ハイ
信号が検出されたときに、第１〜第４クロックカウント回路Ｂ８１〜Ｂ８４の正常な動作
を判断し、ロー信号が検出されたときは、第１〜第４クロックカウント回路Ｂ８１〜Ｂ８
４のうちのいずれかにおける異常動作を判断したが、これとは逆に、カウント信号の出力
に基いてハイ信号からロー信号に切り換わるように構成して、ロー信号が検出されたとき
に、第１〜第４クロックカウント回路Ｂ８１〜Ｂ８４の正常な動作を判断し、ハイ信号が
検出されたときは、第１〜第４クロックカウント回路Ｂ８１〜Ｂ８４のうちのいずれがに
おけるの異常動作を判断するようにしてもよい。

また、第４クロックカウント回路Ｂ８４の桁上がり信号出力部（ＣＯ端子）からから出
力されるカウント信号は、１６ビットのカウントが終了する毎に、オーバーフロー信号出
力回路Ｂ９７へ出力されるように構成されていたが、例えば、第１クロックカウント回路
Ｂ８１のカウント出力部ＱＣとＱＤとの間にカウント信号出力端子を設け、当該カウント
信号出力端子からカウント信号が出力するように構成してもよい。このような構成によれ
ば、第１クロックカウント回路Ｂ８１のカウント出力部ＱＣからカウントが出力される毎
に、カウント信号が異常信号出力手段に出力される。そして、異常信号監視手段が異常信
号出力手段からハイ信号（もしくはロー信号）としての異常信号が出力されているか否か
を監視することで、第１〜第４クロックカウント回路Ｂ８１〜Ｂ８４のうちのいずれかの
異常動作を検出することができる。

また、オーバーフロー信号出力回路Ｂ９７から出力されるオーバーフロー信号を、第１
〜第４クロックカウント回路Ｂ８１〜Ｂ８４の動作情報として例えばＲＡＭ７３４に入力
して記憶させ、ＣＰＵ７３２がＲＡＭ７３４に記憶された当該動作情報を監視することで
第１〜第４クロックカウント回路Ｂ８１〜Ｂ８４がいずれも正常に動作しているか否かを
検出できるように構成してもよい。

このような構成によれば、オーバーフロー信号出力回路Ｂ９７から出力されるオーバー
フロー信号がハイ信号としてＲＡＭ７３４に入力されたときには(カウント回路からのカ
ウント信号を直接ＲＡＭ７３４に入力して動作情報を記憶するようにしてもよい。)、Ｒ
ＡＭ７３４に例えばオン情報としての動作情報が記憶されるようになっており、ＣＰＵ７
３２がＲＡＭ７３４内のオン情報を読み込むと（ＲＡＭ７３４にオフ情報としての動作情
報が記憶されるようにして、このオフ情報を読み込むようにしてもよい。）、第１〜第４
クロックカウント回路Ｂ８１〜Ｂ８４がいずれも正常に動作しているものと判断する。そ
して、ＣＰＵ７３２はＲＡＭ７３４内のオン情報をオフ情報に書き換える（オフ情報とし
て記憶された場合はオン情報に書き換えられる）。

一方、第１〜第４クロックカウント回路Ｂ８１〜Ｂ８４のうちいずれかにおいて異常動
作が生じると、オーバーフロー信号はロー信号として出力され、ＲＡＭ７３４にはオフ情
報としての動作情報が記憶される。このとき、ＣＰＵ７３２がＲＡＭ７３４内のオフ情報
を読み込むことで、第１〜第４クロックカウント回路Ｂ８１〜Ｂ８４のうちのいずれかに
おける異常動作を判断することができる（ロー信号が出力されたときにオン情報としてＲ
ＡＭ７３４に記憶して、このオン情報をＣＰＵ７３２が読み込んで異常動作を判断するよ
うにしてもよい）。

また、上記の実施例では、パチンコ機ＰＭを例に乱数発生部が搭載された遊技機の説明
を行ったが、パチンコ機ＰＭは遊技機の一例であって、当該遊技機はパチンコ機に限られ
ずスロットマシンであってもよい。この場合、乱数取得手段による取得結果に基いて複数
種類の図柄を表示させる図柄表示装置は、例えば、モータ駆動により回転可能な複数個の
回胴リールを有した回胴リール装置等で構成される。

ＰＭパチンコ機（遊技機）
１外枠
２前枠
２０遊技盤
２８図柄表示装置
７３２ＣＰＵ
７３３ＲＯＭ
７３４ＲＡＭ
７４０制御部（報知信号出力手段）
７５０乱数発生部（第１の乱数生成手段）
Ｂ３１，Ｂ３１´ 乱数生成回路（第２の乱数生成手段）
Ｂ３２判定値演算回路
Ｂ３３乱数取得手段
Ｂ３４当たり判定手段
Ｂ３５図柄データテーブル
Ｂ３６当たり判定テーブル
Ｂ３７乱数生成プログラム
Ｂ４０入力回路部（異常信号出力手段、異常動作検出手段）
Ｂ５１乱数クロック発生回路（乱数クロック発生手段）
Ｂ８１第１クロックカウント回路（乱数カウント手段）
Ｂ８２第２クロックカウント回路（乱数カウント手段）
Ｂ８３第３クロックカウント回路（乱数カウント手段）
Ｂ８４第４クロックカウント回路（乱数カウント手段）
Ｂ９１第１カウント値記憶回路
Ｂ９２第２カウント値記憶回路
Ｂ９５クロック監視回路（パルス発振検出手段、第１の異常動作検出手段）
Ｂ９６平滑回路部
Ｂ９７オーバーフロー信号出力回路（監視信号出力手段、第２の異常動作検出手段）
Ｅ電源
ＴＲ１トランジスタ

Claims

所定の周波数でクロックを発生させる乱数クロック発生手段および前記乱数クロック発
生手段により発生したクロックに基いて乱数値をカウントする乱数カウント手段からなる
第１の乱数生成手段と、ＣＰＵのプログラム制御により乱数値をカウントする第２の乱数
生成手段と、前記第１の乱数生成手段により生成された乱数値の中から１つのカウント値
を第１の乱数値として、前記第２の乱数生成手段により生成された乱数値の中から１つの
カウント値を第２の乱数値として取得可能な乱数取得手段とを有し、前記乱数取得手段に
よる取得結果に基いて遊技者に利益を与える特別遊技を発生させる遊技機であって、
前記第１の乱数生成手段における異常動作の発生を検出する異常動作検出手段を有し、
前記乱数取得手段が、前記第１の乱数値および前記第２の乱数値のうちの少なくとも一
方が設定される判定値と、予め設定された当たり乱数値とを比較して、前記判定値が前記
当たり乱数値と一致した場合に当たりと判定し、
前記異常動作の発生が検出された場合には、前記第２の乱数値が前記判定値として設定
されることを特徴とする遊技機。