JP4729212B2

JP4729212B2 - Semiconductor test equipment

Info

Publication number: JP4729212B2
Application number: JP2001296202A
Authority: JP
Inventors: 満坂井
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 2001-09-27
Filing date: 2001-09-27
Publication date: 2011-07-20
Anticipated expiration: 2021-09-27
Also published as: JP2003098234A

Description

【０００１】
【発明の属する技術分野】
本発明は、複数の被試験デバイスの同一番号の試験ピンに対して、異なる試験電圧を設定して試験できる半導体試験装置に関する。
【０００２】
【従来の技術】
従来技術の半導体試験装置の例について、図２と図３とを参照して構成と動作について説明する。
図２に示すように、従来の半導体試験装置要部構成は、同時試験する被試験デバイス（ＤＵＴ）９１、９２、・・・の試験ピン数に対応してピンブロック８１、８２、・・・で構成している。
但し、図２に示す同時試験する被試験デバイスの数は、例えば６４個であるが、２個分のピンブロックみ表示している。
【０００３】
次に、半導体試験装置の各部動作の概要について説明する。
半導体試験装置のピンブロック８１は、タイミング発生器４と、パターン発生器５と、波形整形器６と、論理比較器７と、ＤＣ測定器８、９と、ドライバ５１、５２と、コンパレータ６１、６２とで構成している。
但し、図２のピンブロック８１において、図を簡明とするため、ドライバとコンパレータとは、それぞれ同時試験する被試験デバイスの個数に対応した数あるが、それぞれ２個分のみ表示している。
また、図２は、コントローラ等の制御系についても省略している。
【０００４】
最初に、半導体試験装置の論理試験の動作について説明する。
パターン発生器５において、タイミング発生器４から出力された基本クロック信号に同期して論理データを発生する。
【０００５】
波形整形器６において、パターン発生器５からの論理データと、タイミング発生器４からのクロック信号とで各種論理パターンを生成する。
試験パターンは、被試験デバイスに印加する試験レートにおけるアドレス信号、クロック、書き込み読み出しなどの制御信号となる。
【０００６】
波形整形器６から出力する論理パターンは、ドライバ５１、５２により所定の電圧レベル（ＶＩＨ、ＶＩＬ）に増幅され、リレーＳ１１をＯＮ（メーク）として被試験デバイス９１のＩ／ＯピンＰ１に出力する。
【０００７】
被試験デバイス９１の出力ピンからの出力信号は、リレーＳ１１をＯＮとしてコンパレータ４４によりストローブ（ＳＴＲＢ）のタイミングで電圧比較して論理信号として出力する。
【０００８】
論理比較器７において、タイミング発生器４からのストローブ信号のタイミングで、ＤＵＴ９１の論理出力信号と、パターン発生器５からの期待値と、論理比較されてパス／フェイル判定をおこなう。
【０００９】
次に、半導体試験装置のＤＣ試験について説明する。
図２に示すリレーＳ１１とＳ１２をＯＦＦ（ブレーク）とする。
ＤＣ測定器８、９は、被試験デバイス９１、９２の試験ピン１にそれぞれ電圧を印加して電流を測定する。
また、ＤＣ測定器８、９は、被試験デバイス９１、９２の試験ピン１にそれぞれ電流を印加して電圧を測定する。
【００１０】
通常、ＤＣ測定器８、９の数は、被試験デバイスの試験ピンの数よりも少ないので各ドライバに接続された切り換え手段のリレーＳ１１、Ｓ１２、・・・を順次任意にＯＮ／ＯＦＦ切り換えて所定の被試験デバイスの試験ピンを測定している。
リレーＳ１１、Ｓ１２、・・・に対して、任意のリレーをＯＮ／ＯＦＦする制御は、テスタバスインタフェース３からのデバイス選択信号とリレーＯＮ／ＯＦＦ信号とで、リレー制御回路７１によりおこなう。
【００１１】
次に、ドライバのハイレベル電圧ＶＯＨの制御系に関して図３を参照して説明する。
図３に示すように、被試験デバイス９１、９２のピン１を同時試験する制御系のブロックは、コントローラ２と、テスタバス１００と、テスタバスインタフェース３と、レジスタ２１、２２と、演算部３１、３２と、ＤＡコンバータ４１、４２と、ドライバ５１、５２と、リレーＳ１１、Ｓ１２と、ＤＣ測定器８、９と、で構成している。
同様に、被試験デバイス９１、９２のピンＰ２以下を同時試験する制御系のブロックは、被試験デバイス９１、９２のピンＰ１と同様の構成である。
【００１２】
コントローラ２は、ソフトウェアにより動作するコンピュータであり、制御信号やデータをテスタバス１００を介して伝送する。
【００１３】
テスタバスインタフェース３は、信号レベル等の変換をしてテスタバス１００と制御ブロックとの信号を接続する回路である。
【００１４】
レジスタ２１、２２は、設定電圧のデータをそれぞれ記憶する記憶手段である。
【００１５】
演算部３１、３２は、レジスタ２１、２２に記憶した電圧に対して、オフセットやゲインの補正データをそれぞれ演算して出力する演算手段である。
【００１６】
ＤＡコンバータ４１、４２は、演算結果のデジタルデータをアナログ電圧にそれぞれ変換出力する。
【００１７】
ドライバ５１、５２は、デジタル信号の試験パターンのハイレベル電圧をＤＡコンバータ４１、４２の出力電圧（ＶＩＨ）に変換して出力する。
但し、図３においてローレベル電圧側の制御系は省略しているが、同様にドライバ５１、５２は、デジタル信号の試験パターンのローレベル電圧も電圧（ＶＩＬ）に変換する制御をしている。
【００１８】
リレーＳ１１、Ｓ１２は、ドライバ５１、５２から被試験デバイス９１、９２に出力する場合それぞれＯＮとし、ＤＣ測定器８、９により試験するときはそれぞれＯＦＦとする。
【００１９】
以上により、同時試験する各被試験デバイスの同一番号の試験ピンＰ１には同様の制御系のブロックにより同じ電圧を設定している。
また、同時試験する各被試験デバイスの同一番号の試験ピンＰ２以下も同様に同じ電圧を設定している。
【００２０】
上記説明のように、従来の半導体試験装置において、同時試験する被試験デバイスのピン番号ごとに同じ電圧で試験をしている。
そのため、複数の被試験デバイスを同時試験する場合に、同一ピン番号の被試験デバイス毎に異なる電圧を設定できない。
【００２１】
ところで、制御系により設定できる試験電圧は、被試験デバイスへの入力電圧（ＶＩＨ、ＶＩＬ）の他に、コンパレータの比較電圧（ＶＯＨ、ＶＯＬ）、負荷電流（ＩＨ、ＩＬ）、負荷電流源のスレッショルド電圧ＶＴＴ等があり、同様に同時試験する複数の被試験デバイスの同じピン番号に対して同じ電圧を設定して同時試験をしている。
【００２２】
【発明が解決しようとする課題】
上記説明のように、従来の半導体試験装置において、同時試験する被試験デバイスのピン番号ごとに同じ電圧で試験をしている。
そのため、同時試験する複数の被試験デバイスの同一ピン番号に異なる電圧を設定して試験できない実用上の問題があった。
そこで、本発明は、こうした問題に鑑みなされたもので、その目的は、同時試験する複数の被試験デバイスの同一ピン番号において異なる電圧を設定して試験できる半導体試験装置を提供することにある。
【００２３】
【課題を解決するための手段】
即ち、上記目的を達成するためになされた本発明は、複数の被試験デバイスを試験する半導体試験装置であって、複数の被試験デバイスの同一ピン番号のピン毎にピンブロックを備え、ピンブロックは、同時試験する複数の被試験デバイスの個数に対応して設けられ、与えられる設定電圧のデータを記憶する記憶手段と、同時試験する複数の被試験デバイスの個数に対応して設けられ、対応する記憶手段が記憶した設定電圧に応じた電圧を、対応する被試験デバイスに供給する複数のドライバと、記憶手段に記憶する設定電圧のデータと、デバイス選択信号との論理積を、記憶手段にそれぞれ出力する複数のＡＮＤゲート部を有し、それぞれの記憶手段に対して、異なる設定電圧を設定可能な制御系と、複数のドライバのそれぞれの入力に共通の論理パターンを出力する波形整形器と、複数のドライバのそれぞれと、被試験デバイスとの間に設けられた切り換え部と、デバイス選択信号に基づいて、それぞれの切り換え部を制御する切り換え部制御回路とを有し、記憶手段に設定電圧のデータを記憶させる場合に、複数のＡＮＤゲート部のうち当該記憶手段に対応するＡＮＤゲート部のみがデバイス選択信号により開き、且つ、切り替え部制御回路は、当該記憶手段に対応する切り替え部をオフとし、複数の被試験デバイスを試験する場合に、切り替え部制御回路は、すべての切り替え部をオンとする半導体試験装置を要旨としている。
【００２４】
【発明の実施の形態】
本発明の半導体試験装置の実施例について、図１と図２とを参照して構成と動作について説明する。
図２に示すように、本発明の半導体試験装置の要部構成は、同時試験する被試験デバイス（ＤＵＴ）９１、９２、・・・の試験ピン数に対応してピンブロック８１、８２、・・・で従来同様に構成している。
従って、各部構成と動作については従来技術において説明したので説明を省略する。
但し、従来と同様に図２に示す同時試験する被試験デバイスの数は、例えば６４個であるが、２個分のピンブロックみ表示している。
【００２５】
次に、ドライバのハイレベル電圧ＶＯＨの制御系に関して、図１を参照して説明する。
図１に示すように、被試験デバイス９１、９２のピン１を同時試験する制御系のブロックは、コントローラ２と、テスタバス１００と、テスタバスインタフェース３と、レジスタ２１、２２と、演算部３１、３２と、ＤＡコンバータ４１、４２と、ドライバ５１、５２と、リレーＳ１１、Ｓ１２と、ＤＣ測定器８、９と、の従来構成に、ＡＮＤゲート１１、１２を追加して構成している。
同様に、被試験デバイス９１、９２のピンＰ２以下を同時試験する制御系のブロックは、被試験デバイス９１、９２のピンＰ１と同様の構成である。
【００２６】
コントローラ２は、ソフトウェアにより動作するコンピュータであり、制御信号やデータをテスタバス１００を介して伝送する。
【００２７】
テスタバスインタフェース３は、信号レベル等の変換をしてテスタバス１００と制御ブロックとの信号を結合する回路である。
【００２８】
ＡＮＤゲート１１、１２は、レジスタ２１、２２に記憶させる電圧データを１端に入力し、デバイス選択信号を他端に入力してレジスタ２１、２２へそれぞれ論理積を出力している。
【００２９】
リレーＳ１１、Ｓ１２、・・・に対して、任意のリレーをＯＮ／ＯＦＦする制御は、テスタバスインタフェース３からのデバイス選択信号とリレーＯＮ／ＯＦＦ信号とで、リレー制御回路７１によりおこなう。
リレーＳ１１、Ｓ１２、・・・の制御信号は、同時試験をする被試験デバイスの同一ピン番号において所定の被試験デバイスに対してＤＣ試験を行うので、任意のリレーをＯＮ／ＯＦＦ設定できる。
【００３０】
レジスタ２１、２２以下の各構成は従来と同様であり、従来技術において説明したので説明を省略する。
【００３１】
次に、本発明の複数の被試験デバイスを同時試験する半導体試験装置において、複数の被試験デバイスの同一ピン番号に異なる電圧（ＶＩＨ）を設定する方法について説明する。
【００３２】
デバイス選択信号によりＡＮＤゲート１１のみを開き、またリレー制御回路７１によりリレーＳ１１をＯＦＦとして、レジスタ２１に所定の電圧（ＶＩＨ）データを予め記憶させる。
【００３３】
次に、デバイス選択信号によりＡＮＤゲート１２のみを開き、またリレー制御回路７１によりリレーＳ１２をＯＦＦとして、レジスタ２２に所定の電圧（ＶＩＨ）データを予め記憶させる。
同様に、その他のレジスタにも所定の電圧データを予め記憶させる。
【００３４】
そして、すべてのリレーＳ１１、Ｓ１２、・・・をＯＮとして試験することで各ピン毎に異なる電圧（ＶＩＨ）で同時試験できる。
【００３５】
同様に、同時試験する被試験デバイスの同一ピン番号Ｐ２以下の各レジスタに対して、デバイス選択信号により目的のＡＮＤゲートのみを開き、またリレー制御回路７１により目的のリレーをＯＦＦとして、各レジスタごとに異なる電圧（ＶＩＨ）データを予め記憶させる。
【００３６】
そして、従来と同様にリレーＳ１１、Ｓ１２、・・・をすべてＯＮして、試験を行うことにより、複数の被試験デバイスを同時試験する場合に、同一ピン番号の被試験デバイス毎に異なる電圧（ＶＩＨ）により試験できる。
【００３７】
また、ＤＣ試験をする場合、従来と同様に、ＤＣ試験する試験ピンに接続されたリレーをＯＦＦとして同時試験する。
なお、従来と同様に、ＤＣ測定器８、９の数は、被試験デバイスの試験ピンの数よりも少ないので、各ドライバに接続されたリレーＳ１１、Ｓ１２、・・・を順次任意にＯＮ／ＯＦＦ切り換えて所定の被試験デバイスの試験ピンを同時試験している。
【００３８】
ところで、制御系により設定できる試験電圧は、被試験デバイスへの入力電圧（ＶＩＨ、ＶＩＬ）の他に、コンパレータの比較電圧（ＶＯＨ、ＶＯＬ）、負荷電流（ＩＨ、ＩＬ）、負荷電流源のスレッショルド電圧ＶＴＴ等があり、同様にそれぞれ同一のピン番号の各レジスタに対して異なる電圧データを記憶して、同一のピン番号に対して異なる電圧で同時試験を行うことができる。
【００３９】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
即ち、本発明の半導体試験装置は、同時試験する複数の被試験デバイスの同一ピン番号において異なる電圧を設定して試験できる効果がある。
【図面の簡単な説明】
【図１】本発明の半導体試験装置の制御部のブロック図である。
【図２】半導体試験装置の要部ブロック図である。
【図３】従来の半導体試験装置の制御部のブロック図である。
【符号の説明】
２コントローラ
３テスタバスインタフェース
４タイミング発生器
５パターン発生器
６波形整形器
７論理比較器
８、９ＤＣ測定器
１１、１２ＡＮＤゲート
２１、２２レジスタ
３１、３２演算部
４１、４２ＤＡコンバータ
５１、５２ドライバ
６１、６２コンパレータ
７１リレー制御回路
８１、８２ピンブロック
９１、９２被試験デバイス
１００テスタバス[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor test apparatus that can set and test different test voltages for test pins of the same number of a plurality of devices under test.
[0002]
[Prior art]
The configuration and operation of an example of a conventional semiconductor test apparatus will be described with reference to FIGS.
As shown in FIG. 2, the configuration of the main part of the conventional semiconductor test apparatus has pin blocks 81, 82,... Corresponding to the number of test pins of devices under test (DUT) 91, 92,. It consists of.
However, the number of devices under test to be simultaneously tested shown in FIG. 2 is 64, for example, but only two pin blocks are displayed.
[0003]
Next, an outline of the operation of each part of the semiconductor test apparatus will be described.
The pin block 81 of the semiconductor test apparatus includes a timing generator 4, a pattern generator 5, a waveform shaper 6, a logic comparator 7, DC measuring devices 8 and 9, drivers 51 and 52, a comparator 61, 62.
However, in the pin block 81 of FIG. 2, for simplicity, there are a number of drivers and comparators corresponding to the number of devices under test to be tested simultaneously, but only two of them are displayed.
In FIG. 2, a control system such as a controller is also omitted.
[0004]
First, the logic test operation of the semiconductor test apparatus will be described.
The pattern generator 5 generates logic data in synchronization with the basic clock signal output from the timing generator 4.
[0005]
In the waveform shaper 6, various logic patterns are generated from the logic data from the pattern generator 5 and the clock signal from the timing generator 4.
The test pattern is a control signal such as an address signal, a clock, and writing / reading at a test rate applied to the device under test.
[0006]
The logic pattern output from the waveform shaper 6 is amplified to a predetermined voltage level (VIH, VIL) by the drivers 51 and 52, and the relay S11 is turned ON (make) and output to the I / O pin P1 of the device under test 91. .
[0007]
The output signal from the output pin of the device under test 91 is output as a logic signal by comparing the voltage at the strobe (STRB) timing by the comparator 44 with the relay S11 turned ON.
[0008]
In the logical comparator 7, the logical output signal of the DUT 91 and the expected value from the pattern generator 5 are logically compared at the timing of the strobe signal from the timing generator 4 to perform pass / fail judgment.
[0009]
Next, a DC test of the semiconductor test apparatus will be described.
Relays S11 and S12 shown in FIG. 2 are turned off (break).
The DC measuring instruments 8 and 9 apply a voltage to the test pins 1 of the devices under test 91 and 92, respectively, and measure currents.
Further, the DC measuring instruments 8 and 9 measure the voltage by applying current to the test pins 1 of the devices under test 91 and 92, respectively.
[0010]
Usually, the number of DC measuring instruments 8 and 9 is smaller than the number of test pins of the device under test, so the relays S11, S12,. A test pin of a predetermined device under test is measured.
Control for turning on / off an arbitrary relay with respect to the relays S11, S12,... Is performed by a relay control circuit 71 using a device selection signal from the tester bus interface 3 and a relay ON / OFF signal.
[0011]
Next, a control system for the high level voltage VOH of the driver will be described with reference to FIG.
As shown in FIG. 3, the control system block for simultaneously testing the pins 1 of the devices under test 91 and 92 includes the controller 2, the tester bus 100, the tester bus interface 3, the registers 21 and 22, the arithmetic unit 31, 32, DA converters 41 and 42, drivers 51 and 52, relays S11 and S12, and DC measuring instruments 8 and 9.
Similarly, the block of the control system that simultaneously tests the pins P2 and below of the devices under test 91 and 92 has the same configuration as the pin P1 of the devices under test 91 and 92.
[0012]
The controller 2 is a computer operated by software, and transmits control signals and data via the tester bus 100.
[0013]
The tester bus interface 3 is a circuit that converts a signal level or the like and connects signals between the tester bus 100 and the control block.
[0014]
The registers 21 and 22 are storage means for storing set voltage data, respectively.
[0015]
The calculation units 31 and 32 are calculation means for calculating and outputting offset and gain correction data for the voltages stored in the registers 21 and 22, respectively.
[0016]
The DA converters 41 and 42 respectively convert the digital data of the calculation results into analog voltages and output them.
[0017]
The drivers 51 and 52 convert the high level voltage of the test pattern of the digital signal into the output voltage (VIH) of the DA converters 41 and 42 and output it.
However, although the control system on the low level voltage side is omitted in FIG. 3, the drivers 51 and 52 similarly control to convert the low level voltage of the test pattern of the digital signal into the voltage (VIL).
[0018]
The relays S11 and S12 are turned on when outputting from the drivers 51 and 52 to the devices under test 91 and 92, respectively, and are turned off when testing with the DC measuring instruments 8 and 9, respectively.
[0019]
As described above, the same voltage is set by the same control system block to the test pins P1 of the same number of the devices under test to be tested simultaneously.
Similarly, the same voltage is set for the test pins P2 and below of the same number of each device under test to be tested simultaneously.
[0020]
As described above, in a conventional semiconductor test apparatus, testing is performed at the same voltage for each pin number of devices under test to be tested simultaneously.
Therefore, when simultaneously testing a plurality of devices under test, different voltages cannot be set for each device under test having the same pin number.
[0021]
By the way, the test voltage that can be set by the control system includes the comparator voltage (VOH, VOL), the load current (IH, IL), and the load current source threshold in addition to the input voltage (VIH, VIL) to the device under test. There is a voltage VTT or the like, and the same voltage is set for the same pin number of a plurality of devices under test that are simultaneously tested, and the simultaneous test is performed.
[0022]
[Problems to be solved by the invention]
As described above, in a conventional semiconductor test apparatus, testing is performed at the same voltage for each pin number of devices under test to be tested simultaneously.
For this reason, there is a practical problem that a test cannot be performed by setting different voltages to the same pin number of a plurality of devices under test to be tested simultaneously.
The present invention has been made in view of these problems, and an object of the present invention is to provide a semiconductor test apparatus capable of setting and testing different voltages at the same pin number of a plurality of devices under test to be tested simultaneously.
[0023]
[Means for Solving the Problems]
That is, the present invention made to achieve the above object is a semiconductor test apparatus for testing a plurality of devices under test, comprising a pin block for each pin of the same pin number of the plurality of devices under test. Is provided corresponding to the number of devices under test to be tested at the same time, and is provided corresponding to the number of devices to be tested at the same time, and storage means for storing the set voltage data to be applied. The logical means of the plurality of drivers for supplying the voltage corresponding to the set voltage stored by the storage means to the corresponding device under test, the data of the set voltage stored in the storage means, and the device selection signal is stored in the storage means. It has a plurality of AND gate sections that output each, and it can be shared with each input of a control system capable of setting different set voltages for each storage means and a plurality of drivers. Waveform shaper that outputs a logic pattern of each of the above, a switching unit provided between each of a plurality of drivers and a device under test, and a switching unit control circuit that controls each switching unit based on a device selection signal And when storing the data of the set voltage in the storage unit, only the AND gate unit corresponding to the storage unit among the plurality of AND gate units is opened by the device selection signal, and the switching unit control circuit is When the switching unit corresponding to the storage unit is turned off and a plurality of devices under test are tested, the switching unit control circuit is a semiconductor test apparatus that turns on all the switching units .
[0024]
DETAILED DESCRIPTION OF THE INVENTION
The configuration and operation of an embodiment of the semiconductor test apparatus of the present invention will be described with reference to FIG. 1 and FIG.
As shown in FIG. 2, the main configuration of the semiconductor test apparatus according to the present invention includes pin blocks 81, 82,... Corresponding to the number of test pins of devices under test (DUT) 91, 92,.・・ Constructed in the same way as before.
Accordingly, the configuration and operation of each part have been described in the prior art and will not be described.
However, the number of devices to be tested simultaneously shown in FIG. 2 is 64, for example, as in the prior art, but only two pin blocks are displayed.
[0025]
Next, a control system for the high level voltage VOH of the driver will be described with reference to FIG.
As shown in FIG. 1, the control system block for simultaneously testing the pins 1 of the devices under test 91 and 92 includes a controller 2, a tester bus 100, a tester bus interface 3, registers 21 and 22, an arithmetic unit 31, 32, DA converters 41 and 42, drivers 51 and 52, relays S11 and S12, and DC measuring instruments 8 and 9 are added to AND gates 11 and 12 in the conventional configuration.
Similarly, the block of the control system that simultaneously tests the pins P2 and below of the devices under test 91 and 92 has the same configuration as the pin P1 of the devices under test 91 and 92.
[0026]
The controller 2 is a computer operated by software, and transmits control signals and data via the tester bus 100.
[0027]
The tester bus interface 3 is a circuit that couples signals between the tester bus 100 and the control block by converting signal levels and the like.
[0028]
The AND gates 11 and 12 input voltage data to be stored in the registers 21 and 22 to one end, input a device selection signal to the other end, and output a logical product to the registers 21 and 22, respectively.
[0029]
Control for turning on / off an arbitrary relay with respect to the relays S11, S12,... Is performed by a relay control circuit 71 using a device selection signal from the tester bus interface 3 and a relay ON / OFF signal.
Since the control signals of the relays S11, S12,... Perform a DC test on a predetermined device under test at the same pin number of the devices under test to be simultaneously tested, any relay can be set ON / OFF.
[0030]
Each configuration below the registers 21 and 22 is the same as that of the prior art, and since it has been described in the prior art, description thereof is omitted.
[0031]
Next, a method for setting different voltages (VIH) to the same pin numbers of a plurality of devices under test in the semiconductor test apparatus for simultaneously testing a plurality of devices under test of the present invention will be described.
[0032]
Only the AND gate 11 is opened by the device selection signal, and the relay S11 is turned OFF by the relay control circuit 71, and predetermined voltage (VIH) data is stored in the register 21 in advance.
[0033]
Next, only the AND gate 12 is opened by the device selection signal, and the relay S12 is turned OFF by the relay control circuit 71, and predetermined voltage (VIH) data is stored in the register 22 in advance.
Similarly, predetermined voltage data is stored in advance in other registers.
[0034]
And by testing all the relays S11, S12,... ON, it is possible to simultaneously test with different voltages (VIH) for each pin.
[0035]
Similarly, for each register under the same pin number P2 of the devices under test simultaneously, only the target AND gate is opened by the device selection signal, and the target relay is turned OFF by the relay control circuit 71. Different voltage (VIH) data is stored in advance.
[0036]
As in the conventional case, when all of the devices under test are tested simultaneously by turning on all the relays S11, S12,..., Different voltages (for each device under test having the same pin number) VIH).
[0037]
When performing a DC test, the relays connected to the test pins to be DC-tested are turned OFF and simultaneously tested as in the conventional case.
As in the prior art, since the number of DC measuring instruments 8 and 9 is smaller than the number of test pins of the device under test, the relays S11, S12,. The test pins of a predetermined device under test are simultaneously tested by switching OFF.
[0038]
By the way, the test voltage that can be set by the control system includes the comparator voltage (VOH, VOL), the load current (IH, IL), and the load current source threshold in addition to the input voltage (VIH, VIL) to the device under test. There is a voltage VTT or the like, and similarly, different voltage data can be stored for each register having the same pin number, and simultaneous testing can be performed with different voltages for the same pin number.
[0039]
【The invention's effect】
The present invention is implemented in the form as described above, and has the following effects.
That is, the semiconductor test apparatus of the present invention has an effect that it can test by setting different voltages at the same pin number of a plurality of devices under test to be tested simultaneously.
[Brief description of the drawings]
FIG. 1 is a block diagram of a control unit of a semiconductor test apparatus of the present invention.
FIG. 2 is a principal block diagram of a semiconductor test apparatus.
FIG. 3 is a block diagram of a control unit of a conventional semiconductor test apparatus.
[Explanation of symbols]
2 Controller 3 Tester bus interface 4 Timing generator 5 Pattern generator 6 Waveform shaper 7 Logic comparator 8 and 9 DC measuring device 11 and 12 AND gate 21 and 22 Register 31 and 32 Operation unit 41 and 42 DA converter 51 and 52 Driver 61, 62 Comparator 71 Relay control circuit 81, 82 Pin block 91, 92 Device under test 100 Tester bus

Claims

A semiconductor test apparatus for testing a plurality of devices under test,
A pin block is provided for each pin having the same pin number of the plurality of devices under test,
The pin block is
Storage means provided corresponding to the number of the plurality of devices under test to be tested at the same time, and storing data of a given set voltage;
A plurality of drivers that are provided corresponding to the number of the plurality of devices under test to be tested at the same time, and that supply voltages corresponding to the set voltages stored in the corresponding storage means to the corresponding devices under test;
A plurality of AND gate units each for outputting a logical product of the set voltage data stored in the storage unit and a device selection signal to the storage unit, and the different setting for each of the storage units; A control system that can set the voltage;
A waveform shaper that outputs a common logic pattern to each input of the plurality of drivers;
A switching unit provided between each of the plurality of drivers and the device under test;
A switching unit control circuit for controlling each of the switching units based on the device selection signal ;
When storing the set voltage data in the storage unit, only the AND gate unit corresponding to the storage unit among the plurality of AND gate units is opened by the device selection signal, and the switching unit control circuit is Turn off the switching unit corresponding to the storage means,
When testing the plurality of devices under test, the switching unit control circuit turns on all the switching units.

The plurality of drivers output voltages according to a high level and a low level of the given logic pattern.
The semiconductor test apparatus according to claim 1 .

The pin block is
Voltage comparison is made between the voltage corresponding to the set voltage stored in the corresponding storage means and the output signal from the corresponding device under test provided corresponding to the number of the devices under test to be tested simultaneously. The semiconductor test apparatus according to claim 1 , further comprising a comparator.