JP4725054B2 - Display device - Google Patents

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Description

本発明は、有機EL素子を発光素子として用いた表示装置に関し、特には有機EL素子が配列形成された基板と反対側から発光光を取り出すトップエミッション方式の表示装置に関する。   The present invention relates to a display device using an organic EL element as a light emitting element, and more particularly to a top emission type display device that extracts emitted light from a side opposite to a substrate on which organic EL elements are arranged.

有機材料のエレクトロルミネッセンス(Electroluminescence :以下ELと記す)を利用した有機EL素子は、下部電極と上部電極との間に、有機正孔輸送層や有機発光層を積層させてなる有機層を設けてなり、有機EL素子を流れる電流値をコントロールすることで発色の諧調を得ている。このような有機EL素子を用いた表示装置のうち、アクティブマトリックス型の表示装置においては、画素毎に薄膜トランジスタや容量素子を備えた画素回路が設けられ、この画素回路によって有機EL素子の駆動が行われている。   An organic EL element using electroluminescence (hereinafter referred to as EL) of an organic material has an organic layer formed by laminating an organic hole transport layer and an organic light emitting layer between a lower electrode and an upper electrode. Thus, color tone is obtained by controlling the current value flowing through the organic EL element. Among display devices using such organic EL elements, in an active matrix display device, a pixel circuit including a thin film transistor and a capacitor element is provided for each pixel, and the organic EL element is driven by the pixel circuit. It has been broken.

図9は、上述した構成を適用した表示装置の概略を示すブロック図である。この表示装置は、有機EL素子を含む画素(画素回路)21がマトリクス状にm列n行配列されてなる画素アレイ部22を有している。ここでは、図面の簡略化のために、画素アレイ部22が3列2行の画素配列の場合を例に挙げて示している。   FIG. 9 is a block diagram illustrating an outline of a display device to which the above-described configuration is applied. This display device has a pixel array unit 22 in which pixels (pixel circuits) 21 including organic EL elements are arranged in m columns and n rows in a matrix. Here, in order to simplify the drawing, a case where the pixel array unit 22 has a pixel arrangement of 3 columns and 2 rows is shown as an example.

この画素アレイ部22において、画素21の各々に対して各行毎に走査線23が配線され、各列毎にデータ線25が配線されている。この画素アレイ部22の周囲には、走査線23を駆動する書き込み走査回路26と、輝度情報に応じたデータ信号をデータ線25に供給するデータ線駆動回路28とが配置されている。また、画素21の各々に対して、各行毎に電源線29が配線されている。   In the pixel array unit 22, a scanning line 23 is wired for each row of each pixel 21, and a data line 25 is wired for each column. Around the pixel array section 22, a writing scanning circuit 26 for driving the scanning line 23 and a data line driving circuit 28 for supplying a data signal corresponding to the luminance information to the data line 25 are arranged. A power line 29 is wired for each row for each pixel 21.

図10は、以上のようなアクティブマトリックス型の表示装置100の層構成を示す断面図であり、図9と同一の構成要素には同一の符号を付している。この図に示すように、アクティブマトリックス型の表示装置100は、基板2上の各画素21に対応する位置に、画素回路を構成する薄膜トランジスタTrやここでの図示を省略した容量素子や抵抗素子等が設けられている。これらの素子(図面においては薄膜トランジスタTr)を覆う絶縁膜3上には、トランジスタTrに接続された各配線、ソース電極配線4s、ドレイン電極線4d、さらにはこれらに接続された信号線25や電源線29等が、同一層として設けられている。また、トランジスタTrを構成する導電層、および信号線25や電源線29を構成する導電層により、画素回路を構成する他の配線(図示省略)が形成されている。   FIG. 10 is a cross-sectional view showing the layer structure of the active matrix display device 100 as described above, and the same components as those in FIG. 9 are denoted by the same reference numerals. As shown in this figure, an active matrix display device 100 includes a thin film transistor Tr constituting a pixel circuit, a capacitor element, a resistance element, etc. not shown here at positions corresponding to the respective pixels 21 on the substrate 2. Is provided. On the insulating film 3 covering these elements (the thin film transistor Tr in the drawing), each wiring connected to the transistor Tr, the source electrode wiring 4s, the drain electrode line 4d, and the signal line 25 connected to these and the power source Lines 29 and the like are provided as the same layer. In addition, another wiring (not shown) constituting the pixel circuit is formed by the conductive layer constituting the transistor Tr and the conductive layer constituting the signal line 25 and the power supply line 29.

そして、上述した信号線25、および電源線29の層を覆う状態で、さらに上層の層間絶縁膜5が設けられ、この層間絶縁膜5上に有機EL素子ELが設けられている。   Further, an upper interlayer insulating film 5 is provided in a state of covering the signal line 25 and the power supply line 29 described above, and an organic EL element EL is provided on the interlayer insulating film 5.

各有機EL素子ELは、層間絶縁膜5に設けた接続孔5aを介してトランジスタTrに接続された下部電極6を備えている。この下部電極6は、例えばアノード電極(またはカソード電極)として用いられるものであり、画素毎にパターニングされている。また各下部電極6は、その周囲が絶縁膜パターン7で覆われて中央部のみが広く露出した状態となっている。尚、下部電極6が絶縁膜パターン7から露出している部分が発光部となり、例えばここでの画素21に対応する部分となる。   Each organic EL element EL includes a lower electrode 6 connected to the transistor Tr through a connection hole 5 a provided in the interlayer insulating film 5. The lower electrode 6 is used as an anode electrode (or a cathode electrode), for example, and is patterned for each pixel. Each lower electrode 6 is covered with an insulating film pattern 7 so that only the central portion is widely exposed. A portion where the lower electrode 6 is exposed from the insulating film pattern 7 is a light emitting portion, for example, a portion corresponding to the pixel 21 here.

また、各下部電極6の露出部上には、それぞれパターニングされた状態で、少なくとも発光層を備えた有機層8が積層されている。この有機層8に設けられる発光層は、当該発光層に注入された正孔と電子との再結合によって発光を生じる有機材料からなることとする。そして、このようにパターニングされた各有機層8と絶縁膜パターン7の上方に、下部電極6との間に絶縁性が保たれた状態で上部電極9が配置形成されている。この上部電極9は、カソード電極(またはアノード電極)として用いられるものであり、各有機EL素子ELに共通の電極として形成されている。   An organic layer 8 having at least a light emitting layer is laminated on the exposed portion of each lower electrode 6 in a patterned state. The light emitting layer provided in the organic layer 8 is made of an organic material that emits light by recombination of holes and electrons injected into the light emitting layer. An upper electrode 9 is disposed and formed above each organic layer 8 and the insulating film pattern 7 patterned in this manner in a state in which insulation is maintained between the lower electrode 6. The upper electrode 9 is used as a cathode electrode (or an anode electrode), and is formed as an electrode common to each organic EL element EL.

以上のような層構成を有するアクティブマトリックス型の表示装置100は基板2と反対側から光を取り出す、いわゆるトップエミッション方式として構成することが、有機EL素子ELの開口率を確保する上で有効になる。また、このようなトップエミッション方式であれば、有機EL素子ELの開口率が、画素回路を構成する薄膜トランジスタTrのレイアウトには依存しない。このため、さらに複数の素子Trを用いた画素回路を各画素21に対応させてレイアウトすることも可能となる。   The active matrix display device 100 having the above-described layer configuration is effective in securing the aperture ratio of the organic EL element EL when it is configured as a so-called top emission method in which light is extracted from the side opposite to the substrate 2. Become. Further, with such a top emission method, the aperture ratio of the organic EL element EL does not depend on the layout of the thin film transistor Tr constituting the pixel circuit. For this reason, a pixel circuit using a plurality of elements Tr can be laid out corresponding to each pixel 21.

このようなトップエミッション方式の表示装置の場合、発光光が取り出される側の上部電極9には光透過率の高い導電性材料が用いられることになるが、このような材料は抵抗値が高い。これに対して、基板2側の下部電極6は反射率が高い金属等を用いて構成されている。このため、下記特許文献1に示されるように、下部電極6と同一層に補助配線6aを設け、この補助配線6aに上部電極9を接続させることにより、上部電極9の低抵抗化を図っている。   In the case of such a top emission type display device, a conductive material having a high light transmittance is used for the upper electrode 9 on the side from which emitted light is extracted. Such a material has a high resistance value. On the other hand, the lower electrode 6 on the substrate 2 side is configured by using a metal having a high reflectance. For this reason, as shown in Patent Document 1 below, the auxiliary electrode 6a is provided in the same layer as the lower electrode 6, and the upper electrode 9 is connected to the auxiliary electrode 6a, thereby reducing the resistance of the upper electrode 9. Yes.

図11のレイアウト図に示すように、このような補助配線6aは、画素(21)に対応してマトリックス状に配置された下部電極6に対して絶縁性を保った状態で、下部電極6間に格子状に設けられている。   As shown in the layout diagram of FIG. 11, such an auxiliary wiring 6 a is provided between the lower electrodes 6 in a state where insulation is maintained with respect to the lower electrodes 6 arranged in a matrix corresponding to the pixels (21). Are provided in a grid pattern.

特開2002−318556号公報JP 2002-318556 A

ところで、アクティブマトリックス型の表示装置においては、図11に示すように、下部電極6や補助配線6aの下層に設けられた信号線25および電源線29、さらにこの下層に設けられた走査線23が、補助配線6aと平行に配線されることになる。このため、補助配線6aに対して重なりを持った状態で当該補助配線6aに沿って、これらの走査線23、信号線25、および電源線29が配線される場合が多かった。   By the way, in the active matrix display device, as shown in FIG. 11, the signal line 25 and the power supply line 29 provided in the lower layer of the lower electrode 6 and the auxiliary wiring 6a, and the scanning line 23 provided in the lower layer are provided. Therefore, the auxiliary wiring 6a is wired in parallel. For this reason, the scanning lines 23, the signal lines 25, and the power supply lines 29 are often routed along the auxiliary wiring 6a in a state where the auxiliary wiring 6a is overlapped.

ところが、このように層間絶縁膜を挟んだその上下に平行に配線が設けられている場合、製造工程中における下層の配線へのダストの付着により、これらの上下の配線間がショートし易かった。   However, when wirings are provided in parallel above and below the interlayer insulating film as described above, the upper and lower wirings are easily short-circuited due to adhesion of dust to the lower layer wiring during the manufacturing process.

特に補助配線6aは、上部電極(9)と同電位であり、例えばGND電位に接地される一方で、電源線29には数10Vが印加される場合がある。このため、補助配線6aの下部に、当該補助配線6aに沿って電源線29が配線されている場合には、これらの配線間の電位差によりさらにショートが発生し易かった。しかも電源線29は、電圧降下によるユニフォーミティの劣化を防ぐために配線を太くして低抵抗化を図っており、補助配線6aとの重なり面積が広くなることもショートが発生し易い要因となっている。そして、補助配線6aと電源線29とは、どちらもパネル全体を一本の配線にてレイアウトしているので、どこか一箇所にてショートしてしまっても、パネルが発光しなくなってしまう。これにより、歩留まりが低下してしまっている。   In particular, the auxiliary wiring 6a has the same potential as that of the upper electrode (9), and is grounded to the GND potential, for example, while several tens of volts may be applied to the power supply line 29. For this reason, when the power supply line 29 is wired below the auxiliary wiring 6a along the auxiliary wiring 6a, a short circuit is more likely to occur due to a potential difference between these wirings. In addition, the power supply line 29 is made thicker and lower in resistance in order to prevent deterioration of uniformity due to voltage drop, and the fact that the overlapping area with the auxiliary wiring 6a is widened is also a factor that is likely to cause a short circuit. Yes. Since both the auxiliary wiring 6a and the power supply line 29 are laid out with a single wiring, the panel does not emit light even if it is short-circuited at one location. Thereby, the yield has fallen.

また、補助配線6aの下部に当該補助配線6aに沿って信号線25が配置されている場合であっても、信号線25には不規則な電位が印加され、補助配線6との電位差により、これらの配線間のショートが生じやすかった。   Even when the signal line 25 is arranged along the auxiliary wiring 6 a below the auxiliary wiring 6 a, an irregular potential is applied to the signal line 25, and the potential difference from the auxiliary wiring 6 causes Short-circuiting between these wirings was likely to occur.

そこで本発明は、有機EL素子を用いた補助配線を備えたアクティブマトリックス型の表示装置において、補助配線と駆動回路とのショートを防止し、歩留まりの向上を図ることを目的とする。   Accordingly, an object of the present invention is to prevent a short circuit between an auxiliary wiring and a drive circuit and improve a yield in an active matrix display device including an auxiliary wiring using an organic EL element.

発明の表示装置(第1ないし第3の表示装置)は、基板上に設けられた駆動回路と、この駆動回路を覆う状態で基板上に設けられた層間絶縁膜と、駆動回路に接続された様態で層間絶縁膜上に配列形成された有機EL素子と、層間絶縁膜上における有機EL素子間に配置された補助配線とを有している。
特に、本発明の第1の表示装置では、駆動回路を構成する配線のうち、補助配線の電位と最も電位差を有する配線および一定しない電位が印加される配線が、当該補助配線と平行な領域において重なることなく配線されていると共に、補助配線と略同電位の配線が、補助配線と平行な領域において重ねて配線されている。
また、本発明の第2の表示装置では、駆動回路を構成する配線のうち、信号線が、補助配線と平行な領域において重なることなく配線されていると共に、補助配線と略同電位の配線が、補助配線と平行な領域において重ねて配線されている。
また、本発明の第3の表示装置では、駆動回路を構成する配線のうち、電源電位に接続される配線が、補助配線と平行な領域において重なることなく配線されていると共に、補助配線と略同電位の配線が、補助配線と平行な領域において重ねて配線されている。
A display device (first to third display devices) of the present invention is connected to a drive circuit provided on a substrate, an interlayer insulating film provided on the substrate so as to cover the drive circuit, and the drive circuit. In this manner, the organic EL elements arranged on the interlayer insulating film and auxiliary wirings arranged between the organic EL elements on the interlayer insulating film are provided.
In particular, in the first display device of the present invention, among the wirings constituting the driving circuit, a wiring having the most potential difference from the potential of the auxiliary wiring and a wiring to which a non-constant potential is applied are in a region parallel to the auxiliary wiring. Wiring is not overlapped, and wiring having substantially the same potential as the auxiliary wiring is overlapped in a region parallel to the auxiliary wiring.
Further, in the second display device of the present invention, among the wirings that constitute the driving circuit, the signal lines are not overlapped in a region parallel to the auxiliary wirings, and the wirings having substantially the same potential as the auxiliary wirings are provided. The wiring is overlapped in a region parallel to the auxiliary wiring.
In the third display device of the present invention, among the wirings constituting the driving circuit, the wiring connected to the power supply potential is wired without overlapping in a region parallel to the auxiliary wiring, and is substantially the same as the auxiliary wiring. Wirings with the same potential are overlapped in a region parallel to the auxiliary wiring.

このような構成の表示装置では、補助配線の下部には、補助配線の電位に対して電位差が大きい配線や一定しない電位が印加される信号線が、当該補助配線に沿って当該補助配線に重ねて配置されることはない。したがって、補助配線と、この下層に配置された配線との間でのショートが生じ難くなる。   In the display device having such a configuration, a wiring having a large potential difference with respect to the potential of the auxiliary wiring or a signal line to which a non-constant potential is applied overlaps the auxiliary wiring along the auxiliary wiring. Will not be placed. Therefore, it is difficult for a short circuit between the auxiliary wiring and the wiring arranged in this lower layer.

以上説明したように本発明の表示装置によれば、有機EL素子間に配置された補助配線と、その下層に配置された駆動回路を構成する配線との間でのショートを生じ難くすることができ、これにより表示装置を確実に全面で発光させることが可能になり、歩留まりの向上を図ることが可能になる。   As described above, according to the display device of the present invention, it is difficult to cause a short circuit between the auxiliary wiring arranged between the organic EL elements and the wiring constituting the driving circuit arranged below the auxiliary wiring. Thus, the display device can reliably emit light over the entire surface, and the yield can be improved.

以下、本発明の表示装置の実施の形態を、図面に基づいて詳細に説明する。   Embodiments of a display device according to the present invention will be described below in detail with reference to the drawings.

<第1実施形態>
図1は、本発明が適用されるアクティブマトリクス型有機EL表示装置の第1実施形態の回路図である。この図に示す表示装置1は、先の技術背景において図9のブロック図を用いて説明したと同様に、画素アレイ部22に複数の画素21がマトリクス状に配列されたものである。そして、この表示装置1において各画素21に設けられた画素回路は、この図1に示すように、例えばカソード電極が接地電位GNDに接続された有機EL素子ELと、ドレインが有機EL素子ELのアノード電極に接続され、ソースが正電位(Vcc)の電源線29に接続された駆動トランジスタTr1と、この駆動トランジスタTr1のゲートと正電源電位Vccとの間に接続された容量素子Csと、ソースが駆動トランジスタTr1のゲートに、ゲートが走査線23に、ドレインがデータ線25にそれぞれ接続されたnチャンネルの書込トランジスタTr2とを有する構成となっている。尚、書込トランジスタTr2は、電圧設定によりソースとドレインの接続状態が逆になる場合もある。
<First Embodiment>
FIG. 1 is a circuit diagram of a first embodiment of an active matrix organic EL display device to which the present invention is applied. In the display device 1 shown in this figure, a plurality of pixels 21 are arranged in a matrix in the pixel array section 22 as described with reference to the block diagram of FIG. 9 in the previous technical background. The pixel circuit provided in each pixel 21 in the display device 1 includes, for example, an organic EL element EL having a cathode electrode connected to the ground potential GND and a drain having an organic EL element EL as shown in FIG. A drive transistor Tr1 connected to the anode electrode and having a source connected to the power supply line 29 having a positive potential (Vcc), a capacitive element Cs connected between the gate of the drive transistor Tr1 and the positive power supply potential Vcc, a source Has an n-channel write transistor Tr2 having a gate connected to the gate of the drive transistor Tr1, a gate connected to the scanning line 23, and a drain connected to the data line 25, respectively. Note that the connection state of the source and the drain of the write transistor Tr2 may be reversed depending on the voltage setting.

図2は、このような画素回路の動作を説明するタイミングチャートである。この図(タイミングチャート)に示すように、図1の画素回路では、選択された走査線23に書き込み信号WSを印加して書込トランジスタTr2のゲート電位を制御することで、データ線25に印加された信号電圧が駆動トランジスタTr1のゲートに書込まれる。この際、駆動トランジスタTr1のゲート電位は、次に走査線23が選択されるまでの1フィールド(1f)期間の間、容量素子Csによって安定的に保持される。この間、駆動トランジスタTr1のゲート−ソース間電圧に応じた電流が有機EL素子ELに流れ、この電流値に応じた輝度で有機EL素子ELが発光し続ける。   FIG. 2 is a timing chart for explaining the operation of such a pixel circuit. As shown in this figure (timing chart), in the pixel circuit of FIG. 1, the write signal WS is applied to the selected scanning line 23 and the gate potential of the write transistor Tr2 is controlled, so that the data line 25 is applied. The signal voltage thus written is written to the gate of the drive transistor Tr1. At this time, the gate potential of the driving transistor Tr1 is stably held by the capacitive element Cs for one field (1f) period until the next scanning line 23 is selected. During this time, a current corresponding to the gate-source voltage of the drive transistor Tr1 flows to the organic EL element EL, and the organic EL element EL continues to emit light with a luminance corresponding to the current value.

図3は、以上のようなアクティブマトリックス型の表示装置1の層構成を示す断面図であり、図1と同一の構成要素には同一の符号を付している。   FIG. 3 is a cross-sectional view showing the layer structure of the active matrix display device 1 as described above, and the same components as those in FIG. 1 are denoted by the same reference numerals.

この図に示すアクティブマトリックス型の表示装置1の基本的な層構成は、先の技術背景において図10の断面図を用いて説明したと同様であり、ここでの詳細な説明は省略する。ただしここでは、図1を用いて説明したように、電源線29は、正電位(Vcc)に接続されたものとなる。また、有機EL素子ELの下部電極6がアノード電極として用いられており、上部電極9がカソード電極として用いられている。このため、下部電極6と同一層で構成された補助配線6aも、カソード電極と同様に接地電位GNDに接続されることになる。そして、電源線29は、駆動回路を構成する配線のうち、接地電位GNDに接続された補助配線6aの電位と最も電位差を有する配線となっている。   The basic layer configuration of the active matrix type display device 1 shown in this figure is the same as that described with reference to the cross-sectional view of FIG. 10 in the above technical background, and detailed description thereof is omitted here. However, here, as described with reference to FIG. 1, the power supply line 29 is connected to a positive potential (Vcc). Further, the lower electrode 6 of the organic EL element EL is used as an anode electrode, and the upper electrode 9 is used as a cathode electrode. For this reason, the auxiliary wiring 6a composed of the same layer as the lower electrode 6 is also connected to the ground potential GND similarly to the cathode electrode. The power supply line 29 is a wiring having the most potential difference from the potential of the auxiliary wiring 6a connected to the ground potential GND among the wirings constituting the driving circuit.

そして、この図3に示す第1実施形態の表示装置1が、図10に示した表示装置(100)との異なるところは、信号線25および電源線29が、補助配線6aの下部には配置されていないところにある。すなわち、信号線25および電源線29は、下部電極6の下部または下部電極6と補助配線6aとの間の下部に配置されているのである。   The display device 1 of the first embodiment shown in FIG. 3 differs from the display device (100) shown in FIG. 10 in that the signal line 25 and the power supply line 29 are arranged below the auxiliary wiring 6a. There is no place. That is, the signal line 25 and the power supply line 29 are arranged below the lower electrode 6 or between the lower electrode 6 and the auxiliary wiring 6a.

図4には、下部電極6および補助配線6aと、その下層の配線層のレイアウト図を示す。この図に示すように、下部電極6は、画素(21)に対応してマトリックス状に配置されており、補助配線6aは、この下部電極6に対して絶縁性を保った状態で、下部電極6間に格子状に設けられている。そして、信号線25および電源線29は、部分的に補助配線6aを横切る状態で、上部電極6の下部または上部電極6と補助配線6aとの隙間の下部に配線されている。尚、本第1実施形態においては、補助配線6aの下部に、信号線25および電源線29と同一層で構成された配線が、補助配線6aと平行に配置されることはない。   FIG. 4 shows a layout diagram of the lower electrode 6 and the auxiliary wiring 6a and the wiring layer underneath. As shown in this figure, the lower electrode 6 is arranged in a matrix corresponding to the pixel (21), and the auxiliary wiring 6a is insulated from the lower electrode 6 while maintaining the insulating property. 6 are provided in a grid pattern. The signal line 25 and the power supply line 29 are wired under the upper electrode 6 or under the gap between the upper electrode 6 and the auxiliary wiring 6a while partially crossing the auxiliary wiring 6a. In the first embodiment, the wiring composed of the same layer as the signal line 25 and the power supply line 29 is not arranged below the auxiliary wiring 6a in parallel with the auxiliary wiring 6a.

以上のような構成の表示装置1では、接地電位GNDに接続された補助配線6aの下部に、この補助配線6aの電位に対して電位差が大きい電源線29や一定しない電位が印加される信号線25が、補助配線6aに重ねて平行に配置されていない。このため、補助配線6aとこの下層に配置された配線との間でのショートを生じることはない。したがって、例えば、どちらもパネル全体を一本の配線にてレイアウトされている補助配線6aと電源線29とがショートすることにより、表示装置1の全画素が発光しなくなると言った不具合を防止でき、半導体装置1の歩留まりの向上を図ることが可能になる。   In the display device 1 configured as described above, the power supply line 29 having a large potential difference with respect to the potential of the auxiliary wiring 6a or a signal line to which a non-constant potential is applied is provided below the auxiliary wiring 6a connected to the ground potential GND. 25 are not arranged in parallel with the auxiliary wiring 6a. For this reason, there is no short circuit between the auxiliary wiring 6a and the wiring arranged in the lower layer. Therefore, for example, it is possible to prevent a problem in which all the pixels of the display device 1 do not emit light due to a short circuit between the auxiliary wiring 6a and the power supply line 29, both of which are laid out with a single wiring. Thus, the yield of the semiconductor device 1 can be improved.

<第2実施形態>
図5は、第2実施形態の表示装置の概略を示すブロック図である。この表示装置1’は、赤(R),緑(G),青(B)各色に発光する有機EL素子を含む画素(画素回路)31がマトリクス状にm列n行配列されてなる画素アレイ部32を有している。ここでは、図面の簡略化のために、画素アレイ部32が6列2行の画素配列の場合を例に挙げて示している。
Second Embodiment
FIG. 5 is a block diagram showing an outline of the display device of the second embodiment. This display device 1 ′ is a pixel array in which pixels (pixel circuits) 31 including organic EL elements that emit light of red (R), green (G), and blue (B) are arranged in m columns and n rows in a matrix. A portion 32 is provided. Here, for simplification of the drawing, a case where the pixel array section 32 has a pixel array of 6 columns and 2 rows is shown as an example.

この画素アレイ部32において、画素31の各々に対して各行毎に走査線33および第1駆動線34が配線され、各行の同一発光色の画素毎に第2駆動線35が配線されている。また、画素31の各々に対して各行毎にオートゼロ線36が配線され、各列毎にデータ線37が配線されている。この画素アレイ部32の周囲には、走査線33を駆動する書き込み走査回路38と、第1駆動線34を駆動する第1駆動走査回路39と、第2駆動線35を駆動する第2駆動走査回路40と、オートゼロ線36を駆動するオートゼロ回路41と、輝度情報に応じたデータ信号をデータ線37に供給するデータ線駆動回路42とが配置されている。本例では、書き込み走査回路38および第1駆動走査回路39が画素アレイ部32を挟んで一方側(図の右側)に配置され、その反対側に第2駆動走査回路40およびオートゼロ回路41が配置された構成となっている。   In the pixel array section 32, a scanning line 33 and a first drive line 34 are wired for each row of each pixel 31, and a second drive line 35 is wired for each pixel of the same emission color in each row. In addition, an auto-zero line 36 is wired for each row for each pixel 31, and a data line 37 is wired for each column. Around the pixel array section 32, a write scanning circuit 38 for driving the scanning line 33, a first driving scanning circuit 39 for driving the first driving line 34, and a second driving scanning for driving the second driving line 35 are provided. A circuit 40, an auto zero circuit 41 for driving the auto zero line 36, and a data line driving circuit 42 for supplying a data signal corresponding to the luminance information to the data line 37 are arranged. In this example, the writing scanning circuit 38 and the first driving scanning circuit 39 are arranged on one side (right side in the figure) across the pixel array section 32, and the second driving scanning circuit 40 and the auto zero circuit 41 are arranged on the opposite side. It has been configured.

また、画素31の各々に対して、各行毎に電源線43が配線されている。   A power line 43 is wired for each row of each pixel 31.

図6は、このアクティブマトリクス型有機EL表示装置1’における画素回路(単位画素の回路)の回路図である。この図に示すように、この表示装置1’における画素回路31は、有機EL素子ELに加えて、駆動トランジスタTr1、キャパシタ(画素容量)Cs1,Cs2およびスイッチングトランジスタTr2〜Tr6を回路素子として有する構成となっている。駆動トランジスタTr1およびスイッチングトランジスタTr2〜Tr6は、Nチャネル電界効果トランジスタ、例えばNチャネルTFT(薄膜トランジスタ)である。   FIG. 6 is a circuit diagram of a pixel circuit (unit pixel circuit) in the active matrix organic EL display device 1 ′. As shown in this figure, the pixel circuit 31 in the display device 1 ′ includes a drive transistor Tr1, capacitors (pixel capacitors) Cs1 and Cs2, and switching transistors Tr2 to Tr6 as circuit elements in addition to the organic EL element EL. It has become. The drive transistor Tr1 and the switching transistors Tr2 to Tr6 are N-channel field effect transistors, for example, N-channel TFTs (thin film transistors).

有機EL素子ELは、カソード電極が第1の電源電位(本例では、接地電位GND)に接続されている。駆動トランジスタTr1は、有機EL素子ELを発光駆動する駆動トランジスタであり、ドレインが第2の電源電位(本例では、正電位Vccに接続された電源線43)に、ソースが有機EL素子ELのアノード電極にそれぞれ接続されてソースフォロア回路を形成している。容量素子Cs1は画素容量であり、一端が駆動トランジスタTr1のゲートに、他端が駆動トランジスタTr1のソースと有機EL素子ELのアノード電極との接続ノードN11にそれぞれ接続されている。   The organic EL element EL has a cathode electrode connected to the first power supply potential (in this example, the ground potential GND). The drive transistor Tr1 is a drive transistor that drives the organic EL element EL to emit light. The drain of the drive transistor Tr1 is the second power supply potential (in this example, the power supply line 43 connected to the positive potential Vcc), and the source is the organic EL element EL. A source follower circuit is formed by being connected to each anode electrode. The capacitive element Cs1 is a pixel capacitor, and one end is connected to the gate of the drive transistor Tr1, and the other end is connected to a connection node N11 between the source of the drive transistor Tr1 and the anode electrode of the organic EL element EL.

トランジスタTr2は、ソースがデータ線37に、ゲートが走査線33にそれぞれ接続されている。容量素子Cs2は、一端がトランジスタTr2のドレインに、他端が駆動トランジスタTr1のゲートと容量素子Cs1の一端との接続ノードN12にそれぞれ接続されている。トランジスタTr3は、ドレインが接続ノードN11に、ソースが第3の電源電位Vss(例えば、接地電位GND)に、ゲートが第1駆動線34にそれぞれ接続されている。なお、第3の電源電位Vssとして、負側電源電位を用いても良い。   The transistor Tr2 has a source connected to the data line 37 and a gate connected to the scanning line 33. One end of the capacitive element Cs2 is connected to the drain of the transistor Tr2, and the other end is connected to a connection node N12 between the gate of the driving transistor Tr1 and one end of the capacitive element Cs1. The transistor Tr3 has a drain connected to the connection node N11, a source connected to the third power supply potential Vss (for example, the ground potential GND), and a gate connected to the first drive line 34. Note that a negative power supply potential may be used as the third power supply potential Vss.

トランジスタTr4は、ドレインが正電位Vccに接続された電源線43に、ソースが駆動トランジスタTr1のドレインに、ゲートが第2駆動線35にそれぞれ接続されている。トランジスタTr5は、ドレインが駆動トランジスタTr1のドレインとトランジスタTr4のソースとの接続ノードN13に、ソースが接続ノードN12に、ゲートがオートゼロ線36にそれぞれ接続されている。トランジスタTr6は、ドレインが第4の電源電位Vofsに、ソースがトランジスタTr2のドレインに、ゲートがオートゼロ線36にそれぞれ接続されている。尚、以上のトランジスタうち、トランジスタTr2,Tr5,Tr6は、電圧設定によりソースとドレインの接続状態が逆になる場合もある。   The transistor Tr4 has a drain connected to the positive potential Vcc, a source connected to the drain of the drive transistor Tr1, and a gate connected to the second drive line 35. The transistor Tr5 has a drain connected to the connection node N13 between the drain of the drive transistor Tr1 and a source of the transistor Tr4, a source connected to the connection node N12, and a gate connected to the auto-zero line 36. The transistor Tr6 has a drain connected to the fourth power supply potential Vofs, a source connected to the drain of the transistor Tr2, and a gate connected to the auto-zero line 36. Of the above transistors, the transistors Tr2, Tr5, Tr6 may have the source and drain connected in reverse depending on the voltage setting.

図7は、このような画素回路の動作を説明するタイミングチャートである。図6の画素回路は、各回路38〜41の駆動により、各線33〜36をタイミングチャートに示すようにのように駆動する。これにより、駆動トランジスタTr1のゲート・ソース間電位VgsがVgs=Vini+Vthと一定値に保たれる。このため、有機EL素子ELに流れる電流は変化しない。したがって、有機EL素子ELのI−V特性が劣化しても、一定電流Idsが常に流れ続けるため、有機EL素子ELの輝度が変化することはない。また、閾値キャンセル期間におけるトランジスタTr5の作用により、駆動トランジスタTr1の閾値電圧Vthをキャンセルし、当該閾値電圧Vthのバラツキの影響を受けない一定電流Idsを流すことができるため、高画質の画像を得ることができる。   FIG. 7 is a timing chart for explaining the operation of such a pixel circuit. The pixel circuit of FIG. 6 drives each line 33 to 36 as shown in the timing chart by driving each circuit 38 to 41. As a result, the gate-source potential Vgs of the drive transistor Tr1 is kept constant at Vgs = Vini + Vth. For this reason, the electric current which flows into the organic EL element EL does not change. Therefore, even if the IV characteristic of the organic EL element EL deteriorates, the constant current Ids always flows, so that the luminance of the organic EL element EL does not change. Further, the threshold voltage Vth of the drive transistor Tr1 is canceled by the action of the transistor Tr5 during the threshold cancellation period, and a constant current Ids that is not affected by the variation of the threshold voltage Vth can be flowed, so that a high-quality image is obtained. be able to.

図8は、以上のようなアクティブマトリックス型の表示装置1’の層構成を示す断面図であり、図6と同一の構成要素には同一の符号を付している。   FIG. 8 is a cross-sectional view showing the layer structure of the active matrix display device 1 ′ as described above, and the same components as those in FIG. 6 are denoted by the same reference numerals.

この図に示すアクティブマトリックス型の表示装置1’の基本的な層構成は、先の第1実施形態において図3の断面図を用いて説明したと同様であり、ここでの詳細な説明は省略する。ただしここでは、図6を用いて説明したように、電源線43は、正電位(Vcc)が印加されるものとなる。また、有機EL素子ELの下部電極6がアノード電極として用いられており、上部電極9がカソード電極として用いられている。このため、下部電極6と同一層で構成された補助配線6aも、カソード電極と同様に接地電位GNDに接続されることになる。そして、電源線43が、駆動回路を構成する配線のうち、接地電位GNDに接続された補助配線6aの電位と最も電位差を有する配線となっている。   The basic layer configuration of the active matrix type display device 1 ′ shown in this figure is the same as that described with reference to the cross-sectional view of FIG. 3 in the first embodiment, and detailed description thereof is omitted here. To do. However, here, as described with reference to FIG. 6, a positive potential (Vcc) is applied to the power supply line 43. Further, the lower electrode 6 of the organic EL element EL is used as an anode electrode, and the upper electrode 9 is used as a cathode electrode. For this reason, the auxiliary wiring 6a composed of the same layer as the lower electrode 6 is also connected to the ground potential GND similarly to the cathode electrode. The power supply line 43 is the wiring having the most potential difference from the potential of the auxiliary wiring 6a connected to the ground potential GND among the wirings constituting the driving circuit.

そして、第1実施形態と同様に、この図8に示す第2実施形態の表示装置1’が、図10に示した表示装置(100)との異なるところは、信号線37および電源線43が、補助配線6aの下部には配置されていないところにある。すなわち、信号線37および電源線43は、第1実施形態と同様に、下部電極6の下部または下部電極6と補助配線6aとの間の下部に配置されているのである。   As in the first embodiment, the display device 1 ′ of the second embodiment shown in FIG. 8 is different from the display device (100) shown in FIG. The auxiliary wiring 6a is not disposed below the auxiliary wiring 6a. That is, the signal line 37 and the power supply line 43 are arranged below the lower electrode 6 or below the lower electrode 6 and the auxiliary wiring 6a, as in the first embodiment.

また、本第2実施形態においては、信号線37および電源線43と同一層に、第3の電源電位Vssに接続された電源線(ここではVssとする)、および第4の電源電位Vofsに接続された電源線(ここではVofsとする)が配線される。先に図6を用いて説明したように、第3の電源電位Vss例えば接地電位GNDに設定される。また、第4の電源電位Vofsは、例えば数Vの所定電位に保たれる。このため、これらの電源線Vss,Vofsは、駆動回路を構成する配線のうち、接地電位GNDに接続された補助配線6aと略同電位の配線となる。尚、補助配線6aの電位と略同電位の配線は、その画素回路を構成する複数の配線の電位の比較によって決められ、補助配線6aの電位と同電位の配線、および最も電位差の小さい配線が選択される。   In the second embodiment, the power line connected to the third power supply potential Vss (here, Vss) and the fourth power supply potential Vofs are on the same layer as the signal line 37 and the power supply line 43. A connected power line (here, Vofs) is wired. As described above with reference to FIG. 6, the third power supply potential Vss, for example, the ground potential GND is set. The fourth power supply potential Vofs is maintained at a predetermined potential of, for example, several volts. For this reason, these power supply lines Vss and Vofs are wirings having substantially the same potential as the auxiliary wiring 6a connected to the ground potential GND among the wirings constituting the driving circuit. Note that the wiring having the same potential as that of the auxiliary wiring 6a is determined by comparing the potentials of a plurality of wirings constituting the pixel circuit, and the wiring having the same potential as that of the auxiliary wiring 6a and the wiring having the smallest potential difference are used. Selected.

そこで、本第2実施形態においては、これらの電源線Vss,Vofsを、補助電極6aに重ねて補助電極6aに対して平行に配線する。尚、配線のスペースに余裕があれば、これらの電源線Vss,Vofsも、補助配線6aの下部に補助電極6aと平行に配置しなくても良い。   Therefore, in the second embodiment, these power supply lines Vss and Vofs are wired in parallel to the auxiliary electrode 6a so as to overlap the auxiliary electrode 6a. If there is enough wiring space, these power supply lines Vss and Vofs may not be arranged below the auxiliary wiring 6a in parallel with the auxiliary electrode 6a.

以上のような構成の表示装置1’では、接地電位GNDに接続された補助配線6aの下部には、補助電極6aと略同電位の電源線Vss,Vofsのみが、補助配線6aと平行に配線されている。そして、この補助電極6aの下部には、補助配線6aの電位に対して電位差が大きい電源線43や一定しない電位が印加される信号線37が、補助配線6aに重ねて平行に配置されていない。このため、第1実施形態と同様に、半導体装置1の歩留まりの向上を図ることが可能になる。   In the display device 1 ′ having the above configuration, only the power supply lines Vss and Vofs having substantially the same potential as the auxiliary electrode 6 a are wired in parallel with the auxiliary wiring 6 a below the auxiliary wiring 6 a connected to the ground potential GND. Has been. Under the auxiliary electrode 6a, the power supply line 43 having a large potential difference with respect to the potential of the auxiliary wiring 6a and the signal line 37 to which a non-constant potential is applied are not arranged in parallel with the auxiliary wiring 6a. . For this reason, as in the first embodiment, it is possible to improve the yield of the semiconductor device 1.

そして、補助電極6aに重ねて当該補助電極6aと平行に、補助電極6aと略同電位の電源線Vss,Vofsをも配置しない構成であれば、補助配線6aとその下部の配線とのショートをさらに確実に防止することができる。したがって、さらに確実に半導体装置1の歩留まりの向上を図ることが可能になる。   If the power supply lines Vss and Vofs having substantially the same potential as the auxiliary electrode 6a are not arranged in parallel with the auxiliary electrode 6a so as to overlap with the auxiliary electrode 6a, a short circuit between the auxiliary wiring 6a and the lower wiring is performed. Furthermore, it can prevent reliably. Therefore, the yield of the semiconductor device 1 can be improved more reliably.

第1実施形態の表示装置における画素回路の構成を示す回路図である。It is a circuit diagram which shows the structure of the pixel circuit in the display apparatus of 1st Embodiment. 第1実施形態の表示装置における画素回路の動作を説明するタイミングチャートである。3 is a timing chart for explaining the operation of the pixel circuit in the display device of the first embodiment. 第1実施形態の表示装置の構成を示す断面図である。It is sectional drawing which shows the structure of the display apparatus of 1st Embodiment. 第1実施形態の表示装置における有機EL素子および下部電極と、その下層の配線のレイアウト図である。FIG. 3 is a layout diagram of an organic EL element and a lower electrode in the display device according to the first embodiment, and wirings underneath. 第2実施形態の表示装置の概略構成を示すブロック図である。It is a block diagram which shows schematic structure of the display apparatus of 2nd Embodiment. 第2実施形態の表示装置の画素回路を説明する回路図である。It is a circuit diagram explaining the pixel circuit of the display apparatus of 2nd Embodiment. 第2実施形態の表示装置における画素回路の動作を説明するタイミングチャートである。12 is a timing chart for explaining the operation of the pixel circuit in the display device according to the second embodiment. 第2実施形態の表示装置の構成を示す断面図である。It is sectional drawing which shows the structure of the display apparatus of 2nd Embodiment. 表示装置の概略構成の一例を示すブロック図である。It is a block diagram which shows an example of schematic structure of a display apparatus. 従来の表示装置の構成を示す断面図である。It is sectional drawing which shows the structure of the conventional display apparatus. 従来の表示装置における有機EL素子および下部電極と、その下層の配線のレイアウト図である。FIG. 10 is a layout diagram of an organic EL element and a lower electrode in a conventional display device, and a wiring underneath.

符号の説明Explanation of symbols

1,1’…表示装置、2…基板、5…層間絶縁膜、6…下部電極、6a…補助配線、9…上部電極、25,37…信号線、29,43…電源線(補助配線の電位と最も電位差を有する配線)、EL…有機EL素子、Vss,Vofs…電源線(補助電極6aと略同電位の配線) DESCRIPTION OF SYMBOLS 1,1 '... Display apparatus, 2 ... Board | substrate, 5 ... Interlayer insulating film, 6 ... Lower electrode, 6a ... Auxiliary wiring, 9 ... Upper electrode, 25, 37 ... Signal line, 29, 43 ... Power supply line (Auxiliary wiring) Wiring having the most potential difference from the potential), EL ... organic EL element, Vss, Vofs ... power supply line (wiring having substantially the same potential as the auxiliary electrode 6a)

Claims (7)

基板上に設けられた駆動回路と、当該駆動回路を覆う状態で前記基板上に設けられた層間絶縁膜と、前記駆動回路に接続された様態で当該層間絶縁膜上に配列形成された有機EL素子と、当該層間絶縁膜上における当該有機EL素子間に配置された補助配線とを有する表示装置において、
前記駆動回路を構成する配線のうち
前記補助配線の電位と最も電位差を有する配線および一定しない電位が印加される配線は、当該補助配線と平行な領域において重なることなく配線されていると共に、
前記補助配線と略同電位の配線は、前記補助配線と平行な領域において重ねて配線されている
表示装置。
A driving circuit provided on the substrate, an interlayer insulating film provided on the substrate so as to cover the driving circuit, and an organic EL arrayed and formed on the interlayer insulating film in a state of being connected to the driving circuit In a display device having an element and an auxiliary wiring arranged between the organic EL elements on the interlayer insulating film,
Of the wirings constituting the drive circuit ,
The wiring having the most potential difference from the potential of the auxiliary wiring and the wiring to which a non-constant potential is applied are wired without overlapping in a region parallel to the auxiliary wiring ,
A display device in which a wiring having substantially the same potential as that of the auxiliary wiring is overlapped in a region parallel to the auxiliary wiring .
請求項1記載の表示装置において、
前記一定しない電位が印加される配線は、信号線であ
示装置。
The display device according to claim 1,
The wiring erratic potential is applied, Ru signal line der
Viewing equipment.
請求項1または請求項2に記載の表示装置において、The display device according to claim 1 or 2,
前記補助配線の電位と最も電位差を有する配線は、電源電位に接続される配線であるThe wiring having the most potential difference from the potential of the auxiliary wiring is a wiring connected to the power supply potential.
表示装置。Display device.
請求項1ないし請求項3のいずれか1項に記載の表示装置において、
前記補助配線は、前記有機EL素子を構成する下部電極と同一層で構成され、かつ当該有機EL素子を構成する上部電極に接続されてい
示装置。
The display device according to any one of claims 1 to 3 ,
The auxiliary line is formed of a lower electrode in the same layer constituting the organic EL element, and it is connected to the upper electrode constituting the organic EL device
Viewing equipment.
請求項1ないし請求項4のいずれか1項に記載の表示装置において、
前記有機EL素子における発光光は、前記基板と反対側から取り出され
示装置。
The display device according to any one of claims 1 to 4 ,
Emitting light in the organic EL device, it is picked from the opposite side to the substrate
Viewing equipment.
基板上に設けられた駆動回路と、当該駆動回路を覆う状態で前記基板上に設けられた層間絶縁膜と、前記駆動回路に接続された様態で当該層間絶縁膜上に配列形成された有機EL素子と、当該層間絶縁膜上における当該有機EL素子間に配置された補助配線とを有する表示装置において、
前記駆動回路を構成する配線のうち
信号線は、前記補助配線と平行な領域において重なることなく配線されていると共に、
前記補助配線と略同電位の配線は、前記補助配線と平行な領域において重ねて配線されている
表示装置。
A driving circuit provided on the substrate, an interlayer insulating film provided on the substrate so as to cover the driving circuit, and an organic EL arrayed and formed on the interlayer insulating film in a state of being connected to the driving circuit In a display device having an element and an auxiliary wiring arranged between the organic EL elements on the interlayer insulating film,
Of the wirings constituting the drive circuit ,
The signal line is wired without overlapping in a region parallel to the auxiliary wiring ,
A display device in which a wiring having substantially the same potential as that of the auxiliary wiring is overlapped in a region parallel to the auxiliary wiring .
基板上に設けられた駆動回路と、当該駆動回路を覆う状態で前記基板上に設けられた層間絶縁膜と、前記駆動回路に接続された様態で当該層間絶縁膜上に配列形成された有機EL素子と、当該層間絶縁膜上における当該有機EL素子間に配置された補助配線とを有する表示装置において、
前記駆動回路を構成する配線のうち
電源電位に接続される配線は、前記補助配線と平行な領域において重なることなく配線されていると共に、
前記補助配線と略同電位の配線は、前記補助配線と平行な領域において重ねて配線されている
表示装置。
A driving circuit provided on the substrate, an interlayer insulating film provided on the substrate so as to cover the driving circuit, and an organic EL arrayed and formed on the interlayer insulating film in a state of being connected to the driving circuit In a display device having an element and an auxiliary wiring arranged between the organic EL elements on the interlayer insulating film,
Of the wirings constituting the drive circuit ,
The wiring connected to the power supply potential is wired without overlapping in a region parallel to the auxiliary wiring ,
A display device in which a wiring having substantially the same potential as that of the auxiliary wiring is overlapped in a region parallel to the auxiliary wiring .
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