JP2008233400A

JP2008233400A - Display device

Info

Publication number: JP2008233400A
Application number: JP2007071258A
Authority: JP
Inventors: Tetsuo Yamamoto; 哲郎山本; Katsuhide Uchino; 勝秀内野; Tadashi Toyomura; 直史豊村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-03-19
Filing date: 2007-03-19
Publication date: 2008-10-02

Abstract

<P>PROBLEM TO BE SOLVED: To make small a difference in voltage drop between edges of a white display line and a window display line and to attain to high definition and a high yield. <P>SOLUTION: A display device has a plurality of pixel circuits 101 arrayed in matrix and a plurality of power wirings PSL which are provided according to row arrays of the pixel circuits 101 and to which the pixel circuits are connected, and some of pixel circuits 101 arrayed in the same row are connected to power wirings PSL in different rows in a mixed manner. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、有機ＥＬ（Electroluminescence）等の発光素子を含む画素回路がマトリクス状に配列されたアクティブマトリクス型表示装置に関するものである。 The present invention relates to an active matrix display device in which pixel circuits including light emitting elements such as organic EL (Electroluminescence) are arranged in a matrix.

画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。 In an image display device, such as a liquid crystal display, an image is displayed by arranging a large number of pixels in a matrix and controlling the light intensity for each pixel in accordance with image information to be displayed.
This is the same for an organic EL display or the like, but the organic EL display is a so-called self-luminous display having a light emitting element in each pixel circuit, and has a higher image visibility than a liquid crystal display. There are advantages such as unnecessary and high response speed.
The luminance of each light emitting element is greatly different from a liquid crystal display or the like in that a color gradation is obtained by controlling the luminance of the light emitting element according to the current value flowing therethrough, that is, the light emitting element is a current control type.

有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。 In the organic EL display, as with the liquid crystal display, a simple matrix method and an active matrix method can be used. However, although the former has a simple structure, it is difficult to realize a large and high-definition display. Due to the problems, active matrix systems have been actively developed to control the current flowing through the light-emitting elements inside each pixel circuit by means of active elements provided inside the pixel circuit, generally TFTs (Thin Film Transistors). ing.

図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給される信号線（データ線）信号ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。 FIG. 1 is a block diagram showing a configuration of a general organic EL display device.
As shown in FIG. 1, the display device 1 includes a pixel array unit 2 in which pixel circuits (PXLC) 2 a are arranged in an m × n matrix, a horizontal selector (HSEL) 3, a light scanner (WSCN) 4, a horizontal Signal line (data line) signals SGL1 to SGLn selected by the selector 3 and supplied with data signals according to luminance information, and scanning lines WSL1 to WSLm selectively driven by the write scanner 4 are provided.
The horizontal selector 3 and the light scanner 4 may be formed on the polycrystalline silicon or may be formed around the pixel by MOSIC or the like.

図２は、図１の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。 FIG. 2 is a circuit diagram showing a configuration example of the pixel circuit 2a of FIG. 1 (see, for example, Patent Documents 1 and 2).
The pixel circuit in FIG. 2 has the simplest circuit configuration among many proposed circuits, and is a so-called two-transistor driving circuit.

図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）１３を有する。また、図２において、ＳＧＬは信号線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ発光素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。 2 includes a p-channel thin film field effect transistor (hereinafter referred to as TFT) 11 and TFT 12, a capacitor C11, and an organic EL light emitting element (OLED) 13 which is a light emitting element. In FIG. 2, SGL represents a signal line, and WSL represents a scanning line.
Since organic EL light-emitting elements are often rectifying, they are sometimes referred to as OLEDs (Organic Light Emitting Diodes). In FIG. 2 and other figures, diode symbols are used as light-emitting elements. It does not necessarily require rectification.
In FIG. 2, the source of the TFT 11 is connected to the power supply potential VCC, and the cathode (cathode) of the light emitting element 13 is connected to the ground potential GND. The operation of the pixel circuit 2a in FIG. 2 is as follows.

ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、信号線ＳＧＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。 Step ST1 :
When the scanning line WSL is in a selected state (here, at a low level) and the writing potential Vdata is applied to the signal line SGL, the TFT 12 becomes conductive and the capacitor C11 is charged or discharged, and the gate potential of the TFT 11 becomes Vdata.

ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、信号線ＳＧＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。 Step ST2 :
When the scanning line WSL is in a non-selected state (here, high level), the signal line SGL and the TFT 11 are electrically disconnected, but the gate potential of the TFT 11 is stably held by the capacitor C11.

ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。 Step ST3 :
The current flowing through the TFT 11 and the light emitting element 13 has a value corresponding to the gate-source voltage Vgs of the TFT 11, and the light emitting element 13 continues to emit light with a luminance corresponding to the current value.
The operation of selecting the scanning line WSL and transmitting the luminance information given to the data line to the inside of the pixel as in step ST1 is hereinafter referred to as “writing”.
As described above, in the pixel circuit 2a of FIG. 2, once Vdata is written, the light emitting element 13 continues to emit light with a constant luminance until it is rewritten next time.

上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。 As described above, in the pixel circuit 2a, the value of the current flowing through the EL light emitting element 13 is controlled by changing the gate application voltage of the TFT 11 which is a drive transistor.
At this time, the source of the p-channel drive transistor is connected to the power supply potential VCC, and the TFT 11 always operates in the saturation region. Therefore, the constant current source has a value represented by the following formula 1.

（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）² …（１）
(Equation 1)
Ids = 1/2 · μ (W / L) Cox (Vgs− | Vth |) ² (1)

ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲート・ソース間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。 Here, μ is the carrier mobility, Cox is the gate capacity per unit area, W is the gate width, L is the gate length, Vgs is the gate-source voltage of the TFT 11, Vth indicates the threshold value of the TFT 11.

単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。 In the simple matrix type image display device, each light emitting element emits light only at the selected moment, whereas in the active matrix, as described above, the light emitting element continues to emit light even after the writing is completed. In comparison, the peak luminance and peak current of the light emitting element can be lowered, and this is particularly advantageous in a large-sized and high-definition display.

図３は、有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。 FIG. 3 is a diagram showing a change with time of current-voltage (IV) characteristics of the organic EL light emitting device. In FIG. 3, the curve indicated by the solid line indicates the characteristic in the initial state, and the curve indicated by the broken line indicates the characteristic after change with time.

一般的に、有機ＥＬ発光素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ発光素子には上述したように定電流が流れ続け、有機ＥＬ発光素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。 In general, the IV characteristics of an organic EL light emitting element deteriorate as time passes, as shown in FIG.
However, since the two-transistor drive in FIG. 2 is driven at a constant current, the constant current continues to flow through the organic EL light emitting element as described above, and even if the IV characteristic of the organic EL light emitting element deteriorates, the light emission luminance remains with time. There is no deterioration.

ところで、図２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。 The pixel circuit 2a shown in FIG. 2 is composed of a p-channel TFT. However, if it can be composed of an n-channel TFT, a conventional amorphous silicon (a-Si) process can be used in TFT fabrication. It becomes like this. Thereby, the cost of the TFT substrate can be reduced.

次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。 Next, a basic pixel circuit in which transistors are replaced with n-channel TFTs will be described.

図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。 FIG. 4 is a circuit diagram showing a pixel circuit in which the p-channel TFT in the circuit of FIG. 2 is replaced with an n-channel TFT.

図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２３を有する。また、図４において、ＳＧＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。 The pixel circuit 2b in FIG. 4 includes n-channel TFTs 21 and 22, a capacitor C21, and an organic EL light emitting element (OLED) 23 that is a light emitting element. In FIG. 4, SGL represents a data line, and WSL represents a scanning line.

この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶＣＣに接続され、ソースはＥＬ発光素子２３のアノードに接続されており、ソースフォロワー回路を形成している。 In the pixel circuit 2b, the drain side of the TFT 21 as a drive transistor is connected to the power supply potential VCC, and the source is connected to the anode of the EL light emitting element 23, thereby forming a source follower circuit.

図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ発光素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。 FIG. 5 is a diagram showing operating points of the TFT 21 as the drive transistor and the EL light emitting element 23 in the initial state. In FIG. 5, the horizontal axis represents the drain-source voltage Vds of the TFT 21, and the vertical axis represents the drain-source current Ids.

図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ発光素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。 As shown in FIG. 5, the source voltage is determined by the operating point of the TFT 21 as a drive transistor and the EL light emitting element 23, and the voltage has a different value depending on the gate voltage.
Since the TFT 21 is driven in a saturation region, a current Ids having a current value of the equation shown in the above equation 1 is supplied with respect to Vgs with respect to the source voltage at the operating point.

ＵＳＰ５，６８４，３６５USP 5,684,365 特開平８−２３４６８３号公報JP-A-8-234683

上述した画素回路は、駆動（ドライブ）トランジスタとしてのＴＦＴ２１とスイッチングトランジスタとしてのＴＦＴ２２とＯＬＥＤ２３とを有する最も単純な回路であるが、電源線に印加されるパワー信号として２つの信号で切り替え、信号線に供給される映像信号も２つの信号で切り替えてしきい値や移動度を補正する構成が採用される場合もある。
あるいは、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が設けられる構成が採用される場合がある。 The pixel circuit described above is the simplest circuit having the TFT 21 as a drive transistor, the TFT 22 as a switching transistor, and the OLED 23. However, the pixel circuit is switched between two signals as a power signal applied to the power supply line. In some cases, the video signal supplied to the video signal may be switched between two signals to correct the threshold value and mobility.
Alternatively, in some cases, a configuration in which a TFT for mobility or threshold cancellation is provided in addition to a drive transistor or a switching transistor connected in series with the OLED may be employed.

これらスイッチングトランジスタとしてのＴＦＴ、あるいは別途設けられるしきい値や移動度用のＴＦＴは、アクティブマトリクス型有機ＥＬディスプレイパネルの両側あるいは片側に配置されているライトスキャナ等の垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のＴＦＴのゲートに印加される。
このパルス信号が印加されるＴＦＴが２あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。 These switching transistor TFTs, or separately provided threshold and mobility TFTs, generate gate pulses by a vertical scanner such as a light scanner disposed on both sides or one side of an active matrix organic EL display panel. The pulse signal is applied to the gate of a desired TFT of the pixel circuit arranged in a matrix through the wiring.
When there are two or more TFTs to which this pulse signal is applied, the timing for applying each pulse signal is important.

しかしながら、たとえば電源線に印加されるパワー信号として２つの信号で切り替え、信号線に供給される映像信号も２つの信号で切り替えてしきい値や移動度を補正する構成の表示装置においては、電源ライン５１を水平方向に配線して、なおかつ電源ライン５１は２値の電圧を持つパルスでなければならないため、図６に示すように、スキャナ４もしくはドライバ５のバッファ５０より出力しなければならない。電源配線５１は水平方向に配線されており必ず抵抗ｒが存在する。 However, for example, in a display device configured to switch between two signals as a power signal applied to a power supply line and also switch a video signal supplied to the signal line with two signals to correct a threshold value and mobility, Since the line 51 is wired in the horizontal direction and the power line 51 must be a pulse having a binary voltage, it must be output from the scanner 4 or the buffer 50 of the driver 5 as shown in FIG. The power supply wiring 51 is wired in the horizontal direction and always has a resistance r.

ここで図７のようなウィンドウパターンを表示させた場合を考察する。
黒ウィンドウ表示ラインは白表示ラインと比較して１ラインあたりの電流量が少なくなっている。このため電源電圧からの電圧降下は小さい。 Consider the case where a window pattern as shown in FIG. 7 is displayed.
The black window display line has a smaller current amount per line than the white display line. For this reason, the voltage drop from the power supply voltage is small.

図８に６画素の例を示す。
電源ライン５１の１画素あたりの抵抗をr、白発光電流をＩとすると白ラインは２１Ｉｒの電圧降下、ウィンドウラインは１４Ｉｒの電圧降下となる。
つまり電源電圧をＶｃｃとすると白ラインはＶｃｃ−２１Ｉｒ、ウィンドウラインはＶｃｃ−１４Ｉｒとなり、終端画素に与えられる電源電圧は白ラインの方が小さくなる。 FIG. 8 shows an example of 6 pixels.
If the resistance per pixel of the power supply line 51 is r and the white emission current is I, the white line has a voltage drop of 21 Ir, and the window line has a voltage drop of 14 Ir.
That is, when the power supply voltage is Vcc, the white line is Vcc-21Ir and the window line is Vcc-14Ir, and the power supply voltage applied to the terminal pixel is smaller in the white line.

駆動トランジスタは飽和領域で動作させているため、図９に示すように、電源電圧の変化に対してアーリー効果が現れ、ウィンドウラインの方が明るく見えてしまう。
一般に輝度変化は急激に変化する部分、つまりエッジで視認しやすいため、白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくする必要がある。
この対策としては電源ラインを太く配線する等が挙げられるがレイアウト上面積を要するため、高精細化、高歩留まり化という点では不利である。 Since the driving transistor is operated in the saturation region, as shown in FIG. 9, an early effect appears with respect to the change of the power supply voltage, and the window line looks brighter.
In general, since a change in luminance is easily visible at a rapidly changing portion, that is, at an edge, it is necessary to reduce the difference in voltage drop between the edge of the white display line and the window display line.
As a countermeasure, the power supply line is thickly wired. However, the layout requires an area, which is disadvantageous in terms of high definition and high yield.

本発明は、白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくすることが可能で、高精細化、高歩留まり化を図ることができる表示装置を提供することにある。 It is an object of the present invention to provide a display device that can reduce the difference in voltage drop between the edges of a white display line and a window display line, and can achieve high definition and high yield.

本発明の第１の観点の表示装置は、マトリクス状に配列された複数の画素回路と、上記画素回路の行配列に応じて配線され、上記画素回路が接続される複数の電源配線と、を有し、同一行に配列された複数の画素回路において、接続される上記電源配線が異なる行である画素回路が混在するように形成されている。 A display device according to a first aspect of the present invention includes a plurality of pixel circuits arranged in a matrix, and a plurality of power supply wirings wired according to the row arrangement of the pixel circuits and connected to the pixel circuits. A plurality of pixel circuits arranged in the same row are formed such that pixel circuits in different rows are connected to the power supply wirings to be connected.

好適には、上記電源配線が、対応する行の所定の画素回路の縁部に沿うように蛇行させ配線されている。 Preferably, the power supply wiring is meandered and wired along the edge of a predetermined pixel circuit in the corresponding row.

好適には、同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている。 Preferably, a plurality of pixel circuits arranged in the same row are connected to every other adjacent power drive line.

好適には、同一行に配列された複数の画素回路が数画素回路おきに異なる隣接パワー駆動線に接続されている。 Preferably, a plurality of pixel circuits arranged in the same row are connected to different adjacent power drive lines every several pixel circuits.

好適には、上記電源配線は、異なる電圧が印加可能で、上記画素回路は、基準電位と、駆動信号が伝搬される駆動配線と、流れる電流によって輝度が変化する発光素子と、駆動トランジスタと、信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御されるスイッチングトランジスタと、上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続されている。 Preferably, different voltages can be applied to the power supply wiring, and the pixel circuit includes a reference potential, a driving wiring through which a driving signal is propagated, a light emitting element whose luminance changes according to a flowing current, a driving transistor, Connected between the signal line and the gate of the driving transistor, the gate is connected to the driving wiring, and the conduction state is controlled by the driving signal, and is connected between the gate and the source of the driving transistor. A capacitor, and the driving transistor and the light emitting element are connected in series between the power line and the reference potential.

本発明によれば、白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくすることが可能で、高精細化、高歩留まり化を図ることができる。 According to the present invention, the difference in voltage drop at the edge of the white display line and the window display line can be reduced, and high definition and high yield can be achieved.

以下、本発明の実施形態を図面に関連付けて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図１０は、本発明の第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図１１は、本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。 FIG. 10 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the first embodiment of the present invention.
FIG. 11 is a circuit diagram showing a specific configuration of the pixel circuit according to the first embodiment.

この表示装置１００は、図１０および図１１に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、パワードライブスキャナ（ＰＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号Ｖｓｉｇやオフセット信号Ｖｏｆｓの入力信号ＳＩＮが供給される信号線ＳＧＬ１０１〜ＳＧＬ１０ｎ、ライトスキャナ１０４によるゲートパルス（走査パルス）ＧＰにより選択駆動される駆動配線としての走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびパワードライブスキャナ１０５により選択的ＶＣＣ（たとえば電源電圧）またはＶＳＳ（たとえば負側電圧）に設定されるパワー信号ＰＳＧが印加され駆動される駆動配線としてのパワー駆動線ＰＳＬ１０１〜ＰＳＬ１０ｍを有する。 As shown in FIGS. 10 and 11, the display device 100 includes a pixel array unit 102 in which pixel circuits 101 are arranged in an m × n matrix, a horizontal selector (HSEL) 103, a write scanner (WSCN) 104, a power Drive scanner (PDSCN) 105, signal lines SGL101 to SGL10n to which a data signal Vsig selected by the horizontal selector 103 and an input signal SIN of an offset signal Vofs corresponding to luminance information are supplied, and a gate pulse (scanning pulse) GP by the write scanner 104 The power lines PSL101 to WSL10m as drive wirings that are selectively driven by the above and the power drive scanner 105 are applied and driven by the power signal PSG set to selective VCC (for example, power supply voltage) or VSS (for example, negative side voltage). Drive Having a power drive line PSL101~PSL10m as a line.

なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１０においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図１１においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。 In the pixel array unit 102, the pixel circuits 101 are arranged in an m × n matrix. However, in FIG. 10, in order to simplify the drawing, the pixel circuits 101 are arranged in a matrix of 2 (= m) × 3 (= n). An example of arrangement is shown.
Also in FIG. 11, a specific configuration of one pixel circuit is shown in the drawing for simplification.

本実施形態に係る画素回路１０１は、図１１に示すように、駆動トランジスタとしてのｎチャネルＴＦＴ１１１、スイッチングトランジスタとしてのｎチャネルＴＦＴ１１２、キャパシタＣ１１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１３、第１のノードＮＤ１１１、および第２のＮＤ１１２を有する。 As shown in FIG. 11, the pixel circuit 101 according to the present embodiment emits light including an n-channel TFT 111 as a driving transistor, an n-channel TFT 112 as a switching transistor, a capacitor C111, and an organic EL light emitting element (OLED: electro-optic element). It has an element 113, a first node ND111, and a second ND112.

画素回路１０１において、パワー駆動線（電源ライン）ＰＳＬ（１０１〜１０ｍ）と所定の基準電位Ｖｃａｔ（たとえば接地電位）との間に駆動トランジスタとしてのＴＦＴ１１１、ノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１３が直列に接続されている。
具体的には、発光素子１１３のカソードが基準電位Ｖｃａｔに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレインがパワー駆動線ＰＳＬに接続されている。
そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続されている。
また、キャパシタＣ１１１の第１電極が第１のノード１１１に接続され、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ１１２との間にＴＦＴ１１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１２のゲートが走査線ＷＳＬに接続されている。 In the pixel circuit 101, a TFT 111 as a drive transistor, a node ND111, and a light emitting element (OLED) 113 are provided between a power drive line (power supply line) PSL (101 to 10 m) and a predetermined reference potential Vcat (for example, ground potential). Connected in series.
Specifically, the cathode of the light emitting element 113 is connected to the reference potential Vcat, the anode is connected to the first node ND111, the source of the TFT 112 is connected to the first node ND111, and the drain of the TFT 111 is the power drive line PSL. It is connected to the.
The gate of the TFT 111 is connected to the second node ND112.
The first electrode of the capacitor C111 is connected to the first node 111, and the second electrode of the capacitor C111 is connected to the second node ND112.
The source / drain of the TFT 112 is connected between the signal line SGL and the second node ND112. The gate of the TFT 112 is connected to the scanning line WSL.

このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続されている。 As described above, in the pixel circuit 101 according to the present embodiment, the capacitor C111 as the pixel capacitance is connected between the gate and the source of the TFT 111 as the drive transistor.

図１２（Ａ）〜（Ｃ）は、図１１の画素回路の基本的な動作を示すタイミングチャートである。
図１２（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図１２（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図１２（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、それぞれ示している。 12A to 12C are timing charts showing basic operations of the pixel circuit of FIG.
12A shows a gate pulse (scanning pulse) GP applied to the scanning line WSL, FIG. 12B shows a power signal PSG applied to the power drive line PSL, and FIG. 12C shows a signal line SGL. The input signal SIN applied to each is shown.

画素回路１０１の発光素子１１３を発光させるには、非発光期間に、図１２（Ａ）〜（Ｃ）に示すように、パワー駆動線ＰＳＬにパワー信号ＶＳＳ（たとえば負電圧）を印加し、信号線ＳＧＬにオフセット信号Ｖｏｆｓを伝搬させＴＦＴ１１２を通して第２のノードＮＤ１１２に入力し、その後、パワー駆動線ＰＳＬにパワー信号ＶＣＣ（電源電圧相当）を印加して、ＴＦＴ１１１のしきい値を補正する。
その後、信号線ＳＧＬに輝度情報に応じたデータ信号Ｖｓｉｇを印加し、ＴＦＴ１１２を通して第２のノードＮＤ１１２に信号を書き込む。このとき、ＴＦＴ１１１に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、ＴＦＴ１１２を非導通状態として、輝度情報に応じて発光素子１１３を発光させる。 In order to cause the light emitting element 113 of the pixel circuit 101 to emit light, a power signal VSS (for example, a negative voltage) is applied to the power drive line PSL as shown in FIGS. The offset signal Vofs is propagated to the line SGL and input to the second node ND112 through the TFT 112, and then the power signal VCC (corresponding to the power supply voltage) is applied to the power driving line PSL to correct the threshold value of the TFT 111.
Thereafter, the data signal Vsig corresponding to the luminance information is applied to the signal line SGL, and the signal is written to the second node ND112 through the TFT 112. At this time, writing is performed while a current is supplied to the TFT 111, and thus mobility correction is performed in parallel.
Then, the TFT 112 is turned off, and the light emitting element 113 emits light according to the luminance information.

そして、本実施形態においては、白表示ラインとウィンドウ表示ラインのエッジでの電圧降下の差分を小さくすることが可能で、高精細化、高歩留まり化を実現するために、パワー駆動線ＰＳＬを画素回路の行配列に対応して各行に配線するが、同一行に配列された複数の画素回路１０１において、接続される隣接するパワー駆動線ＰＳＬが異なる行である画素回路１０１が混在するように構成されている。 In this embodiment, the difference in voltage drop at the edge of the white display line and the window display line can be reduced, and in order to achieve high definition and high yield, the power drive line PSL is connected to the pixel. Wiring is performed in each row corresponding to the row arrangement of the circuits, but a plurality of pixel circuits 101 arranged in the same row are configured such that pixel circuits 101 that are connected to different power drive lines PSL are mixed. Has been.

図１３は、本実施形態に係るパワー駆動線ＰＳＬと画素回路との第１の接続形態例を示す図である。 FIG. 13 is a diagram illustrating a first connection configuration example between the power drive line PSL and the pixel circuit according to the present embodiment.

図１３においては、パワー駆動線は、第Ｍ行に配線されたＰＬＳ１０Ｍ、第Ｍ−１行に配線されたＰＬＳ１０Ｍ−１、および第Ｍ＋１行に配線されたＰＬＳ１０Ｍ＋１が配線されている。
また、第Ｍ行には６つの画素回路１０１−Ｍ１〜Ｍ６が配列され、第Ｍ−１行には６つの画素回路１０１−（Ｍ−１）１〜（Ｍ−１）６が配列され、第Ｍ＋１行には６つの画素回路１０１−（Ｍ＋１）１〜（Ｍ＋１）６が配列されている。 In FIG. 13, PLS10M wired to the Mth row, PLS10M-1 wired to the (M-1) th row, and PLS10M + 1 wired to the (M + 1) th row are wired as the power drive lines.
In addition, six pixel circuits 101-M1 to M6 are arranged in the Mth row, and six pixel circuits 101- (M-1) 1 to (M-1) 6 are arranged in the M-1th row. Six pixel circuits 101- (M + 1) 1 to (M + 1) 6 are arranged in the (M + 1) th row.

そして、第Ｍ行の６つの画素回路１０１−Ｍ１〜Ｍ６のうち、画素回路１０１−Ｍ１，１０１−Ｍ３，１０１−Ｍ５がパワー駆動線ＰＬＳ１０Ｍに接続され、画素回路１０１−Ｍ２，１０１−Ｍ４，１０１−Ｍ６がパワー駆動線ＰＬＳ１０Ｍ＋１に接続されている。
第Ｍ−１行の６つの画素回路１０１−（Ｍ−１）１〜（Ｍ−１）６のうち、画素回路１０１−（Ｍ−１）１，１０１−（Ｍ−１）３，１０１−（Ｍ−１）５がパワー駆動線ＰＬＳ１０Ｍ−１に接続され、画素回路１０１−（Ｍ−１）２，１０１−（Ｍ−１）４，１０１−（Ｍ−１）６がパワー駆動線ＰＬＳ１０Ｍに接続されている。
第Ｍ＋１行の６つの画素回路１０１−（Ｍ＋１）１〜（Ｍ＋１）６のうち、画素回路１０１−（Ｍ＋１）１，１０１−（Ｍ＋１）３，１０１−（Ｍ＋１）５がパワー駆動線ＰＬＳ１０Ｍ＋１に接続され、画素回路１０１−（Ｍ＋１）２，１０１−（Ｍ＋１）４，１０１−（Ｍ＋１）６が図示しないパワー駆動線ＰＬＳ１０Ｍ＋２に接続されている。 Of the six pixel circuits 101-M1 to M6 in the Mth row, the pixel circuits 101-M1, 101-M3, 101-M5 are connected to the power drive line PLS10M, and the pixel circuits 101-M2, 101-M4 are connected. 101-M6 is connected to the power drive line PLS10M + 1.
Among the six pixel circuits 101- (M-1) 1 to (M-1) 6 in the M-1th row, the pixel circuits 101- (M-1) 1, 101- (M-1) 3, 101- (M-1) 5 is connected to the power drive line PLS10M-1, and the pixel circuits 101- (M-1) 2, 101- (M-1) 4, 101- (M-1) 6 are connected to the power drive line PLS10M. It is connected to the.
Among the six pixel circuits 101- (M + 1) 1 to (M + 1) 6 in the (M + 1) th row, the pixel circuits 101- (M + 1) 1, 101- (M + 1) 3, 101- (M + 1) 5 are the power drive lines PLS10M + 1. The pixel circuits 101- (M + 1) 2, 101- (M + 1) 4, 101- (M + 1) 6 are connected to a power drive line PLS10M + 2 (not shown).

このように、図１３の例では、同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている。
ただし、１画素おきのみに限らず、数画素おきでも問題ない。
そして、図１３において、画素回路１０１−Ｍ３，１０１−Ｍ４，１０１−（Ｍ＋１）３，１０１−（Ｍ＋１）４がウィンドウ表示画素である。
また、パワー駆動線ＰＳＬは水平方向に配線されており必ず抵抗ｒが存在する。 In this way, in the example of FIG. 13, a plurality of pixel circuits arranged in the same row are connected to every other adjacent power drive line.
However, there is no problem not only with every other pixel but also with every few pixels.
In FIG. 13, pixel circuits 101-M3, 101-M4, 101- (M + 1) 3, 101- (M + 1) 4 are window display pixels.
Further, the power drive line PSL is wired in the horizontal direction and always has a resistance r.

ここで図１３のようなウィンドウパターンを表示させた場合を考察する。
黒ウィンドウ表示ラインは白表示ラインと比較して１ラインあたりの電流量が少なくなっている。このため電源電圧からの電圧降下は小さい。 Consider the case where a window pattern as shown in FIG. 13 is displayed.
The black window display line has a smaller current amount per line than the white display line. For this reason, the voltage drop from the power supply voltage is small.

電源ラインであるパワー駆動線ＰＬＳの１画素あたりの抵抗をr、白発光電流をＩとすると、以下の式（１）〜（３）に示すように、白ラインは２１Ｉｒの電圧降下、ウィンドウ（ＷＮ）エッジラインは１７Ｉｒ、ウィンドウラインは１４Ｉｒの電圧降下となる。 Assuming that the resistance per pixel of the power drive line PLS which is a power supply line is r and the white light emission current is I, the white line has a voltage drop of 21 Ir, a window (as shown in the following formulas (1) to (3)) WN) The edge line has a voltage drop of 17 Ir, and the window line has a voltage drop of 14 Ir.

つまり電源電圧をＶｃｃとすると白ラインはＶｃｃ−２１Ｉｒ、ウィンドウエッジラインはＶｃｃ−１７Ｉｒ、ウィンドウラインはＶｃｃ−１４Ｉｒとなり、終端画素に与えられる電源電圧は白ラインの方が小さくなる。
しかし、本実施形態においては、上述した接続形態を採用することにより、ウィンドウのエッジでの電圧降下をウィンドウライン、白表示ラインの電圧降下の中間とすることが可能である。
これにより、ウィンドウ周辺での電圧降下は図１４に示すようになり、ウィンドウエッジで電源電圧が急激に変化することがなくなるためウィンドウ左右での輝度変化が小さくなり均一な画質を得ることができる。
また、図１３の構成においては、電源配線の抵抗を小さく抑えることが可能である。その結果、電源配線を細く配線することが可能であり、高精細化、高歩留り化が可能である。 That is, when the power supply voltage is Vcc, the white line is Vcc-21Ir, the window edge line is Vcc-17Ir, the window line is Vcc-14Ir, and the power supply voltage applied to the terminal pixel is smaller in the white line.
However, in the present embodiment, the voltage drop at the edge of the window can be made intermediate between the voltage drop of the window line and the white display line by adopting the connection form described above.
As a result, the voltage drop around the window is as shown in FIG. 14, and the power supply voltage does not change abruptly at the window edge, so that the luminance change at the left and right of the window is reduced, and uniform image quality can be obtained.
Further, in the configuration of FIG. 13, the resistance of the power supply wiring can be kept small. As a result, the power supply wiring can be thinned, and high definition and high yield can be achieved.

図１５は、本実施形態に係るパワー駆動線ＰＳＬと画素回路との第２の接続形態例を示す図である。 FIG. 15 is a diagram illustrating a second connection configuration example between the power drive line PSL and the pixel circuit according to the present embodiment.

本第２の接続形態例が上述した第１の接続形態例と異なる点は、パワー駆動線ＰＬＳを水平方向数画素おきに、図１５の例では１画素おきに蛇行させて配線したことにある。すなわち、この例では、パワー駆動線ＰＬＳは、画素回路配列に対応する行の画素回路の行列方向における縁部に沿うように蛇行させ配線されている。 The second connection configuration example is different from the first connection configuration example described above in that the power drive lines PLS are meandered and wired every several pixels in the horizontal direction, and every other pixel in the example of FIG. . That is, in this example, the power drive line PLS is meandering and wired along the edge in the matrix direction of the pixel circuits in the row corresponding to the pixel circuit array.

この場合、第Ｍ行の６つの画素回路１０１−Ｍ１〜Ｍ６のうち、画素回路１０１−Ｍ１，１０１−Ｍ３，１０１−Ｍ５がパワー駆動線ＰＬＳ１０Ｍに接続され、画素回路１０１−Ｍ２，１０１−Ｍ４，１０１−Ｍ６がパワー駆動線ＰＬＳ１０Ｍ−１に接続されている。
第Ｍ−１行の６つの画素回路１０１−（Ｍ−１）１〜（Ｍ−１）６のうち、画素回路１０１−（Ｍ−１）１，１０１−（Ｍ−１）３，１０１−（Ｍ−１）５がパワー駆動線ＰＬＳ１０Ｍ−１に接続され、画素回路１０１−（Ｍ−１）２，１０１−（Ｍ−１）４，１０１−（Ｍ−１）６がパワー駆動線ＰＬＳ１０Ｍ−２に接続されている。
第Ｍ＋１行の６つの画素回路１０１−（Ｍ＋１）１〜（Ｍ＋１）６のうち、画素回路１０１−（Ｍ＋１）１，１０１−（Ｍ＋１）３，１０１−（Ｍ＋１）５がパワー駆動線ＰＬＳ１０Ｍ＋１に接続され、画素回路１０１−（Ｍ＋１）２，１０１−（Ｍ＋１）４，１０１−（Ｍ＋１）６が図示しないパワー駆動線ＰＬＳ１０Ｍに接続されている。 In this case, among the six pixel circuits 101-M1 to M6 in the Mth row, the pixel circuits 101-M1, 101-M3, 101-M5 are connected to the power drive line PLS10M, and the pixel circuits 101-M2, 101-M4. , 101-M6 are connected to the power drive line PLS10M-1.
Of the six pixel circuits 101- (M-1) 1 to (M-1) 6 in the M-1th row, the pixel circuits 101- (M-1) 1, 101- (M-1) 3, 101- (M-1) 5 is connected to the power drive line PLS10M-1, and the pixel circuits 101- (M-1) 2, 101- (M-1) 4, 101- (M-1) 6 are connected to the power drive line PLS10M. -2.
Of the six pixel circuits 101- (M + 1) 1 to (M + 1) 6 in the (M + 1) th row, the pixel circuits 101- (M + 1) 1, 101- (M + 1) 3, 101- (M + 1) 5 are used as the power drive line PLS10M + 1. The pixel circuits 101- (M + 1) 2, 101- (M + 1) 4, 101- (M + 1) 6 are connected to a power drive line PLS10M (not shown).

このように、図１５の例においても、同一行に配列された複数の画素回路が一つおきに異なる隣接パワー駆動線に接続されている。
ただし、１画素おきのみに限らず、数画素おきでも問題ない。 Thus, also in the example of FIG. 15, a plurality of pixel circuits arranged in the same row are connected to every other adjacent power drive line.
However, there is no problem not only with every other pixel but also with every few pixels.

電源ラインであるパワー駆動線ＰＬＳの１画素あたりの抵抗をr、白発光電流をＩとすると、上記の式（１）〜（３）に示すように、白ラインは２１Ｉｒの電圧降下、ウィンドウ（ＷＮ）エッジラインは１７Ｉｒ、ウィンドウラインは１４Ｉｒの電圧降下となる。 Assuming that the resistance per pixel of the power drive line PLS which is a power supply line is r and the white light emission current is I, the white line has a voltage drop of 21 Ir, a window (as shown in the above formulas (1) to (3)). WN) The edge line has a voltage drop of 17 Ir, and the window line has a voltage drop of 14 Ir.

つまり電源電圧をＶｃｃとすると白ラインはＶｃｃ−２１Ｉｒ、ウィンドウエッジラインはＶｃｃ−１７Ｉｒ、ウィンドウラインはＶｃｃ−１４Ｉｒとなり、終端画素に与えられる電源電圧は白ラインの方が小さくなる。
しかし、本実施形態においては、上述した接続形態を採用することにより、ウィンドウのエッジでの電圧降下をウィンドウライン、白表示ラインの電圧降下の中間とすることが可能である。
これにより、ウィンドウ周辺での電圧降下は図１４に示すようになり、ウィンドウエッジで電源電圧が急激に変化することがなくなるためウィンドウ左右での輝度変化が小さくなり均一な画質を得ることができる。
また、図１５の構成においては、電源配線の抵抗を小さく抑えることが可能である。 That is, when the power supply voltage is Vcc, the white line is Vcc-21Ir, the window edge line is Vcc-17Ir, the window line is Vcc-14Ir, and the power supply voltage applied to the terminal pixel is smaller in the white line.
However, in the present embodiment, the voltage drop at the edge of the window can be made intermediate between the voltage drop of the window line and the white display line by adopting the connection form described above.
As a result, the voltage drop around the window is as shown in FIG. 14, and the power supply voltage does not change abruptly at the window edge, so that the luminance change at the left and right of the window is reduced, and uniform image quality can be obtained.
In the configuration shown in FIG. 15, the resistance of the power supply wiring can be kept small.

また、第２の接続形態例においては、隣接する画素回路間にパワー駆動線ＰＳＬが位置することになる。
上述した図１１の回路は、信号線ＳＧＬのデータ信号を画素回路１０１内に着き込むときには、パワー駆動線ＰＳＬは固定電位Ｖｃｃに設定されていることから、いわゆるシールド機能を発現することが可能で、隣接する列の信号線ＳＧＬの干渉等を防止することができる利点がある。 In the second connection example, the power drive line PSL is located between adjacent pixel circuits.
In the circuit of FIG. 11 described above, when the data signal of the signal line SGL arrives in the pixel circuit 101, the power drive line PSL is set to the fixed potential Vcc, so that a so-called shield function can be exhibited. There is an advantage that interference between the signal lines SGL of adjacent columns can be prevented.

以上のように、本実施形態に係る第１の接続形態例および第２の接続形態例によれば、ウィンドウを表示しても電源の電圧降下の差が小さくなるため、均一な画質を得ることができる。
また、電源配線を細く配線することが可能となるため、高精細、高歩留りが可能となる。 As described above, according to the first connection configuration example and the second connection configuration example according to the present embodiment, even when a window is displayed, the difference in the voltage drop of the power supply is reduced, so that uniform image quality can be obtained. Can do.
In addition, since the power supply wiring can be made thin, high definition and high yield are possible.

また、本実施形態の表示装置１００においては、画素回路１０１内のＴＦＴ(トランジスタ)のゲートに印加する駆動パルス（ゲートパルス）を印加している配線である走査線ＷＳＬの配線抵抗や配線容量によるパルス遅延に起因するシェーディング、スジムラを改善するため、および／または、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善、すなわち画質等を改善するために、以下の対策を施している。 Further, in the display device 100 of the present embodiment, depending on the wiring resistance or wiring capacitance of the scanning line WSL that is a wiring to which a driving pulse (gate pulse) applied to the gate of the TFT (transistor) in the pixel circuit 101 is applied. Improve shading and unevenness due to pulse delay and / or unevenness such as shading due to voltage drop in power supply line, improve unevenness and roughness in image, that is, improve image quality In order to do this, the following measures are taken.

図１６は、画質等を改善するための対策の一例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。 FIG. 16 is a diagram for explaining an example of measures for improving the image quality and the like, and is a simplified plan view and a cross-sectional view of the main part of the pixel circuit.

第１の対策例においては、各画素回路１０１のスイッチングトランジスタであるＴＦＴ１１２のゲートＧＴが接続される走査線（ゲートライン）ＷＳＬを、低抵抗な金属、たとえばアルミニウム（Ａｌ）等から形成される電源ライン（パワー信号線）ＰＳＬと同層で同材料の配線として形成し、低抵抗な金属、たとえばアルミニウム（Ａｌ）等から形成される信号線ＳＧＬを、走査線ＷＳＬおよび電源ラインＰＳＬより下層（図示しない基板側の層）として形成している。
そして、上層にある走査線ＷＳＬと、この走査線ＷＳＬより下層にある信号線ＳＧＬと同層で同材料の低抵抗配線層１１４とを、ＳＩＮやＳｉＯ_２等の層間絶縁膜１１５に形成したコンタクト１１６を通して接続し、２段配線構造としている。
さらに、本第１の対策例においては、キャパシタＣ１１１を走査線ＷＳＬと層の積層方向において、重ならないような位置にずらして配置している。 In the first countermeasure example, the scanning line (gate line) WSL to which the gate GT of the TFT 112 serving as the switching transistor of each pixel circuit 101 is connected is formed of a low resistance metal such as aluminum (Al). The signal line SGL is formed as a wiring of the same material and in the same layer as the line (power signal line) PSL, and the signal line SGL formed of a low resistance metal, for example, aluminum (Al), is lower than the scanning line WSL and the power supply line PSL (illustrated). Layer on the substrate side not to be formed).
Then, the contact formed by forming the scanning line WSL in the upper layer and the low resistance wiring layer 114 of the same material and the same layer as the signal line SGL in the lower layer of the scanning line WSL on the interlayer insulating film 115 such as SIN or SiO _2. 116 is connected to form a two-stage wiring structure.
Furthermore, in the first countermeasure example, the capacitor C111 is arranged so as not to overlap in the stacking direction of the scanning line WSL and the layer.

なお、各画素回路のＴＦＴ１１２は、いわゆるボトムゲート型であり、そのゲート電極（制御端子）は図示しない絶縁膜に形成されたコンタクトを介して引き上げられて、走査線ＷＳＬに接続されている。
一般に、ＴＦＴのゲート電極は、高抵抗配線、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。 Note that the TFT 112 of each pixel circuit is a so-called bottom gate type, and its gate electrode (control terminal) is pulled up through a contact formed on an insulating film (not shown) and connected to the scanning line WSL.
In general, a gate electrode of a TFT is formed by depositing a metal or an alloy such as molybdenum (Mo) or tantalum (Ta) or the like by a method such as sputtering.

以上のように、この対策例においては、走査線（ゲートライン）ＷＳＬを低抵抗な電源配線と同一の層と信号線と同一の層１１５の２段配線でレイアウトすることを特徴としている。 As described above, this countermeasure example is characterized in that the scanning line (gate line) WSL is laid out in a two-stage wiring of the same layer 115 as the low resistance power supply wiring and the same layer 115 as the signal line.

このような特徴を有する対策例によれば、走査線（ゲートライン）ＷＳＬの抵抗、容量を小さくすることができる。すなわち、電源ラインを形成する配線層は低抵抗金属で形成され、信号線ＳＧＬを形成する配線層も低抵抗金属で形成されることから、２段配線とすることにより、走査線ＷＳＬの抵抗は半分程度にすることが可能である。このため、スイッチングトランジスタとしてのＴＦＴ１１２のゲートラインのトランジェントを早くすることが可能となる。
また、ライトスキャナ１０３のゲートパルス（制御信号）ＧＰの走査線ＷＳＬへの出力端側と、この出力端から離れた位置のゲートパルスＧＰのパルス幅の差を小さくすることができ、書込み不足やムラ、シェーディングのない均一な画質を得ることが可能となる。そして、ゲートラインのトランジェントを高速化することが可能となり、高精細化が実現可能となる、という利点がある。 According to the countermeasure example having such characteristics, the resistance and capacitance of the scanning line (gate line) WSL can be reduced. That is, the wiring layer that forms the power supply line is formed of a low-resistance metal, and the wiring layer that forms the signal line SGL is also formed of a low-resistance metal. It can be reduced to about half. For this reason, the transient of the gate line of the TFT 112 as the switching transistor can be accelerated.
In addition, the difference between the pulse width of the gate pulse (control signal) GP of the write scanner 103 to the scanning line WSL and the gate pulse GP at a position away from the output terminal can be reduced. It is possible to obtain uniform image quality without unevenness and shading. Further, it is possible to speed up the transient of the gate line, and there is an advantage that high definition can be realized.

図１７は、図１６の比較例として走査線(ゲートライン)と層の積層方向に重なる位置に容量（キャパシタ）を配置した構成を示す図である。 FIG. 17 is a diagram showing a configuration in which a capacitor (capacitor) is arranged at a position overlapping with the scanning line (gate line) and the layer stacking direction as a comparative example of FIG.

図１７に示すように、走査線(ゲートライン)ＷＳＬの層の積層方向に重なる位置に容量（キャパシタ）や信号線を配置した構成をとることで、走査線ＷＳＬの寄生容量を増加させる傾向にある。
これに対して、本第１の対策例のように、キャパシタＣ１１１を走査線ＷＳＬと層の積層方向において、重ならないような位置にずらして配置し、走査線ＷＳＬ下には信号線ＳＧＬのみがオーバーラップする状態となり、寄生容量の増加を防止することができ、ゲートパルスの伝搬速度のいっそうの高速化を実現することが可能となる。 As shown in FIG. 17, by adopting a configuration in which capacitors (capacitors) and signal lines are arranged at positions overlapping the stacking direction of the layers of the scanning lines (gate lines) WSL, the parasitic capacitance of the scanning lines WSL tends to increase. is there.
On the other hand, as in the first countermeasure example, the capacitor C111 is arranged so as not to overlap in the stacking direction of the scanning line WSL and the layer, and only the signal line SGL is below the scanning line WSL. It becomes an overlapping state, an increase in parasitic capacitance can be prevented, and a further increase in the propagation speed of the gate pulse can be realized.

図１８は、画質等を改善するための他の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。 FIG. 18 is a diagram for explaining another countermeasure example for improving the image quality and the like, and is a simplified cross-sectional view of a main part of the pixel circuit.

本対策例は、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善するために、電源ライン（パワー駆動線）ＰＳＬを多層配線化している。 In this countermeasure example, the power supply line (power drive line) PSL is formed in a multi-layer wiring in order to improve the occurrence of unevenness such as shading due to the voltage drop of the power supply line and the occurrence of unevenness or roughness in the image. .

前述したように、本来の電源ラインＰＳＬは走査線（ゲートライン）ＷＳＬと同層で同材料の低抵抗配線（Ａｌ等）によりゲート絶縁膜１１８の所定の位置に形成される。
そして、電源ラインＰＳＬ上に形成した層間絶縁膜１１５にコンタクト１２１が形成され、層間絶縁膜１１５上に形成したＡｌ等の低抵抗配線層１２２をコンタクト１２１を介して電源ラインＰＳＬと接続して多層化し、電源ラインを２段配線構造として、低抵抗化を図り、電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善している。
また、図１８においては、上層の電源用配線層１２２上に平坦化膜１２３が形成され、平坦化膜１２３にアノード電極１２４が形成されている。 As described above, the original power supply line PSL is formed at a predetermined position of the gate insulating film 118 by the low resistance wiring (Al or the like) made of the same material and in the same layer as the scanning line (gate line) WSL.
A contact 121 is formed on the interlayer insulating film 115 formed on the power supply line PSL, and a low resistance wiring layer 122 such as Al formed on the interlayer insulating film 115 is connected to the power supply line PSL via the contact 121 to form a multilayer. In order to reduce the resistance, the power supply line has a two-stage wiring structure, and unevenness such as shading occurs due to a voltage drop, thereby improving unevenness and roughness in the image.
In FIG. 18, a planarizing film 123 is formed on the upper power supply wiring layer 122, and an anode electrode 124 is formed on the planarizing film 123.

本対策例によれば、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを抑止することができる。 According to this countermeasure example, it is possible to suppress the occurrence of unevenness such as shading due to the voltage drop of the power supply line, and the occurrence of unevenness or roughness in the image.

次に、上記構成のより具体的な動作を、画素回路の動作を中心に、図１９（Ａ）〜（Ｅ）、および図２０〜図２７に関連付けて説明する。
なお、図１９（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図１９（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図１９（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、図１９（Ｄ）は第２のノードＮＤ１１２の電位ＶND112を、図１９（Ｅ）は第１のノードＮＤ１１１の電位ＶND111を、それぞれ示している。 Next, a more specific operation of the above configuration will be described with reference to FIGS. 19A to 19E and FIGS. 20 to 27, focusing on the operation of the pixel circuit.
19A shows a gate pulse (scanning pulse) GP applied to the scanning line WSL, FIG. 19B shows a power signal PSG applied to the power drive line PSL, and FIG. 19C shows a signal. FIG. 19D shows the input signal SIN applied to the line SGL, FIG. 19D shows the potential VND112 of the second node ND112, and FIG. 19E shows the potential VND111 of the first node ND111.

まず、ＥＬ発光素子１１３の発光状態時は、図１９（Ｂ）および図２０に示すように、パワー駆動線ＰＳＬには電源電圧ＶＣＣであり、ＴＦＴ１１２がオフした状態である。
このとき、駆動トランジスタでるＴＦＴ１１１は飽和領域で動作するように設定されているため、ＥＬ発光素子１１３に流れる電流ＩｄｓはＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じて式１に示される値をとる。 First, when the EL light emitting element 113 is in the light emitting state, as shown in FIG. 19B and FIG. 20, the power drive line PSL is at the power supply voltage VCC and the TFT 112 is turned off.
At this time, since the TFT 111 which is a driving transistor is set to operate in a saturation region, the current Ids flowing through the EL light emitting element 113 takes a value represented by Equation 1 according to the gate-source voltage Vgs of the TFT 111.

次に、非発光期間において、図１９（Ｂ）および図２１示すように、電源ラインであるパワー駆動線ＰＳＬをＶｓｓとする。このとき、電圧ＶｓｓがＥＬ発光素子１１３のしきい値Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和よりも小さいとき、つまりＶｓｓ＜Ｖｔｈｅｌ＋ＶｃａｔであればＥＬ発光素子１１３は消光し、電源ラインであるパワー駆動線ＰＳＬが駆動トランジスタとしてのＴＦＴ１１１のソースとなる。このとき、ＥＬ発光素子１１３のアノード（ノードＮＤ１１１）は、図１９（Ｅ）に示すように、Ｖｓｓに充電される。 Next, in the non-light emitting period, as shown in FIGS. 19B and 21, the power drive line PSL which is a power supply line is set to Vss. At this time, when the voltage Vss is smaller than the sum of the threshold value Vthel and the cathode voltage Vcat of the EL light emitting element 113, that is, if Vss <Vthel + Vcat, the EL light emitting element 113 is extinguished, and the power drive line PSL which is a power supply line is It becomes the source of the TFT 111 as a driving transistor. At this time, the anode (node ND111) of the EL light emitting element 113 is charged to Vss as shown in FIG.

さらに、図１９（Ａ），（Ｃ），（Ｄ），（Ｅ）、および図２２に示すように、信号線ＳＧＬの電位がオフセット電圧Ｖｏｆｓとなったときに、ゲートパルスＧＰはハイレベルに設定してＴＦＴ１１２をオンし、ＴＦＴ１１１のゲート電位をＶｏｆｓとする。
このとき、ＴＦＴ１１１のゲート・ソース間電圧は（Ｖｏｆｓ−Ｖｓｓ）という値をとる。このＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きくない（低い）としきい値補正動作を行うことができないために、ＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きく、すなわちＶｏｆｓ−Ｖｓｓ＞Ｖｔｈとする必要がある。 Further, as shown in FIGS. 19A, 19C, 19D, and 22E and FIG. 22, when the potential of the signal line SGL becomes the offset voltage Vofs, the gate pulse GP becomes high level. The TFT 112 is turned on by setting, and the gate potential of the TFT 111 is set to Vofs.
At this time, the gate-source voltage of the TFT 111 takes a value of (Vofs−Vss). If the gate-source voltage (Vofs−Vss) of the TFT 111 is not larger (lower) than the threshold voltage Vth of the TFT 111, the threshold value correction operation cannot be performed. Therefore, the gate-source voltage (Vofs) of the TFT 111 cannot be performed. −Vss) needs to be larger than the threshold voltage Vth of the TFT 111, that is, Vofs−Vss> Vth.

そしてしきい値補正動作においてパワー駆動線ＰＳＬに印加するパワー信号ＰＳＧを再び電源電圧Ｖｃｃとする。
パワー駆動線ＰＳＬを電源電圧ＶｃｃとすることでＥＬ発光素子１１３のアノード（ノードＮＤ１１１）がＴＦＴ１１１のソースとして機能し、図２５に示すように電流が流れる。
ＥＬ発光素子１１３の等価回路は、図２３に示すように、ダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さい）の関係を満足する限り、ＴＦＴ１１１の電流はキャパシタＣ１１１とＣｅｌを充電するために使われる。
このとき、容量Ｃｅｌの端子間の電圧Ｖｅｌは時間と共に、図２４に示すように上昇してゆく。一定時間経過後、ＴＦＴ１１１のゲート・ソース間電圧はＶｔｈという値をとる。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。 Then, the power signal PSG applied to the power drive line PSL in the threshold value correcting operation is set to the power supply voltage Vcc again.
By setting the power drive line PSL to the power supply voltage Vcc, the anode (node ND111) of the EL light emitting element 113 functions as the source of the TFT 111, and a current flows as shown in FIG.
The equivalent circuit of the EL light emitting element 113 is expressed by a diode and a capacitor as shown in FIG. 23, and therefore satisfies the relationship of Vel ≦ Vcat + Vthel (the leakage current of the EL light emitting element 113 is considerably smaller than the current flowing through the TFT 111). As long as this is done, the current in the TFT 111 is used to charge the capacitors C111 and Cel.
At this time, the voltage Vel between the terminals of the capacitor Cel increases with time as shown in FIG. After a certain period of time, the gate-source voltage of the TFT 111 takes a value of Vth. At this time, Vel = Vofs−Vth ≦ Vcat + Vthel.

しきい値キャンセル動作終了後、図１９（Ａ），（Ｃ）、および図２５に示すように、ＴＦＴ１１２をオンした状態で信号線ＳＧＬの電位をＶｓｉｇとする。データ信号Ｖｓｉｇは階調に応じた電圧となっている。このとき、ＴＦＴ１１１のゲート電位は、ＴＦＴ１１２をオンしているために、図１９（Ｄ）に示すようにＶｓｉｇとなるが、電源ラインであるパワー駆動線ＰＳＬから電流Ｉｄｓが流れるためソース電位は時間とともに上昇してゆく。
このとき、ＴＦＴ１１１のソース電圧がＥＬ発光素子１１３のしきい値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を越えなければ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さければ）、ＴＦＴ１１１に流れる電流はキャパシタＣ１１１とＣｅｌを充電するのに使用される。
このとき、ＴＦＴ１１１のしきい値補正動作は完了しているため、ＴＦＴ１１１が流す電流は移動度μを反映したものとなる。
具体的にいうと、図２６に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、ＴＦＴ１１１のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するＶｇｓとなる。 After completion of the threshold cancel operation, as shown in FIGS. 19A, 19C, and 25, the potential of the signal line SGL is set to Vsig with the TFT 112 turned on. The data signal Vsig is a voltage corresponding to the gradation. At this time, since the TFT 112 is turned on, the gate potential of the TFT 111 becomes Vsig as shown in FIG. 19D. However, since the current Ids flows from the power drive line PSL which is a power supply line, the source potential is time. It rises with it.
At this time, if the source voltage of the TFT 111 does not exceed the sum of the threshold voltage Vthel and the cathode voltage Vcat of the EL light emitting element 113 (if the leakage current of the EL light emitting element 113 is considerably smaller than the current flowing through the TFT 111), the TFT 111 The flowing current is used to charge capacitors C111 and Cel.
At this time, since the threshold value correcting operation of the TFT 111 is completed, the current flowing through the TFT 111 reflects the mobility μ.
More specifically, as shown in FIG. 26, those having a high mobility μ have a large current amount and a rapid increase in source voltage. On the contrary, when the mobility μ is small, the amount of current is small, and the increase of the source voltage is slow. As a result, the gate-source voltage of the TFT 111 is reduced to reflect the mobility μ, and becomes Vgs for completely correcting the mobility after a predetermined time has elapsed.

最後に、図１９（Ａ）〜（Ｃ）、および図２７に示すように、ゲートパルスＧＰをローレベルに切り替えてＴＦＴ１１２をオフして書き込みを終了させ、ＥＬ発光素子１１３を発光させる。
ＴＦＴ１１１のゲート・ソース間電圧は一定であるので、ＴＦＴ１１１は一定電流Ｉｄｓ’をＥＬ発光素子１１３に流し、ＶｅｌはＥＬ発光素子１１３にＩｄｓ’という電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１３は発光する。
本画素回路１０１においてもＥＬ発光素子１１３は発光時間が長くなるとそのＩ-Ｖ特性は変化してしまう。そのため図中Ｂ点（ノードＮＤ１１１）の電位も変化する。しかしながら、ＴＦＴ１１１のゲート・ソース間電圧は一定値に保たれているのでＥＬ発光素子１１３に流れる電流は変化しない。よってＥＬ発光素子１１３のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１３の輝度が変化することはない。 Finally, as shown in FIGS. 19A to 19C and FIG. 27, the gate pulse GP is switched to a low level, the TFT 112 is turned off to complete writing, and the EL light emitting element 113 is caused to emit light.
Since the gate-source voltage of the TFT 111 is constant, the TFT 111 passes a constant current Ids ′ to the EL light emitting element 113, and Vel rises to a voltage Vx at which a current of Ids ′ flows to the EL light emitting element 113. Emits light.
In this pixel circuit 101 as well, the EL characteristic of the EL light emitting element 113 changes as the light emission time becomes longer. Therefore, the potential at point B (node ND111) in the figure also changes. However, since the gate-source voltage of the TFT 111 is maintained at a constant value, the current flowing through the EL light emitting element 113 does not change. Therefore, even if the IV characteristic of the EL light emitting element 113 deteriorates, the constant current Ids always flows and the luminance of the EL light emitting element 113 does not change.

このように駆動される画素回路においては、前述したような第１および第２の接続形態例に係る構成を有することから、ウィンドウを表示しても電源の電圧降下の差が小さくなるため、均一な画質を得ることができる。
また、電源配線を細く配線することが可能となるため、高精細、高歩留りが可能となる。
また、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。 Since the pixel circuit driven in this way has the configuration according to the first and second connection configuration examples as described above, the difference in the voltage drop of the power supply is reduced even when the window is displayed. Image quality can be obtained.
In addition, since the power supply wiring can be made thin, high definition and high yield are possible.
In addition, it is possible to obtain an image with good image quality in which the occurrence of shading, uneven stripes, and the like is suppressed.

以上、本実施形態においては、図１１の回路、すなわち、２個のトランジスタと１個のキャパシタの２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対しての効果的な接続形態について説明した。
ただし、第１および第２の接続形態例は、２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対して効果的であるが、これらの対策を、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。 As described above, in the present embodiment, the effective connection form for the display device 100 including the circuit of FIG. 11, that is, the 2Tr + 1C pixel circuit including two transistors and one capacitor has been described.
However, the first and second connection examples are effective for the display device 100 having the 2Tr + 1C pixel circuit. However, these countermeasures can be achieved by using a drive transistor or a switching transistor connected in series with the OLED. In addition, the present invention can also be applied to a display device having a pixel circuit having a structure in which TFTs for mobility and threshold value cancellation are separately provided.

一般的な有機ＥＬ表示装置の構成を示すブロック図である。It is a block diagram which shows the structure of a common organic electroluminescent display apparatus. 図１の画素回路の一構成例を示す回路図である。FIG. 2 is a circuit diagram illustrating a configuration example of a pixel circuit in FIG. 1. 有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。It is a figure which shows the time-dependent change of the electric current-voltage (IV) characteristic of an organic electroluminescent light emitting element. 図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。FIG. 3 is a circuit diagram illustrating a pixel circuit in which a p-channel TFT in the circuit of FIG. 2 is replaced with an n-channel TFT. 初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ発光素子の動作点を示す図である。It is a figure which shows the operating point of TFT and EL light emitting element as a drive transistor in an initial state. ２値の電圧パルスで画素を駆動させる場合の有機ＥＬ表示装置の構成を示すブロック図である。It is a block diagram which shows the structure of the organic electroluminescence display in the case of driving a pixel with a binary voltage pulse. ウィンドウパターンの一例を示す図である。It is a figure which shows an example of a window pattern. ６画素におけるパワー駆動線と画素回路との接続形態例を示す図である。It is a figure which shows the example of a connection form of the power drive line and pixel circuit in 6 pixels. ６画素の場合の有機ＥＬ発行素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。It is a figure which shows the time-dependent change of the current-voltage (IV) characteristic of the organic electroluminescent issuing element in the case of 6 pixels. 本発明の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。It is a block diagram which shows the structure of the organic electroluminescence display which employ | adopted the pixel circuit which concerns on embodiment of this invention. 本実施形態に係る画素回路の具体的な構成を示す回路図である。It is a circuit diagram which shows the specific structure of the pixel circuit which concerns on this embodiment. 図１１の画素回路の基本的な動作を示すタイミングチャートである。12 is a timing chart showing basic operations of the pixel circuit of FIG. 11. 本実施形態に係るパワー駆動線と画素回路との第１の接続形態例を示す図である。It is a figure which shows the 1st example of a connection form of the power drive line and pixel circuit which concern on this embodiment. ウィンドウ周辺での電圧降下を示す図である。It is a figure which shows the voltage drop around a window. 本実施形態に係るパワー駆動線と画素回路との第２の接続形態例を示す図である。It is a figure which shows the 2nd example of a connection form of the power drive line and pixel circuit which concern on this embodiment. 画質等を改善するための対策の一例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。It is a figure for demonstrating an example of the countermeasure for improving image quality etc., Comprising: It is the simple top view and sectional drawing of the principal part of a pixel circuit. 図１６の比較例として走査線(ゲートライン)と層の積層方向に重なる位置に容量（キャパシタ）を配置した構成を示す図である。FIG. 17 is a diagram showing a configuration in which a capacitor (capacitor) is arranged at a position overlapping a scanning line (gate line) and a layer stacking direction as a comparative example of FIG. 画質等を改善するための他の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。It is a figure for demonstrating the other countermeasure example for improving image quality etc., Comprising: It is a simplified sectional drawing of the principal part of a pixel circuit. 図１１の画素回路の具体的な動作を示すタイミングチャートである。12 is a timing chart showing a specific operation of the pixel circuit of FIG. 11. 図１１の画素回路の動作を説明するための図であって、発光期間の状態を示す図である。It is a figure for demonstrating operation | movement of the pixel circuit of FIG. 11, Comprising: It is a figure which shows the state of a light emission period. 図１１の画素回路の動作を説明するための図であって、非発光期間において電圧をＶｓｓとした状態を示す図である。It is a figure for demonstrating operation | movement of the pixel circuit of FIG. 11, Comprising: It is a figure which shows the state which made the voltage Vss in the non-light-emission period. 図１１の画素回路の動作を説明するための図であって、オフセット信号を入力した状態を示す図である。It is a figure for demonstrating operation | movement of the pixel circuit of FIG. 11, Comprising: It is a figure which shows the state which input the offset signal. 図１１の画素回路の動作を説明するための図であって、電圧をＶｃｃにした状態を示す図である。It is a figure for demonstrating operation | movement of the pixel circuit of FIG. 11, Comprising: It is a figure which shows the state which made the voltage Vcc. 図１１の画素回路の動作を説明するための図であって、電圧をＶｃｃにしたときの駆動トランジスタのソース電圧の遷移を示す図である。It is a figure for demonstrating operation | movement of the pixel circuit of FIG. 11, Comprising: It is a figure which shows the transition of the source voltage of a drive transistor when a voltage is made into Vcc. 図１１の画素回路の動作を説明するための図であって、データ信号Ｖｓｉｇを書き込むときの状態を示す図である。It is a figure for demonstrating operation | movement of the pixel circuit of FIG. 11, Comprising: It is a figure which shows the state when writing the data signal Vsig. 図１１の画素回路の動作を説明するための図であって、移動度の大小に応じた駆動トランジスタのソース電圧の遷移を示す図である。It is a figure for demonstrating operation | movement of the pixel circuit of FIG. 11, Comprising: It is a figure which shows the transition of the source voltage of the drive transistor according to the magnitude of mobility. 図１１の画素回路の動作を説明するための図であって、発光状態を示す図である。It is a figure for demonstrating operation | movement of the pixel circuit of FIG. 11, Comprising: It is a figure which shows a light emission state.

Explanation of symbols

１００・・・表示装置、１０１・・・画素回路、１０２・・画素アレイ部、１０３・・水平セレクタ（ＨＳＥＬ）、１０４・・・ライトスキャナ（ＷＳＣＮ）、１０５・・・パワードライブスキャナ（ＰＤＳＣＮ）、ＳＧＬ・・・信号線、ＷＳＬ・・・走査線、ＰＳＬ・・・パワー駆動線、１１１・・・駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、１１２・・・スイッチとしてのｎチャネルＴＦＴ、ＮＤ１１１・・・第１のノード、ＮＤ１１２・・・第２のノード。 DESCRIPTION OF SYMBOLS 100 ... Display apparatus, 101 ... Pixel circuit, 102 ... Pixel array part, 103 ... Horizontal selector (HSEL), 104 ... Light scanner (WSCN), 105 ... Power drive scanner (PDSCN) , SGL ... signal line, WSL ... scanning line, PSL ... power drive line, 111 ... n-channel TFT as drive transistor, 112 ... n-channel TFT as switch, ND111 ... first node, ND112 ... second node.

Claims

A plurality of pixel circuits arranged in a matrix;
A plurality of power supply wirings wired according to the row arrangement of the pixel circuits and connected to the pixel circuits,
A display device in which a plurality of pixel circuits arranged in the same row are mixed so that pixel circuits in different rows are connected to the power supply wiring.

The display device according to claim 1, wherein the power supply wiring is meandered and wired along an edge of a predetermined pixel circuit in a corresponding row.

The display device according to claim 1, wherein a plurality of pixel circuits arranged in the same row are connected to every other adjacent power drive line.

The display device according to claim 2, wherein a plurality of pixel circuits arranged in the same row are connected to every other adjacent power drive line.

The display device according to claim 1, wherein a plurality of pixel circuits arranged in the same row are connected to different adjacent power drive lines every several pixel circuits.

The display device according to claim 2, wherein a plurality of pixel circuits arranged in the same row are connected to different adjacent power drive lines every several pixel circuits.

The power supply wiring can apply different voltages,
The pixel circuit is
A reference potential;
Drive wiring through which the drive signal is propagated;
A light-emitting element whose luminance changes according to a flowing current;
A driving transistor;
A switching transistor connected between the signal line and the gate of the driving transistor, the gate is connected to the driving wiring, and the conduction state is controlled by the driving signal;
A capacitor connected between the gate and the source of the driving transistor,
The display device according to claim 1, wherein the driving transistor and the light emitting element are connected in series between the power supply line and the reference potential.

The power supply wiring can apply different voltages,
The pixel circuit is
A reference potential;
Drive wiring through which the drive signal is propagated;
A light-emitting element whose luminance changes according to a flowing current;
A driving transistor;
A switching transistor connected between the signal line and the gate of the driving transistor, the gate is connected to the driving wiring, and the conduction state is controlled by the driving signal;
A capacitor connected between the gate and the source of the driving transistor,
The display device according to claim 2, wherein the driving transistor and the light emitting element are connected in series between the power supply line and the reference potential.