JP2009157157A - Pixel circuit, display device, and method of manufacturing display device - Google Patents
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Abstract
Description
本発明は、有機EL(Electroluminescence)等の発光素子を含む画素回路およびアクティブマトリクス型表示装置、並びに表示装置の製造方法に関するものである。 The present invention relates to a pixel circuit including a light emitting element such as an organic EL (Electroluminescence), an active matrix display device, and a method for manufacturing the display device.
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ELディスプレイなどにおいても同様であるが、有機ELディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
In an image display device, such as a liquid crystal display, an image is displayed by arranging a large number of pixels in a matrix and controlling the light intensity for each pixel in accordance with image information to be displayed.
This is the same for an organic EL display or the like, but the organic EL display is a so-called self-luminous display having a light emitting element in each pixel circuit, and has a higher image visibility than a liquid crystal display. There are advantages such as unnecessary and high response speed.
The luminance of each light emitting element is greatly different from a liquid crystal display or the like in that a color gradation is obtained by controlling the luminance of the light emitting element according to the current value flowing therethrough, that is, the light emitting element is a current control type.
有機ELディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはTFT(Thin Film Transistor、薄膜トランジスタ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。 In the organic EL display, as with the liquid crystal display, a simple matrix method and an active matrix method can be used. However, although the former has a simple structure, it is difficult to realize a large and high-definition display. Due to the problems, active matrix systems have been actively developed to control the current flowing through the light-emitting elements inside each pixel circuit by means of active elements provided inside the pixel circuit, generally TFTs (Thin Film Transistors). ing.
図1は、一般的な有機EL表示装置の構成を示すブロック図である。
この表示装置1は、図1に示すように、画素回路(PXLC)2aがm×nのマトリクス状に配列された画素アレイ部2、水平セレクタ(HSEL)3、ライトスキャナ(WSCN)4、水平セレクタ3により選択され輝度情報に応じたデータ信号が供給される信号線(データ線)信号SGL1〜SGLn、およびライトスキャナ4により選択駆動される走査線WSL1〜WSLmを有する。
なお、水平セレクタ3、ライトスキャナ4に関しては、多結晶シリコン上に形成する場合や、MOSIC等で画素の周辺に形成することもある。
FIG. 1 is a block diagram showing a configuration of a general organic EL display device.
As shown in FIG. 1, the
The horizontal selector 3 and the light scanner 4 may be formed on the polycrystalline silicon or may be formed around the pixel by MOSIC or the like.
図2は、図1の画素回路2aの一構成例を示す回路図である(たとえば特許文献1、2参照)。
図2の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる2トランジスタ駆動方式の回路である。
FIG. 2 is a circuit diagram showing a configuration example of the
The pixel circuit in FIG. 2 has the simplest circuit configuration among many proposed circuits, and is a so-called two-transistor driving circuit.
図2の画素回路2aは、pチャネル薄膜電界効果トランジスタ(以下、TFTという)11およびTFT12、キャパシタC11、発光素子である有機EL発光素子(OLED)13を有する。また、図2において、SGLは信号線を、WSLは走査線をそれぞれ示している。
有機EL発光素子は多くの場合整流性があるため、OLED(Organic Light Emitting Diode)と呼ばれることがあり、図2その他では発光素子としてダイオードの記号を用いているが、以下の説明においてOLEDには必ずしも整流性を要求するものではない。
図2ではTFT11のソースが電源電位VCCに接続され、発光素子13のカソード(陰極)は接地電位GNDに接続されている。図2の画素回路2aの動作は以下の通りである。
2 includes a p-channel thin film field effect transistor (hereinafter referred to as TFT) 11 and TFT 12, a capacitor C11, and an organic EL light emitting element (OLED) 13 which is a light emitting element. In FIG. 2, SGL represents a signal line, and WSL represents a scanning line.
Since organic EL light-emitting elements are often rectifying, they are sometimes referred to as OLEDs (Organic Light Emitting Diodes). In FIG. 2 and other figures, diode symbols are used as light-emitting elements. It does not necessarily require rectification.
In FIG. 2, the source of the
ステップST1:
走査線WSLを選択状態(ここでは低レベル)とし、信号線SGLに書き込み電位Vdataを印加すると、TFT12が導通してキャパシタC11が充電または放電され、TFT11のゲート電位はVdataとなる。
Step ST1 :
When the scanning line WSL is in a selected state (here, at a low level) and the writing potential Vdata is applied to the signal line SGL, the
ステップST2:
走査線WSLを非選択状態(ここでは高レベル)とすると、信号線SGLとTFT11とは電気的に切り離されるが、TFT11のゲート電位はキャパシタC11によって安定に保持される。
Step ST2 :
When the scanning line WSL is in a non-selected state (here, high level), the signal line SGL and the
ステップST3:
TFT11および発光素子13に流れる電流は、TFT11のゲート・ソース間電圧Vgsに応じた値となり、発光素子13はその電流値に応じた輝度で発光し続ける。
上記ステップST1のように、走査線WSLを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図2の画素回路2aでは、一度Vdataの書き込みを行えば、次に書き換えられるまでの間、発光素子13は一定の輝度で発光を継続する。
Step ST3 :
The current flowing through the
The operation of selecting the scanning line WSL and transmitting the luminance information given to the data line to the inside of the pixel as in step ST1 is hereinafter referred to as “writing”.
As described above, in the
上述したように、画素回路2aでは、駆動(ドライブ)トランジスタであるTFT11のゲート印加電圧を変化させることで、EL発光素子13に流れる電流値を制御している。
このとき、pチャネルのドライブトランジスタのソースは電源電位VCCに接続されており、このTFT11は常に飽和領域で動作している。よって、下記の式1に示した値を持つ定電流源となっている。
As described above, in the
At this time, the source of the p-channel drive transistor is connected to the power supply potential VCC, and the TFT 11 always operates in the saturation region. Therefore, the constant current source has a value represented by the following
(数1)
Ids=1/2・μ(W/L)Cox(Vgs−|Vth|)2 …(1)
(Equation 1)
Ids = 1/2 · μ (W / L) Cox (Vgs− | Vth |) 2 (1)
ここで、μはキャリアの移動度を、Coxは単位面積当たりのゲ−ト容量を、Wはゲ−ト幅を、Lはゲ−ト長を、VgsはTFT11のゲート・ソース間電圧を、VthはTFT11のしきい値をそれぞれ示している。
Here, μ is the carrier mobility, Cox is the gate capacity per unit area, W is the gate width, L is the gate length, Vgs is the gate-source voltage of the
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。 In the simple matrix type image display device, each light emitting element emits light only at the selected moment, whereas in the active matrix, as described above, the light emitting element continues to emit light even after the writing is completed. In comparison, the peak luminance and peak current of the light emitting element can be lowered, and this is particularly advantageous in a large-sized and high-definition display.
図3は、有機EL発光素子の電流−電圧(I−V)特性の経時変化を示す図である。図3において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。 FIG. 3 is a diagram showing a change with time of current-voltage (IV) characteristics of the organic EL light emitting device. In FIG. 3, the curve indicated by the solid line indicates the characteristic in the initial state, and the curve indicated by the broken line indicates the characteristic after change with time.
一般的に、有機EL発光素子のI−V特性は、図3に示すように、時間が経過すると劣化してしまう。
しかしながら、図2の2トランジスタ駆動は定電流駆動のために有機EL発光素子には上述したように定電流が流れ続け、有機EL発光素子のI−V特性が劣化してもその発光輝度は経時劣化することはない。
In general, the IV characteristics of an organic EL light emitting element deteriorate as time passes, as shown in FIG.
However, since the two-transistor drive in FIG. 2 is driven at a constant current, the constant current continues to flow through the organic EL light emitting element as described above, and even if the IV characteristic of the organic EL light emitting element deteriorates, the light emission luminance is aged There is no deterioration.
ところで、図2の画素回路2aは、pチャネルのTFTにより構成されているが、nチャネルのTFTにより構成することができれば、TFT作製において従来のアモルファスシリコン(a−Si)プロセスを用いることができるようになる。これにより、TFT基板の低コスト化が可能となる。
The
次に、トランジスタをnチャネルTFTに置き換えた基本的な画素回路について説明する。 Next, a basic pixel circuit in which transistors are replaced with n-channel TFTs will be described.
図4は、図2の回路のpチャネルTFTをnチャネルTFTに置き換えた画素回路を示す回路図である。 FIG. 4 is a circuit diagram showing a pixel circuit in which the p-channel TFT in the circuit of FIG. 2 is replaced with an n-channel TFT.
図4の画素回路2bは、nチャネルTFT21およびTFT22、キャパシタC21、発光素子である有機EL発光素子(OLED)23を有する。また、図4において、SGLはデータ線を、WSLは走査線をそれぞれ示している。
The pixel circuit 2b in FIG. 4 includes n-
この画素回路2bでは、ドライブトランジスタとしてTFT21のドレイン側が電源電位VCCに接続され、ソースはEL発光素子23のアノードに接続されており、ソースフォロワー回路を形成している。
In the pixel circuit 2b, the drain side of the
図5は、初期状態におけるドライブトランジスタとしてのTFT21とEL発光素子23の動作点を示す図である。図5において、横軸はTFT21のドレイン・ソース間電圧Vdsを、縦軸はドレイン・ソース間電流Idsをそれぞれ示している。
FIG. 5 is a diagram showing operating points of the
図5に示すように、ソース電圧はドライブトランジスタであるTFT21とEL発光素子23との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このTFT21は飽和領域で駆動されるので、動作点のソース電圧に対したVgsに関して上記式1に示した方程式の電流値の電流Idsを流す。
As shown in FIG. 5, the source voltage is determined by the operating point of the
Since the
上述した画素回路は、駆動(ドライブ)トランジスタとしてのTFT21とスイッチングトランジスタとしてのTFT22とOLED23とを有する最も単純な回路であるが、電源線に印加されるパワー信号として2つの信号で切り替え、信号線に供給される映像信号も2つの信号で切り替えてしきい値や移動度を補正する構成が採用される場合もある。
あるいは、OLEDと直列に接続されるドライブ(駆動)トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のTFT等が設けられる構成が採用される場合がある。
The pixel circuit described above is the simplest circuit having the
Alternatively, in some cases, a configuration in which a TFT for mobility or threshold cancellation is provided in addition to a drive transistor or a switching transistor connected in series with the OLED may be employed.
これらスイッチングトランジスタとしてのTFT、あるいは別途設けられるしきい値や移動度用のTFTは、アクティブマトリクス型有機ELディスプレイパネルの両側あるいは片側に配置されているライトスキャナ等の垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のTFTのゲートに印加される。
このパルス信号が印加されるTFTが2あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。
These switching transistor TFTs, or separately provided threshold and mobility TFTs, generate gate pulses by a vertical scanner such as a light scanner disposed on both sides or one side of an active matrix organic EL display panel. The pulse signal is applied to the gate of a desired TFT of the pixel circuit arranged in a matrix through the wiring.
When there are two or more TFTs to which this pulse signal is applied, the timing for applying each pulse signal is important.
ところが、たとえば図6に示すように、ライトスキャナの最終段のバッファ40を通して、画素回路内のトランジスタ(TFT)のゲートにパルス信号を印加している配線41の配線抵抗rおよび配線容量の影響により、パルスの遅延、トランジェントの変化が生じる。そのため、タイミングにずれが生じ、シェーディングやスジムラが発生する。
各画素回路2a内のトランジスタのゲートまでの配線抵抗は、スキャナから離れるほど増加する。
よって、後述するが、パネルの両端を比較した場合、例えば移動度補正期間のような短い期間で動作するタイミングに差が生じ、輝度の差が生じる。
また、最適な移動度補正期間からずれるため、十分な書き込みが行えず、移動度のばらつきを補正しきれない画素が出現し、スジとして視認されるという不利益があった。
However, for example, as shown in FIG. 6, due to the influence of the wiring resistance r and wiring capacitance of the
The wiring resistance to the gate of the transistor in each
Therefore, as will be described later, when both ends of the panel are compared, a difference occurs in the timing of operation in a short period such as a mobility correction period, resulting in a difference in luminance.
In addition, since there is a deviation from the optimum mobility correction period, there is a disadvantage that pixels cannot be sufficiently written and variations in mobility cannot be corrected and are visually recognized as streaks.
また、電源ラインの電圧降下によってシェーディング等のムラが発生し、画像にはムラやザラツキとして発生する場合もある。 In addition, unevenness such as shading may occur due to a voltage drop in the power supply line, and may occur as unevenness or roughness in an image.
これらの問題は、パネルの大型化、高精細化が進むほど、影響が大きい。 These problems have a greater effect as the panel size and the definition become higher.
本発明は、シェーディング、スジムラ等の発生を抑止することが可能で、高画質の画像を得ることが可能な画素回路および表示装置、並びに表示装置の製造方法を提供することにある。 An object of the present invention is to provide a pixel circuit, a display device, and a method for manufacturing the display device that can suppress the occurrence of shading, uneven stripes, and the like and can obtain a high-quality image.
本発明の第1の観点の画素回路は、電源ラインと、基準電位と、駆動信号が伝搬される駆動配線と、流れる電流によって輝度が変化する発光素子と、駆動トランジスタと、信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御される少なくとも一つのスイッチングトランジスタと、上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続され、上記電源用配線層は、他の層の配線と接続されて多層配線化され、上記発光素子のカソード配線層は、上記多層配線のための電源用配線層と同層の配線層で多層配線化されている。 A pixel circuit according to a first aspect of the present invention includes a power supply line, a reference potential, a drive wiring through which a drive signal is propagated, a light emitting element whose luminance is changed by a flowing current, a drive transistor, a signal line, and the drive At least one switching transistor connected between the gate of the transistor, the gate being connected to the drive wiring, the conduction state of which is controlled by the drive signal, and a capacitor connected between the gate and the source of the drive transistor; The drive transistor and the light emitting element are connected in series between the power supply line and the reference potential, and the power supply wiring layer is connected to a wiring of another layer to form a multilayer wiring, and the light emission The cathode wiring layer of the element is formed into a multilayer wiring with a wiring layer in the same layer as the power supply wiring layer for the multilayer wiring.
本発明の第2の観点の表示装置は、マトリクス状に配列された画素回路と、上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記スキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、上記画素回路は、電源ラインと、基準電位と、駆動信号が伝搬される駆動配線と、流れる電流によって輝度が変化する発光素子と、駆動トランジスタと、信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御される少なくとも一つのスイッチングトランジスタと、上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続され、上記電源用配線層は、他の層の配線と接続されて多層配線化され、上記発光素子のカソード配線層は、上記多層配線のための電源用配線層と同層の配線層で多層配線化されている。 A display device according to a second aspect of the present invention includes pixel circuits arranged in a matrix, at least one scanner that outputs a drive signal to a control terminal of a transistor forming the pixel circuit, and a plurality of pixel circuits. The transistor control terminal is connected in common, and has at least one drive wiring through which a drive signal from the scanner is propagated. The pixel circuit has a power supply line, a reference potential, and a drive signal propagated through the pixel circuit. The driving wiring, the light emitting element whose luminance is changed by the flowing current, the driving transistor, the signal line and the gate of the driving transistor are connected, the gate is connected to the driving wiring, and the conduction state is set by the driving signal. At least one switching transistor to be controlled; a capacitor connected between the gate and source of the driving transistor; The driving transistor and the light emitting element are connected in series between the power supply line and the reference potential, and the power supply wiring layer is connected to a wiring of another layer to form a multilayer wiring. The cathode wiring layer is formed into a multilayer wiring with a wiring layer in the same layer as the power supply wiring layer for the multilayer wiring.
好適には、上記発光素子のアノード層は、上記多層配線のための電源用配線層と同層の配線層で多層配線化され、上記発光素子は、上記アノード層上に形成された発光材料層と、上記発光材料層上に形成されたカソード層と、を有し、上記カソード層は、発光素子の発光領域と異なる位置に形成されたカソードパッドに接続され、上記カソードパッドは、上記多層化配線層と接続されている。 Preferably, the anode layer of the light emitting element is formed into a multilayer wiring with the same wiring layer as the power supply wiring layer for the multilayer wiring, and the light emitting element is a light emitting material layer formed on the anode layer. And a cathode layer formed on the light emitting material layer, wherein the cathode layer is connected to a cathode pad formed at a position different from the light emitting region of the light emitting element, and the cathode pad is multilayered. Connected to the wiring layer.
本発明の第3の観点は、マトリクス状に配列され、少なくとも発光素子と、駆動トランジスタと、制御端子への駆動信号を受けて導通状態が制御される少なくとも一つのトランジスタとを含む複数の画素回路と、上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、を有する表示装置の製造方法であって、上記スキャナによる駆動信号が伝搬される駆動配線を配線するステップと、電源ラインを形成するステップと、上記電源用配線層を、他の層の配線と接続して多層配線化するステップと、上記発光素子のカソード配線層を、上記多層配線のための電源用配線層と同層の配線層で多層配線化するステップとを有する。 A third aspect of the present invention is a plurality of pixel circuits arranged in a matrix and including at least a light emitting element, a driving transistor, and at least one transistor whose conduction state is controlled by receiving a driving signal to a control terminal. And at least one scanner that outputs a drive signal to a control terminal of a transistor that forms the pixel circuit, wherein a drive wiring through which the drive signal from the scanner is propagated is wired A step of forming a power supply line; a step of connecting the power supply wiring layer to a wiring of another layer to form a multilayer wiring; and a cathode wiring layer of the light emitting element as a power supply for the multilayer wiring. And a wiring layer having the same layer as the wiring layer.
本発明によれば、シェーディング、スジムラ等の発生を抑止することが可能で、高画質の画像を得ることができる。 According to the present invention, it is possible to suppress the occurrence of shading, stripe unevenness, and the like, and a high-quality image can be obtained.
以下、本発明の実施形態を図面に関連付けて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図7は、本発明の第1の実施形態に係る画素回路を採用した有機EL表示装置の構成を示すブロック図である。
図8は、本第1の実施形態に係る画素回路の具体的な構成を示す回路図である。
FIG. 7 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the first embodiment of the present invention.
FIG. 8 is a circuit diagram showing a specific configuration of the pixel circuit according to the first embodiment.
この表示装置100は、図7および図8に示すように、画素回路101がm×nのマトリクス状に配列された画素アレイ部102、水平セレクタ(HSEL)103、ライトスキャナ(WSCN)104、パワードライブスキャナ(PDSCN)105、水平セレクタ103により選択され輝度情報に応じたデータ信号Vsigやオフセット信号Vofsの入力信号SINが供給される信号線SGL101〜SGL10n、ライトスキャナ104によるゲートパルス(走査パルス)GPにより選択駆動される駆動配線としての走査線WSL101〜WSL10m、およびパワードライブスキャナ105により選択的VCC(たとえば電源電圧)またはVSS(たとえば負側電圧)に設定されるパワー信号PSGが印加され駆動される駆動配線としてのパワー駆動線PSL101〜PSL10mを有する。
7 and 8, the
なお、画素アレイ部102において、画素回路101はm×nのマトリクス状に配列されるが、図7においては図面の簡単化のために2(=m)×3(=n)のマトリクス状に配列した例を示している。
また、図8においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。
In the
Also in FIG. 8, a specific configuration of one pixel circuit is shown in the drawing for simplification.
本実施形態に係る画素回路101は、図8に示すように、駆動トランジスタとしてのnチャネルTFT111、スイッチングトランジスタとしてのnチャネルTFT112、キャパシタC111、有機EL発光素子(OLED:電気光学素子)からなる発光素子113、第1のノードND111、および第2のノードND112を有する。
As shown in FIG. 8, the
画素回路101において、パワー駆動線(電源ライン)PSL(101〜10m)と所定の基準電位Vcat(たとえば接地電位)との間に駆動トランジスタとしてのTFT111、ノードND111、および発光素子(OLED)113が直列に接続されている。
具体的には、発光素子113のカソードが基準電位Vcatに接続され、アノードが第1のノードND111に接続され、TFT111のソースが第1のノードND111に接続され、TFT111のドレインがパワー駆動線PSLに接続されている。
そして、TFT111のゲートが第2のノードND112に接続されている。
また、キャパシタC111の第1電極が第1のノードND111に接続され、キャパシタC111の第2電極が第2のノードND112に接続されている。
信号線SGLと第2のノードND112との間にTFT112のソース・ドレインがそれぞれ接続されている。そして、TFT112のゲートが走査線WSLに接続されている。
In the
Specifically, the cathode of the
The gate of the
The first electrode of the capacitor C111 is connected to the first node ND111, and the second electrode of the capacitor C111 is connected to the second node ND112.
The source / drain of the
このように、本実施形態に係る画素回路101は、ドライブトランジスタとしてのTFT111のゲート・ソース間に画素容量としてのキャパシタC111が接続されている。
As described above, in the
図9(A)〜(C)は、図8の画素回路の基本的な動作を示すタイミングチャートである。
図9(A)は走査線WSLに印加されるゲートパルス(走査パルス)GPを、図9(B)はパワー駆動線PSLに印加されるパワー信号PSGを、図9(C)は信号線SGLに印加される入力信号SINを、それぞれ示している。
9A to 9C are timing charts showing the basic operation of the pixel circuit of FIG.
9A shows a gate pulse (scanning pulse) GP applied to the scanning line WSL, FIG. 9B shows a power signal PSG applied to the power driving line PSL, and FIG. 9C shows a signal line SGL. The input signal SIN applied to each is shown.
画素回路101の発光素子113を発光させるには、非発光期間に、図9(A)〜(C)に示すように、パワー駆動線PSLにパワー信号VSS(たとえば負電圧)を印加し、信号線SGLにオフセット信号Vofsを伝搬させTFT112を通して第2のノードND112に入力し、その後、パワー駆動線PSLにパワー信号VCC(電源電圧相当)を印加して、TFT111のしきい値を補正する。
その後、信号線SGLに輝度情報に応じたデータ信号Vsigを印加し、TFT112を通して第2のノードND112に信号を書き込む。このとき、TFT111に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、TFT112を非導通状態として、輝度情報に応じて発光素子113を発光させる。
In order to cause the
Thereafter, the data signal Vsig corresponding to the luminance information is applied to the signal line SGL, and the signal is written to the second node ND112 through the
Then, the
そして、本実施形態の表示装置100においては、画素回路101内のTFT(トランジスタ)のゲートに印加する駆動パルス(ゲートパルス)を印加している配線である走査線WSLの配線抵抗や配線容量によるパルス遅延に起因するシェーディング、スジムラを改善するため、および/または、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善、すなわち画質等を改善するために、以下の対策を施している。
In the
図10は、画質等を改善するための第1の対策例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。 FIG. 10 is a diagram for explaining a first countermeasure example for improving the image quality and the like, and is a simplified plan view and a cross-sectional view of the main part of the pixel circuit.
第1の対策例においては、各画素回路101のスイッチングトランジスタであるTFT112のゲートGTが接続される走査線(ゲートライン)WSLを、低抵抗な金属、たとえばアルミニウム(Al)等から形成される電源ライン(パワー信号線)PSLと同層で同材料の配線として形成し、低抵抗な金属、たとえばアルミニウム(Al)等から形成される信号線SGLを、走査線WSLおよび電源ラインPSLより下層(図示しない基板側の層)として形成している。
そして、上層にある走査線WSLと、この走査線WSLより下層にある信号線SGLと同層で同材料の低抵抗配線層114とを、SINやSiO2等の層間絶縁膜115に形成したコンタクト116を通して接続し、2段配線構造としている。
さらに、本第1の対策例においては、キャパシタC111を走査線WSLと層の積層方向において、重ならないような位置にずらして配置している。
In the first countermeasure example, the scanning line (gate line) WSL to which the gate GT of the
Then, the contact formed by forming the scanning line WSL in the upper layer and the low
Furthermore, in the first countermeasure example, the capacitor C111 is arranged so as not to overlap in the stacking direction of the scanning line WSL and the layer.
なお、各画素回路のTFT112は、いわゆるボトムゲート型であり、そのゲート電極(制御端子)は図示しない絶縁膜に形成されたコンタクトを介して引き上げられて、走査線WSLに接続されている。
一般に、TFTのゲート電極は、高抵抗配線、たとえばモリブデン(Mo)、タンタル(Ta)などの金属または合金をスパッタリングなどの方法で成膜して形成される。
Note that the
In general, a gate electrode of a TFT is formed by depositing a metal or an alloy such as molybdenum (Mo) or tantalum (Ta) or the like by a method such as sputtering.
以上のように、第1の対策例においては、走査線(ゲートライン)WSLを低抵抗な電源配線と同一の層と信号線と同一の層114の2段配線でレイアウトすることを特徴としている。
As described above, the first countermeasure example is characterized in that the scanning line (gate line) WSL is laid out in a two-stage wiring of the
このような特徴を有する第1の対策例によれば、走査線(ゲートライン)WSLの抵抗、容量を小さくすることができる。すなわち、電源ラインを形成する配線層は低抵抗金属で形成され、信号線SGLを形成する配線層も低抵抗金属で形成されることから、2段配線とすることにより、走査線WSLの抵抗は半分程度にすることが可能である。このため、スイッチングトランジスタとしてのTFT112のゲートラインのトランジェントを早くすることが可能となる。
また、ライトスキャナ104のゲートパルス(制御信号)GPの走査線WSLへの出力端側と、この出力端から離れた位置のゲートパルスGPのパルス幅の差を小さくすることができ、書込み不足やムラ、シェーディングのない均一な画質を得ることが可能となる。 そして、ゲートラインのトランジェントを高速化することが可能となり、高精細化が実現可能となる、という利点がある。
According to the first countermeasure example having such a feature, the resistance and capacitance of the scanning line (gate line) WSL can be reduced. That is, the wiring layer that forms the power supply line is formed of a low-resistance metal, and the wiring layer that forms the signal line SGL is also formed of a low-resistance metal. It can be reduced to about half. For this reason, the transient of the gate line of the
In addition, the difference between the pulse width of the gate pulse (control signal) GP of the
図11は、図10の比較例として走査線(ゲートライン)と層の積層方向に重なる位置に容量(キャパシタ)を配置した構成を示す図である。 FIG. 11 is a diagram showing a configuration in which a capacitor (capacitor) is arranged at a position overlapping with the scanning line (gate line) and the layer stacking direction as a comparative example of FIG.
図11に示すように、走査線(ゲートライン)WSLの層の積層方向に重なる位置に容量(キャパシタ)や信号線を配置した構成をとることで、走査線WSLの寄生容量を増加させる傾向にある。
これに対して、本第1の対策例のように、キャパシタC111を走査線WSLと層の積層方向において、重ならないような位置にずらして配置し、走査線WSL下には信号線SGLのみがオーバーラップする状態となり、寄生容量の増加を防止することができ、ゲートパルスの伝搬速度のいっそうの高速化を実現することが可能となる。
As shown in FIG. 11, by adopting a configuration in which capacitors (capacitors) and signal lines are arranged at positions overlapping the stacking direction of the layers of the scanning lines (gate lines) WSL, the parasitic capacitance of the scanning lines WSL tends to increase. is there.
On the other hand, as in the first countermeasure example, the capacitor C111 is arranged so as not to overlap in the stacking direction of the scanning line WSL and the layer, and only the signal line SGL is below the scanning line WSL. It becomes an overlapping state, an increase in parasitic capacitance can be prevented, and a further increase in the propagation speed of the gate pulse can be realized.
次に、走査線(ゲートライン)WSLを、低抵抗な金属、たとえばアルミニウム(Al)等から形成される電源ライン(パワー信号線)PSLと同層で同材料の配線として形成し、この走査線WSLより下層にある信号線SGLと同層で同材料の低抵抗配線層114とを、SINやSiO2等の層間絶縁膜115に形成したコンタクト116を通して接続し、2段配線構造とした理由について述べる。
Next, the scanning line (gate line) WSL is formed as a wiring of the same material in the same layer as the power supply line (power signal line) PSL formed of a low resistance metal such as aluminum (Al). About the reason why the signal line SGL below the WSL and the low
図12は、本実施形態に係る対策を適用せず、走査線(ゲートライン)をTFTのゲート電極と同層で同材料の高抵抗配線で形成した場合の画素の要部の平面図である。 FIG. 12 is a plan view of the main part of the pixel when the scanning line (gate line) is formed of a high resistance wiring of the same material and in the same layer as the TFT gate electrode without applying the measures according to the present embodiment. .
図12の構成を有する画素回路における書き込みについて考察する。
図9にも関連付けて説明したように、本画素回路では、書き込みと移動度補正を信号線SGLの入力信号SINの立ち上がり(VofsからVsig)と走査線WSLに印加するゲートパルスGPの立下りで決定している。
この方式では、ライトスキャナ104の走査線WSLへのゲートパルスGPの出力端と、このGP出力端から離れた位置(図13ではGP出力逆側として図示)でパルスがなまってしまい、図13(A)〜(D)に示すように、書き込み時間がGP出力端側とGP出力逆側で異なってしまう。具体的にはパネルの入力逆側の方が、書き込み時間が長くなってしまうため、画ではシェーディングとなって現れてしまう。
Consider writing in the pixel circuit having the configuration of FIG.
As described in relation to FIG. 9, in this pixel circuit, writing and mobility correction are performed at the rising edge of the input signal SIN (Vofs to Vsig) of the signal line SGL and the falling edge of the gate pulse GP applied to the scanning line WSL. Has been decided.
In this method, the pulse is lost at the output end of the gate pulse GP to the scanning line WSL of the
この対策として、図14(A)〜(C)に示されるようなタイミングで書き込みを行うことが可能である。
この方法は書き込みと移動度補正を、信号線SGLの立ち上がりとゲートパルスGPの立下りで決めるのではなく、ゲートパルスGPの立ち上がりとゲートパルスGPの立下りで決定している。
しかしながら、この方式の書き込みにおいても、図15(A)〜(D)に示すように、信号の階調によって書き込み時間が、ライトスキャナ105のゲートパルスGPの出力端側とGP出力端逆側で異なってしまい、シェーディングの原因となってしまう場合がある。
As a countermeasure, it is possible to perform writing at a timing as shown in FIGS.
In this method, writing and mobility correction are not determined by the rising edge of the signal line SGL and the falling edge of the gate pulse GP but by the rising edge of the gate pulse GP and the falling edge of the gate pulse GP.
However, even in this type of writing, as shown in FIGS. 15A to 15D, the writing time depends on the gradation of the signal between the output end side of the gate pulse GP of the
また、図14(A)〜(C)の方式では、書き込みをゲートパルスGPのみで決定する必要がある。書込み時間を長くとりすぎると駆動トランジスタのソースは上昇を続けてしまうので輝度をとるためには書込み時間は短く設定せざるを得ない。
しかし,大型化が進むにつれ、走査線(ゲートライン)WSLの負荷は大きくなり、図16(A)〜(D)に示すように、ゲートパルスGPの出力端では短い幅のパルスを出してもGP出力端逆側ではパルスのなまり(劣化)によって書き込みを行うことが困難となる。
14A to 14C, it is necessary to determine writing only by the gate pulse GP. If the writing time is too long, the source of the driving transistor continues to rise, so the writing time must be set short in order to obtain luminance.
However, as the size increases, the load on the scanning line (gate line) WSL increases. As shown in FIGS. 16A to 16D, even if a pulse having a short width is output at the output end of the gate pulse GP. On the reverse side of the GP output end, it becomes difficult to perform writing due to rounding (deterioration) of pulses.
前述したように、一般的にゲート配線は高抵抗金属(Mo等)で配線されているので負荷が大きくなる。
そこで、本実施形態においては、走査線(ゲートライン)WSLを、低抵抗な金属、たとえばアルミニウム(Al)等から形成される電源ライン(パワー信号線)PSLと同層で同材料の配線として形成している。
そして、大型化、高精細化を考えた場合、更なる低抵抗化、低容量化が望まれることら、走査線WSLより下層にある信号線SGLと同層で同材料の低抵抗配線層114とを、SINやSiO2等の層間絶縁膜115に形成したコンタクト116を通して接続し、2段配線構造とし、および/または、キャパシタC111を走査線WSLと層の積層方向において、重ならないような位置にずらして配置している。
As described above, since the gate wiring is generally wired with a high resistance metal (Mo or the like), the load becomes large.
Therefore, in the present embodiment, the scanning line (gate line) WSL is formed as a wiring of the same material in the same layer as the power line (power signal line) PSL formed of a low-resistance metal such as aluminum (Al). is doing.
Further, when considering larger size and higher definition, further lowering of resistance and lowering of capacity are desired. Therefore, the low
図17は、画質等を改善するための第2の対策例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。 FIG. 17 is a diagram for explaining a second countermeasure example for improving the image quality and the like, and is a simplified plan view and a cross-sectional view of the main part of the pixel circuit.
図17の第2の対策例が図10の第1の対策例と異なる点は、信号線SGLと同層で同材料で形成される配線層114のさらに下層に、高抵抗金属で形成されるTFTのゲート電極と同層で同材料の配線層117を、ゲート絶縁膜118に形成したコンタクト119で接続し、低抵抗配線層である走査線(ゲートライン)WSLと、低抵抗配線である配線層114と、高抵抗配線である配線層117とを多層化接続して3段配線構造としたことにある。
The second countermeasure example of FIG. 17 is different from the first countermeasure example of FIG. 10 in that the second countermeasure example is formed of a high resistance metal in a lower layer of the
これにより、走査線WSLの抵抗をさらに減少させることが可能となる。
本第2の対策例を適用することで、ゲート配線の負荷を小さくすることができ、トランジェントの高速化が可能である。それにより高精細化が可能となる。
Thereby, the resistance of the scanning line WSL can be further reduced.
By applying the second countermeasure example, the load on the gate wiring can be reduced, and the speed of the transient can be increased. Thereby, high definition can be achieved.
図18は、画質等を改善するための第3の対策例を説明するための図であって、画素回路の要部の簡略的な平面図と断面図である。 FIG. 18 is a diagram for explaining a third countermeasure example for improving the image quality and the like, and is a simplified plan view and a cross-sectional view of the main part of the pixel circuit.
図18の第3の対策例が図17の第2の対策例と異なる点は、信号線SGLと同層で、かつ同材料で形成される配線層114を経ることなく、さらに下層に、高抵抗金属で形成されるTFTのゲート電極と同層で同材料の配線層117を、層間絶縁膜115、ゲート絶縁膜118に形成したコンタクト120で接続し、低抵抗配線層である走査線(ゲートライン)WSLと、高抵抗配線である配線層117とを多層化接続して2段配線構造としたことにある。
The third countermeasure example of FIG. 18 is different from the second countermeasure example of FIG. 17 in that the signal line SGL is in the same layer and does not pass through the
この構成においても、走査線WSLの抵抗を減少させることが可能となる。
本第3の対策例を適用することでも、ゲート配線の負荷を小さくすることができ、トランジェントの高速化が可能である。それにより高精細化が可能となる。
Even in this configuration, the resistance of the scanning line WSL can be reduced.
Also by applying the third countermeasure example, the load on the gate wiring can be reduced and the speed of the transient can be increased. Thereby, high definition can be achieved.
図19は、画質等を改善するための第4の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。 FIG. 19 is a diagram for explaining a fourth countermeasure example for improving the image quality and the like, and is a simplified cross-sectional view of the main part of the pixel circuit.
本第4の対策例は、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善するために、電源ライン(パワー駆動線)PSLを多層配線化している。 In the fourth countermeasure example, in order to improve the occurrence of unevenness such as shading due to a voltage drop in the power supply line and unevenness or roughness in the image, the power supply line (power drive line) PSL is multilayered. It has become.
前述したように、本来の電源ラインPSLは走査線(ゲートライン)WSLと同層で同材料の低抵抗配線(Al等)によりゲート絶縁膜118の所定の位置に形成される。
そして、電源ラインPSL上に形成した層間絶縁膜115にコンタクト121が形成され、層間絶縁膜115上に形成したAl等の低抵抗配線層122をコンタクト121を介して電源ラインPSLと接続して多層化し、電源ラインを2段配線構造として、低抵抗化を図り、電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善している。
また、図19においては、上層の電源用配線層122上に平坦化膜123が形成され、平坦化膜123上にアノード電極125が形成されている。
As described above, the original power supply line PSL is formed at a predetermined position of the
A
In FIG. 19, a
本第4の対策例によれば、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを抑止することができる。 According to the fourth countermeasure example, it is possible to suppress the occurrence of unevenness such as shading due to the voltage drop of the power supply line, and the occurrence of unevenness or roughness in the image.
図20は、画質等を改善するための第5の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。 FIG. 20 is a diagram for explaining a fifth countermeasure example for improving the image quality and the like, and is a simplified cross-sectional view of the main part of the pixel circuit.
本第5の対策例においては、たとえば上述したように電源ラインPSLを多層配線化した場合等であっても、駆動トランジスタとしてのTFT111の上、すなわち層の積層方向の上層側に電源ラインPSLが配置(形成)されないようにしている。
換言すれば、本第5の対策例においては、TFT111の配置領域の上層に電源ラインPSLが重ならないように、また、電源ラインPSLからの電界の影響を受けないような構成としている。
In the fifth countermeasure example, for example, even when the power supply line PSL is formed as a multilayer wiring as described above, the power supply line PSL is formed on the
In other words, in the fifth countermeasure example, the power supply line PSL is not overlapped with the upper layer of the
具体的な構成を説明する。
ボトムゲート構造のTFT111は、図20に示すように、透明絶縁基板(たとえばガラス基板)131上にゲート絶縁膜132で覆われたゲート電極133が形成されている。ゲート電極133は第2のノードND112と接続される。
前述したように、ゲート電極は、たとえばモリブデン(Mo)、タンタル(Ta)などの金属または合金をスパッタリングなどの方法で成膜して形成される。
TFT111は、ゲート絶縁膜132上に半導体膜(チャネル形成領域)134、並びに半導体膜134を挟んで一対のn+拡散層135,136が形成されている。半導体膜134上にSTO137が形成された後、層間絶縁膜138が形成されている。
なお、図示していないが、半導体膜134と各n+拡散層135,136との間にはそれぞれn-拡散層(LDD)が形成される。
一方のn+拡散層135には、層間絶縁膜138に形成されたコンタクトホール139aを介してソース電極140が接続され、他方のn+拡散層136には、層間絶縁膜138に形成されたコンタクトホール139bを介してドレイン電極141が接続される。
ソース電極140およびドレイン電極141は、たとえばアルミニウム(Al)をパターニングしたものである。ソース電極140はたとえば発光素子113のアノードが接続され、ドレイン電極141は図20に図示しない接続電極を介して電源ラインPSLと接続される。
そして、TFT111上において、層間絶縁膜138、ソース電極140、ドレイン電極141を覆うように、絶縁膜142が積層されている。
A specific configuration will be described.
As shown in FIG. 20, the
As described above, the gate electrode is formed by depositing a metal or alloy such as molybdenum (Mo) or tantalum (Ta) by a method such as sputtering.
In the
Although not shown, an n − diffusion layer (LDD) is formed between the
The
The
An insulating
ここで、図20のようにTFT111の配置領域の上層に電源ラインPSLが重ならないように、また、電源ラインPSLからの電界の影響を受けないような構成を採用した理由について述べる。
Here, the reason why the power supply line PSL is not overlapped with the upper layer of the
図21は、図20の比較例としてTFT111上に電源ラインを配置した構成を示す断面図である。
図22は、図21の等価回路を示す図である。
FIG. 21 is a cross-sectional view showing a configuration in which a power supply line is arranged on the
FIG. 22 is a diagram showing an equivalent circuit of FIG.
図21においては、TFT111のドレイン電極141が層間絶縁膜142に形成したコンタクト143を介して層間絶縁膜142に形成された電源ライン用配線層122と接続されている。
In FIG. 21, the
ここでアモルファスシリコンTFTについて考察する。
駆動トランジスタであるTFT111の上層に電源電位が存在すると、図21中に矢印で示すように、黒表示時においてアモルファスシリコン内の電子が電源に引き寄せられてゲートとは逆側にチャネルを形成してしまうバックゲート効果が発現する。
この結果、駆動トランジスタのリーク電流が大きくなる。このリーク電流が大きいと黒表示時に輝点となって画に現れる。
Here, the amorphous silicon TFT is considered.
When a power supply potential is present in the upper layer of the
As a result, the leakage current of the driving transistor increases. If this leakage current is large, it appears as a bright spot in black when black is displayed.
そこで、本実施形態においては、図20に示すように、TFT111の配置領域の上層に電源ラインPSLが重ならないように、また、電源ラインPSLからの電界の影響を受けないような構成を採用している。
Therefore, in the present embodiment, as shown in FIG. 20, a configuration is adopted in which the power supply line PSL does not overlap the upper layer of the
本第5の対策例によれば、TFT111上に電源配線をレイアウトしないことで黒表示時、若しくはトランジスタがオフ時にゲートと逆側に電子が引き寄せられることがなくなり、バックゲート効果が起こるのを防ぐことができ、黒表示時の輝点やムラ、ザラツキといった不良をなくすことができる。
According to the fifth countermeasure example, by not laying out the power supply wiring on the
図23は、画質等を改善するための第6の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。 FIG. 23 is a diagram for explaining a sixth countermeasure example for improving the image quality and the like, and is a simplified cross-sectional view of the main part of the pixel circuit.
本第6の対策例においては、第5の対策例と同様に、たとえば上述したように電源ラインPSLを多層配線化した場合等であっても、スイッチングトランジスタ(書き込みトランジスタ)としてのTFT112の上、すなわち層の積層方向の上層側に電源ラインPSLが配置(形成)されないようにしている。
換言すれば、本第6の対策例においても、TFT112の配置領域の上層に電源ラインPSLが重ならないように、また、電源ラインPSLからの電界の影響を受けないような構成としている。
In the sixth countermeasure example, similarly to the fifth countermeasure example, even when the power supply line PSL is formed in a multilayer wiring as described above, for example, on the
In other words, the sixth countermeasure example is configured so that the power supply line PSL does not overlap with the upper layer of the
図23は、第6の対策例の具体的な構成を示しているが、基本的な構成は第5の対策例の場合と同様であるため、同一の構成要素については図20と同一符号をもって表している。そして、その具体的な説明は省略する。 FIG. 23 shows a specific configuration of the sixth countermeasure example. Since the basic configuration is the same as that of the fifth countermeasure example, the same constituent elements have the same reference numerals as those in FIG. Represents. A specific description thereof is omitted.
ここで、図23のようにTFT112の配置領域の上層に電源ラインPSLが重ならないように、また、電源ラインPSLからの電界の影響を受けないような構成を採用した理由について述べる。
Here, the reason why the configuration in which the power supply line PSL does not overlap with the upper layer of the
図24は、図23の比較例としてTFT112上に電源ラインを配置した構成を示す断面図である。
図25は、図23の等価回路を示す図である。
FIG. 24 is a cross-sectional view showing a configuration in which a power supply line is arranged on the
FIG. 25 is a diagram showing an equivalent circuit of FIG.
図21においては、図示しないTFT111のドレイン電極141が層間絶縁膜142に形成したコンタクト143を介して層間絶縁膜142に形成された電源ライン用配線層122と接続されている。
In FIG. 21, the
書き込みトランジスタとしてのTFT112についても、前述した駆動トランジスタとしてのTFT111と同様に、図24に示すように、電源電位がトランジスタの上にあるとトランジスタがオフ時に電源の電界によってアモルファスシリコン内の電子が電源側に引き寄せられる。
その結果、バックゲート効果が発現し、ゲートとは逆側にチャネルが形成されリーク電流が大きくなることで駆動トランジスタの保持電位が変化し、画にはムラやザラツキとなって現れる。
Similarly to the
As a result, the back gate effect appears, a channel is formed on the opposite side of the gate, and the leakage current increases, so that the holding potential of the driving transistor changes, and the image appears uneven and rough.
そこで、本実施形態においては、図23に示すように、TFT112の配置領域の上層に電源ラインPSLが重ならないように、また、電源ラインPSLからの電界の影響を受けないような構成を採用している。
Therefore, in the present embodiment, as shown in FIG. 23, a configuration is adopted in which the power supply line PSL does not overlap the upper layer of the
本第6の対策例によれば、TFT112上に電源配線をレイアウトしないことで黒表示時、若しくはトランジスタがオフ時にゲートと逆側に電子が引き寄せられることがなくなり、バックゲート効果が起こるのを防ぐことができ、黒表示時の輝点やムラ、ザラツキといった不良をなくすことができる。
According to the sixth countermeasure example, by not laying out the power supply wiring on the
図26は、画質等を改善するための第7の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。 FIG. 26 is a diagram for explaining a seventh countermeasure example for improving the image quality and the like, and is a simplified cross-sectional view of the main part of the pixel circuit.
本第7の対策例が上記した第5の対策例と異なる点は、駆動トランジスタとしてのTFT111の配置領域の上層に電源ラインPSLが重ならないように、また、電源ラインPSLからの電界の影響を受けないような構成を採用する代わりに、TFT111の上層にカソード用配線層143を配置(形成)したことにある。
The seventh countermeasure example is different from the fifth countermeasure example described above in that the power line PSL does not overlap the upper layer of the region where the
このように、本第7の対策例では、TFT111上に電源配線でなく、カソード配線143をレイアウトする。
その理由は、カソード電圧は黒表示時の駆動トランジスタであるTFT111のゲート電圧や信号電圧、駆動トランジスタであるTFT111のソース電圧よりも低い電圧であるため、バックゲート効果は起きないからである。
Thus, in the seventh countermeasure example, the
The reason is that the back gate effect does not occur because the cathode voltage is lower than the gate voltage and signal voltage of the
本第7の対策例によれば、TFT111上にカソード用配線143をレイアウトすることで黒表示時、若しくはトランジスタがオフ時にゲートと逆側に電子が引き寄せられることがなくなり、バックゲート効果が起こるのを防ぐことができ、黒表示時の輝点やムラ、ザラツキといった不良をなくすことができる。
According to the seventh countermeasure example, by laying out the
図27は、画質等を改善するための第8の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。 FIG. 27 is a diagram for explaining an eighth countermeasure example for improving the image quality and the like, and is a simplified cross-sectional view of a main part of the pixel circuit.
本第8の対策例が上記した第6の対策例と異なる点は、第7の対策例と同様に、書き込みトランジスタとしてのTFT112の配置領域の上層に電源ラインPSLが重ならないように、また、電源ラインPSLからの電界の影響を受けないような構成を採用する代わりに、TFT112の上層にカソード用配線層143を配置(形成)したことにある。
The difference between the eighth countermeasure example and the sixth countermeasure example described above is that, similarly to the seventh countermeasure example, the power supply line PSL does not overlap the upper layer of the region where the
このように、本第8の対策例では、TFT112上に電源配線でなく、カソード配線143をレイアウトする。
その理由は、カソード電圧は黒表示時の書き込みトランジスタであるTFT112のソース・ドレイン電圧等よりも低い電圧であるため、バックゲート効果は起きないからである。
As described above, in the eighth countermeasure example, the
The reason is that the back gate effect does not occur because the cathode voltage is lower than the source / drain voltage of the
本第8の対策例によれば、TFT112上にカソード用配線143をレイアウトすることで黒表示時、若しくはトランジスタがオフ時にバックゲート効果が起こるのを防ぐことができ、黒表示時の輝点やムラ、ザラツキといった不良をなくすことができる。
According to the eighth countermeasure example, the layout of the
図28は、画質等を改善するための第9の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。 FIG. 28 is a diagram for explaining a ninth countermeasure example for improving the image quality and the like, and is a simplified cross-sectional view of a main part of the pixel circuit.
本第9の対策例が上記した第6の対策例と異なる点は、書き込みトランジスタとしてのTFT112の配置領域の上層に電源ラインPSLが重ならないように、また、電源ラインPSLからの電界の影響を受けないような構成を採用する代わりに、TFT112の上層に走査線(ゲートライン)WSL144を配置(形成)したことにある。
The ninth countermeasure example differs from the sixth countermeasure example described above in that the power line PSL does not overlap the upper layer of the region where the
このように、本第9の対策例では、TFT112の上層、TFT112のゲートラインである走査線WSLをレイアウトする。
その理由は、TFT112のゲート電圧も駆動トランジスタであるTFT111のゲート電圧や信号電圧よりも低い電圧であるため、バックゲート効果は起きない。
さらに、TFT112については、TFT112がオンのときに対してゲート側だけでなく、ゲートと逆側もチャネルが形成されオンする。
この結果、TFT112のオン抵抗は通常(レイアウトしないとき)よりも下がり、高速書き込みが実現できる。
Thus, in the ninth countermeasure example, the upper layer of the
The reason is that the back gate effect does not occur because the gate voltage of the
Further, the
As a result, the on-resistance of the
本第9の対策例によれば、TFT112上に走査線WSLをレイアウトすることで黒表示時、若しくはトランジスタがオフ時にゲートと逆側に電子が引き寄せられることがなくなり、バックゲート効果が起こるのを防ぐことができ、黒表示時の輝点やムラ、ザラツキといった不良をなくすことができる。
また、TFT112上にTFT112のゲートラインである走査線WSLをレイアウトすることで、TFT112がオンしているとき、そのオン抵抗を通常よりも下げることが可能となり、高速書き込みが実現できる。
高速書き込みが実現できるため高精細化が可能となる。
According to the ninth countermeasure example, by laying out the scanning line WSL on the
Further, by laying out the scanning line WSL which is the gate line of the
High-definition is possible because high-speed writing can be realized.
図29は、画質等を改善するための第10の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。 FIG. 29 is a diagram for explaining a tenth countermeasure example for improving the image quality and the like, and is a simplified cross-sectional view of a main part of the pixel circuit.
本第10の対策例が上記した第5の対策例と異なる点は、上記した第9の対策例と同様に、駆動トランジスタとしてのTFT111の配置領域の上層に電源ラインPSLが重ならないように、また、電源ラインPSLからの電界の影響を受けないような構成を採用する代わりに、TFT111の上層にTFT112のゲートが接続される走査線(ゲートライン)WSL144を配置(形成)したことにある。
The tenth countermeasure example is different from the fifth countermeasure example described above, as in the ninth countermeasure example, so that the power supply line PSL does not overlap the upper layer of the region where the
このように、本第10の対策例では、TFT111の上層に、TFT112のゲートラインである走査線WSLをレイアウトする。
その理由は、TFT112のゲート電圧も、駆動トランジスタであるTFT111のソース電圧よりも低い電圧であるため、バックゲート効果は起きない。
As described above, in the tenth countermeasure example, the scanning line WSL which is the gate line of the
The reason is that the gate voltage of the
本第10の対策例によれば、TFT111上に走査線WSLをレイアウトすることで黒表示時、若しくはトランジスタがオフ時にゲートと逆側に電子が引き寄せられることがなくなり、バックゲート効果が起こるのを防ぐことができ、黒表示時の輝点やムラ、ザラツキといった不良をなくすことができる。
According to the tenth countermeasure example, by laying out the scanning line WSL on the
図30は、画質等を改善するための第11の対策例を説明するための図であって、画素回路の要部の簡略的な断面図である。 FIG. 30 is a diagram for explaining an eleventh countermeasure example for improving the image quality and the like, and is a simplified cross-sectional view of a main part of the pixel circuit.
前述した第4の対策例において、電源ラインの電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善するために、電源ライン(パワー駆動線)PSLを多層配線化することを説明した。
本第11の対策例においては、通常アノードの金属で形成される配線されるカソード配線を電源ライン(パワー駆動線)PSLの電源ライン層と同層で、かつ同材料の低抵抗配線で多層化している。
In the above fourth countermeasure example, in order to improve the occurrence of unevenness such as shading due to the voltage drop of the power supply line and the occurrence of unevenness or roughness in the image, the power supply line (power drive line) PSL is formed in multiple layers. Explained that wiring.
In the eleventh countermeasure example, the cathode wiring, which is normally formed of the metal of the anode, is formed in the same layer as the power supply line layer of the power supply line (power drive line) PSL and multi-layered with the low resistance wiring of the same material. ing.
図19に関連付けて説明したように、本来の電源ラインPSLは走査線(ゲートライン)WSLと同層で同材料の低抵抗配線(Al等)によりゲート絶縁膜118の所定の位置に形成される。
そして、電源ラインPSL上に形成した層間絶縁膜115にコンタクト121が形成され、層間絶縁膜115上に形成したAl等の低抵抗配線層122をコンタクト121を介して電源ラインPSLと接続して多層化し、電源ラインを2段配線構造として、低抵抗化を図り、電圧降下に伴いシェーディング等のムラが発生し、画像にはムラやザラツキとして発生することを改善している。
また、絶縁膜115上には、電源ラインPSL用の低抵抗配線層122と並列に、カソード用低抵抗配線層145が形成されている。
たとえば、上層の電源用配線層122およびカソード用配線層145上に平坦化膜123が形成され、平坦化膜123にコンタクト146を形成し、カソード用配線層145は、コンタクト146を介して平坦化膜123上に形成された小面積のカソードパッド147に接続される。
アノード電極125上にEL発光素子材料層148が形成され、カソードパッド147とアノード電極125、EL発光素子材料層148との間等に絶縁膜149が形成され、EL発光素子148、絶縁膜149、およびカソードパッド147上にカソード電極が形成されている。
As described with reference to FIG. 19, the original power supply line PSL is formed at a predetermined position of the
A
On the insulating
For example, the
An EL light emitting
このように、本第11の対策例では、カソードラインを多層化した電源配線と同層でレイアウトする。
カソード配線を多層化することでカソード入力端から最も遠い部分のカソードの電圧上昇を小さく抑えることができ、均一な画質を得ることができる。
また、カソードラインを電源配線層でレイアウトすることでパネル中央部の電圧上昇を防ぎ、なお、図30および図31に示すように、EL発光素子113(148)の発光領域(開口)も大きく確保することが可能となる。
Thus, in the eleventh countermeasure example, the cathode line is laid out in the same layer as the power supply wiring having a multilayered structure.
By multilayering the cathode wiring, it is possible to suppress a rise in the voltage of the cathode farthest from the cathode input end and to obtain uniform image quality.
In addition, the cathode line is laid out with the power supply wiring layer to prevent a voltage rise in the center of the panel, and as shown in FIGS. 30 and 31, a large light emitting region (opening) of the EL light emitting element 113 (148) is secured. It becomes possible to do.
図32は、本実施形態に係る対策を適用せず、カソードラインを形成した場合の画素の要部の断面図であり、図33はその平面図である。 FIG. 32 is a cross-sectional view of a main part of a pixel when a cathode line is formed without applying the countermeasure according to the present embodiment, and FIG. 33 is a plan view thereof.
ここでパネルの発光領域(開口率)について考える。
発光領域(開口率)を大きく取る手法としてはトップエミッション方式が挙げられる。一般に、トップエミッション方式では、図32および図33に示すように、EL発光素子148のアノード配線層125でカソードを形成することが特徴となっている。
しかし、パネルの大型化、高精細化が進むにつれ、発光時におけるパネル中心(カソード取り出しから最も遠い部分)での電圧上昇による画質ムラを防ぐためにカソードラインは太く配線する必要があり、その分開口率も下がってしまう。開口率が下がることでEL発光素子148に流れる電流密度が大きくなってしまい寿命が短くなるという問題が発生する。
Here, the light emitting region (aperture ratio) of the panel is considered.
As a method for increasing the light emitting region (aperture ratio), there is a top emission method. In general, the top emission method is characterized in that the cathode is formed by the
However, as the size and resolution of panels increase, the cathode line must be thicker to prevent uneven image quality due to voltage rise at the center of the panel (the farthest part from the cathode) during light emission. The rate will also drop. As the aperture ratio decreases, the density of current flowing through the EL
これに対して、本第11の対策例においては、前述したように、カソードラインを多層化した電源配線と同層でレイアウトすることを特徴としており、カソードラインを電源レイヤーでレイアウトすることでパネル中央部の電圧上昇を防ぎ、なおかつ開口も大きく確保することが可能となる。
その結果、発光時EL発光素子148に流れる電流密度を小さくすることができる。その結果、長寿命化が実現可能となる。
カソード配線を多層化することでカソード入力端から最も遠い部分のカソードの電圧上昇を小さく抑えることができ、均一な画質を得ることができる。
On the other hand, in the eleventh countermeasure example, as described above, the cathode line is laid out in the same layer as the multilayered power supply wiring, and the cathode line is laid out in the power supply layer. It is possible to prevent an increase in voltage at the center and to secure a large opening.
As a result, the current density flowing in the EL
By multilayering the cathode wiring, it is possible to suppress a rise in the voltage of the cathode farthest from the cathode input end and to obtain uniform image quality.
次に、上記構成のより具体的な動作を、画素回路の動作を中心に、図34(A)〜(E)、および図35〜図42に関連付けて説明する。
なお、図34(A)は走査線WSLに印加されるゲートパルス(走査パルス)GPを、図34(B)はパワー駆動線PSLに印加されるパワー信号PSGを、図34(C)は信号線SGLに印加される入力信号SINを、図34(D)は第2のノードND112の電位VND112を、図34(E)は第1のノードND111の電位VND111を、それぞれ示している。
Next, a more specific operation of the above configuration will be described with reference to FIGS. 34A to 34E and FIGS. 35 to 42, focusing on the operation of the pixel circuit.
34A shows a gate pulse (scanning pulse) GP applied to the scanning line WSL, FIG. 34B shows a power signal PSG applied to the power drive line PSL, and FIG. 34C shows a signal. 34D shows the input signal SIN applied to the line SGL, FIG. 34D shows the potential VND112 of the second node ND112, and FIG. 34E shows the potential VND111 of the first node ND111.
まず、EL発光素子113の発光状態時は、図34(B)および図35に示すように、パワー駆動線PSLには電源電圧VCCであり、TFT112がオフした状態である。
このとき、駆動トランジスタであるTFT111は飽和領域で動作するように設定されているため、EL発光素子113に流れる電流IdsはTFT111のゲート・ソース間電圧Vgsに応じて式1に示される値をとる。
First, when the EL
At this time, since the
次に、非発光期間において、図34(B)および図36に示すように、電源ラインであるパワー駆動線PSLをVssとする。このとき、電圧VssがEL発光素子113のしきい値Vthelとカソード電圧Vcatの和よりも小さいとき、つまりVss<Vthel+VcatであればEL発光素子113は消光し、電源ラインであるパワー駆動線PSLが駆動トランジスタとしてのTFT111のソースとなる。このとき、EL発光素子113のアノード(ノードND111)は、図34(E)に示すように、Vssに充電される。
Next, in the non-light emitting period, as shown in FIGS. 34B and 36, the power drive line PSL which is a power supply line is set to Vss. At this time, when the voltage Vss is smaller than the sum of the threshold value Vthel and the cathode voltage Vcat of the EL
さらに、図34(A),(C),(D),(E)、および図37に示すように、信号線SGLの電位がオフセット電圧Vofsとなったときに、ゲートパルスGPをハイレベルに設定してTFT112をオンし、TFT111のゲート電位をVofsとする。
このとき、TFT111のゲート・ソース間電圧は(Vofs−Vss)という値をとる。このTFT111のゲート・ソース間電圧(Vofs−Vss)がTFT111のしきい値電圧Vthよりも大きくない(低い)としきい値補正動作を行うことができないために、TFT111のゲート・ソース間電圧(Vofs−Vss)がTFT111のしきい値電圧Vthよりも大きく、すなわちVofs−Vss>Vthとする必要がある。
Further, as shown in FIGS. 34 (A), (C), (D), (E) and FIG. 37, when the potential of the signal line SGL becomes the offset voltage Vofs, the gate pulse GP is set to the high level. The
At this time, the gate-source voltage of the
そしてしきい値補正動作においてパワー駆動線PSLに印加するパワー信号PSGを再び電源電圧Vccとする。
パワー駆動線PSLを電源電圧VccとすることでEL発光素子113のアノード(ノードND111)がTFT111のソースとして機能し、図38に示すように電流が流れる。
EL発光素子113の等価回路は、図38に示すように、ダイオードと容量で表されるため、Vel≦Vcat+Vthel(EL発光素子113のリーク電流がTFT111に流れる電流よりもかなり小さい)の関係を満足する限り、TFT111の電流はキャパシタC111とCelを充電するために使われる。
このとき、ノードND111の電圧Velは時間と共に、図39に示すように上昇してゆく。一定時間経過後、TFT111のゲート・ソース間電圧はVthという値をとる。このとき、Vel=Vofs−Vth≦Vcat+Vthelとなっている。
Then, the power signal PSG applied to the power drive line PSL in the threshold value correcting operation is set to the power supply voltage Vcc again.
By setting the power drive line PSL to the power supply voltage Vcc, the anode (node ND111) of the EL
The equivalent circuit of the EL
At this time, the voltage Vel of the node ND111 increases with time as shown in FIG. After a certain period of time, the gate-source voltage of the
しきい値キャンセル動作終了後、図34(A),(C)、および図40に示すように、TFT112をオンした状態で信号線SGLの電位をVsigとする。データ信号Vsigは階調に応じた電圧となっている。このとき、TFT111のゲート電位は、TFT112をオンしているために、図34(D)に示すようにVsigとなるが、電源ラインであるパワー駆動線PSLから電流Idsが流れるためソース電位は時間とともに上昇してゆく。
このとき、TFT111のソース電圧がEL発光素子113のしきい値電圧Vthelとカソード電圧Vcatの和を越えなければ(EL発光素子113のリーク電流がTFT111に流れる電流よりもかなり小さければ)、TFT111に流れる電流はキャパシタC111とCelを充電するのに使用される。
このとき、TFT111のしきい値補正動作は完了しているため、TFT111が流す電流は移動度μを反映したものとなる。
具体的にいうと、図41に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、TFT111のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するVgsとなる。
After the threshold cancel operation is completed, as shown in FIGS. 34A, 34C, and 40, the potential of the signal line SGL is set to Vsig with the
At this time, if the source voltage of the
At this time, since the threshold value correcting operation of the
More specifically, as shown in FIG. 41, those having a high mobility μ have a large amount of current at this time, and the source voltage rises quickly. On the contrary, when the mobility μ is small, the amount of current is small, and the increase of the source voltage is slow. As a result, the gate-source voltage of the
最後に、図34(A)〜(C)、および図42に示すように、ゲートパルスGPをローレベルに切り替えてTFT112をオフして書き込みを終了させ、EL発光素子113を発光させる。
TFT111のゲート・ソース間電圧は一定であるので、TFT111は一定電流Ids’をEL発光素子113に流し、VelはEL発光素子113にIds’という電流が流れる電圧Vxまで上昇し、EL発光素子113は発光する。
本画素回路101においてもEL発光素子113は発光時間が長くなるとそのI-V特性は変化してしまう。そのため図中B点(ノードND111)の電位も変化する。しかしながら、TFT111のゲート・ソース間電圧は一定値に保たれているのでEL発光素子113に流れる電流は変化しない。よってEL発光素子113のI-V特性が劣化しても、一定電流Idsが常に流れ続け、EL発光素子113の輝度が変化することはない。
Finally, as shown in FIGS. 34A to 34C and FIG. 42, the gate pulse GP is switched to a low level to turn off the
Since the gate-source voltage of the
In this
このように駆動される画素回路においては、前述したような第1〜第11の対策例に係る構成を有することから、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。
なお、上述した第1〜第11の対策は、全て施してもよいし、いずれか一つ、あるいは複数の対策を組み合わせる等、種々の選択が可能である。
Since the pixel circuit driven in this way has the configuration according to the first to eleventh countermeasure examples as described above, it is possible to obtain a high-quality image in which the occurrence of shading, stripe unevenness, and the like is suppressed. .
Note that all of the first to eleventh measures described above may be taken, and various selections such as combining any one or a plurality of measures are possible.
以上、本第1の実施形態においては、図8の回路、すなわち、2個のトランジスタと1個のキャパシタの2Tr+1C画素回路を有する表示装置100に対しての効果的な画質改善の対策として第1〜第11の対策例について説明した。
ただし、第1〜第11の対策例は、2Tr+1C画素回路を有する表示装置100に対して効果的であるが、これらの対策を、OLEDと直列に接続されるドライブ(駆動)トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のTFT等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。
以下に、これらの表示装置にうち、5個のトランジスタと1個のキャパシタの5Tr+1C画素回路を有する表示装置の構成例について第2の実施形態として説明する。
As described above, in the first embodiment, as a countermeasure for effective image quality improvement for the
However, although the first to eleventh countermeasure examples are effective for the
A configuration example of a display device having a 5Tr + 1C pixel circuit including five transistors and one capacitor among these display devices will be described below as a second embodiment.
図43は、本発明の第2の実施形態に係る画素回路を採用した有機EL表示装置の構成を示すブロック図である。
図44は、本実施形態に係る画素回路の具体的な構成を示す回路図である。
FIG. 43 is a block diagram showing a configuration of an organic EL display device employing a pixel circuit according to the second embodiment of the present invention.
FIG. 44 is a circuit diagram showing a specific configuration of the pixel circuit according to the present embodiment.
この表示装置200は、図43および図44に示すように、画素回路201がm×nのマトリクス状に配列された画素アレイ部202、水平セレクタ(HSEL)203、ライトスキャナ(WSCN)204、ドライブスキャナ(DSCN)205、第1のオートゼロ回路(AZRD1)206、第2のオートゼロ回路(AZRD2)207、水平セレクタ203により選択され輝度情報に応じたデータ信号が供給される信号線SGL、ライトスキャナ204により選択駆動される第2の駆動配線としての走査線WSL、ドライブスキャナ205により選択駆動される第1の駆動配線としての駆動線DSL、第1のオートゼロ回路206により選択駆動される第4の駆動配線としての第1のオートゼロ線AZL1、および第2のオートゼロ回路207により選択駆動される第3の駆動配線としての第2のオートゼロ線AZL2を有する。
43 and 44, the
本実施形態に係る画素回路201は、図43および図44に示すように、pチャネルTFT211、nチャネルTFT212〜TFT215、キャパシタC211、有機EL発光素子(OLED:電気光学素子)からなる発光素子216、第1のノードND211、および第2のND212を有する。
TFT211により第1のスイッチトランジスタが形成され、TFT213により第2のスイッチトランジスタが形成され、TFT215により第3のスイッチトランジスタが形成され、TFT214により第4のスイッチトランジスタが形成されている。
なお、電源電圧Vccの供給ライン(電源電位)が第1の基準電位に相当し、接地電位GNDが第2の基準電位に相当している。また、VSS1が第4の基準電位に相当し、VSS2が第3の基準電位に相当する。
43 and 44, the
A first switch transistor is formed by the
The supply line (power supply potential) of the power supply voltage Vcc corresponds to the first reference potential, and the ground potential GND corresponds to the second reference potential. VSS1 corresponds to the fourth reference potential, and VSS2 corresponds to the third reference potential.
画素回路201において、第1の基準電位(本実施形態では電源電位Vcc)と第2の基準電位(本実施形態では接地電位GND)との間に、TFT211、ドライブトランジスタとしてのTFT212、第1のノードND211、および発光素子(OLED)216が直列に接続されている。具体的には、発光素子216のカソードが接地電位GNDに接続され、アノードが第1のノードND211に接続され、TFT212のソースが第1のノードND211に接続され、TFT211のドレインがTFT212のドレインに接続され、TFT211のソースが電源電位Vccに接続されている。
そして、TFT212のゲートが第2のノードND212に接続され、TFT211のゲートが駆動線DSLに接続されている。
TFT213のドレインが第1のノードND211およびキャパシタC211の第1電極に接続され、ソースが固定電位VSS2に接続され、TFT213のゲートが第2のオートゼロ線AZL2に接続されている。また、キャパシタC211の第2電極が第2のノードND212に接続されている。
信号線SGLと第2のノードND212との間にTFT214のソース・ドレインがそれぞれ接続されている。そして、TFT214のゲートが走査線WSLに接続されている。
さらに、第2のノードND212と所定電位Vss1との間にTFT215のソース・ドレインがそれぞれ接続されている。そして、TFT215のゲートが第1のオートゼロ線AZL1に接続されている。
In the
The gate of the
The drain of the
The source / drain of the
Further, the source and drain of the
このように、本実施形態に係る画素回路201は、ドライブトランジスタとしてのTFT212のゲート・ソース間に画素容量としてのキャパシタC211が接続され、非発光期間にTFT212のソース電位をスイッチトランジスタとしてのTFT213を介して固定電位に接続し、また、TFT211のソース・ドレイン間を接続して、しきい値Vthの補正を行うように構成されている。
As described above, in the
そして、本第2の実施形態においては、第1の実施形態として説明した画質改善のための第1〜第11の対策が、走査線WSL、駆動線DSL、オートゼロ線AZL1,AZL2のうちの少なくとも走査線WSLおよび駆動線DSLのいずれか、または2つ以上、あるいは全部に対して施される。
所望の対策を施すことにより、パネル全体で駆動信号(パルス)の配線抵抗や配線容量による遅延に起因するシェーディング、スジムラ等の対策が行われ、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。
In the second embodiment, the first to eleventh measures for improving the image quality described as the first embodiment are at least one of the scanning line WSL, the drive line DSL, and the auto zero lines AZL1 and AZL2. This is applied to one, two or more or all of the scanning lines WSL and the driving lines DSL.
By taking desired measures, measures such as shading and streaks due to delays due to wiring resistance and wiring capacity of the drive signal (pulse) are performed on the entire panel, and generation of shading and streaks is suppressed, resulting in good image quality An image can be obtained.
次に、上記構成の動作を、画素回路の動作を中心に、図45(A)〜(F)に関連付けて説明する。
なお、図45(A)は駆動線DSLに印加される駆動信号DS、図45(B)は走査線WSLに印加される駆動信号WS(第1の実施形態のゲートパルスGPに相当)を、図45(C)は第1のオートゼロ線AZL1に印加される駆動信号AZ1、図45(D)は第2のオートゼロ線AZL2に印加される駆動信号オートゼロ信号AZ2を、図45(E)は第2のノードND212の電位を、図45(F)は第1のノードND211の電位をそれぞれ示している。
Next, the operation of the above configuration will be described with reference to FIGS. 45A to 45F, focusing on the operation of the pixel circuit.
45A shows a drive signal DS applied to the drive line DSL, and FIG. 45B shows a drive signal WS applied to the scanning line WSL (corresponding to the gate pulse GP in the first embodiment). 45C shows the drive signal AZ1 applied to the first auto-zero line AZL1, FIG. 45D shows the drive signal auto-zero signal AZ2 applied to the second auto-zero line AZL2, and FIG. FIG. 45F shows the potential of the second node ND212, and FIG. 45F shows the potential of the first node ND211.
非発光動作において、ドライブスキャナ205による駆動線DSLの駆動信号DSがハイレベル、ライトスキャナ204による走査線WSLへの駆動信号WSがローレベルに保持され、オートゼロ回路206によるオートゼロ線AZL1への駆動信号AZ1がローレベルに保持され、オートゼロ回路207によるオートゼロ線AZL2への駆動信号AZ2がハイレベルに保持される。
その結果、TFT213がオンし、このとき、TFT213を介して電流が流れ、TFT212のソース電位Vs(ノードND211の電位)はVSS2まで下降する。そのため、EL発光素子216に印加される電圧もVss2となり、Vss2<Vcathode+VthELならば、EL発光素子216は非発光となる。
この場合、TFT213がオンしてもキャパシタC211に保持されている電圧、すなわちTFT212のゲートソース間電圧は変わらない。
In the non-light emitting operation, the drive signal DS of the drive line DSL by the
As a result, the
In this case, even if the
次に、EL発光素子216の非発光期間において、図45(C),(D)に示すように、オートゼロ線AZL2への駆動信号AZ2がハイレベルに保持された状態で、オートセロ線AZL1への駆動信号AZ1がハイレベルに設定される。これにより、第2のノードND212の電位はVSS1となる。
そして、オートゼロ線AZL2への駆動信号AZ2がローレベルに切り替えられた後、ドライブスキャナ205による駆動線DSLの駆動信号DSが所定期間のみローレベルに切り替えられる。
これにより、TFT213がオフし、TFT215、TFT211がオンすることにより、TFT212,TFT211の経路に電流が流れ、第1のノードの電位は上昇する。
そして、ドライブスキャナ205による駆動線DSLの駆動信号DSがハイレベルに切り替えられ、駆動信号AZ1がローベルに切り替えられる。
以上の結果、ドライブトランジスタTFT212のしきい値Vth補正が行われ、第2のノードND212と第1のノードND211との電位差はVthとなる。
その状態で所定期間経過後にライトスキャナ204による走査線WSLへの駆動信号WSが所定期間ハイレベルに保持され、データ線よりデータをノードND212に書き込み、駆動信号WSがハイレベルの期間にドライブスキャナ205による駆動線DSLの駆動信号DSがローレベルに切り替えられる。
この時TFT214がオンした状態でTFT211がオンすることで移動度の補正が行われる。やがて駆動信号WSがローレベルに切り替えられ、TFT214がオフする。
この場合、TFT214がオフしており、TFT212のゲート・ソース間電圧は一定であるので、TFT212は一定電流IdsをEL発光素子216に流す。これによって、第1のノードND211の電位はEL発光素子216にIdsという電流が流れる電圧Vxまで上昇し、EL発光素子216は発光する。
ここで、本回路においてもEL発光素子は発光時間が長くなるとその電流−電圧(I-V)特性は変化してしまう。そのため、第1のノードND211の電位も変化する。しかしながら、TFT212のゲート・ソース間電圧Vgsは一定値に保たれているのでEL発光素子216に流れる電流は変化しない。よって、EL発光素子216のI-V特性が劣化しても、一定電流Idsが常に流れ続け、EL発光素子216の輝度が変化することはない。
Next, during the non-emission period of the EL
Then, after the drive signal AZ2 to the auto zero line AZL2 is switched to the low level, the drive signal DS of the drive line DSL by the
Accordingly, the
Then, the drive signal DS of the drive line DSL by the
As a result, the threshold value Vth of the
In this state, after the elapse of a predetermined period, the drive signal WS to the scanning line WSL by the
At this time, the mobility is corrected by turning on the
In this case, since the
Here, also in this circuit, the EL-light emitting element changes its current-voltage (IV) characteristic when the light emission time becomes long. Therefore, the potential of the first node ND211 also changes. However, since the gate-source voltage Vgs of the
このように駆動される画素回路においては、パネル全体で駆動信号(パルス)の配線抵抗による遅延に起因するシェーディング、スジムラ対策が行われていることから、シェーディング、スジムラ等の発生が抑止された画質のよい画像を得ることができる。 In the pixel circuit driven in this way, since shading and streak countermeasures due to the delay due to the wiring resistance of the drive signal (pulse) are taken in the entire panel, the image quality in which the occurrence of shading, streak etc. is suppressed A good image can be obtained.
100・・・表示装置、101・・・画素回路、102・・画素アレイ部、103・・水平セレクタ(HSEL)、104・・・ライトスキャナ(WSCN)、105・・・パワードライブスキャナ(PDSCN)、SGL・・・信号線、WSL・・・走査線、PSL・・・パワー駆動線、111・・・駆動(ドライブ)トランジスタとしてのnチャネルTFT、112・・・スイッチとしてのnチャネルTFT、ND111・・・第1のノード、ND112・・・第2のノード、114・・・信号線と同層の低抵抗配線層、115・・・層間絶縁膜、116・・・コンタクト、117・・・TFTのゲート電極と同層の配線層、118・・・ゲート絶縁膜、119〜121・・・コンタクト、122・・・電源ラインとしての低抵抗配線層、123・・・平坦化膜、124・・・コンタクト、125・・・アノード電極、131・・・透明絶縁基板、132・・・ゲート絶縁膜、133・・・ゲート電極、134・・・半導体膜、135,136・・・n+拡散層、138・・・層間絶縁膜、139a,139b・・・コンタクト、140・・・ソース電極、141・・・ドレイン電極、142・・・層間絶縁膜、143・・・カソード用配線、144・・・走査線(WSL)、145・・・カソード用配線層、146・・・コンタクト、147・・・カソードパッド、148・・・EL発光素子材料層、149・・・絶縁膜、150・・・カソード、200・・・表示装置、201・・・画素回路、202・・・画素アレイ部、203・・・水平セレクタ(HSEL)、204・・・ライトスキャナ(WSCN)、205・・・ドライブスキャナ(DSCN)、206・・・第1のオートドライブ回路(AZRD1)、207・・・第2のオートゼロ回路(AZRD2)、SGL・・・信号タ線、WSL・・・走査線、DSL・・・駆動線、AZL1,AZL2・・・オートゼロ線、211・・・スイッチとしてのpチャネルTFT、212…駆動(ドライブ)トランジスタとしてのnチャネルTFT、213〜215・・・…スイッチとしてのnチャネルTFT、ND211・・・第1のノード、ND112・・・第2のノード。
DESCRIPTION OF
Claims (5)
基準電位と、
駆動信号が伝搬される駆動配線と、
流れる電流によって輝度が変化する発光素子と、
駆動トランジスタと、
信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御される少なくとも一つのスイッチングトランジスタと、
上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続され、
上記電源用配線層は、
他の層の配線と接続されて多層配線化され、
上記発光素子のカソード配線層は、上記多層配線のための電源用配線層と同層の配線層で多層配線化されている
画素回路。 A power line,
A reference potential;
Drive wiring through which the drive signal is propagated;
A light-emitting element whose luminance changes according to a flowing current;
A driving transistor;
At least one switching transistor connected between the signal line and the gate of the driving transistor, the gate is connected to the driving wiring, and the conduction state is controlled by the driving signal;
A capacitor connected between the gate and the source of the driving transistor,
The drive transistor and the light emitting element are connected in series between the power line and the reference potential,
The power wiring layer is
Connected to the wiring of other layers to make a multilayer wiring,
The cathode wiring layer of the light emitting element is formed into a multilayer wiring with a wiring layer in the same layer as the power wiring layer for the multilayer wiring.
上記発光素子は、
上記アノード層上に形成された発光材料層と、
上記発光材料層上に形成されたカソード層と、を有し、
上記カソード層は、発光素子の発光領域と異なる位置に形成されたカソードパッドに接続され、
上記カソードパッドは、上記多層化配線層と接続されている
請求項1記載の画素回路。 The anode layer of the light emitting element is formed into a multi-layer wiring in the same wiring layer as the power wiring layer for the multi-layer wiring,
The light emitting element is
A light emitting material layer formed on the anode layer;
A cathode layer formed on the light emitting material layer,
The cathode layer is connected to a cathode pad formed at a position different from the light emitting region of the light emitting element,
The pixel circuit according to claim 1, wherein the cathode pad is connected to the multilayer wiring layer.
上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、
複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記スキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、
上記画素回路は、
電源ラインと、
基準電位と、
駆動信号が伝搬される駆動配線と、
流れる電流によって輝度が変化する発光素子と、
駆動トランジスタと、
信号線と上記駆動トランジスタのゲートとの間に接続され、ゲートが上記駆動配線に接続され、上記駆動信号により導通状態が制御される少なくとも一つのスイッチングトランジスタと、
上記駆動トランジスタのゲートとソース間に接続されたキャパシタと、を有し、
上記電源ラインと上記基準電位間に上記駆動トランジスタと上記発光素子が直列に接続され、
上記電源用配線層は、
他の層の配線と接続されて多層配線化され、
上記発光素子のカソード配線層は、上記多層配線のための電源用配線層と同層の配線層で多層配線化されている
表示装置。 Pixel circuits arranged in a matrix,
At least one scanner for outputting a drive signal to a control terminal of a transistor forming the pixel circuit;
The control terminals of the transistors of a plurality of pixel circuits are connected in common and have at least one drive wiring through which a drive signal from the scanner is propagated;
The pixel circuit is
A power line,
A reference potential;
Drive wiring through which the drive signal is propagated;
A light-emitting element whose luminance changes according to a flowing current;
A driving transistor;
At least one switching transistor connected between the signal line and the gate of the driving transistor, the gate is connected to the driving wiring, and the conduction state is controlled by the driving signal;
A capacitor connected between the gate and the source of the driving transistor,
The drive transistor and the light emitting element are connected in series between the power line and the reference potential,
The power wiring layer is
Connected to the wiring of other layers to make a multilayer wiring,
The cathode wiring layer of the light emitting element is formed into a multilayer wiring with a wiring layer in the same layer as the power wiring layer for the multilayer wiring.
上記発光素子は、
上記アノード層上に形成された発光材料層と、
上記発光材料層上に形成されたカソード層と、を有し、
上記カソード層は、発光素子の発光領域と異なる位置に形成されたカソードパッドに接続され、
上記カソードパッドは、上記多層化配線層と接続されている
請求項3記載の表示装置。 The anode layer of the light emitting element is formed into a multi-layer wiring in the same wiring layer as the power wiring layer for the multi-layer wiring,
The light emitting element is
A light emitting material layer formed on the anode layer;
A cathode layer formed on the light emitting material layer,
The cathode layer is connected to a cathode pad formed at a position different from the light emitting region of the light emitting element,
The display device according to claim 3, wherein the cathode pad is connected to the multilayer wiring layer.
上記画素回路を形成するトランジスタの制御端子への駆動信号を出力する少なくとも一つのスキャナと、を有する表示装置の製造方法であって、
上記スキャナによる駆動信号が伝搬される駆動配線を配線するステップと、
電源ラインを形成するステップと、
上記電源用配線層を、他の層の配線と接続して多層配線化するステップと、
上記発光素子のカソード配線層を、上記多層配線のための電源用配線層と同層の配線層で多層配線化するステップと
を有する表示装置の製造方法。 A plurality of pixel circuits arranged in a matrix and including at least a light-emitting element, a drive transistor, and at least one transistor whose conduction state is controlled by receiving a drive signal to a control terminal;
A display device comprising: at least one scanner that outputs a drive signal to a control terminal of a transistor that forms the pixel circuit,
Wiring drive wiring through which the drive signal from the scanner is propagated;
Forming a power line;
Connecting the power wiring layer to a wiring of another layer to form a multilayer wiring;
Forming a cathode wiring layer of the light emitting element into a multilayer wiring with a wiring layer in the same layer as the power supply wiring layer for the multilayer wiring.
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