JP2008180785A

JP2008180785A - Pixel circuit and display device

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Publication number: JP2008180785A
Application number: JP2007012606A
Authority: JP
Inventors: Tetsuo Mitsunami; 徹雄三並
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-01-23
Filing date: 2007-01-23
Publication date: 2008-08-07

Abstract

<P>PROBLEM TO BE SOLVED: To provide a pixel circuit and a display device capable of dropping a signal voltage without boosting an input signal voltage, capable of reducing power consumption, and capable of obtaining an image of high quality. <P>SOLUTION: An interpolation capacitor C112 is formed with a compounded capacitor of a capacitor formed between a first wiring layer 123 constituting a gate electrode of a transistor 111 and a polysilicon layer 126 as a semiconductor layer, a capacitor formed between the polysilicon layer and a second wiring layer 128, and a capacitor formed between the second wiring layer 128 and a third wiring layer 130. <P>COPYRIGHT: (C)2008,JPO&INPIT

Description

本発明は、有機ＥＬ（Electro luminescence）等の発光素子を含む画素回路およびアクティブマトリクス型表示装置に関するものである。 The present invention relates to a pixel circuit including a light emitting element such as an organic EL (Electro luminescence) and an active matrix display device.

画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。 In an image display device, such as a liquid crystal display, an image is displayed by arranging a large number of pixels in a matrix and controlling the light intensity for each pixel in accordance with image information to be displayed.
This is the same for an organic EL display or the like, but the organic EL display is a so-called self-luminous display having a light emitting element in each pixel circuit, and has a higher image visibility than a liquid crystal display. There are advantages such as unnecessary and high response speed.
The luminance of each light emitting element is greatly different from a liquid crystal display or the like in that a color gradation is obtained by controlling the luminance of the light emitting element according to the current value flowing therethrough, that is, the light emitting element is a current control type.

有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題があるため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。 In the organic EL display, as with the liquid crystal display, a simple matrix method and an active matrix method can be used. However, although the former has a simple structure, it is difficult to realize a large and high-definition display. Due to the problems, active matrix systems have been actively developed to control the current flowing through the light-emitting elements inside each pixel circuit by means of active elements provided inside the pixel circuit, generally TFTs (Thin Film Transistors). ing.

図１は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図１に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給される信号線（データ線）信号ＳＧＬ１〜ＳＧＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
なお、水平セレクタ３、ライトスキャナ４に関しては、多結晶シリコン上に形成する場合や、ＭＯＳＩＣ等で画素の周辺に形成することもある。 FIG. 1 is a block diagram showing a configuration of a general organic EL display device.
As shown in FIG. 1, the display device 1 includes a pixel array unit 2 in which pixel circuits (PXLC) 2 a are arranged in an m × n matrix, a horizontal selector (HSEL) 3, a light scanner (WSCN) 4, a horizontal Signal line (data line) signals SGL1 to SGLn selected by the selector 3 and supplied with data signals according to luminance information, and scanning lines WSL1 to WSLm selectively driven by the write scanner 4 are provided.
The horizontal selector 3 and the light scanner 4 may be formed on the polycrystalline silicon or may be formed around the pixel by MOSIC or the like.

図２は、図１の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図２の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。 FIG. 2 is a circuit diagram showing a configuration example of the pixel circuit 2a of FIG. 1 (see, for example, Patent Documents 1 and 2).
The pixel circuit in FIG. 2 has the simplest circuit configuration among many proposed circuits, and is a so-called two-transistor driving circuit.

図２の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）１３を有する。また、図２において、ＳＧＬは信号線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ発光素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２ではＴＦＴ１１のソースが電源電位ＶＣＣに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図２の画素回路２ａの動作は以下の通りである。 2 includes a p-channel thin film field effect transistor (hereinafter referred to as TFT) 11 and TFT 12, a capacitor C11, and an organic EL light emitting element (OLED) 13 which is a light emitting element. In FIG. 2, SGL represents a signal line, and WSL represents a scanning line.
Since organic EL light-emitting elements are often rectifying, they are sometimes referred to as OLEDs (Organic Light Emitting Diodes). In FIG. 2 and other figures, diode symbols are used as light-emitting elements. It does not necessarily require rectification.
In FIG. 2, the source of the TFT 11 is connected to the power supply potential VCC, and the cathode (cathode) of the light emitting element 13 is connected to the ground potential GND. The operation of the pixel circuit 2a in FIG. 2 is as follows.

ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、信号線ＳＧＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。 Step ST1 :
When the scanning line WSL is in a selected state (here, at a low level) and the writing potential Vdata is applied to the signal line SGL, the TFT 12 becomes conductive and the capacitor C11 is charged or discharged, and the gate potential of the TFT 11 becomes Vdata.

ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、信号線ＳＧＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。 Step ST2 :
When the scanning line WSL is in a non-selected state (here, high level), the signal line SGL and the TFT 11 are electrically disconnected, but the gate potential of the TFT 11 is stably held by the capacitor C11.

ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図２の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。 Step ST3 :
The current flowing through the TFT 11 and the light emitting element 13 has a value corresponding to the gate-source voltage Vgs of the TFT 11, and the light emitting element 13 continues to emit light with a luminance corresponding to the current value.
The operation of selecting the scanning line WSL and transmitting the luminance information given to the data line to the inside of the pixel as in step ST1 is hereinafter referred to as “writing”.
As described above, in the pixel circuit 2a of FIG. 2, once Vdata is written, the light emitting element 13 continues to emit light with a constant luminance until it is rewritten next time.

上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＴＦＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶＣＣに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。 As described above, in the pixel circuit 2a, the value of the current flowing through the EL light emitting element 13 is controlled by changing the gate application voltage of the TFT 11 which is a drive transistor.
At this time, the source of the p-channel drive transistor is connected to the power supply potential VCC, and the TFT 11 always operates in the saturation region. Therefore, the constant current source has a value represented by the following formula 1.

（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）² …（１）
(Equation 1)
Ids = 1/2 · μ (W / L) Cox (Vgs− | Vth |) ² (1)

ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲ−ト容量を、Ｗはゲ−ト幅を、Ｌはゲ−ト長を、ＶgsはＴＦＴ１１のゲート・ソース間電圧を、ＶthはＴＦＴ１１のしきい値をそれぞれ示している。 Here, μ is the carrier mobility, Cox is the gate capacity per unit area, W is the gate width, L is the gate length, Vgs is the gate-source voltage of the TFT 11, Vth indicates the threshold value of the TFT 11.

単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。 In the simple matrix type image display device, each light emitting element emits light only at the selected moment, whereas in the active matrix, as described above, the light emitting element continues to emit light even after the writing is completed. In comparison, the peak luminance and peak current of the light emitting element can be lowered, and this is particularly advantageous in a large-sized and high-definition display.

図３は、有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。図３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。 FIG. 3 is a diagram showing a change with time of current-voltage (IV) characteristics of the organic EL light emitting device. In FIG. 3, the curve indicated by the solid line indicates the characteristic in the initial state, and the curve indicated by the broken line indicates the characteristic after change with time.

一般的に、有機ＥＬ発光素子のＩ−Ｖ特性は、図３に示すように、時間が経過すると劣化してしまう。
しかしながら、図２の２トランジスタ駆動は定電流駆動のために有機ＥＬ発光素子には上述したように定電流が流れ続け、有機ＥＬ発光素子のＩ−Ｖ特性が劣化してもその発光輝度は経時劣化することはない。 In general, the IV characteristics of an organic EL light emitting element deteriorate as time passes, as shown in FIG.
However, since the two-transistor drive in FIG. 2 is driven at a constant current, the constant current continues to flow through the organic EL light emitting element as described above, and even if the IV characteristic of the organic EL light emitting element deteriorates, the light emission luminance remains with time. There is no deterioration.

ところで、図２の画素回路２ａは、ｐチャネルのＴＦＴにより構成されているが、ｎチャネルのＴＦＴにより構成することができれば、ＴＦＴ作製において従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになる。これにより、ＴＦＴ基板の低コスト化が可能となる。 The pixel circuit 2a shown in FIG. 2 is composed of a p-channel TFT. However, if it can be composed of an n-channel TFT, a conventional amorphous silicon (a-Si) process can be used in TFT fabrication. It becomes like this. Thereby, the cost of the TFT substrate can be reduced.

次に、トランジスタをｎチャネルＴＦＴに置き換えた基本的な画素回路について説明する。 Next, a basic pixel circuit in which transistors are replaced with n-channel TFTs will be described.

図４は、図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。 FIG. 4 is a circuit diagram showing a pixel circuit in which the p-channel TFT in the circuit of FIG. 2 is replaced with an n-channel TFT.

図４の画素回路２ｂは、ｎチャネルＴＦＴ２１およびＴＦＴ２２、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２３を有する。また、図４において、ＳＧＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。 The pixel circuit 2b in FIG. 4 includes n-channel TFTs 21 and 22, a capacitor C21, and an organic EL light emitting element (OLED) 23 that is a light emitting element. In FIG. 4, SGL represents a data line, and WSL represents a scanning line.

この画素回路２ｂでは、ドライブトランジスタとしてＴＦＴ２１のドレイン側が電源電位ＶＣＣに接続され、ソースはＥＬ発光素子２３のアノードに接続されており、ソースフォロワー回路を形成している。 In the pixel circuit 2b, the drain side of the TFT 21 as a drive transistor is connected to the power supply potential VCC, and the source is connected to the anode of the EL light emitting element 23, thereby forming a source follower circuit.

図５は、初期状態におけるドライブトランジスタとしてのＴＦＴ２１とＥＬ発光素子２３の動作点を示す図である。図５において、横軸はＴＦＴ２１のドレイン・ソース間電圧Ｖｄｓを、縦軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。 FIG. 5 is a diagram showing operating points of the TFT 21 as the drive transistor and the EL light emitting element 23 in the initial state. In FIG. 5, the horizontal axis represents the drain-source voltage Vds of the TFT 21, and the vertical axis represents the drain-source current Ids.

図５に示すように、ソース電圧はドライブトランジスタであるＴＦＴ２１とＥＬ発光素子２３との動作点で決まり、その電圧はゲート電圧によって異なる値を持つ。
このＴＦＴ２１は飽和領域で駆動されるので、動作点のソース電圧に対したＶｇｓに関して上記式１に示した方程式の電流値の電流Ｉｄｓを流す。 As shown in FIG. 5, the source voltage is determined by the operating point of the TFT 21 as a drive transistor and the EL light emitting element 23, and the voltage has a different value depending on the gate voltage.
Since the TFT 21 is driven in a saturation region, a current Ids having a current value of the equation shown in the above equation 1 is supplied with respect to Vgs with respect to the source voltage at the operating point.

ＵＳＰ５，６８４，３６５USP 5,684,365 特開平８−２３４６８３号公報JP-A-8-234683

上述した画素回路は、駆動（ドライブ）トランジスタとしてのＴＦＴ２１とスイッチングトランジスタとしてのＴＦＴ２２とＯＬＥＤ２３とを有する最も単純な回路であるが、電源線に印加されるパワー信号として２つの信号で切り替え、信号線に供給される映像信号も２つの信号で切り替えてしきい値や移動度を補正する構成が採用される場合もある。
あるいは、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が設けられる構成が採用される場合がある。 The pixel circuit described above is the simplest circuit having the TFT 21 as a drive transistor, the TFT 22 as a switching transistor, and the OLED 23. However, the pixel circuit is switched between two signals as a power signal applied to the power supply line. In some cases, the video signal supplied to the video signal may be switched between two signals to correct the threshold value and mobility.
Alternatively, in some cases, a configuration in which a TFT for mobility or threshold cancellation is provided in addition to a drive transistor or a switching transistor connected in series with the OLED may be employed.

これらスイッチングトランジスタとしてのＴＦＴ、あるいは別途設けられるしきい値や移動度用のＴＦＴは、アクティブマトリクス型有機ＥＬディスプレイパネルの両側あるいは片側に配置されているライトスキャナ等の垂直スキャナによってゲートパルスが生成され、このパルス信号が配線を通してマトリクス配列された画素回路の所望のＴＦＴのゲートに印加される。
このパルス信号が印加されるＴＦＴが２あるいはそれ以上存在する場合には、各パルス信号を印加するタイミングが重要となる。 These switching transistor TFTs, or separately provided threshold and mobility TFTs, generate gate pulses by a vertical scanner such as a light scanner disposed on both sides or one side of an active matrix organic EL display panel. The pulse signal is applied to the gate of a desired TFT of the pixel circuit arranged in a matrix through the wiring.
When there are two or more TFTs to which this pulse signal is applied, the timing for applying each pulse signal is important.

ところが、画素回路を高精細化した場合、いわゆるＥＬ発光素子の容量が減るため、入力ゲインが低くなってしまう。
入力ゲインは印加した信号電圧Ｖｓｉｇに対して実効的に駆動トランジスタのＶｇｓにかかる電圧の割合で表される。
よって、入力ゲインが低くなるとゲインの損失分入力信号電圧を上げなければならず、ひいては消費電力の増大を招くという問題がある。
る場合もある。 However, when the pixel circuit has a higher definition, the capacity of a so-called EL light emitting element is reduced, and the input gain is lowered.
The input gain is expressed as a ratio of the voltage applied to Vgs of the driving transistor with respect to the applied signal voltage Vsig.
Therefore, when the input gain is lowered, there is a problem that the input signal voltage must be increased by the loss of the gain, which leads to an increase in power consumption.
There is also a case.

これらの問題は、パネルの大型化、高精細化が進むほど、影響が大きい。 These problems have a greater effect as the panel size and the definition become higher.

本発明は、入力信号電圧を上げることなく、ひいては信号電圧を下げることが可能で、低消費電力化にも寄与でき、高画質の画像を得ることが可能な画素回路および表示装置を提供することにある。 The present invention provides a pixel circuit and a display device that can reduce a signal voltage without increasing an input signal voltage, can contribute to low power consumption, and can obtain a high-quality image. It is in.

本発明の第１の観点の画素回路は、第１配線層で形成された制御電極への信号レベルに応じて導通状態が制御される駆動トランジスタと、発光素子と、上記駆動トランジスタに接続された補間容量と、第２配線層と、第３配線層と、を含み、上記駆動トランジスタは、上記第１配線層で形成された制御電極と、当該第１配線層を覆うように形成された絶縁膜と、当該絶縁膜上に形成されたチャネル形成領域並びに当該チャネル形成領域を挟むように形成された第１電極および第２電極を含む半導体層と、を有し、上記駆動トランジスタ、上記第２配線層、および上記第３配線層は、絶縁膜を介して対向するように多層化され、上記補間容量は、上記第１配線層と上記半導体層との間に形成される容量と、上記半導体層と上記第２配線層との間に形成される容量と、上記第２配線層と上記第３配線層との間に形成される容量との合成容量により形成されている。 A pixel circuit according to a first aspect of the present invention is connected to a drive transistor whose conduction state is controlled according to a signal level to a control electrode formed in a first wiring layer, a light emitting element, and the drive transistor The drive transistor includes an interpolation capacitor, a second wiring layer, and a third wiring layer, and the drive transistor includes a control electrode formed by the first wiring layer and an insulation formed to cover the first wiring layer. And a semiconductor layer including a channel formation region formed on the insulating film and a first electrode and a second electrode formed so as to sandwich the channel formation region, the drive transistor, the second The wiring layer and the third wiring layer are multi-layered so as to face each other with an insulating film interposed therebetween, and the interpolation capacitance includes a capacitance formed between the first wiring layer and the semiconductor layer, and the semiconductor Between the layer and the second wiring layer A capacitance formed is formed by the combined capacitance of the capacitor formed between the second wiring layer and the third wiring layer.

本発明の第２の観点の表示装置は、マトリクス状に配列され、駆動トランジスタと、上記駆動トランジスタの制御電極に信号線の信号を転送するスイッチングトランジスタと、を含む複数の画素回路と、上記画素回路を形成する上記駆動トランジスタの接続ラインに供給する所定電圧を出力する第１のスキャナと、上記画素回路を形成する上記スイッチングトランジスタのゲートへの駆動信号を出力する第２のスキャナと、上記画素回路に上記第１のスキャナによる所定電圧を供給するための少なくとも一つの電源用配線と、複数の画素回路の上記トランジスタの制御端子が共通に接続され、上記第２のスキャナによる駆動信号が伝搬される少なくとも一つの駆動配線と、を有し、上記画素回路は、第１配線層で形成された制御電極への信号レベルに応じて導通状態が制御される駆動トランジスタと、発光素子と、上記駆動トランジスタに接続された補間容量と、第２配線層と、第３配線層と、を含み、上記駆動トランジスタは、上記第１配線層で形成された制御電極と、当該第１配線層を覆うように形成された絶縁膜と、当該絶縁膜上に形成されたチャネル形成領域並びに当該チャネル形成領域を挟むように形成された第１電極および第２電極を含む半導体層と、を有し、上記駆動トランジスタ、上記第２配線層、および上記第３配線層は、絶縁膜を介して対向するように多層化され、上記補間容量は、上記第１配線層と上記半導体層との間に形成される容量と、上記半導体層と上記第２配線層との間に形成される容量と、上記第２配線層と上記第３配線層との間に形成される容量との合成容量により形成されている。 A display device according to a second aspect of the present invention includes a plurality of pixel circuits arranged in a matrix and including a drive transistor, a switching transistor that transfers a signal line signal to a control electrode of the drive transistor, and the pixel A first scanner that outputs a predetermined voltage to be supplied to a connection line of the driving transistor that forms a circuit; a second scanner that outputs a driving signal to the gate of the switching transistor that forms the pixel circuit; and the pixel At least one power supply wiring for supplying a predetermined voltage from the first scanner to the circuit and the control terminals of the transistors of a plurality of pixel circuits are connected in common, and a drive signal from the second scanner is propagated. At least one drive wiring, and the pixel circuit has a signal to the control electrode formed in the first wiring layer. A driving transistor whose conduction state is controlled in accordance with a bell; a light emitting element; an interpolation capacitor connected to the driving transistor; a second wiring layer; and a third wiring layer. A control electrode formed by the first wiring layer, an insulating film formed so as to cover the first wiring layer, a channel formation region formed on the insulating film, and the channel formation region are formed therebetween. A semiconductor layer including a first electrode and a second electrode, and the driving transistor, the second wiring layer, and the third wiring layer are multilayered so as to face each other with an insulating film interposed therebetween, The interpolation capacitance includes a capacitance formed between the first wiring layer and the semiconductor layer, a capacitance formed between the semiconductor layer and the second wiring layer, the second wiring layer, and the second wiring layer. Capacities formed between three wiring layers It is formed by the combined capacitance of the.

本発明によれば、トランジスタの制御電極である第１配線層とトランジスタの半導体層との間に形成されると容量と、この半導体層を形成する層と第２配線層との間に形成される容量と、第２配線層と第３配線層との間に形成される容量とで補間容量が形成され、十分な容量が確保される。 According to the present invention, when formed between the first wiring layer which is the control electrode of the transistor and the semiconductor layer of the transistor, the capacitor is formed between the layer forming the semiconductor layer and the second wiring layer. Interpolation capacitance is formed by the capacitance to be formed and the capacitance formed between the second wiring layer and the third wiring layer, and sufficient capacitance is ensured.

本発明によれば、入力信号電圧を上げる必要がなく、ひいては信号電圧を下げることが可能で、低消費電力化にも寄与でき、高画質の画像を得ることができる。 According to the present invention, it is not necessary to increase the input signal voltage, and thus the signal voltage can be decreased, which can contribute to low power consumption, and a high-quality image can be obtained.

以下、本発明の実施形態を図面に関連付けて説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

図６は、本発明の第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図７は、本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。 FIG. 6 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the first embodiment of the present invention.
FIG. 7 is a circuit diagram showing a specific configuration of the pixel circuit according to the first embodiment.

この表示装置１００は、図６および図７に示すように、画素回路１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、第２のスキャナとしてのライトスキャナ（ＷＳＣＮ）１０４、第１のスキャナとしてのパワードライブスキャナ（ＰＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号Ｖｓｉｇやオフセット信号Ｖｏｆｓの入力信号ＳＩＮが供給される信号線ＳＧＬ１０１〜ＳＧＬ１０ｎ、ライトスキャナ１０４によるゲートパルス（走査パルス）ＧＰにより選択駆動される駆動配線としての走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびパワードライブスキャナ１０５により選択的ＶＣＣ（たとえば電源電圧）またはＶＳＳ（たとえば負側電圧）に設定されるパワー信号ＰＳＧが印加され駆動される駆動配線としてのパワー駆動線ＰＳＬ１０１〜ＰＳＬ１０ｍを有する。 As shown in FIGS. 6 and 7, the display device 100 includes a pixel array unit 102 in which pixel circuits 101 are arranged in an m × n matrix, a horizontal selector (HSEL) 103, and a light scanner as a second scanner. (WSCN) 104, power drive scanner (PDSCN) 105 as a first scanner, signal lines SGL101 to SGL10n to which an input signal SIN of a data signal Vsig and an offset signal Vofs selected according to luminance information is supplied. , Scanning lines WSL101 to WSL10m as drive wirings selectively driven by the gate pulse (scanning pulse) GP by the write scanner 104, and selective VCC (for example, power supply voltage) or VSS (for example, negative side voltage) by the power drive scanner 105. Set Having a power drive line PSL101~PSL10m as a drive wire word signal PSG is applied is driven.

なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図６においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図７においても、図面に簡単化のために一つの画素回路の具体的な構成を示している。 In the pixel array unit 102, the pixel circuits 101 are arranged in a matrix of m × n. However, in FIG. 6, in order to simplify the drawing, a matrix of 2 (= m) × 3 (= n) is used. An example of arrangement is shown.
Also in FIG. 7, a specific configuration of one pixel circuit is shown in the drawing for simplification.

本実施形態に係る画素回路１０１は、図７に示すように、駆動トランジスタとしてのｎチャネルＴＦＴ１１１、スイッチングトランジスタとしてのｎチャネルＴＦＴ１１２、キャパシタＣ１１１、補間容量Ｃ１１２、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１３、第１のノードＮＤ１１１、および第２のＮＤ１１２を有する。
なお、図７においては、有機ＥＬ発光素子１１３の寄生容量ＰＣＩも記述している。 As shown in FIG. 7, the pixel circuit 101 according to the present embodiment includes an n-channel TFT 111 as a driving transistor, an n-channel TFT 112 as a switching transistor, a capacitor C111, an interpolation capacitor C112, an organic EL light emitting element (OLED: electro-optical element). ), A first node ND111, and a second ND112.
In FIG. 7, the parasitic capacitance PCI of the organic EL light emitting element 113 is also described.

画素回路１０１において、パワー駆動線（電源ライン）ＰＳＬ（１０１〜１０ｍ）と所定の基準電位Ｖｃａｔ（たとえば接地電位）との間に駆動トランジスタとしてのＴＦＴ１１１、ノードＮＤ１１１、および発光素子（ＯＬＥＤ）１１３が直列に接続されている。
具体的には、発光素子１１３のカソードが基準電位Ｖｃａｔに接続され、アノードが第１のノードＮＤ１１１に接続され、ＴＦＴ１１２のソース（たとえば第２電極）が第１のノードＮＤ１１１に接続され、ＴＦＴ１１１のドレイン（たとえば第１電極）がパワー駆動線ＰＳＬに接続されている。
そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続されている。
また、キャパシタＣ１１１の第１電極が第１のノード１１１に接続され、キャパシタＣ１１１の第２電極が第２のノードＮＤ１１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ１１２との間にＴＦＴ１１２のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ１１２のゲートが走査線ＷＳＬに接続されている。 In the pixel circuit 101, a TFT 111 as a drive transistor, a node ND111, and a light emitting element (OLED) 113 are provided between a power drive line (power supply line) PSL (101 to 10 m) and a predetermined reference potential Vcat (for example, ground potential). Connected in series.
Specifically, the cathode of the light emitting element 113 is connected to the reference potential Vcat, the anode is connected to the first node ND111, the source (for example, the second electrode) of the TFT 112 is connected to the first node ND111, The drain (for example, the first electrode) is connected to the power drive line PSL.
The gate of the TFT 111 is connected to the second node ND112.
The first electrode of the capacitor C111 is connected to the first node 111, and the second electrode of the capacitor C111 is connected to the second node ND112.
The source / drain of the TFT 112 is connected between the signal line SGL and the second node ND112. The gate of the TFT 112 is connected to the scanning line WSL.

さらに、本実施形態においては、ＴＦＴ１１１のソースと基準電位Ｖｃａｔライン（電源ライン）との間に十分な補間容量Ｃ１１２（Ｃｓｕｂ）が形成されている。
この補間容量Ｃ１１２は、後で詳述するように、トランジスタのゲート電極を形成するモリブデン（Ｍｏ）層（第１配線層）と半導体層であるポリシリコン層（ソース）との間に形成される容量、ポリシリコン層と第１Ａｌ配線層(第２配線層)との間に形成される容量、さらに第１Ａｌ配線層と第２ｌ配線層(第３配線層)との間に形成される容量の合成容量により形成されている。 Further, in the present embodiment, a sufficient interpolation capacitor C112 (Csub) is formed between the source of the TFT 111 and the reference potential Vcat line (power supply line).
As will be described in detail later, the interpolation capacitor C112 is formed between a molybdenum (Mo) layer (first wiring layer) that forms the gate electrode of the transistor and a polysilicon layer (source) that is a semiconductor layer. Capacitance, capacitance formed between the polysilicon layer and the first Al wiring layer (second wiring layer), and capacitance formed between the first Al wiring layer and the second l wiring layer (third wiring layer). It is formed by the combined capacity.

このように、本実施形態に係る画素回路１０１は、ドライブトランジスタとしてのＴＦＴ１１１のゲート・ソース間に画素容量としてのキャパシタＣ１１１が接続されている。 As described above, in the pixel circuit 101 according to the present embodiment, the capacitor C111 as the pixel capacitance is connected between the gate and the source of the TFT 111 as the drive transistor.

図８（Ａ）〜（Ｃ）は、図７の画素回路の基本的な動作を示すタイミングチャートである。
図８（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図８（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図８（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、それぞれ示している。 8A to 8C are timing charts showing the basic operation of the pixel circuit of FIG.
8A shows a gate pulse (scanning pulse) GP applied to the scanning line WSL, FIG. 8B shows a power signal PSG applied to the power driving line PSL, and FIG. 8C shows a signal line SGL. The input signal SIN applied to each is shown.

画素回路１０１の発光素子１１３を発光させるには、非発光期間に、図８（Ａ）〜（Ｃ）に示すように、パワー駆動線ＰＳＬにパワー信号ＶＳＳ（たとえば負電圧）を印加し、信号線ＳＧＬにオフセット信号Ｖｏｆｓを伝搬させＴＦＴ１１２を通して第２のノードＮＤ１１２に入力し、その後、パワー駆動線ＰＳＬにパワー信号ＶＣＣ（電源電圧相当）を印加して、ＴＦＴ１１１のしきい値を補正する。
その後、信号線ＳＧＬに輝度情報に応じたデータ信号Ｖｓｉｇを印加し、ＴＦＴ１１２を通して第２のノードＮＤ１１２に信号を書き込む。このとき、ＴＦＴ１１１に電流を流しながら書き込みを行うことから、同時並列的に、移動度補正が行われる。
そして、ＴＦＴ１１２を非導通状態として、輝度情報に応じて発光素子１１３を発光させる。 In order to cause the light emitting element 113 of the pixel circuit 101 to emit light, a power signal VSS (for example, a negative voltage) is applied to the power drive line PSL as shown in FIGS. The offset signal Vofs is propagated to the line SGL and input to the second node ND112 through the TFT 112, and then the power signal VCC (corresponding to the power supply voltage) is applied to the power driving line PSL to correct the threshold value of the TFT 111.
Thereafter, the data signal Vsig corresponding to the luminance information is applied to the signal line SGL, and the signal is written to the second node ND112 through the TFT 112. At this time, writing is performed while a current is supplied to the TFT 111, and thus mobility correction is performed in parallel.
Then, the TFT 112 is turned off, and the light emitting element 113 emits light according to the luminance information.

ところで、移動度補正においては補間容量Ｃ１１２を配置することで移動度補正精度を向上させることができる。ところが、高精細画面になると画素サイズの制限により十分な補間容量が形成できない。
本実施形態では、多層配線プロセスを使用することにより十分な補間容量を形成し、良好な画質の表示装置を得ている。 By the way, in mobility correction, the mobility correction accuracy can be improved by arranging the interpolation capacitor C112. However, when the screen becomes high definition, a sufficient interpolation capacity cannot be formed due to the limitation of the pixel size.
In the present embodiment, a sufficient interpolation capacity is formed by using a multilayer wiring process, and a display device with good image quality is obtained.

本実施形態においては、図７に示すように、駆動トランジスタとしてのＴＦＴ１１１のソースと基準電位ラインＣｃａｔとの間に補間容量Ｃ１１２が配置されている。
このように、補間容量Ｃ１１２が配置され、映像信号サンプリング電位をＶｉｎ、キャパシタＣ１１１の保持容量をＣｓ、ＥＬ容量ＰＣＩをＣｅｌ、補間容量Ｃ１１２をＣｓｕｂとした場合、駆動用Ｎ型トランジスタのゲート-ソース間にホールドされる電位はVin×(1-Cs/(Cs+Cel+Csub))で表される。
また、駆動ランジスタとしてのＴＦＴ１１１のドレイン電流をＩｄｓ、移動度補正により補正された電圧をΔVとした場合、移動度補正時間は(Cel+Csub)×ΔV/Idsで表される。
よって、補間容量Ｃ１１２の設定により、ホールド電位と移動度補正時間を調整することができ、ホワイトバランスの調整に必要となる。
また、高精細になる程、画素回路と有機ＥＬ発光素子１１３の接続部の開口率は小さくなり、Ｃｅｌが小さくなる。すると補間容量Ｃ１１２が配置できない場合にホールド電位は映像信号サンプリング電位Ｖｉｎから大きく損失した電位となるため、補間容量Ｃ１１２が更に必要となる。また、高精細画面では画素サイズが小さいために十分な補間容量をスペース上形成できない。 In the present embodiment, as shown in FIG. 7, an interpolation capacitor C112 is arranged between the source of the TFT 111 as a drive transistor and the reference potential line Ccat.
As described above, when the interpolation capacitor C112 is arranged, the video signal sampling potential is Vin, the holding capacitor of the capacitor C111 is Cs, the EL capacitor PCI is Cel, and the interpolation capacitor C112 is Csub, the gate-source of the driving N-type transistor The potential held between them is expressed as Vin × (1-Cs / (Cs + Cel + Csub)).
Also, assuming that the drain current of the TFT 111 as the drive transistor is Ids and the voltage corrected by the mobility correction is ΔV, the mobility correction time is expressed by (Cel + Csub) × ΔV / Ids.
Therefore, the hold potential and the mobility correction time can be adjusted by setting the interpolation capacitor C112, which is necessary for white balance adjustment.
Further, as the definition becomes higher, the aperture ratio of the connection portion between the pixel circuit and the organic EL light emitting element 113 becomes smaller and Cel becomes smaller. Then, when the interpolation capacitor C112 cannot be arranged, the hold potential becomes a potential that is largely lost from the video signal sampling potential Vin, so that the interpolation capacitor C112 is further required. Further, since the pixel size is small on a high-definition screen, a sufficient interpolation capacity cannot be formed in space.

そこで、本実施形態においては、配線と同等の導電層を多層化して補間容量Ｃ１１２を形成し、十分な容量を確保できるようにした構成している。以下、この構成について説明する。 Therefore, in the present embodiment, a conductive layer equivalent to the wiring is multilayered to form the interpolation capacitor C112 so that a sufficient capacitance can be secured. Hereinafter, this configuration will be described.

なお、本実施形態の各画素回路１０１のＴＦＴ１１１，ＴＦＴ１１２はボトムゲート型であり、そのゲート電極（制御端子）は層の積層方向の下層側に第１配線層として形成される。
一般に、ＴＦＴのゲート電極は、高抵抗配線、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。 Note that the TFTs 111 and 112 of each pixel circuit 101 of the present embodiment are of bottom gate type, and their gate electrodes (control terminals) are formed as a first wiring layer on the lower layer side in the layer stacking direction.
In general, a gate electrode of a TFT is formed by depositing a metal or an alloy such as molybdenum (Mo) or tantalum (Ta) or the like by a method such as sputtering.

具体的な構成を説明する。
たとえば、ボトムゲート構造のＴＦＴ１１１は、図９に示すように、透明絶縁基板（たとえばガラス基板）１２１上にゲート絶縁膜１２２で覆われた第１配線層としてのゲート電極１２３が形成されている。ゲート電極１２３は第２のノードＮＤ１１２と接続される。
前述したように、ゲート電極は、たとえばモリブデン（Ｍｏ）、タンタル（Ｔａ）などの金属または合金をスパッタリングなどの方法で成膜して形成される。
ＴＦＴ１１１は、ゲート絶縁膜１２２上に半導体膜（チャネル形成領域）１２４、並びに半導体膜１２４を挟んで一対のｎ^＋拡散層１２５，１２６が形成されて、たとえばポリシリコンからなる半導体層が形成されている。
そして、ゲート絶縁膜１２２、チャネル形成領域１２４、ｎ^＋拡散層１２５，１２６を覆うように、たとえばＳｉＯ_２により形成される酸化膜等からなる絶縁膜１２７が形成されている。
なお、図示していないが、チャネル形成領域１２４と各ｎ^＋拡散層１２５，１２６との間にはそれぞれｎ^-拡散層（ＬＤＤ）が形成される。ｎ^＋拡散層１２５がＴＦＴ１１１のドレイン拡散層（第１電極に相当）を形成し、ｎ^＋拡散層１２６がＴＦＴ１１１のソース拡散層（第２電極に相当）を形成している。 A specific configuration will be described.
For example, in the TFT 111 having a bottom gate structure, as shown in FIG. 9, a gate electrode 123 as a first wiring layer covered with a gate insulating film 122 is formed on a transparent insulating substrate (for example, a glass substrate) 121. The gate electrode 123 is connected to the second node ND112.
As described above, the gate electrode is formed by depositing a metal or alloy such as molybdenum (Mo) or tantalum (Ta) by a method such as sputtering.
In the TFT 111, a semiconductor film (channel formation region) 124 and a pair of n ⁺ diffusion layers 125 and 126 are formed on the gate insulating film 122 with the semiconductor film 124 interposed therebetween, and a semiconductor layer made of, for example, polysilicon is formed. Yes.
An insulating film 127 made of, for example, an oxide film formed of SiO _{2 is} formed so as to cover the gate insulating film 122, the channel forming region 124, and the n ⁺ diffusion layers 125 and 126.
Although not shown, n ⁻ diffusion layers (LDD) are formed between the channel formation region 124 and the n ⁺ diffusion layers 125 and 126, respectively. The n ⁺ diffusion layer 125 forms the drain diffusion layer (corresponding to the first electrode) of the TFT 111, and the n ⁺ diffusion layer 126 forms the source diffusion layer (corresponding to the second electrode) of the TFT 111.

そして、絶縁膜１２７上に信号配線層やドレイン、ソース電極と同層の第２配線層としての第１Ａｌ配線層（実際はＴｉＡｌ層）１２８が形成され、第１Ａｌ配線層１２８上に第１平坦化膜１２９が形成されている。
第１平坦化膜１２９上には、たとえば多層配線化される電源配線層、あるいは信号配線層と同層の第３配線層としての第２Ａｌ配線層１３０が形成されている。
これら第３配線層１３０は、たとえばアルミニウム（Ａｌ）をパターニングして形成することも可能であり、また、さらに上層のアノード電極層と同一の材料、たとえば銀（Ａｇ）等により形成することも可能である。
第３配線層１３０には、平坦化膜１３１が形成されている。
そして、平坦化膜１３１上に発光素子１１３のアノード電極層１３２が形成され、アノード電極層１３２上に発光材料層１３３が形成され、その発光材料層１３３上にカソード電極層１３４が形成されている。 Then, a first Al wiring layer (actually a TiAl layer) 128 is formed on the insulating film 127 as a second wiring layer in the same layer as the signal wiring layer, the drain, and the source electrode, and the first planarization is performed on the first Al wiring layer 128. A film 129 is formed.
On the first planarizing film 129, a second Al wiring layer 130 is formed as a third wiring layer that is the same layer as the power wiring layer or the signal wiring layer, for example.
These third wiring layers 130 can be formed by patterning aluminum (Al), for example, and can also be formed of the same material as the upper anode electrode layer, such as silver (Ag). It is.
A planarizing film 131 is formed on the third wiring layer 130.
Then, the anode electrode layer 132 of the light emitting element 113 is formed on the planarization film 131, the light emitting material layer 133 is formed on the anode electrode layer 132, and the cathode electrode layer 134 is formed on the light emitting material layer 133. .

上述したように、本実施形態においては、ＴＦＴ１１１のソースと基準電位Ｖｃａｔラインとの間に十分な補間容量Ｃ１１２（Ｃｓｕｂ）が形成されている。
この補間容量Ｃ１１２は、図９に示すように、トランジスタのゲート電極を形成するモリブデン（Ｍｏ）層（第１配線層）とポリシリコン層（ソース）との間で形成される容量Ｃｓｕｂ１、ポリシリコン層と第１Ａｌ配線層(第２配線層)との間に形成される容量Ｃｓｕｂ２、さらに第１Ａｌ配線層と第２ｌ配線層(第３配線層)との間に形成される容量Ｃｓｕｂ３の合成容量により形成されている。
これにより、十分な補間容量Ｃ１１２を構成することが可能となり、信号電圧を上げることなく、また、画素サイズが小さい高精細画面においても十分な補間容量を形成することが可能となっている。
また、ひいては信号電圧を下げることが可能で、低消費電力化にも寄与でき、また、既存のＴＦＴプロセスがそのまま使用できる利点がある。
このように、本実施形態においては、多層配線により十分な補間容量を確保し、信号サンプリングと移動度補正を正常に動作させることができるため、良好な画質が得られる。 As described above, in this embodiment, a sufficient interpolation capacitor C112 (Csub) is formed between the source of the TFT 111 and the reference potential Vcat line.
As shown in FIG. 9, the interpolation capacitor C112 includes a capacitor Csub1, polysilicon formed between a molybdenum (Mo) layer (first wiring layer) and a polysilicon layer (source) that form the gate electrode of the transistor. Capacitance Csub2 formed between the first Al wiring layer (second wiring layer) and the capacitance Csub3 formed between the first Al wiring layer and the second l wiring layer (third wiring layer). It is formed by.
Thereby, it is possible to configure a sufficient interpolation capacitor C112, and it is possible to form a sufficient interpolation capacitor even on a high definition screen with a small pixel size without increasing the signal voltage.
In addition, the signal voltage can be lowered, contributing to the reduction of power consumption, and the existing TFT process can be used as it is.
As described above, in this embodiment, sufficient interpolation capacity can be ensured by the multilayer wiring, and signal sampling and mobility correction can be normally operated. Therefore, good image quality can be obtained.

なお、図９に図示していないが、ｎ^＋拡散層１２５には、絶縁膜１２７に形成されたコンタクトホールを介して第１電極用第２配線層としてのドレイン電極が接続され、他方のｎ^＋拡散層には、絶縁膜１２７に形成されたコンタクトホールを介して第２電極用第２配線層としてのソース電極が接続されている。
ドレイン電極およびソース電極は、たとえば低抵抗であるアルミニウム（Ａｌ）をパターニングしたものである。 Although not shown in FIG. 9, a drain electrode as a second wiring layer for the first electrode is connected to the n ⁺ diffusion layer 125 through a contact hole formed in the insulating film 127, and the other n A source electrode as the second wiring layer for the second electrode is connected to the ⁺ diffusion layer through a contact hole formed in the insulating film 127.
The drain electrode and the source electrode are formed by patterning, for example, low resistance aluminum (Al).

次に、上記構成のより具体的な動作を、画素回路の動作を中心に、図１０（Ａ）〜（Ｅ）、および図１１〜図１８に関連付けて説明する。
なお、図１０（Ａ）は走査線ＷＳＬに印加されるゲートパルス（走査パルス）ＧＰを、図１０（Ｂ）はパワー駆動線ＰＳＬに印加されるパワー信号ＰＳＧを、図１０（Ｃ）は信号線ＳＧＬに印加される入力信号ＳＩＮを、図１０（Ｄ）は第２のノードＮＤ１１２の電位ＶND112を、図１０（Ｅ）は第１のノードＮＤ１１１の電位ＶND111を、それぞれ示している。 Next, a more specific operation of the above configuration will be described with reference to FIGS. 10A to 10E and FIGS.
10A shows a gate pulse (scanning pulse) GP applied to the scanning line WSL, FIG. 10B shows a power signal PSG applied to the power drive line PSL, and FIG. 10C shows a signal. 10D shows the input signal SIN applied to the line SGL, FIG. 10D shows the potential VND112 of the second node ND112, and FIG. 10E shows the potential VND111 of the first node ND111.

まず、ＥＬ発光素子１１３の発光状態時は、図１０（Ｂ）および図１１に示すように、パワー駆動線ＰＳＬには電源電圧ＶＣＣであり、ＴＦＴ１１２がオフした状態である。
このとき、駆動トランジスタでるＴＦＴ１１１は飽和領域で動作するように設定されているため、ＥＬ発光素子１１３に流れる電流ＩｄｓはＴＦＴ１１１のゲート・ソース間電圧Ｖｇｓに応じて式１に示される値をとる。 First, when the EL light emitting element 113 is in the light emitting state, as shown in FIG. 10B and FIG. 11, the power drive line PSL is at the power supply voltage VCC and the TFT 112 is turned off.
At this time, since the TFT 111 which is a driving transistor is set to operate in a saturation region, the current Ids flowing through the EL light emitting element 113 takes a value represented by Equation 1 according to the gate-source voltage Vgs of the TFT 111.

次に、非発光期間において、図１０（Ｂ）および図１２に示すように、電源ラインであるパワー駆動線ＰＳＬをＶｓｓとする。このとき、電圧ＶｓｓがＥＬ発光素子１１３のしきい値Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和よりも小さいとき、つまりＶｓｓ＜Ｖｔｈｅｌ＋ＶｃａｔであればＥＬ発光素子１１３は消光し、電源ラインであるパワー駆動線ＰＳＬが駆動トランジスタとしてのＴＦＴ１１１のソースとなる。このとき、ＥＬ発光素子１１３のアノード（ノードＮＤ１１１）は、図１０（Ｅ）に示すように、Ｖｓｓに充電される。 Next, in the non-light emitting period, as shown in FIGS. 10B and 12, the power drive line PSL which is a power supply line is set to Vss. At this time, when the voltage Vss is smaller than the sum of the threshold value Vthel and the cathode voltage Vcat of the EL light emitting element 113, that is, if Vss <Vthel + Vcat, the EL light emitting element 113 is extinguished, and the power drive line PSL which is a power supply line is It becomes the source of the TFT 111 as a driving transistor. At this time, the anode (node ND111) of the EL light emitting element 113 is charged to Vss as shown in FIG.

さらに、図１０（Ａ），（Ｃ），（Ｄ），（Ｅ）、および図１３に示すように、信号線ＳＧＬの電位がオフセット電圧Ｖｏｆｓとなったときに、ゲートパルスＧＰはハイレベルに設定してＴＦＴ１１２をオンし、ＴＦＴ１１１のゲート電位をＶｏｆｓとする。
このとき、ＴＦＴ１１１のゲート・ソース間電圧は（Ｖｏｆｓ−Ｖｓｓ）という値をとる。このＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きくない（低い）としきい値補正動作を行うことができないために、ＴＦＴ１１１のゲート・ソース間電圧（Ｖｏｆｓ−Ｖｓｓ）がＴＦＴ１１１のしきい値電圧Ｖｔｈよりも大きく、すなわちＶｏｆｓ−Ｖｓｓ＞Ｖｔｈとする必要がある。 Further, as shown in FIGS. 10A, 10C, 10D, and 13E and FIG. 13, when the potential of the signal line SGL becomes the offset voltage Vofs, the gate pulse GP is set to the high level. The TFT 112 is turned on by setting, and the gate potential of the TFT 111 is set to Vofs.
At this time, the gate-source voltage of the TFT 111 takes a value of (Vofs−Vss). If the gate-source voltage (Vofs−Vss) of the TFT 111 is not larger (lower) than the threshold voltage Vth of the TFT 111, the threshold value correction operation cannot be performed. Therefore, the gate-source voltage (Vofs) of the TFT 111 cannot be performed. −Vss) needs to be larger than the threshold voltage Vth of the TFT 111, that is, Vofs−Vss> Vth.

そしてしきい値補正動作においてパワー駆動線ＰＳＬに印加するパワー信号ＰＳＧを再び電源電圧Ｖｃｃとする。
パワー駆動線ＰＳＬを電源電圧ＶｃｃとすることでＥＬ発光素子１１３のアノード（ノードＮＤ１１１）がＴＦＴ１１１のソースとして機能し、図１４に示すように電流が流れる。
ＥＬ発光素子１１３の等価回路は、図１４に示すように、ダイオードと容量で表されるため、Ｖｅｌ≦Ｖｃａｔ＋Ｖｔｈｅｌ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さい）の関係を満足する限り、ＴＦＴ１１１の電流はキャパシタＣ１１１とＣｅｌを充電するために使われる。
このとき、容量Ｃｅｌの端子間の電圧Ｖｅｌは時間と共に、図１５に示すように上昇してゆく。一定時間経過後、ＴＦＴ１１１のゲート・ソース間電圧はＶｔｈという値をとる。このとき、Ｖｅｌ＝Ｖｏｆｓ−Ｖｔｈ≦Ｖｃａｔ＋Ｖｔｈｅｌとなっている。 Then, the power signal PSG applied to the power drive line PSL in the threshold value correcting operation is set to the power supply voltage Vcc again.
By setting the power drive line PSL to the power supply voltage Vcc, the anode (node ND111) of the EL light emitting element 113 functions as the source of the TFT 111, and a current flows as shown in FIG.
The equivalent circuit of the EL light emitting element 113 is represented by a diode and a capacitor as shown in FIG. 14, and therefore satisfies the relationship of Vel ≦ Vcat + Vthel (the leakage current of the EL light emitting element 113 is considerably smaller than the current flowing through the TFT 111). As long as this is done, the current in the TFT 111 is used to charge the capacitors C111 and Cel.
At this time, the voltage Vel between the terminals of the capacitor Cel increases with time as shown in FIG. After a certain period of time, the gate-source voltage of the TFT 111 takes a value of Vth. At this time, Vel = Vofs−Vth ≦ Vcat + Vthel.

しきい値キャンセル動作終了後、図１０（Ａ）に示すように、ＴＦＴ１１２を一旦オフさせた後、図１０（Ａ），（Ｃ）、および図１６に示すように、信号線ＳＧＬの電位をＶｓｉｇとした状態で、ＴＦＴ１１２をオン状態とする。データ信号Ｖｓｉｇは階調に応じた電圧となっている。このとき、ＴＦＴ１１１のゲート電位は、ＴＦＴ１１２をオンしているために、図１０（Ｄ）に示すようにＶｓｉｇとなるが、電源ラインであるパワー駆動線ＰＳＬから電流Ｉｄｓが流れるためソース電位は時間とともに上昇してゆく。
このとき、ＴＦＴ１１１のソース電圧がＥＬ発光素子１１３のしきい値電圧Ｖｔｈｅｌとカソード電圧Ｖｃａｔの和を越えなければ（ＥＬ発光素子１１３のリーク電流がＴＦＴ１１１に流れる電流よりもかなり小さければ）、ＴＦＴ１１１に流れる電流はキャパシタＣ１１１とＣｅｌを充電するのに使用される。
このとき、ＴＦＴ１１１のしきい値補正動作は完了しているため、ＴＦＴ１１１が流す電流は移動度μを反映したものとなる。
具体的にいうと、図１７に示すように、移動度μが大きいものはこのときの電流量が大きく、ソース電圧の上昇も早い。逆に移動度μが小さいものは電流量が小さく、ソース電圧の上昇は遅くなる。これによって、ＴＦＴ１１１のゲート・ソース間電圧は移動度μを反映して小さくなり、一定時間経過後に完全に移動度を補正するＶｇｓとなる。 After the threshold cancel operation is finished, as shown in FIG. 10A, the TFT 112 is once turned off, and then the potential of the signal line SGL is changed as shown in FIGS. 10A, 10C, and 16. In the state of Vsig, the TFT 112 is turned on. The data signal Vsig is a voltage corresponding to the gradation. At this time, the gate potential of the TFT 111 becomes Vsig as shown in FIG. 10D because the TFT 112 is turned on. However, since the current Ids flows from the power drive line PSL which is the power supply line, the source potential is time. It rises with it.
At this time, if the source voltage of the TFT 111 does not exceed the sum of the threshold voltage Vthel and the cathode voltage Vcat of the EL light emitting element 113 (if the leakage current of the EL light emitting element 113 is considerably smaller than the current flowing through the TFT 111), the TFT 111 The flowing current is used to charge capacitors C111 and Cel.
At this time, since the threshold value correcting operation of the TFT 111 is completed, the current flowing through the TFT 111 reflects the mobility μ.
Specifically, as shown in FIG. 17, when the mobility μ is large, the amount of current at this time is large, and the source voltage rises quickly. On the contrary, when the mobility μ is small, the amount of current is small, and the increase of the source voltage is slow. As a result, the gate-source voltage of the TFT 111 is reduced to reflect the mobility μ, and becomes Vgs for completely correcting the mobility after a predetermined time has elapsed.

最後に、図１０（Ａ）〜（Ｃ）、および図１８に示すように、ゲートパルスＧＰをローレベルに切り替えてＴＦＴ１１２をオフして書き込みを終了させ、ＥＬ発光素子１１３を発光させる。
ＴＦＴ１１１のゲート・ソース間電圧は一定であるので、ＴＦＴ１１１は一定電流Ｉｄｓ'をＥＬ発光素子１１３に流し、ＶｅｌはＥＬ発光素子１１３にＩｄｓ'という電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子１１３は発光する。
本画素回路１０１においてもＥＬ発光素子１１３は発光時間が長くなるとそのＩ-Ｖ特性は変化してしまう。そのため図中Ｂ点（ノードＮＤ１１１）の電位も変化する。しかしながら、ＴＦＴ１１１のゲート・ソース間電圧は一定値に保たれているのでＥＬ発光素子１１３に流れる電流は変化しない。よってＥＬ発光素子１１３のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子１１３の輝度が変化することはない。 Finally, as shown in FIGS. 10A to 10C and FIG. 18, the gate pulse GP is switched to a low level to turn off the TFT 112 to finish writing, and the EL light emitting element 113 emits light.
Since the gate-source voltage of the TFT 111 is constant, the TFT 111 passes a constant current Ids ′ to the EL light emitting element 113, and Vel rises to a voltage Vx at which a current of Ids ′ flows to the EL light emitting element 113. Emits light.
In this pixel circuit 101 as well, the EL characteristic of the EL light emitting element 113 changes as the light emission time becomes longer. Therefore, the potential at point B (node ND111) in the figure also changes. However, since the gate-source voltage of the TFT 111 is maintained at a constant value, the current flowing through the EL light emitting element 113 does not change. Therefore, even if the IV characteristic of the EL light emitting element 113 deteriorates, the constant current Ids always flows and the luminance of the EL light emitting element 113 does not change.

そして、本実施形態によれば、有機EL(Electro Luminescence)素子を含む表示装置において、トランジスタの閾値変動補正と移動度変動補正、有機ＥＬ発光素子の経時変動補正機能を備えており、高品位な画質を得ることができる。また、素子数が少ないため高精細化が可能であることに加えて、既存プロセスを用いて多層配線化することにより低抵抗配線を実現し、良好な画質の表示装置を得ることができる。
また、素子数が少ないため高精細化が可能であることに加えて、多層配線プロセスを用いることにより十分な補間容量を確保し、良好な画質を得ることができる。 According to the present embodiment, the display device including the organic EL (Electro Luminescence) element includes the transistor threshold fluctuation correction and the mobility fluctuation correction, and the organic EL light emitting element temporal fluctuation correction function. Image quality can be obtained. Further, since the number of elements is small, high definition can be achieved. In addition, low resistance wiring can be realized by forming a multilayer wiring using an existing process, and a display device with good image quality can be obtained.
Further, since the number of elements is small, high definition can be achieved, and by using a multilayer wiring process, a sufficient interpolation capacity can be secured and a good image quality can be obtained.

以上、本実施形態においては、図７の回路、すなわち、２個のトランジスタと１個のキャパシタの２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対しての効果的な対策例について説明した。
ただし、この対策例は、２Ｔｒ＋１Ｃ画素回路を有する表示装置１００に対して効果的であるが、これらの対策を、ＯＬＥＤと直列に接続されるドライブ（駆動）トランジスタやスイッチングトランジスタの他に、移動度やしきい値キャンセル用のＴＦＴ等が別途設けられる構成の画素回路を有する表示装置にも適用することが可能である。 As described above, in the present embodiment, an effective countermeasure example for the display device 100 including the circuit of FIG. 7, that is, the 2Tr + 1C pixel circuit including two transistors and one capacitor has been described.
However, this countermeasure example is effective for the display device 100 having the 2Tr + 1C pixel circuit. However, these countermeasures are not limited to the drive (driving) transistor and the switching transistor connected in series with the OLED. And a display device having a pixel circuit having a structure in which a TFT for canceling a threshold value and the like are separately provided.

図１９は、本発明の第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２０は、本実施形態に係る画素回路の具体的な構成を示す回路図である。 FIG. 19 is a block diagram showing a configuration of an organic EL display device employing a pixel circuit according to the second embodiment of the present invention.
FIG. 20 is a circuit diagram showing a specific configuration of the pixel circuit according to the present embodiment.

この表示装置２００は、図１９および図２０に示すように、画素回路２０１がｍ×ｎのマトリクス状に配列された画素アレイ部２０２、水平セレクタ（ＨＳＥＬ）２０３、ライトスキャナ（ＷＳＣＮ）２０４、ドライブスキャナ（ＤＳＣＮ）２０５、第１のオートゼロ回路（ＡＺＲＤ１）２０６、第２のオートゼロ回路（ＡＺＲＤ２）２０７、水平セレクタ２０３により選択され輝度情報に応じたデータ信号が供給される信号線ＳＧＬ、ライトスキャナ２０４により選択駆動される第２の駆動配線としての走査線ＷＳＬ、ドライブスキャナ２０５により選択駆動される第１の駆動配線としての駆動線ＤＳＬ、第１のオートゼロ回路２０６により選択駆動される第４の駆動配線としての第１のオートゼロ線ＡＺＬ１、および第２のオートゼロ回路２０７により選択駆動される第３の駆動配線としての第２のオートゼロ線ＡＺＬ２を有する。 19 and 20, the display device 200 includes a pixel array unit 202 in which pixel circuits 201 are arranged in an m × n matrix, a horizontal selector (HSEL) 203, a light scanner (WSCN) 204, a drive A scanner (DSCN) 205, a first auto-zero circuit (AZRD1) 206, a second auto-zero circuit (AZRD2) 207, a signal line SGL selected by the horizontal selector 203 and supplied with a data signal corresponding to luminance information, a write scanner 204 The scanning line WSL as the second driving wiring selectively driven by the driving line, the driving line DSL as the first driving wiring selectively driven by the drive scanner 205, and the fourth driving selectively driven by the first auto-zero circuit 206. First auto zero line AZL1 as wiring and second auto zero times The 207 has a second auto-zero line AZL2 as the third driving wiring to be selectively driven.

本実施形態に係る画素回路２０１は、図１９および図２０に示すように、ｐチャネルＴＦＴ２１１、ｎチャネルＴＦＴ２１２〜ＴＦＴ２１５、キャパシタＣ２１１、有機ＥＬ発光素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１６、第１のノードＮＤ２１１、および第２のＮＤ２１２を有する。
ＴＦＴ２１１により第１のスイッチトランジスタが形成され、ＴＦＴ２１３により第２のスイッチトランジスタが形成され、ＴＦＴ２１５により第３のスイッチトランジスタが形成され、ＴＦＴ２１４により第４のスイッチトランジスタが形成されている。
なお、電源電圧Ｖｃｃの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。また、ＶＳＳ１が第４の基準電位に相当し、ＶＳＳ２が第３の基準電位に相当する。 As shown in FIGS. 19 and 20, the pixel circuit 201 according to the present embodiment includes a p-channel TFT 211, n-channel TFTs 212 to TFT 215, a capacitor C 211, a light emitting element 216 including an organic EL light emitting element (OLED: electro-optic element) It has a first node ND211 and a second ND212.
A first switch transistor is formed by the TFT 211, a second switch transistor is formed by the TFT 213, a third switch transistor is formed by the TFT 215, and a fourth switch transistor is formed by the TFT 214.
The supply line (power supply potential) of the power supply voltage Vcc corresponds to the first reference potential, and the ground potential GND corresponds to the second reference potential. VSS1 corresponds to the fourth reference potential, and VSS2 corresponds to the third reference potential.

画素回路２０１において、第１の基準電位（本実施形態では電源電位Ｖｃｃ）と第２の基準電位（本実施形態では接地電位ＧＮＤ）との間に、ＴＦＴ２１１、ドライブトランジスタとしてのＴＦＴ２１２、第１のノードＮＤ２１１、および発光素子（ＯＬＥＤ）２１６が直列に接続されている。具体的には、発光素子２１６のカソードが接地電位ＧＮＤに接続され、アノードが第１のノードＮＤ２１１に接続され、ＴＦＴ２１２のソースが第１のノードＮＤ２１１に接続され、ＴＦＴ２１１のドレインがＴＦＴ２１１のドレインに接続され、ＴＦＴ２１１のソースが電源電位Ｖｃｃに接続されている。
そして、ＴＦＴ２１２のゲートが第２のノードＮＤ２１２に接続され、ＴＦＴ２１１のゲートが駆動線ＤＳＬに接続されている。
ＴＦＴ２１３のドレインが第１のノード２１１およびキャパシタＣ２１１の第１電極に接続され、ソースが固定電位ＶＳＳ２に接続され、ＴＦＴ２１３のゲートが第２のオートゼロ線ＡＺＬ２に接続されている。また、キャパシタＣ２１１の第２電極が第２のノードＮＤ２１２に接続されている。
信号線ＳＧＬと第２のノードＮＤ２１２との間にＴＦＴ２１４のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１４のゲートが走査線ＷＳＬに接続されている。
さらに、第２のノードＮＤ２１２と所定電位Ｖｓｓ１との間にＴＦＴ２１５のソース・ドレインがそれぞれ接続されている。そして、ＴＦＴ２１５のゲートが第１のオートゼロ線ＡＺＬ１に接続されている。 In the pixel circuit 201, a TFT 211, a TFT 212 as a drive transistor, a first transistor between a first reference potential (power supply potential Vcc in the present embodiment) and a second reference potential (ground potential GND in the present embodiment). A node ND211 and a light emitting element (OLED) 216 are connected in series. Specifically, the cathode of the light emitting element 216 is connected to the ground potential GND, the anode is connected to the first node ND211, the source of the TFT 212 is connected to the first node ND211, and the drain of the TFT 211 is connected to the drain of the TFT 211. The source of the TFT 211 is connected to the power supply potential Vcc.
The gate of the TFT 212 is connected to the second node ND212, and the gate of the TFT 211 is connected to the drive line DSL.
The drain of the TFT 213 is connected to the first node 211 and the first electrode of the capacitor C 211, the source is connected to the fixed potential VSS 2, and the gate of the TFT 213 is connected to the second auto zero line AZL 2. The second electrode of the capacitor C211 is connected to the second node ND212.
The source / drain of the TFT 214 is connected between the signal line SGL and the second node ND212. The gate of the TFT 214 is connected to the scanning line WSL.
Further, the source and drain of the TFT 215 are connected between the second node ND212 and the predetermined potential Vss1, respectively. The gate of the TFT 215 is connected to the first auto zero line AZL1.

このように、本実施形態に係る画素回路２０１は、ドライブトランジスタとしてのＴＦＴ２１２のゲート・ソース間に画素容量としてのキャパシタＣ２１１が接続され、非発光期間にＴＦＴ２１２のソース電位をスイッチトランジスタとしてのＴＦＴ２１３に介して固定電位に接続し、また、ＴＦＴ２１２のゲート・ドレイン間を接続して、しきい値Ｖｔｈの補正を行うように構成されている。 As described above, in the pixel circuit 201 according to the present embodiment, the capacitor C211 as the pixel capacitor is connected between the gate and the source of the TFT 212 as the drive transistor, and the source potential of the TFT 212 is connected to the TFT 213 as the switch transistor during the non-light emission period. The threshold voltage Vth is corrected by connecting to a fixed potential through the TFT 212 and connecting between the gate and drain of the TFT 212.

そして、本第２の実施形態においては、第１の実施形態として説明した補間容量を多層化して十分な容量を得る対策が施される。これにより、多層配線により十分な補間容量を確保し、信号サンプリングと移動度補正を正常に動作させることができるため、良好な画質が得られる。 In the second embodiment, measures are taken to obtain sufficient capacity by multilayering the interpolation capacity described as the first embodiment. As a result, sufficient interpolation capacity can be ensured by the multilayer wiring, and signal sampling and mobility correction can be operated normally, so that a good image quality can be obtained.

次に、上記構成の動作を、画素回路の動作を中心に、図２１（Ａ）〜（Ｆ）に関連付けて説明する。
なお、図２１（Ａ）は駆動性ＤＳＬに印加される駆動信号ＤＳ、図２１（Ｂ）は走査線ＷＳＬに印加される駆動信号ＷＳ（第１の実施形態のゲートパルスＧＰに相当）を、図２１（Ｃ）は第１のオートゼロ線ＡＺＬ１に印加される駆動信号ＡＺ１、図２１（Ｄ）は第２のオートゼロ線ＡＺＬ２に印加される駆動信号オートゼロ信号ＡＺ２を、図２１（Ｅ）は第２のノードＮＤ１１２の電位を、図２１（Ｆ）は第１のノードＮＤ１１１の電位をそれぞれ示している。 Next, the operation of the above configuration will be described with reference to FIGS. 21A to 21F, focusing on the operation of the pixel circuit.
21A shows the drive signal DS applied to the driveability DSL, and FIG. 21B shows the drive signal WS applied to the scanning line WSL (corresponding to the gate pulse GP of the first embodiment). 21C shows the drive signal AZ1 applied to the first autozero line AZL1, FIG. 21D shows the drive signal autozero signal AZ2 applied to the second autozero line AZL2, and FIG. FIG. 21F shows the potential of the second node ND112, and FIG. 21F shows the potential of the first node ND111.

ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベル、ライトスキャナ２０４による走査線ＷＳＬへの駆動信号ＷＳがローレベルに保持され、オートゼロ回路２０６によるオートゼロ線ＡＺＬ１への駆動信号ＡＺ１がローレベルに保持され、オートゼロ回路２０７によるオートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持される。
その結果、ＴＦＴ２１３がオンし、このとき、ＴＦＴ２１３を介して電流が流れ、ＴＦＴ２１２のソース電位Ｖｓ（ノードＮＤ２１１の電位）はＶＳＳ２まで下降する。そのため、ＥＬ発光素子２１６に印加される電圧も０Ｖとなり、ＥＬ発光素子２１６は非発光となる。
この場合、ＴＦＴ２１４がオンしてもキャパシタＣ２１１に保持されている電圧、すなわち、ＴＦＴ２１２のゲート電圧は変わらない。 The drive signal DS of the drive line DSL by the drive scanner 205 is held at a high level, the drive signal WS to the scanning line WSL by the write scanner 204 is held at a low level, and the drive signal AZ1 to the auto zero line AZL1 by the auto zero circuit 206 is held at a low level. The driving signal AZ2 to the auto zero line AZL2 by the auto zero circuit 207 is held at a high level.
As a result, the TFT 213 is turned on. At this time, a current flows through the TFT 213, and the source potential Vs of the TFT 212 (the potential of the node ND211) drops to VSS2. Therefore, the voltage applied to the EL light emitting element 216 is also 0 V, and the EL light emitting element 216 does not emit light.
In this case, even if the TFT 214 is turned on, the voltage held in the capacitor C211, that is, the gate voltage of the TFT 212 does not change.

次に、ＥＬ発光素子２１７の非発光期間において、図２１（Ｃ），（Ｄ）に示すように、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がハイレベルに保持された状態で、オートセロ線ＡＺＬ１への駆動信号ＡＺ１がハイレベルに設定される。これにより、第２のノードＮＤ２１２の電位はＶＳＳ１となる。
そして、オートゼロ線ＡＺＬ２への駆動信号ＡＺ２がローレベルに切り替えられた後、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳが所定期間のみローレベルに切り替えられる。
これにより、ＴＦＴ２１３がオフし、ＴＦＴ２１５、ＴＦＴ２１２がオンすることにより、ＴＦＴ２１２，ＴＦＴ２１１の経路に電流が流れ、第１のノードの電位は上昇する。
そして、ドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、駆動信号ＡＺ１がローベルに切り替えられる。
以上の結果、ドライブトランジスタＴＦＴ２１２のしきい値Ｖｔｈ補正が行われ、第２のノードＮＤ２１２と第１のノードＮＤ２１１との電位差はＶｔｈとなる。
その状態で所定期間経過後にライトスキャナ２０４による走査線ＷＳＬへの駆動信号ＷＳが所定期間ハイレベルに保持され、データ線よりデータをノードＮＤ２１２に書き込み、駆動信号ＷＳがハイレベルの期間にドライブスキャナ２０５による駆動線ＤＳＬの駆動信号ＤＳがハイレベルに切り替えられ、やがて駆動信号ＷＳがローレベルに切り替えられる。
このとき、ＴＦＴ２１２がオンし、そして、ＴＦＴ２１４がオフし、移動度の補正が行われる。
この場合、ＴＦＴ２１４がオフしており、ＴＦＴ２１２のゲート・ソース間電圧は一定であるので、ＴＦＴ２１２は一定電流ＩｄｓをＥＬ発光素子２１６に流す。これによって、第１のノードＮＤ２１１の電位はＥＬ発光素子２１６にＩｄｓという電流が流れる電圧Ｖｘまで上昇し、ＥＬ発光素子２１６は発光する。
ここで、本回路においてもＥＬ発光素子は発光時間が長くなるとその電流−電圧（Ｉ-Ｖ）特性は変化してしまう。そのため、第１のノードＮＤ２１１の電位も変化する。しかしながら、ＴＦＴ２１２のゲート・ソース間電圧Ｖｇｓは一定値に保たれているのでＥＬ発光素子２１６に流れる電流は変化しない。よって、ＥＬ発光素子２１６のＩ-Ｖ特性が劣化しても、一定電流Ｉｄｓが常に流れ続け、ＥＬ発光素子２１６の輝度が変化することはない。 Next, in the non-emission period of the EL light emitting element 217, as shown in FIGS. 21C and 21D, the driving signal AZ2 to the auto zero line AZL2 is held at a high level, and the auto cell line AZL1 is applied. The drive signal AZ1 is set to a high level. As a result, the potential of the second node ND212 becomes VSS1.
Then, after the drive signal AZ2 to the auto zero line AZL2 is switched to the low level, the drive signal DS of the drive line DSL by the drive scanner 205 is switched to the low level only for a predetermined period.
Accordingly, the TFT 213 is turned off and the TFT 215 and the TFT 212 are turned on, whereby a current flows through the path of the TFT 212 and the TFT 211, and the potential of the first node rises.
Then, the drive signal DS of the drive line DSL by the drive scanner 205 is switched to the high level, and the drive signal AZ1 is switched to the low level.
As a result, the threshold value Vth of the drive transistor TFT 212 is corrected, and the potential difference between the second node ND212 and the first node ND211 becomes Vth.
In this state, after the elapse of a predetermined period, the drive signal WS to the scanning line WSL by the write scanner 204 is held at a high level for a predetermined period, data is written to the node ND212 from the data line, The drive signal DS of the drive line DSL is switched to the high level, and the drive signal WS is eventually switched to the low level.
At this time, the TFT 212 is turned on, the TFT 214 is turned off, and the mobility is corrected.
In this case, since the TFT 214 is off and the gate-source voltage of the TFT 212 is constant, the TFT 212 passes a constant current Ids to the EL light emitting element 216. As a result, the potential of the first node ND211 rises to the voltage Vx through which the current Ids flows through the EL light emitting element 216, and the EL light emitting element 216 emits light.
Here, also in this circuit, the EL-light emitting element changes its current-voltage (IV) characteristic when the light emission time becomes long. Therefore, the potential of the first node ND211 also changes. However, since the gate-source voltage Vgs of the TFT 212 is maintained at a constant value, the current flowing through the EL light emitting element 216 does not change. Therefore, even if the IV characteristic of the EL light emitting element 216 deteriorates, the constant current Ids always flows, and the luminance of the EL light emitting element 216 does not change.

このように、本実施形態においては、多層配線により十分な補間容量を確保し、信号サンプリングと移動度補正を正常に動作させることができるため、良好な画質が得られる。 As described above, in this embodiment, sufficient interpolation capacity can be ensured by the multilayer wiring, and signal sampling and mobility correction can be normally operated. Therefore, good image quality can be obtained.

一般的な有機ＥＬ表示装置の構成を示すブロック図である。It is a block diagram which shows the structure of a common organic electroluminescent display apparatus. 図１の画素回路の一構成例を示す回路図である。FIG. 2 is a circuit diagram illustrating a configuration example of a pixel circuit in FIG. 1. 有機ＥＬ発光素子の電流−電圧（Ｉ−Ｖ）特性の経時変化を示す図である。It is a figure which shows the time-dependent change of the electric current-voltage (IV) characteristic of an organic electroluminescent light emitting element. 図２の回路のｐチャネルＴＦＴをｎチャネルＴＦＴに置き換えた画素回路を示す回路図である。FIG. 3 is a circuit diagram illustrating a pixel circuit in which a p-channel TFT in the circuit of FIG. 2 is replaced with an n-channel TFT. 初期状態におけるドライブトランジスタとしてのＴＦＴとＥＬ発光素子の動作点を示す図である。It is a figure which shows the operating point of TFT and EL light emitting element as a drive transistor in an initial state. 本発明の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。It is a block diagram which shows the structure of the organic electroluminescence display which employ | adopted the pixel circuit which concerns on embodiment of this invention. 本第実施形態に係る画素回路の具体的な構成を示す回路図である。FIG. 6 is a circuit diagram illustrating a specific configuration of a pixel circuit according to the present embodiment. 図７の画素回路の基本的な動作を示すタイミングチャートである。8 is a timing chart showing the basic operation of the pixel circuit of FIG. 画質等を改善するための対策例を説明するための断面図である。It is sectional drawing for demonstrating the example of a countermeasure for improving image quality. 図７の画素回路の具体的な動作を示すタイミングチャートである。8 is a timing chart showing a specific operation of the pixel circuit of FIG. 図７の画素回路の動作を説明するための図であって、発光期間の状態を示す図である。FIG. 8 is a diagram for explaining the operation of the pixel circuit of FIG. 7 and showing a state of a light emission period. 図７の画素回路の動作を説明するための図であって、非発光期間において電圧をＶｓｓとした状態を示す図である。FIG. 8 is a diagram for explaining the operation of the pixel circuit of FIG. 7, and shows a state in which the voltage is set to Vss in a non-light emitting period. 図７の画素回路の動作を説明するための図であって、オフセット信号を入力した状態を示す図である。FIG. 8 is a diagram for explaining the operation of the pixel circuit of FIG. 7 and showing a state in which an offset signal is input. 図７の画素回路の動作を説明するための図であって、電圧をＶｃｃにした状態を示す図である。FIG. 8 is a diagram for explaining the operation of the pixel circuit of FIG. 7 and showing a state in which the voltage is set to Vcc. 図７の画素回路の動作を説明するための図であって、電圧をＶｃｃにしたときの駆動トランジスタのソース電圧の遷移を示す図である。FIG. 8 is a diagram for explaining the operation of the pixel circuit of FIG. 7, and shows the transition of the source voltage of the drive transistor when the voltage is Vcc. 図７の画素回路の動作を説明するための図であって、データ信号Ｖｓｉｇを書き込むときの状態を示す図である。FIG. 8 is a diagram for explaining the operation of the pixel circuit of FIG. 7, and shows a state when a data signal Vsig is written. 図７の画素回路の動作を説明するための図であって、移動度の大小に応じた駆動トランジスタのソース電圧の遷移を示す図である。FIG. 8 is a diagram for explaining the operation of the pixel circuit of FIG. 7, and is a diagram illustrating transition of the source voltage of the drive transistor according to the mobility. 図７の画素回路の動作を説明するための図であって、発光状態を示す図である。FIG. 8 is a diagram for explaining an operation of the pixel circuit of FIG. 7 and showing a light emission state. 本発明の第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。It is a block diagram which shows the structure of the organic electroluminescence display which employ | adopted the pixel circuit which concerns on the 2nd Embodiment of this invention. 本第２の第実施形態に係る画素回路の具体的な構成を示す回路図である。FIG. 6 is a circuit diagram illustrating a specific configuration of a pixel circuit according to a second embodiment. 図２０の画素回路の基本的な動作を示すタイミングチャートである。FIG. 21 is a timing chart showing basic operations of the pixel circuit of FIG. 20. FIG.

Explanation of symbols

１００・・・表示装置、１０１・・・画素回路、１０２・・画素アレイ部、１０３・・水平セレクタ（ＨＳＥＬ）、１０４・・・ライトスキャナ（ＷＳＣＮ）、１０５・・・パワードライブスキャナ（ＰＤＳＣＮ）、ＳＧＬ・・・信号線、ＷＳＬ・・・走査線、ＰＳＬ・・・パワー駆動線、１１１・・・駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、１１２・・・スイッチとしてのｎチャネルＴＦＴ、Ｃ１１１・・・キャパシタ、Ｃ１１２・・・補間容量、ＮＤ１１１・・・第１のノード、ＮＤ１１２・・・第２のノード、１２１・・・透明絶縁基板、１２２・・・ゲート絶縁膜、１２３・・・ゲート電極（第１配線層）、１２４・・・半導体膜（チャネル形成領域）、１２５・・・ｎ^＋拡散層（ドレイン）、１２６・・・ｎ^＋拡散層（ソース）、１２７・・・層間絶縁膜、１２８・・・第１Ａｌ配線層（第２配線層）、１２９・・・第１平坦化膜、１３０・・・第２Ａｌ配線層（第３配線層）、１３１・・・第２平坦化膜、１３２・・・アノード電極層、１３３・・・発光材料層、１３４・・・カソード電極層、２００・・・表示装置、２０１・・・画素回路、２０２・・・画素アレイ部、２０３・・・水平セレクタ（ＨＳＥＬ）、２０４・・・ライトスキャナ（ＷＳＣＮ）、２０５・・・ドライブスキャナ（ＤＳＣＮ）、２０６・・・第１のオートドライブ回路（ＡＺＲＤ１）、２０７・・・第２のオートゼロ回路（ＡＺＲＤ２）、ＳＧＬ・・・信号タ線、ＷＳＬ・・・走査線、ＤＳＬ・・・駆動線、ＡＺＬ１，ＡＺＬ２・・・オートゼロ線、２１１・・・スイッチとしてのｐチャネルＴＦＴ、２１２…駆動（ドライブ）トランジスタとしてのｎチャネルＴＦＴ、２１３〜２１５・・・…スイッチとしてのｎチャネルＴＦＴ、ＮＤ２１１・・・第１のノード、ＮＤ１１２・・・第２のノード。 DESCRIPTION OF SYMBOLS 100 ... Display apparatus, 101 ... Pixel circuit, 102 ... Pixel array part, 103 ... Horizontal selector (HSEL), 104 ... Light scanner (WSCN), 105 ... Power drive scanner (PDSCN) , SGL ... signal line, WSL ... scanning line, PSL ... power drive line, 111 ... n-channel TFT as a drive transistor, 112 ... n-channel TFT as a switch, C111 ... Capacitor, C112 ... Interpolation capacitance, ND111 ... First node, ND112 ... Second node, 121 ... Transparent insulating substrate, 122 ... Gate insulating film, 123 ... the gate electrode (first wiring layer) 124 ... semiconductor film (channel forming region), 125... ^{n +} diffusion layer (drain), 126 ... n Diffusion layer (source), 127 ... interlayer insulating film, 128 ... first 1Al wiring layer (second wiring layer), 129 ... first planarizing film, 130 ... first 2Al wiring layer (3 (Wiring layer), 131 ... second planarization film, 132 ... anode electrode layer, 133 ... light emitting material layer, 134 ... cathode electrode layer, 200 ... display device, 201 ... pixel Circuit 202... Pixel array unit 203. Horizontal selector (HSEL) 204... Write scanner (WSCN) 205. Drive scanner (DSCN) 206. (AZRD1), 207 ... second auto-zero circuit (AZRD2), SGL ... signal line, WSL ... scanning line, DSL ... drive line, AZL1, AZL2 ... auto-zero line, 211. ..Sui P-channel TFT as H, 212... N-channel TFT as drive transistor, 213 to 215... N-channel TFT as switch, ND211... First node, ND112. node.

Claims

A drive transistor whose conduction state is controlled according to a signal level to a control electrode formed in the first wiring layer;
A light emitting element;
An interpolation capacitor connected to the drive transistor;
A second wiring layer;
A third wiring layer,
The drive transistor is
A control electrode formed by the first wiring layer, an insulating film formed so as to cover the first wiring layer, a channel forming region formed on the insulating film, and a channel forming region interposed therebetween A semiconductor layer including a first electrode and a second electrode,
The drive transistor, the second wiring layer, and the third wiring layer are multilayered so as to face each other with an insulating film interposed therebetween,
The interpolation capacity is
A capacitor formed between the first wiring layer and the semiconductor layer; a capacitor formed between the semiconductor layer and the second wiring layer; the second wiring layer and the third wiring layer; A pixel circuit formed by a combined capacitor with a capacitor formed between.

The pixel circuit is
Power supply wiring to which different voltages can be applied;
A reference potential;
Drive wiring through which the drive signal is propagated;
The light-emitting element whose luminance changes depending on the flowing current;
The driving transistor;
A switching transistor connected between the signal line and the gate of the driving transistor, the conduction state of which is controlled by a driving signal applied to the gate;
A capacitor connected between the gate and the source of the driving transistor,
The pixel circuit according to claim 1, wherein the driving transistor and the light emitting element are connected in series between the power supply wiring and the reference potential.

A plurality of pixel circuits arranged in a matrix and including a drive transistor and a switching transistor that transfers a signal line signal to a control electrode of the drive transistor;
A first scanner that outputs a predetermined voltage to be supplied to a connection line of the drive transistor forming the pixel circuit;
A second scanner that outputs a drive signal to the gate of the switching transistor forming the pixel circuit;
At least one power supply wiring for supplying a predetermined voltage by the first scanner to the pixel circuit;
A control terminal of the transistor of a plurality of pixel circuits is connected in common, and has at least one drive wiring through which a drive signal from the second scanner is propagated,
The pixel circuit is
A drive transistor whose conduction state is controlled according to a signal level to a control electrode formed in the first wiring layer;
A light emitting element;
An interpolation capacitor connected to the drive transistor;
A second wiring layer;
A third wiring layer,
The drive transistor is
A control electrode formed by the first wiring layer, an insulating film formed so as to cover the first wiring layer, a channel forming region formed on the insulating film, and a channel forming region interposed therebetween A semiconductor layer including a first electrode and a second electrode,
The drive transistor, the second wiring layer, and the third wiring layer are multilayered so as to face each other with an insulating film interposed therebetween,
The interpolation capacity is
A capacitor formed between the first wiring layer and the semiconductor layer; a capacitor formed between the semiconductor layer and the second wiring layer; the second wiring layer and the third wiring layer; A display device formed by a combined capacitance with a capacitance formed between.

The pixel circuit is
Power supply wiring to which different voltages can be applied;
A reference potential;
Drive wiring through which the drive signal is propagated;
The light-emitting element whose luminance changes depending on the flowing current;
The driving transistor;
A switching transistor connected between the signal line and the gate of the driving transistor, the conduction state of which is controlled by a driving signal applied to the gate;
A capacitor connected between the gate and the source of the driving transistor,
The display device according to claim 3, wherein the driving transistor and the light emitting element are connected in series between the power supply wiring and the reference potential.