JP4717879B2 - 処理ユニットのアレイを備える電子デバイス - Google Patents

Description

本発明は、外部アクセスのためのビンニングブロック(binning:瓶詰めする、グループ化する)へ結合される(「ビンドされる」(binned:瓶詰めされる、グループ化される))ことができる処理ユニットのアレイを備える電子デバイスに関する。その電子デバイスは、特にX線検出器又は画像センサとすることができる。更に、本発明は、斯かるX線検出器を備える検査装置、及び斯かる電子デバイスにおけるいくつかの処理ユニットを備えるビンニングブロックにアクセスするための方法に関する。

処理ユニットとしてX線感知センサのアレイを備えるX線検出器は、本発明により取り扱われる電子デバイスの種類に対する重要な例である。斯かるX線検出器のセンサユニットは、通常、行列状に配置され、そこでは、行は、それらをそのアレイの列に沿って延びる(running)読み出し線に結合するために、アドレッシングユニットにより選択的にアドレス処理される(addressed)ことができる。従って、そのアレイにおける各センサユニットのセンサ信号は、行毎に読み出されることができる。しかしながら、ある場合において、各センサユニットの信号を別々に読み出す必要がない、又はそのことを要求されないが、いくつかの隣接するセンサユニット、例えばmｘn個のユニットのブロックにおける結合された信号だけを読み出す必要がある、又はそのことを要求されることがある。これらの場合に、いわゆる「ビンニング」が適用され、それは、n行m列のセンサユニットが適切なビンニング回路の制御の下で一緒に結合されることを意味する。従来のアドレッシング及び読み出しスキームを備える斯かる装置において読み出しを行うとき、n行のセットがアドレス処理され、同時に読み出されることができ、全体の読み出し処理を係数n分速めることになる。

この状況に鑑み、本発明の目的は、ビンニングブロックに結合されることができる処理ユニットのアレイのより多目的かつ高速な読み出しのための手段を提供することである。

本目的は、請求項１に記載の電子デバイス、請求項１３に記載のX線検出器、請求項１４に記載の画像センサ、請求項１５に記載の検査装置及び請求項１６に記載の方法により達成される。好ましい実施形態は、従属項に開示される。

本発明による電子デバイスは、以下の要素を有する：
−K個の処理ユニットのアレイ(Kは自然数である)。そこでは、各処理ユニットが内部結合ノードと外部結合ノードとを持つ。内部及び外部結合ノードは、処理ユニットの回路における異なった要素又は点であってよいが、それらは同じ対象物であることもできる。この種の処理ユニットに対する典型的な例は、特にX線センサ又は光センサユニットのような放射線感知センサユニットである。更に、処理ユニットは、放射線送信器又は放出器であってよく、例えば、フラットパネルディスプレイのピクセルとすることができる。
−複数の処理ユニットの内部結合ノードをそれぞれ選択的に接続するビンニング回路。そこでは、規定によりこのように接続された処理ユニットが「ビンニングブロック」を構成する。「ブロック」という表現は、コンパクトな長方形を示唆するが、ビンニングブロックにおいて共に結合される処理ユニットの幾何学的な配置は、いずれの態様でも先験的に制限されるべきではなく、例えば、アレイ全体を横切るよう処理ユニットがまばらに配置されていてもよい。しかしながら、典型的な場合、ビンニングブロックの処理ユニットは、言葉の狭義における長方形ブロックを幾何学的に構成することになる。一般に、異なるビンニングブロックに対して、部材の形状及び／又は数が異なっていてよい。しかし、典型的な場合、それらはアレイにおけるすべてのビンニングブロックに対して同じであることになる。
−外部的にアクセスされるべき処理ユニットを選択的にアドレス処理するアドレッシング回路。放射線感知デバイスにおいて、処理ユニットへのアクセスは、通常、センサ信号の読み出しを有することになる。放射線送信器又は放出デバイスにおいて、処理ユニットへのアクセスは、通常、発光性ピクセルの色及び／又は強度の制御を有することになる。
−Kより少ないM個の、複数の信号線。そこでは、各処理ユニットの外部結合ノードが、前述のアドレッシング回路の制御の下で、前述の信号線のちょうど一つに選択的に接続されることができる。アドレッシング回路によるこの制御は、M個の信号線のそれぞれが、(一意に)異なるビンニングブロックに結合されるような態様で実行される。この意味において、「ビンニングブロックへの結合」は、その信号線が前述のビンニングブロックの処理ユニットの少なくとも１つの外部ノードへ接続されることを意味する。

アドレッシング処理における１つのステップにおいて、利用可能なすべてのM個の信号線が異なるビンニングブロックにアクセスするので、電子デバイスが最適なスピードでアクセスされることができるという利点を、上述された種類の電子デバイスは持つ。これと比較すると、知られたX線検出器の読み出し処理は、しばしば、ビンニングの間における１つの読み出しステップにおいて、すべての読み出し線を利用しているわけではない。なぜなら、多くの場合、同じアドレスが付けられた(addressed)ビンニングブロックを通って延びるすべての読み出し線がそのブロックに結合され、従って、冗長な信号を運搬するからであり、又は、前述の線の１つだけがそのブロックに結合され、残りの線はアイドルのままであるからである。

アレイの処理ユニットは、原理上は、任意に配置されることができるが、それらは、n行m列に、つまり行列状に配置されることが好ましい。更に、その信号線は、それらが、異なる列それぞれの処理ユニットに選択的に接続されるようデザインされる。これは、X線検出器の従来のデザインに対応し、そこでは、読み出し線が、その列のすべてのピクセルに対する切り替え可能な接続を備え、行列の列に沿って延びる(run)。

前述の行列配置において、アレイにおける各列での処理ユニットの内部結合ノードは、好ましくは対応する列の線を介して直列に相互接続される。そこでは、スイッチがその列の線における処理ユニットの各ペアの間に配置され、そのスイッチは、そのアレイの行に沿って延びる「ビンニング制御線」により制御されることができる。すると斯かるビンニング制御線の作動が、ある行の高さにあるすべてのスイッチを作動させ、従って(i)同じ列及び(ii)前述の行とその近接する行とに属する処理ユニットを結合する。従って、ビンニング制御線はアレイにおける行方向ビンニング(row-wise binninng)を可能にする。

前述されたものに類似するビンニング回路の実施形態によれば、アレイの各行における処理ユニットの内部結合ノードは、対応する行の線を介して互いに直列に接続される。そこでは、スイッチが前述の行の線における処理ユニットの各ペアの間に配置され、前述のスイッチがそのアレイの列に沿って延びる(run)「ビンニング制御線」によって制御されることができる。斯かるビンニング制御線の作動は、特定の列でのスイッチを作動させ、そこで、(i)同じ行及び(ii)その列とそれに隣接する列とに属する処理ユニットを結合する。従ってビンニング制御線は、アレイにおける列方向(column-wise)ビンニングを可能にする。

本発明の別の好ましい実施形態によれば、アドレッシング回路は、アレイの行に沿って延び、対応する行の各処理ユニットに存在する「選択ロジック(selection logic)」へ接続される行アドレス線を有する。X線検出器の従来における多くのデザインにおいて、各処理ユニットは、対応する行アドレス線が作動される場合、有効にアドレス処理される。これに対して、本実施形態における行アドレス線の作動は、選択ロジックの１つの入力を決定するだけである。従って、選択ロジックは、処理要素のアドレッシングをより多目的であるよう、つまりその行番号だけに依存することがないよう制御するために、追加的な信号を更に具備することができる。処理ユニットは、例えば、論理ANDを実現する選択ロジックに接続される１ビットメモリを含むことができる；この場合、そのメモリの内容は、対応する行アドレス線の作動が、処理ユニットを作動させることができるか否かを決定することになる。斯かる実施形態において、行アドレス線により作動されることになる処理ユニットの任意のパターンは、メモリをそれに従って準備することによりアレイにおいて実現されることができる。

行アドレス線を備える前述の電子デバイスの好ましい追加的な発展形において、アドレッシング回路は、更に、アレイの対応する対角線システムの各処理ユニットにおける前述の選択ロジックへ接続される対角アドレス線を有する。行列アレイの「対角線システム」は、本書においては、(i)他の境界より(行番号又は列番号の観点から)長くはないアレイの第１の境界で始まる、(ii)第２の境界に到達するまでアレイを通って対角に延びる、(iii)必要があれば、第２の境界の反対側の境界までジャンプして、再度境界に達するまで、そこからその対角線延伸を継続する、(iv)第１の境界の反対側にある境界に到達したら終了する、１つ又は(適用可能ならば)複数の線のシーケンスとして理解されるべきである。ある角から反対側の角まで延びる四分行列の通常の対角線は「対角線システム」の特別の場合である。しかしながら一般の場合、開始境界から反対側の境界へ延びるとき、アレイの内側に残るようにするため、対角線システムは、反対側の境界へ少なくとも１つのジャンプを有さなければならない。上述された実施形態において、各選択ロジックは、対角アドレス線と行アドレス線との両方から入力を受信する。選択ロジックは、更に、行アドレス線と対角線との両方が作動される場合、そしてその場合にだけ、その処理ユニットの外部結合ノードを対応する信号線に接続するよう適合される。言い換えると、選択ロジックは、接続された対角アドレス線と行アドレス線との間のAND論理を実現する。図面の詳細な説明から明らかとなるように、斯かるアドレッシング回路は、異なる信号線に対する、M個のビンニングブロックの所望の結合を実現するために利用されることができる。

上述された実施形態と、アレイの列に沿って延びるビンニング制御線を具備する実施形態との追加的な発展形において、各対角アドレス線は、前述のビンニング制御線の１つに接続される。更に、ビンニング制御線上の信号の効果(例えば、高又は低電圧)は、ビンニング制御線を介するスイッチの作動と処理ユニットにおける選択ロジックの制御とに関して異なるべきである。ビンニング制御線における論理「０」は、例えば、対応するスイッチが開(それは、ビンニングブロックがアレイの対応する列で分離されることを意味する)であることを意味するべきである。一方、前述の論理「０」は同時に選択ロジックに対する作動入力(activating input)であるべきである。

電子デバイスの追加的な発展形によれば、ビンニング回路は、レジスタの少なくとも２つのセットを有する。そこでは、レジスタの各セットは、ビンニングブロックのパターンを格納する。レジスタのセット(例えば、シフトレジスタ)は、そのアレイの行又は列に沿って延びるビンニング制御線に適用されるべき信号レベル(例えば高又は低電位)を決定するのに使用されることができる。斯かるレジスタのセットが２つ使用されると、ビンニング制御線に結合されるレジスタのセットを単に変更することにより異なるビンニングパターン間の高速なスイッチングを可能にするビンニングブロックの(異なる)パターンが、その両方に格納されることができる。

ビンニング回路の主な作業は、処理ユニットの内部ノードを結合することであるが、ビンニングブロックのいくつかの、又はすべての処理ユニットの外部ノードをも結合するよう更に適合されることもできる。好ましくは、ビンニングブロックの１つの行の処理ユニットだけが、このように結合される。外部ノードの結合は、それらがすべて１つの同じ信号線によりアクセスされることができるという利点を持つ。

すべての処理ユニットにおいて選択ロジックを有する本発明の実施形態の追加的な発展形によれば、ビンニング回路は更に、同じ信号線に対応するビンニングブロックの処理ユニットの選択ロジックも結合するよう適合される。特に、選択ロジックの出力は、このようにして結合されることができる。選択ロジックの結合は、１つの選択ロジックの有効な作動が同時にこのようにして結合されるすべての処理ユニットの作動を暗示することを意味する。上述された種類の行列配置において、ある処理ユニットにおける１つの選択ロジックの作動は、例えば、同じ列にある、つまり、その列に沿って延びる同じ信号線に結合する同じビンニングブロックにおけるすべての処理ユニットの同時作動を意味することができる。複数の処理ユニットを対応する信号線にこのように結合することにより、信号送信の品質が改善されることができる。

例えばソリッドステートx線検出器のような処理ユニットの大規模なアレイは、しばしば、マスクスティッチング、つまり、周期的なパターンで所与のマスクを反復することにより生成される。従って、本発明による電子デバイスのレイアウトは、好ましくは、斯かるマスクスティッチングと互換性があるようになされる。この実施形態に関する詳細は、図面の説明から明らかとなるであろう。

本発明は、更に、上述された種類の電子デバイスを含むX線検出器を有する。そこでは、処理ユニットはX線感知センサである。更に、本発明は、上述された種類の電子デバイスを含む画像センサを有する。そこでは、処理ユニットが可視光線、紫外線(UV)及び／又は赤外線(IR)の光子を感知するセンサである。斯かる画像センサは、例えばデジタルカメラにおいて使用されることができる。

本発明は、また、X線の生成のためのX線管及び上述された種類のX線検出器を備える検査装置を有する。斯かる装置は、特に医療用途又は材料検査のために使用されることができる。

最後に、本発明は、処理ユニットのアレイとM個の信号線のセットとを備える電子デバイスにおける複数の処理ユニットを有するビンニングブロックへアクセスするための方法も有する。その方法は、M個の信号線のそれぞれが異なるビンニングブロックにアクセスするという態様で、アレイの処理ユニットのアドレッシングを有する。その方法は一般的な形式で、上述された種類の電子デバイスで実行されることができるステップを有する。従って、その方法の詳細、利点及び改善に関する詳細な情報は、以前の記述が参照される。

本発明のこれら及び他の側面は、本書において述べられる実施形態から明らかとなり、及び実施形態を参照して説明されることになる。

本発明が、以下、付随する図面を用いて、例示を介して説明される。

図面に示されるデバイスは、(例えば医療用途のための)X線検出器又は(例えばデジタル写真のための)画像センサとすることができる。例えば非晶質シリコン又は結晶シリコン(CMOS)技術に基づく、フラットなX線検出器は知られている。デジタル写真及び同様の用途における画像センサはしばしば、いわゆるCMOS撮像チップ(imager chip)に基づかれる。これらのセンサすべてにおいて、センシング素子(センサユニット、ピクセル)が通常行列状に配置される。その行列は、スキャニングロジックにより行方向にアドレス処理される。読み出し電子機器、列増幅器、マルチプレクサ及び追加的な電子機器を通して、ピクセルからの信号取得が行われる。

ピクセルビンニングは、読み出し速度を増加させ、データ量を少なくし、ある場合には、画像化センサにおける信号対ノイズ比を増大させるための知られた技術である。一般に、mｘnビンニングは、水平方向にあるm個のピクセルと、垂直方向にあるn個のピクセルとを組み合わせることを意味する。非常にしばしばnｘn(正方形)のビンニングが使用される。ビンニングされた(binned)ピクセルは、「ビンニングブロック」又は単に「ブロック」と呼ばれることがある。

ピクセルビンニングの標準的な方法が、図１から図３に説明される。図１は、フォトダイオード３１１、リセットスイッチ３１２、ソースフォロワトランジスタ３１３及び読み出しスイッチ３１４を備える一般的なCMOS撮像ピクセル３０３を示す。(フォトダイオードとソースフォロワのゲートとの間に、多くのピクセル回路において存在するトランスファーゲートは、ここでは図示されていない。)斯かる構成におけるピクセルビンニングに対して、ソースフォロワトランジスタのゲートは、極めて重要である。それらは、「ピクセルノード」又は「内部ノード」Ｂと呼ばれる。結合されるピクセルにおけるすべてのピクセルノードＢは、図２に示されるように一緒に結合されなければならない。その接続は、水平及び垂直線とスイッチ(331、332、333及び334)との行列により実現される。ピクセルノードＢを接続することにより、信号電荷がピクセル間に分配され、その結果ソースフォロワを介して平均信号が効率的に読み出されることができる。原理上は、１つのソースフォロワのソースでの電圧を読み出せば十分であるが、実際は、ソースも少なくとも垂直方向において一緒に接続される。これは、ピクセルがアドレス処理されるとき、読み出し線３２５上で実現される。

図３は、ピクセルビンニングを備えるアレイ１０２がどのようにアドレス処理されるかの一般的な態様を示す。２つのシフトレジスタ１２２及び１１２が存在し、それぞれ水平及び垂直なビンニングスイッチ３３２及び３３４を制御する。斯かるシフトレジスタセルにおけるゼロ値は、２つのビンニング領域間の境界を決定する。読み出しスイッチのアドレッシングは、行毎の態様でシフトレジスタ１３３により制御される。シフトレジスタセル１３３は、グローバル読み出し信号１３１を備える読み出しスイッチを作動させることが可能な出力を具備する。

上述されたビンニングスキームでの問題は、読み出し速度が次善最適である点である。もしmｘnビンニング(m列n行)が使用されると、読み出し速度は、ビンニングされない場合に比べて係数n分だけ増加する。このn分の速度増加(gain)は、n行がアドレス処理され、並列に読み出されるという事実によるものである。しかしながら、m列のうち１つだけが、mｘnのビン化された領域から信号を読み出すことを必要とされるので、この「線形の」速度増加は次善最適である。他のm-1個の列は、同一の冗長な情報を運搬する。通常、対応する電子機器はアイドルとなる。

本発明は、mｘnのビンニングに対してm・n分の速度増加を可能にするビンニングスキームを用いて、つまり、存在する読み出し電子機器のすべての能力を利用して、次善最適な読み出し速度を克服することを目的とする。

本発明のアイデアは、mｘnビンニングが使用されるとき、m個までのビンニングブロックを同時に垂直方向にアドレス処理することにある。m個の垂直に配置されたブロックからの出力信号は、mｘnブロックに存在するm個の読み出し列にわたり分配される。

本発明の利点は、アドレッシングと動作とを簡単に保ちつつ、上述されたmｘnビンニングに対するm・n分の速度増加が得られる点である。本発明は、同じ検出器に対してmとnとを多くの異なる値に変化させてのビンニングを可能にする。通常の正方形ビンニング(nｘn)に対して、速度増加は、線形(n)と比較して二次的(n²)である。耐障害性(fault tolerance)に関して言えば、壊れた読み出し線に対して、結果として生じる欠陥パターンは、良性である。なぜなら、垂直方向におけるm番目のビンニングブロック毎にのみ影響が及ぼされることになるからである。更に、提案されたスキームは、従来のビンニングモードにおける動作も可能にする(下位互換性／ある欠陥状態に対するフォールバックモード)。

本発明により解決される課題は、重要であるが、技術的な手段は、従来技術と比較しても比較的少なく単純である。これは、以下に述べられる実際の実施形態によっても示される。更に、本発明は、行列ブロックのスティッチング及び可能であればピクセルにおける金属層の数が限定されていることといった、画像化センサの製造に使用される標準的な技術と互換性がある。

本発明の好ましい実施形態が、図４−６における例に描かれる。図４は、(図２と比較して)次の追加的な要素を持つピクセル回路を示す：
３４１：ソースフォロワ３１３のソースに対する水平接続線。
３４２：((図５における)水平シフトレジスタ１２２によっても制御される)接続スイッチ。
３５３：読み出しトランジスタ３１４のゲートに対する垂直接続線。
３５４：((図５における)垂直シフトレジスタ１１２によっても制御される)接続スイッチ。
３６１：(図２における線３２４を置き換える)行アドレス線。
３７１：対角アドレス線。
３７２：論理ゲート又は「選択ロジック」(オープンドレイン、論理「０」に対する高インピーダンス)。
３７３：プルダウンデバイス。

ビンニングブロックにおいて、ソースフォロワのソース(又はピクセルの「外部ノードＡ」)は線３４１とスイッチ３４２とを用いて水平に接続される。垂直接続線とスイッチ(３５３、３５４)とは、プルダウンデバイス３７３と共に、垂直方向における読み出しトランジスタ３１４のゲートに対するワイヤードOR接続を形成する。これは、１つの読み出しトランジスタが論理ゲート３７２により作動される場合、ビンニングブロックにおける同じ列のすべての読み出しトランジスタが同様に作動されることになることを意味する。行アドレス線３６１、対角アドレス線３７１及び論理ゲート３７２により形成される作動ロジックは、本実施形態の核心である。

前述されたように、本発明の基本的なアイデアは、ピクセルビンニングが使用されるとき、垂直方向においても同様に、いくつかのビンニングブロックを同時にアドレス処理することである。これらの垂直に配置されたブロックからの出力信号は、ビンニングブロックに存在する読み出し列に対して分配される。困難な課題は、多くのビンニングブックサイズが許容される場合に可能な接続スキームを構成することである。どのピクセルがそれらを通る読み出し線に接続されるべきかの決定は、列又は行情報単独に基づいて行われることはできず、組み合わせのみに基づいて行われる。これを達成する１つの可能な方法は、すべてのピクセルにメモリセル(例えばシフトレジスタ)を追加し、ビンニングモードに特有な完全な「読み出しマスク」を完了アレイ(complete array)に書き込むことである。

図４−６に示される実施形態において、存在するシフトレジスタ(図３に既に示される)のみを用いることにより、その課題が解決される。主な手段は、対角アドレス線３７１をアレイに追加することである。行アドレス線３６１と論理ゲート３７２と共に、それらはこの課題のために必要な特殊なアドレッシングスキームを確立する。ここで選択される論理規約(logical convention)に対して、ピクセルの読み出しスイッチは、対角アドレス線と行アドレス線とが共に論理レベル「０」を持つ場合にのみ作動されることになる(シフトレジスタ１３３のコンテンツの従来の意味を保つために、その出力はインバータを有する。図３に対する図５を参照)。ここで示される好ましい実施形態において、図６に描かれるスキームによれば、対角アドレス線は、水平ビンニングシフトレジスタ１２２から与えられる。図６から分かるように、(アレイにおける真の対角を除く)対角アドレス線は、ノード２１１におけるアレイの上側境界で始まる上側セクションと、ノード２１１におけるアレイの下側境界で始まる下側セクションとを有し、２つの述べられたノード２１１は、互いに垂直方向に折り重なるように存在する(lying vertically above each other)。この配置は、すべての対角アドレス線が、すべての行及び列を正確に一度横切ることを保証する。すべてのビンニングブロックセパレータ(レジスタ１２２における論理「０」)に対して、「０」において同様に対角アドレス線が存在することになり、従って、可能性として、この対角に沿ってピクセルにおける読み出しスイッチをイネーブルにする。

3x3ビンニングに対する実際の構成が図５に示される。明確さのため、ピクセルにおける水平及び垂直シフトレジスタ１１２及び１２２の動作のみがボールド体の矢印で示される。前述の説明によれば、それらは以下のことを意味する：
水平なボールド体矢印：
スイッチ３３２ アクティブ：ピクセルノードの水平接続。
スイッチ３４２ アクティブ：ソースフォロワ出力の水平接続。
垂直なボールド体矢印：
スイッチ３３４ アクティブ：ピクセルノードの垂直接続。
スイッチ３５４ アクティブ：読み出しスイッチゲート(ワイヤードOR)の垂直接続。

3x3ビンニング構造が、シフトレジスタ１１２と１２２との内容により与えられる。ボールド体矢印は、接続された3x3ピクセルを示す。行アドレスシフトレジスタ１３３におけるビットパターンは、対角アドレス線３７１におけるビットパターンと共に、(先頭から数えて)第１行／第１列、第１行／第４列、及び第５行／第２列における論理ゲートを作動させる。(ここで述べられるのは、図５に示されるピクセルに対して作動された論理ゲートのみである。アレイにおける他の部分にはより多くの作動された論理ゲートが存在することになる。)ビンニングブロックにおけるワイヤードORロジックが原因で、より多くの読み出しスイッチが作動される。これは、図において、ピクセルから列読み出し増幅器１４１に接続される読み出し線３２５上への信号の流れを示す斜め矢印により示される。例えば、最初の３行におけるすべてのピクセルの出力は、第１の読み出し列に接続される。従って図５は、ビンニングブロックの時間効率的な読み出しがどのように実現されるかを示す。

nｘnの正方形状ビンニングブロックの処理は、前の説明を一般化することで所与のnに対して直接的な態様で続く。ビンニング無しの処理(1x1ビンニング)もまた明確であり、実際通常の「１度に１行」読み出しスキームである。mｘnピクセルの長方形ビンニングブロックに対してもまた、行アドレスレジスタ１３３における適切なビットパターンを用いることにより読み出しが実現される。ここでも、ビンニングブロックを通るm個の読み出し線がすべて利用されることになるので、読み出しは時間効率的である。

更なる可能性は、従来技術より知られる非時間効率的な読み出し(例えば、フォールバックモードとして又は所定の障害状態下で)を使用することである。例えば、3x3ビンニングの場合、行アドレスレジスタ１３３は、３つの(そして３つだけ)連続する「１」のエントリを含むことになり、従って、ビンニングブロックにおけるすべての出力がそのビンニングブロックを通る３つの読み出し線すべてに接続されることを可能にする。この段落において与えられる例は、このアドレッシングスキームの多様性を示す。

アレイの高速スキャンと「クリーン処理」のため、行アドレスシフトレジスタ１３３は、グローバル出力イネーブル(線１３１)を具備する。これは、上述されたすべてのスキームに対する行アドレスパターンを通るシフトを可能にし、誤った読み出しを避けるため、このシフト動作の間出力をディスエーブルにする。

すべてのレジスタが、図３及び図５に示される制御論理１０３によりロードされ、クロック化される(clocked)。

非常に高速なモードスイッチを可能にする有益な変形例は、新しいビンニングモードが事前にロードされることができるよう、並列で選択可能なように(例えば、出力イネーブルを具備する)２つ又は複数の水平及び垂直なシフトレジスタ(１２２、１１２)を持つことになる。すると、２つ又は複数のビンニングモード間でのトグリング(toggling)又はサイクリング(cycling)が可能となる。

読み出しスイッチのゲートに対する「ワイヤードOR」は、絶対に必要なものではない。なぜなら、原理上、ビンニングブロックにおけるすべてのソースフォロワ出力は、理想的には同じ情報(つまり、同じ電圧信号)を運搬するからである。この場合、要素３５３と３５４とは、必要ではない。また、論理ゲート３７２がフル駆動能力(full driving capability)(つまりトーテムポール構成)で構築される場合、プルダウンデバイス３７３は、捨てられることができる。しかしながら、適切な読み出し列に接続されるビンニングブロックにおける全ての読み出しスイッチを作動させることは、低い出力インピーダンス、それに従い電圧信号の高速な転送を実現するのに有益である。並列に動作するソースフォロワは、事実上n倍「広い」トランジスタとして見られることができる。

同じ議論(「すべてのソースフォロワ出力が同じ情報を運搬する」)により、水平接続要素３４１と３４２ともまた、除外される(left out)ことができる。

画像化センサの実際のデザインに対し、限定された領域マスクで大きなエリアセンサを作製することを可能にするため、マスクスティチングが重要である。大きなブロックであるほど、いずれの変更もすることなく完全に繰り返されることができるため、本発明は、斯かる手法とも互換性がある。ある者は、隣接するスティッチングブロック(又は真のスティッチングブロック内のサブブロックでさえ)における隣接ピクセル間の直接の接続を持たないよう選択することができる。この場合、スティッチングブロック(又はサブブロック)の大きさの適切な選択は多くの可能性のあるビンニングモードでの動作を簡単化するようになされるべきである。

スティッチングブロック(又はサブブロック)サイズが、複数のビンニングブロック幅(例えば、nｘnビンニングに対するn)であるとき、斯かる簡単な動作が実現可能である。従って、多くの係数を備える数が、スティッチングブロック又はサブブロックサイズとして選択されるべきである。例えば、サブブロックサイズとして60が選択されると、1x1、2x2、3x3、4x4、5x5、6x6、10x10、12x12、15x15、20x20、30x30及び60x60ビンニングが(正方形ビンニングブロックの場合のみを与えるべく)容易に利用可能である。

水平ビンニングレジスタから対角アドレス線情報を直接取得することは有益であり、既に大きな自由度を可能にすることが述べられた。対角アドレス線を完全に独立した追加的なシフトレジスタで駆動することにより、一層高い自由度が可能となるであろう。垂直なビンニングレジスタから対角アドレス線情報を取得することも原理上は可能である。

(図１を参照するときの線３２２とリセットトランジスタ３１２とを介した)ピクセルリセットの詳細は、図３、図５又は図６には図示されていない。別の可能な特徴は、フォトダイオード３１１とピクセルノードＢ(ソースフォロワトランジスタ３１３のゲート)との間のトランスファーゲートである。トランスファーゲートと関連する駆動線とは、すべての図において省略されてきたが、本発明は、そのトランスファーゲートとも完全に互換性がある。

完全性と耐障害性とに関して、好ましいソリューションに対するピクセルあたりの追加的な「要素」の数は非常に小さい(３７１、３７２及び３７３に加え、オプションで３４１、３４２、３５３及び３５４)ことに留意されたい。(例えば、断線又は増幅器障害が原因の)不良の読み出し列において、mｘnビンニングに対して結果として生じる欠陥パターンは垂直方向におけるm番目のブロック毎の欠損であるにすぎないであろう。それは通常補間に基づき完全な訂正を可能にするので、これは良性パターンである。

ピクセルアレイは、非晶質シリコン薄膜デバイス(例えばTFTプレート)又は、結晶シリコンに作製される回路(例えばCMOSデバイス)とすることができる。従って検出器基板は、それぞれガラスプレート又は非晶質シリコンウェハとなるであろう。TFTプレートの場合、ピクセル回路は、シリコン特有の考慮を原因とする例示において描かれるのと必ずしも同じように見える必要はない。

本発明は、特にX線検出器と、医療X線診断及び介入の分野(心臓、C/V、神経、URF、外科、放射線学、3D X線など)における用途とにおいて非常に重要である。本発明は、一般に一般消費者又は専門家の用途に対するCMOS画像の分野においても使用されることができる。

最後に、本願において、単語「comprising(有する)」は、他の構成要素又はステップの存在を排除するものではなく、「a」又は「an」は、複数性を排除するものではなく、及び単一のプロセッサ又は他のユニットがいくつかの手段の機能を実現することができることに留意されたい。更に、請求項における参照符号は、その範囲を限定するものとして解釈されるべきではない。

従来技術によるセンサユニットを示す図である。 従来技術によるビンニング機能を備えるセンサユニットを示す図である。 図２に基づくセンサユニットのビンニング制御線への接続を示す図である。 本発明によるビンニング機能を備えるセンサユニットを示す図である。 図４に基づくセンサユニットのビンニング制御線への接続を示す図である。 図５に基づくデバイスにおける対角アドレス線の接続をより詳細に示す図である。

Claims (13)

1. 処理ユニットのアレイであって、各処理ユニットが外部結合ノードと内部結合ノードとを持つ、処理ユニットのアレイと、
   複数の処理ユニットの前記内部結合ノードをそれぞれ選択的に接続するビンニング回路であって、結合された処理ユニットのセットが定義によりビンニングブロックを構成する、ビンニング回路と、
   アクセスされる処理ユニットを選択的にアドレス処理するアドレッシング回路と、
   複数の信号線であって、前記アドレッシング回路の制御の下、該信号線のそれぞれが異なるビンニングブロックに結合されるよう、前記処理ユニットの前記外部結合ノードが前記信号線の１つに選択的に接続されることができる、複数の信号線とを有し、
   前記アドレッシング回路が、対応する行の各処理ユニットにおける選択ロジックに接続される行アドレス線と、対応する対角線システムの各処理ユニットにおける前記選択ロジックに接続される対角アドレス線とを更に有し、
   前記選択ロジックは、前記行アドレス線と前記対角アドレス線とが作動される場合にのみ、前記処理ユニットの前記外部結合ノードが前記信号線に接続されることをもたらし、
   前記ビンニング回路が、更に、同じ信号線に対応する前記ビンニングブロックの処理ユニットの前記選択ロジックを結合する、電子デバイス。
2. 前記処理ユニットが、Ｘ線若しくは光センサを含む放射線感知センサ、又は放射線送信器である、請求項１に記載の電子デバイス。
3. 前記処理ユニットが、Ｎ行Ｍ列に配置され、各信号線は異なる列の前記処理ユニットに選択的に接続されることができる、請求項１に記載の電子デバイス。
4. 各列における前記処理ユニットの前記内部結合ノードが、処理ユニットの各ペアの間にスイッチを伴い、対応する列の線を介して互いに直列に接続され、前記スイッチは、前記アレイの前記行に沿って延びるビンニング制御線により制御されることができる、請求項３に記載の電子デバイス。
5. 各行における前記処理ユニットの前記内部結合ノードが、処理ユニットの各ペアの間にスイッチを伴い、対応する行の線を介して互いに直列に接続され、前記スイッチは、前記アレイの前記列に沿って延びるビンニング制御線により制御されることができる、請求項３に記載の電子デバイス。
6. 各対角アドレス線が、前記アレイの前記列に沿って延びる前記ビンニング制御線の１つに接続される、請求項５に記載の電子デバイス。
7. 前記ビンニング回路が、レジスタのセットを少なくとも２つ有し、レジスタのセットはそれぞれビンニングブロックのパターンを格納する、請求項１に記載の電子デバイス。
8. 前記ビンニング回路が、更に、ビンニングブロックにおけるいくつか又はすべての処理ユニットの前記外部ノードを結合する、請求項１に記載の電子デバイス。
9. 前記電子デバイスのレイアウトがマスクスティッチングと互換性がある、請求項１に記載の電子デバイス。
10. 請求項１に記載の電子デバイスを有するＸ線検出器であって、前記処理ユニットがＸ線感知処理ユニットである、Ｘ線検出器。
11. 請求項１に記載の電子デバイスを有する画像センサであって、前記処理ユニットが、可視光、ＵＶ及び／又はＩＲの光子を感知する感知処理ユニットである、画像センサ。
12. Ｘ線管と請求項１０に記載のＸ線検出器とを有する検査装置。
13. 処理ユニットのアレイと信号線のセットとを備える電子デバイスにおける複数の処理ユニットでビンニングブロックにアクセスする方法において、
    対角アドレス線と行アドレス線とを処理ユニットの選択ロジックに接続するステップであって、前記選択ロジックが、前記行アドレス線と前記対角アドレス線とが作動される場合にのみ、前記処理ユニットの外部結合ノードが前記信号線に接続されることをもたらすよう構成される、ステップと、
    前記信号線がそれぞれ異なるビンニングブロックにアクセスするよう、前記処理ユニットをアドレス処理するステップとを有し、
    同じ信号線に対応する前記ビンニングブロックの処理ユニットの前記選択ロジックが結合される、方法。

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