JP4688703B2

JP4688703B2 - Ｕｓｂトランシーバ

Info

Publication number: JP4688703B2
Application number: JP2006066841A
Authority: JP
Inventors: 和代太田; 秀之木原
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-03-13
Filing date: 2006-03-13
Publication date: 2011-05-25
Anticipated expiration: 2026-03-13
Also published as: JP2007241911A

Description

本発明は、ユニバーサル・シリアル・バス（ＵｎｉｖｅｒｓａｌＳｅｒｉａｌＢｕｓ：以下、ＵＳＢと略記）対応機器間で複数のデータ信号を転送するために、それらの機器に搭載されＵＳＢを通じて複数のデータ信号を送受信するＵＳＢトランシーバに関するものである。

近年、携帯電話、ＰＤＡ端末やノートパソコンなどの携帯電子機器や、その周辺機器の接続には、ＵＳＢがよく利用されるようになってきている。
このようなＵＳＢは、２本の信号線を用いてシリアルデータを伝送する方式であり、特に、シリアルデータの受信回路においては、２本の信号線が、差動コンパレータ回路とシングルエンデッドレシーバ回路に接続される。差動コンパレータ回路は、２本の信号線の差分信号を出力し、シングルエンデッドレシーバ回路は、各信号線を波形整形し、コントローラ側に出力する。

以上のような従来のＵＳＢトランシーバ（例えば、特許文献１を参照）について、図面を用いて以下に説明する。このＵＳＢトランシーバは、リーク電流対策に関するものであり図３に示すような回路構成で示される。

図３は従来のＵＳＢトランシーバの構成を示す回路ブロック図である。図３において、３３ａ、３３ｂはＵＳＢデータの受信入力端子、３５は受信入力端子３３ａ、３３ｂからのＵＳＢデータが入力信号となる差動コンパレータ回路、３６は受信入力端子３３ａからのＵＳＢデータを入力信号に持つシングルエンデッドレシーバ回路、３７は受信入力端子３３ｂからのＵＳＢデータを入力信号に持つシングルエンデッドレシーバ回路、４０は差動コンパレータ回路３５の出力端子、３８はシングルエンデッドレシーバ回路３６の出力端子、３９はシングルエンデッドレシーバ回路３７の出力端子であり、ドライバ回路４１は、コントローラ側からの制御端子である入力端子４２、４３のドライブ信号をバッファし、その出力信号により、ＵＳＢデータの受信入力端子３３ａ、３３ｂを共通使用する出力端子を駆動するような回路構成になっている。

ここで、ドライバ回路４１は、その出力信号が双方向・半二重動作をサポートする構成になっている。また、差動コンパレータ回路３５はＭＯＳ差動アンプ等により構成され、複数のトランジスタが必要であり、シングルエンデッドレシーバ回路３６、３７は論理バッファによる比較的少数のトランジスタで回路が構成される。さらに、出力端子３８、３９、４０はコントローラ側にデータを出力する。
特開２００４−２９５４４５号公報

しかしながら、上記のような従来のＵＳＢトランシーバでは、その構成要素である差動コンパレータ回路３５とシングルエンデッドレシーバ回路３６、３７との間で、それらの回路構成規模が異なるため、ＵＳＢデータの受信入力端子３３ａ、３３ｂからの入力信号に対して、各回路間の伝達遅延時間差により、各回路の出力端子３８、３９、４０から出力される信号のスキューが大きくなってしまう。

一方、それらの出力端子３８、３９、４０からの出力信号を入力信号とするコントローラ側のマイコンは、例えばフルスピード（１２Ｍｂｐｓ）のＵＳＢデータを通信する場合は、通常１２Ｍｂｐｓの４倍以上のサンプリングによりデータ処理を行うが、１２Ｍｂｐｓ（パルス幅８３．３ｎｓ）の４倍サンプリング時のパルス幅は２０．８ｎｓであるため、例えば、差動コンパレータ回路３５の出力端子４０側とシングルエンデッドレシーバ回路３６、３７の出力端子３８、３９側とで、それらの各信号間の伝達遅延時間差が２０．８ｎｓ以上になると、コントローラ側で、各信号の取り込みタイミングが互いにずれてしまう。

すなわち、各信号の取り込みタイミングによっては、出力端子３８、３９、４０の各信号間で互いに動作上のタイミングずれが発生することになり、これらの各信号を受信したコントローラ側のマイコンが動作エラーとなって、コントローラ側を含む当該システムの誤動作の原因になる場合がある。

以上のように、ＵＳＢトランシーバを構成する各回路間の伝達遅延時間差によって出力信号のスキューが大きくなる様子を、図４を用いて以下に説明する。
図４は図３を用いて説明した従来のＵＳＢトランシーバの各端子における電圧状態を示す波形図である。ここで、ＰＡＣＫＥＴ期間は受信入力端子３３ａ、３３ｂのそれぞれからＵＳＢデータが互いに逆位相で入力される期間であり、ＥＯＰ期間は受信入力端子３３ａ、３３ｂのそれぞれからＵＳＢデータが互いに同一位相で入力される期間である。また、Ｔ１、Ｔ２、Ｔ３、Ｔ４は出力波形の時間軸上の各タイミングにおける遅延時間である。

図４に示す入力波形４０１のＵＳＢデータが受信入力端子３３ａに入力されると、シングルエンデッドレシーバ回路３６の出力端子３８には、受信入力端子３３ａの信号と同位相の波形４０４が出力され、同様に図４に示す入力波形４０２のＵＳＢデータが受信入力端子３３ｂに入力されると、シングルエンデッドレシーバ回路３７の出力端子３９には、受信入力端子３３ｂの信号と同位相の波形４０５が出力される。

入力波形４０１、４０２のＵＳＢデータが受信入力端子３３ａ、３３ｂへ互いに逆位相で入力される期間（ＰＡＣＫＥＴ）では、受信入力端子３３ａ、３３ｂからのＵＳＢデータを入力とする差動コンパレータ回路３５が動作し、出力端子４０には、入力信号に対して回路伝達時間に差が生じ、ロウレベルからハイレベルに変化する時に遅延時間Ｔ１を持ち、ハイレベルからロウレベルに変化する時に遅延時間Ｔ３を持った波形４０３におけるＰＡＣＫＥＴ期間のような信号が出力される。

次に、入力波形４０１、４０２のＵＳＢデータが受信入力端子３３ａ、３３ｂへ互いに同一位相で入力される期間（ＥＯＰ）では、受信入力端子３３ａ、３３ｂからのＵＳＢデータを入力とする差動コンパレータ回路３５は動作せず、通常は入力信号ノイズの影響を受けないようにするため、その出力側を所定の電位レベル（図４においてはロウレベル）に固定されている。したがって、出力端子４０には波形４０３におけるＥＯＰ期間のような信号が出力される。

なお、シングルエンデッドレシーバ回路３６とシングルエンデッドレシーバ回路３７との信号伝達時間差は、各シングルエンデッドレシーバ回路３６、３７と差動コンパレータ回路３５との信号伝達時間差に対し、ほとんど無視できる時間差であり、図４において特に図示していない。

本発明は、上記従来の問題点を解決するもので、ＵＳＢを通じて受信した入力データ信号に対して、差動コンパレータ回路とシングルエンデッドレシーバ回路の伝達遅延の時間差を精度よく補正することができるＵＳＢトランシーバを提供する。

上記の課題を解決するために、本発明の請求項１記載のＵＳＢトランシーバは、第１の信号線と第２の信号線のシリアルデータを送受信するＵＳＢトランシーバであって、前記第１の信号線と前記第２の信号線にデータ信号をドライブするドライバ回路と、前記第１の信号線と前記第２の信号線のデータ信号を差動入力する差動コンパレータ回路と、前記第１の信号線のデータ信号を入力する第１のシングルエンデッドレシーバ回路と、前記第２の信号線のデータ信号を入力する第２のシングルエンデッドレシーバ回路と、前記第１のシングルエンデッドレシーバ回路の出力信号を遅延させる第１の遅延回路部と、前記第２のシングルエンデッドレシーバ回路の出力信号を遅延させる第２の遅延回路部と、前記差動コンパレータ回路の出力信号と前記第１の遅延回路部の出力信号と前記第２の遅延回路部の出力信号とが入力される論理回路部とを具備し、前記論理回路部は、前記第１の信号線と前記第２の信号線のデータ信号が互いに逆位相でレベル変化した場合において、前記第１の遅延回路部の出力信号を、前記差動コンパレータ回路の出力信号に基いて、前記第１のシングルエンデッドレシーバ回路の出力信号のレベル変化を前記差動コンパレータ回路の出力信号のレベル変化に同期させた信号に変換して、前記第２の遅延回路部の出力信号を、前記差動コンパレータ回路の出力信号に基いて、前記第２のシングルエンデッドレシーバ回路の出力信号のレベル変化を前記差動コンパレータ回路の出力信号のレベル変化に同期させた信号に変換するよう構成したことを特徴とする。

また、本発明の請求項２記載のＵＳＢトランシーバは、請求項１記載のＵＳＢトランシーバであって、前記第１の遅延回路部は、前記第１のシングルエンデッドレシーバ回路の出力信号の立ち上がり時のみ遅延させる第１の立ち上がり遅延回路と、立ち下がり時のみ遅延させる第１の立ち下がり遅延回路とを具備し、前記第２の遅延回路部は、前記第２のシングルエンデッドレシーバ回路の出力信号の立ち上がり時のみ遅延させる第２の立ち上がり遅延回路と、立ち下がり時のみ遅延させる第２の立ち下がり遅延回路とを具備し、前記論理回路部は、前記第１の立ち下がり遅延回路の出力信号と前記差動コンパレータ回路の出力信号とが入力される第１のＡＮＤ回路と、前記第１の立ち上がり遅延回路の出力信号と前記第１のＡＮＤ回路の出力信号とが入力されるＯＲ回路と、前記第２の立ち下がり遅延回路の出力信号と前記差動コンパレータ回路の出力信号とが入力される第２のＡＮＤ回路と、前記第２の立ち上がり遅延回路の出力信号と前記第２のＡＮＤ回路の出力信号とが入力されるＮＯＲ回路とを具備したことを特徴とする。

以上のように本発明によれば、ＵＳＢを通じて受信した入力データ信号に対して、差動コンパレータ回路とシングルエンデッドレシーバ回路の伝達遅延の時間差を精度よく補正することにより、ＵＳＢを通じて受信した差動形式の複数のデータ信号をコントローラ側に送る際に、それら複数のデータ信号のレベル変化が同期するように、それらの信号間に生じるレベル変化のタイミングずれ（スキュー）を常にかつ確実に最小状態に維持することができる。

また、ＵＳＢの差動形式で受信した入力データ信号のどちらかが、外的要因などで入力データ信号にレベル変化のタイミングずれが生じた場合でも、複数のデータ信号間に生じるレベル変化のタイミングずれを常にかつ確実に最小状態に維持することができる。

以上により、ＵＳＢを通じてコントローラ側へ入力されたデータ信号に対して、コントローラ側のマイコンへの取り込みのタイミングずれをなくして、コントローラ側でのデータ信号の取り込みエラーの発生を抑えることができ、システム全体での誤動作を確実になくすことができる。

以下、本発明の実施の形態を示すＵＳＢトランシーバについて、図面を参照しながら具体的に説明する。
図１は本実施の形態のＵＳＢトランシーバの構成を示す回路ブロック図である。図１において、３ａ、３ｂはＵＳＢデータの受信入力端子、５は差動コンパレータ回路、６はシングルエンデッドレシーバ回路、７はシングルエンデッドレシーバインバータ回路、８はシングルエンデッドレシーバ回路６の出力信号、９はシングルエンデッドレシーバインバータ回路７の出力信号、１０、１３は立ち上がり遅延回路、１１、１２は立ち下がり遅延回路、１４はＯＲ回路、１５、１６はＡＮＤ回路、１７はＮＯＲ回路、１８、１９、２０は出力端子、２１はドライバ回路、２２、２３はコントローラ側から制御される入力端子である。ここで、立ち上がり遅延回路１０、１３と立ち下がり遅延回路１１、１２で遅延回路部を構成し、ＯＲ回路１４とＡＮＤ回路１５、１６とＮＯＲ回路１７で論理回路部を構成する。

装置構成としては、シングルエンデッドレシーバ回路６の入力にＵＳＢデータの受信入力端子３ａが、シングルエンデッドレシーバインバータ回路７の入力にＵＳＢデータの受信入力端子３ｂが、そしてＵＳＢデータの受信入力端子３ａ、３ｂにそれらのＵＳＢデータを入力信号とする差動コンパレータ回路５が、それぞれ接続されている。

シングルエンデッドレシーバ回路６の出力は、立ち上がり遅延回路１０と立ち下がり遅延回路１１の入力に接続され、シングルエンデッドレシーバ回路６の出力電圧の変化するエッジを検出し、立ち下がり遅延回路１１の出力と差動コンパレータ回路５の出力は、ＡＮＤ回路１５の入力に接続され、ＡＮＤ回路１５の出力と立ち上がり遅延回路１０の出力はＯＲ回路１４の入力に接続され、ＯＲ回路１４の出力はＵＳＢデータの受信入力端子３ａ側の出力端子１８へ接続される。

同様に、シングルエンデッドレシーバインバータ回路７の出力は、立ち上がり遅延回路１３と立ち下がり遅延回路１２の入力に接続され、シングルエンデッドレシーバインバータ回路７の出力電圧の変化するエッジを検出し、立ち下がり遅延回路１２の出力と差動コンパレータ回路５の出力は、ＡＮＤ回路１６の入力に接続され、ＡＮＤ回路１６の出力と立ち上がり遅延回路１３の出力はＮＯＲ回路１７の入力に接続され、ＮＯＲ回路１７の出力はＵＳＢデータの受信入力端子３ｂ側の出力端子１９へ接続される。

ドライバ回路２１は、コントローラ側からの制御端子である入力端子２２、２３のドライブ信号をバッファし、その出力信号により、ＵＳＢデータの受信入力端子３ａ、３ｂを共通使用する出力端子を駆動するような回路構成になっている。ここで、ドライバ回路２１は、その出力信号が双方向・半二重動作をサポートする構成になっている。

以上のように構成されたＵＳＢトランシーバについて、その動作を図２を用いて以下に説明する。
図２は本実施の形態のＵＳＢトランシーバにおける動作中の電圧状態を示す波形図である。図２において、ＰＡＣＫＥＴ期間は受信入力端子３ａ、３ｂのそれぞれからＵＳＢデータが互いに逆位相で入力される期間であり、ＥＯＰ期間は受信入力端子３ａ、３ｂのそれぞれからＵＳＢデータが互いに同一位相で入力される期間である。また、Ｔ１、Ｔ２、Ｔ３、Ｔ４は出力波形の時間軸上の各タイミングにおける遅延時間である。また、ＰＡＣＫＥＴ期間において、受信入力端子３ａ、３ｂには、それぞれスキューのない入力波形２０１、２０２の信号が入力されているものとする。

受信入力端子３ａから入力された波形２０１の信号は、シングルエンデッドレシーバ回路６に入力されると同時に、差動コンパレータ回路５の（＋）端子にも入力される。また、同様に受信入力端子３ｂから入力された波形２０２の信号は、シングルエンデッドレシーバインバータ回路７に入力されると同時に、差動コンパレータ回路５の（−）端子にも入力される。

差動コンパレータ回路５は、受信入力端子３ａ、３ｂから波形２０１、２０２で示される入力信号を受けて動作し、出力端子２０には、波形２０１、２０２の入力信号に対して、回路伝達時間により時間差が生じ、ロウレベルからハイレベルに変化する時に遅延時間Ｔ１を持ち、ハイレベルからロウレベルに変化する時に遅延時間Ｔ３を持った波形２０３の信号が出力される。

シングルエンデッドレシーバ回路６からの出力信号８は、波形２０４で示され、立ち上がり遅延回路１０と立ち下がり遅延回路１１に入力され、出力信号８の電圧変化を検出し、立ち上がり遅延回路１０の出力はロウレベルからハイレベルに変化する信号について遅延時間Ｔ２を持った波形２０６の信号が出力され、立ち下がり遅延回路１１の出力はハイレベルからロウレベルに変化する信号について遅延時間Ｔ４を持った波形２０７の信号が出力される。

そして、ＡＮＤ回路１５には立ち下がり遅延回路１１の出力信号と出力端子２０の信号が入力され、そのＡＮＤ回路１５の出力信号は、波形２１０のように、ロウレベルからハイレベルに変化する時に遅延時間Ｔ１を持ち、ハイレベルからロウレベルへ変化する時に遅延時間Ｔ３を持つ信号となる。

ＡＮＤ回路１５の出力信号と立ち上がり遅延回路１０の出力信号がＯＲ回路１４に入力されることにより、出力端子１８には、受信入力端子３ａからの波形２０１の信号に対し、波形２１２のように、ロウレベルからハイレベルに変化する時に遅延時間Ｔ１を持ち、ハイレベルからロウレベルに変化する時に遅延時間Ｔ３を持つ信号が出力される。

ここで、ＡＮＤ回路１５の出力と立ち上がり遅延回路１０の出力をＯＲ回路１４により論理和を取っているのは、差動コンパレータ回路５の出力端子２０にノイズ等が発生し、その電位レベルが変動した場合でも出力端子１８の信号が変動しない効果を持たせるためである。

また、同様に、受信入力端子３ｂから受信入力端子３ａの波形２０１とは逆位相の波形２０２で示される信号を入力するシングルエンデッドレシーバインバータ回路７は、その入力信号に対して反転された波形２０５で示される出力信号９に変換される。

この出力信号９は、立ち下がり遅延回路１２と立ち上がり遅延回路１３とに入力され、出力信号９の電圧変化を検出し、立ち下がり遅延回路１２の出力は、波形２０８で示されるように、受信入力端子３ｂのハイレベルからロウレベルに変化する信号について、遅延時間Ｔ２を持った信号が出力され、立ち上がり遅延回路１３の出力は、波形２０９で示されるように、受信入力端子３ｂのロウレベルからハイレベルに変化する信号について、遅延時間Ｔ４を持った信号が出力される。

そして、ＡＮＤ回路１６には立ち下がり遅延回路１２の出力信号と出力端子２０の信号が入力され、そのＡＮＤ回路１６の出力信号は、波形２１１のように、ロウレベルからハイレベルに変化する時に遅延時間Ｔ１を持ち、ハイレベルからロウレベルへ変化する時に遅延時間Ｔ３を持つ信号となる。

ＡＮＤ回路１６の出力信号と立ち上がり遅延回路１３の出力信号がＮＯＲ回路１７に入力されることにより、出力端子１９には、受信入力端子３ｂの信号に対し、波形２１３のように、ハイレベルからロウレベルに変化する時に遅延時間Ｔ１を持ち、ロウレベルからハイレベルに変化する時に遅延時間Ｔ３を持つ信号が出力される。

ここで、ＡＮＤ回路１６の出力と立ち上がり遅延回路１３の出力をＮＯＲ回路１７により論理和を取っているのは、差動コンパレータ回路５の出力端子２０にノイズ等が発生し、その電位レベルが変動した場合でも、出力端子１９が変動しない効果を持たせるためである。

次に、受信入力端子３ａ、３ｂの各ＵＳＢデータとして入力波形２０１、２０２が同一位相で入力されるＥＯＰ期間の動作を説明する。
受信入力端子３ａから入力された波形２０１の信号は、シングルエンデッドレシーバ回路６に入力されると同時に、差動コンパレータ回路５の（＋）端子にも入力される。また、同様に受信入力端子３ｂから入力された波形２０２の信号は、シングルエンデッドレシーバインバータ回路７に入力されると同時に、差動コンパレータ回路５の（−）端子にも入力される。

差動コンパレータ回路５は、ＥＯＰ期間では、受信入力端子３ａ、３ｂに同一位相のＵＳＢデータが入力されるため動作せず、出力端子２０には、波形２０３のＥＯＰ期間の信号が出力される。出力端子１８、１９には、ＥＯＰの期間に受信入力端子３ａ、３ｂに入力されるＵＳＢデータが変化した場合も、前述のＰＡＣＫＥＴ期間と同様の回路動作により、同様の信号が出力される。

また、受信入力端子３ａ、３ｂから出力端子１８、１９への回路要因による伝達遅延時間の差が、出力端子１８と出力端子１９の間に発生しないように、各遅延回路１０、１１、１２、１３は、それぞれ同様の回路規模の構成にすることが望ましい。

なお、立ち上がり遅延回路１０、１３と立ち下がり遅延回路１１、１２の各回路の遅延時間Ｔ２、Ｔ４と、差動コンパレータ回路５の回路伝達遅延で生じる遅延時間Ｔ１、Ｔ３の関係は、それぞれＴ１＜Ｔ２、Ｔ３＜Ｔ４である必要がある。

以上のように本実施の形態によれば、受信信号としてＵＳＢデータの受信入力端子３ａ、３ｂに入力されたデータ信号は、回路伝達遅延の発生を最小限に抑えてスキューを最小状態に抑えたデータ信号にして、コントローラ側に接続される出力端子１８、１９、２０からのデータ信号として、コントローラ側に出力することができる。

その結果、ＵＳＢを通じてコントローラ側へ入力されたデータ信号に対して、コントローラ側のマイコンへの取り込みのタイミングずれをなくして、コントローラ側でのデータ信号の取り込みエラーの発生を抑えることができ、システム全体での誤動作を確実になくすことができる。

本発明のＵＳＢトランシーバは、ＵＳＢを通じてコントローラ側へ入力されたデータ信号に対して、コントローラ側のマイコンへの取り込みのタイミングずれをなくして、コントローラ側でのデータ信号の取り込みエラーの発生を抑えることができ、システム全体での誤動作を確実になくすことができるもので、ＵＳＢ端子を搭載した携帯電話やＰＤＡ端末、パソコンなどの携帯電子機器や、その周辺機器等のＵＳＢ対応機器に有用である。

本発明の実施の形態のＵＳＢトランシーバの構成を示す回路ブロック図同実施の形態のＵＳＢトランシーバの動作における電圧状態を示す波形図従来のＵＳＢトランシーバの構成を示す回路ブロック図同従来例のＵＳＢトランシーバの動作における電圧状態を示す波形図

符号の説明

３ａ、３ｂ、３３ａ、３３ｂＵＳＢデータの受信入力端子
５、３５差動コンパレータ回路
６、３６、３７シングルエンデッドレシーバ回路
７シングルエンデッドレシーバインバータ回路
８シングルエンデッドレシーバ回路の出力信号
９シングルエンデッドレシーバインバータ回路の出力信号
１０、１３立ち上がり遅延回路
１１、１２立ち下がり遅延回路
１４ＯＲ回路
１５、１６ＡＮＤ回路
１７ＮＯＲ回路
１８、１９、２０、３８、３９、４０出力端子
２１、４１ドライバ回路
２２、２３、４２、４３入力端子
ＰＡＣＫＥＴ逆位相入力期間
ＥＯＰ同一位相入力期間
Ｔ１、Ｔ２、Ｔ３、Ｔ４遅延時間

Claims

第１の信号線と第２の信号線のシリアルデータを送受信するＵＳＢトランシーバであって、
前記第１の信号線と前記第２の信号線にデータ信号をドライブするドライバ回路と、
前記第１の信号線と前記第２の信号線のデータ信号を差動入力する差動コンパレータ回路と、
前記第１の信号線のデータ信号を入力する第１のシングルエンデッドレシーバ回路と、
前記第２の信号線のデータ信号を入力する第２のシングルエンデッドレシーバ回路と、
前記第１のシングルエンデッドレシーバ回路の出力信号を遅延させる第１の遅延回路部と、
前記第２のシングルエンデッドレシーバ回路の出力信号を遅延させる第２の遅延回路部と、
前記差動コンパレータ回路の出力信号と前記第１の遅延回路部の出力信号と前記第２の遅延回路部の出力信号とが入力される論理回路部とを具備し、
前記論理回路部は、
前記第１の信号線と前記第２の信号線のデータ信号が互いに逆位相でレベル変化した場合において、
前記第１の遅延回路部の出力信号を、前記差動コンパレータ回路の出力信号に基いて、前記第１のシングルエンデッドレシーバ回路の出力信号のレベル変化を前記差動コンパレータ回路の出力信号のレベル変化に同期させた信号に変換して、
前記第２の遅延回路部の出力信号を、前記差動コンパレータ回路の出力信号に基いて、前記第２のシングルエンデッドレシーバ回路の出力信号のレベル変化を前記差動コンパレータ回路の出力信号のレベル変化に同期させた信号に変換するよう構成した
ことを特徴とするＵＳＢトランシーバ。
請求項１記載のＵＳＢトランシーバであって、
前記第１の遅延回路部は、
前記第１のシングルエンデッドレシーバ回路の出力信号の立ち上がり時のみ遅延させる第１の立ち上がり遅延回路と、立ち下がり時のみ遅延させる第１の立ち下がり遅延回路とを具備し、
前記第２の遅延回路部は、
前記第２のシングルエンデッドレシーバ回路の出力信号の立ち上がり時のみ遅延させる第２の立ち上がり遅延回路と、立ち下がり時のみ遅延させる第２の立ち下がり遅延回路とを具備し、
前記論理回路部は、
前記第１の立ち下がり遅延回路の出力信号と前記差動コンパレータ回路の出力信号とが入力される第１のＡＮＤ回路と、
前記第１の立ち上がり遅延回路の出力信号と前記第１のＡＮＤ回路の出力信号とが入力されるＯＲ回路と、
前記第２の立ち下がり遅延回路の出力信号と前記差動コンパレータ回路の出力信号とが入力される第２のＡＮＤ回路と、
前記第２の立ち上がり遅延回路の出力信号と前記第２のＡＮＤ回路の出力信号とが入力されるＮＯＲ回路とを具備した
ことを特徴とするＵＳＢトランシーバ。