JP2011155598A - 伝送回路 - Google Patents

Abstract

【課題】近端クロストークノイズによる伝送品質劣化の影響を軽減する。
【解決手段】近接して配設される複数の伝送路５０〜５４のそれぞれを駆動するそれぞれのドライバ３０〜３４と、一のドライバの入力信号と他のドライバの入力信号とのそれぞれのレベル変化を検知する信号論理変化検知回路２０〜２４と、信号論理変化検知回路が検知したレベル変化に応じて一のドライバにおける駆動能力を変更するように制御するインピーダンス調整回路４０〜４４と、を備える。
【選択図】図１

Description

本発明は、伝送回路に関し、特に伝送線路間にクロストークが存在する場合の伝送回路に関する。

伝送線路において、反射波による影響を受けることなく、信号の波形を正しく伝送することができることが望まれる。そこで、出力インピーダンスが信号伝送路の特性インピーダンスに等しい駆動回路によって、信号伝送路に信号を送出させ、この駆動回路の出力インピーダンスによって受信側から戻って来る反射波を吸収する回路が特許文献１において開示されている。

一般に、電子機器内や電子機器間では、複数の伝送線路が並行して配されることが多い。この場合、主となる伝送線路には、近接する伝送線路との間の相互インダクタンス、相互キャパシタンスによって近接する伝送線路に流れる信号が不必要な信号（クロストーク）として漏れ込む。このようなクロストークの低減方法に対しては、特許文献１の回路では対応することができない。そこで、順方向遠端クロストークノイズ除去方法に関し、同一方向へ信号を伝送する場合のバス伝送の遠端クロストークを、遠端に特定の値を持つ終端抵抗を入れることにより除去する回路が特許文献２において開示されている。

特開平１０−２８５２２４号公報 特開２０００−１３３３３号公報

以下の分析は本発明において与えられる。

ところで、クロストークノイズは、伝送線路の遠端側のみならず近端側にも発生する。特許文献２の回路では、順方向の遠端クロストークノイズを除去することはできるが、近端に生じるクロストークノイズを低減することはできない。主となる伝送線路の伝送信号は、近接する伝送線路に流れる信号によって生じる近端クロストークノイズによっても信号波形が乱され、伝送品質が悪化する虞がある。特に、近年の電子機器の小型化に伴って伝送線路間の間隔がより狭まっており、近端クロストークノイズによる伝送品質劣化の影響がより大きくなってきている。

本発明の１つのアスペクト（側面）に係る伝送回路は、近接して配設される複数の伝送線路のそれぞれを駆動するそれぞれの出力回路と、一の出力回路の入力信号と他の出力回路の入力信号とのそれぞれのレベル変化を検知する信号論理変化検知回路と、信号論理変化検知回路が検知したレベル変化に応じて一の出力回路における出力インピーダンスを変更するように制御する駆動能力調整回路と、を備える。

本発明によれば、出力回路の出力インピーダンスを変更することで近端クロストークノイズによる伝送品質劣化の影響を軽減することができる。したがって、電子機器の小型化のために伝送線路間の間隔をより狭めることができる。

本発明の第１の実施例に係る伝送システムの構成を示すブロック図である。 第１の信号論理変化検知回路の動作を表す真理値表である。 第２の信号論理変化検知回路の動作を表す真理値表である。 第１のインピーダンス調整回路の回路図である。 第２のインピーダンス調整回路の回路図である。 第１のインピーダンス調整回路の出力インピーダンスの変化を表す表である。 第２のインピーダンス調整回路の出力インピーダンスの変化を表す表である。 本発明の第２の実施例に係る伝送システムの構成を示すブロック図である。

本発明の実施形態に係る伝送回路は、近接して配設される複数の伝送線路（図１の５０〜５４に相当）のそれぞれを駆動するそれぞれの出力回路（図１の３０〜３４に相当）と、一の出力回路の入力信号と他の出力回路の入力信号とのそれぞれのレベル変化を検知する信号論理変化検知回路（図１の２０〜２４に相当）と、信号論理変化検知回路が検知したレベル変化に応じて一の出力回路における出力インピーダンスを変更するように制御する駆動能力調整回路（図１の４０〜４４に相当）と、を備える。

伝送回路において、駆動能力調整回路は、出力が一の出力回路の出力と並列接続され、レベル変化に応じて駆動能力を変更することで一の出力回路における出力インピーダンスを変更するようにしてもよい。

伝送回路において、駆動能力調整回路は、１または出力が並列接続される複数のバッファ回路（図４のＢＦａ、ＢＦｂ、図５のＢＦｃ、ＢＦｄ、ＢＦｅに相当）を備え、バッファ回路は、レベル変化に応じて活性化または非活性化されるようにしてもよい。

伝送回路において、駆動能力調整回路は、一の出力回路の入力信号と他の出力回路の入力信号とのレベル変化が逆相である場合、活性化されるバッファ回路数を増加させて出力インピーダンスを低下させるようにしてもよい。

伝送回路において、駆動能力調整回路は、一の出力回路の入力信号と他の出力回路の入力信号とのレベル変化が同相である場合、活性化されるバッファ回路数を減少させて出力インピーダンスを上昇させるようにしてもよい。

伝送回路において、駆動能力調整回路は、他の出力回路の入力信号のレベル変化がある場合、他の出力回路の入力信号のレベル変化がない場合に比して活性化されるバッファ回路数を増加させて出力インピーダンスを低下させるようにしてもよい。

伝送回路において、複数の伝送線路は、少なくともその一部が平行して配設され、一の出力回路に係る伝送線路と他の出力回路に係る伝送線路との間隔が狭いほど出力インピーダンスの変化幅を大きくするようにしてもよい。

電子機器は、上記の伝送回路と、伝送線路と、伝送線路から信号を受信する受信回路とを備えるようにしてもよい。

以上のような伝送回路によれば、出力回路の駆動能力を変更することで近端クロストークノイズによる伝送品質劣化の影響を軽減することができる。したがって、伝送線路間の間隔をより狭めることができ、電子機器の小型化のために有用である。

以下、実施例に即し、図面を参照して詳しく説明する。

図１は、本発明の第１の実施例に係る伝送システムの構成を示すブロック図である。図１において、伝送システムは、伝送ユニット８０、８１、８２、８３、８４、信号論理変化検知回路２０、２１、２２、２３、２４、インピーダンス調整回路４０、４１、４２、４３、４４を備える。

伝送ユニット８０は、送信回路に相当するドライバ３０と、伝送線路である伝送路５０と、受信回路に相当するレシーバ６０とを備える。ドライバ３０は、入力信号１０をバッファリングし、伝送路５０を介してレシーバ６０に伝送する。

伝送ユニット８１、８２、８３、８４に関し、伝送ユニット８０と同様に、ドライバ３１、３２、３３、３４のそれぞれは、入力信号１１、１２、１３、１４をバッファリングし、伝送路５１、５２、５３、５４を介してレシーバ６１、６２、６３、６４にそれぞれ伝送する。

伝送路５０、５１、５２、５３、５４は、位置的にこれらの順番で並列に、且つ近接して配置されるものとする。このような配置の場合、クロストークによって伝送路５１の伝送品質に大きく影響するのは、伝送路５０と５２における信号伝送となる。また、伝送路５２の伝送品質に大きく影響するのは、伝送路５１と５３における信号伝送となる。さらに、伝送路５３の伝送品質に大きく影響するのは、伝送路５２と５４における信号伝送となる。また、伝送路５０と５４は位置的に両端に配置されるため、伝送路５０の伝送品質に大きく影響するのは、伝送路５１における信号伝送となり、伝送路５４の伝送品質に大きく影響するのは、伝送路５３における信号伝送となる。

本実施例では、１つの伝送ユニットに対し、それぞれ対応する信号論理変化検知回路とインピーダンス調整回路を１つずつ有している。信号論理変化検知回路は、該当伝送ユニットの入力信号と、クロストークによる伝送路の伝送品質に影響する近接して配設される伝送路を含む伝送ユニットの入力信号とを入力とし、これらの入力信号の信号論理変化の検知結果をインピーダンス調整回路に出力する。

次に、信号論理変化検知回路について説明する。信号論理変化検知回路２０、２４は、図２に示す真理値表にしたがって、２つの入力信号Ａ０、Ａ１を入力して２つの出力信号Ａ２、Ａ３を出力する同一構成の回路である。この真理値表の内容に関して、以下に説明する。

まず、入力信号Ａ０、Ａ１に関し、論理変化する信号数を０本、１本、２本の３通りに分類する。

論理変化する入力信号数が１本であって、入力信号Ａ１が０→１もしくは１→０に論理変化する場合、出力信号Ａ２は０、出力信号Ａ３は１の論理値を出力する。この場合、入力信号Ａ０の変化前の論理値は回路動作に無関係とし、且つ入力信号Ａ０は論理変化しないものとする。また、論理変化する入力信号数が１本で、入力信号Ａ０が０→１もしくは１→０に論理変化する場合、出力信号Ａ２は１、出力信号Ａ３は０の論理値を出力する。この場合、入力信号Ａ１の変化前の論理値は回路動作に無関係とし、且つ入力信号Ａ１は論理変化しないものとする。

論理変化する入力信号数が２本であって、入力信号Ａ１が０→１で且つ入力信号Ａ０が０→１、もしくは入力信号Ａ１が１→０で且つ入力信号Ａ０が１→０に論理変化する場合、出力信号Ａ２は０、出力信号Ａ３は０の論理値を出力する。また、入力信号Ａ１が０→１で且つ入力信号Ａ０が１→０、もしくは入力信号Ａ１が１→０で且つ入力信号Ａ０が０→１に論理変化する場合、出力信号Ａ２は１、出力信号Ａ３は１の論理値を出力する。

論理変化する入力信号数が０本である場合、信号論理変化が無いとみなし、出力信号Ａ２およびＡ３は、出力論理値を維持し、論理変化をしない。

一方、信号論理変化検知回路２１、２２、２３は、図３に示す真理値表にしたがって、３つの入力信号Ｂ０１、Ｂ１、Ｂ０２を入力し３つの出力信号Ｂ２、Ｂ３、Ｂ４を出力する同一構成の回路である。この真理値表の内容に関し、以下に説明する。

まず、入力信号Ｂ０１、Ｂ１、Ｂ０２について、論理変化する信号数を０本、１本、２本、３本の４通りに分類する。

論理変化する入力信号数が１本であって、入力信号Ｂ１が０→１もしくは１→０に論理変化する場合、出力信号Ｂ２、Ｂ３、Ｂ４は、それぞれ１、０、０の論理値を出力する。この場合、入力信号Ｂ０１、Ｂ０２の変化前の論理値は、回路動作に無関係とし、且つ入力信号Ｂ０１、Ｂ０２は、論理変化しないものとする。一方、入力信号Ｂ０１が０→１もしくは１→０に論理変化する場合、出力信号Ｂ２、Ｂ３、Ｂ４は、それぞれ０、１、１の論理値を出力する。この場合、入力信号Ｂ１、Ｂ０２の変化前の論理値は、回路動作に無関係とし、且つ入力信号Ｂ１、Ｂ０２は、論理変化しないものとする。また、入力信号Ｂ０２が０→１もしくは１→０に論理変化する場合、出力信号Ｂ２、Ｂ３、Ｂ４は、それぞれ０、１、１の論理値を出力する。この場合、入力信号Ｂ０１、Ｂ１の変化前の論理値は、回路動作に無関係とし、且つ入力信号Ｂ０１、Ｂ１は、論理変化しないものとする。

論理変化する入力信号数が２本であって、入力信号Ｂ０１が０→１で且つ入力信号Ｂ１が０→１、もしくは入力信号Ｂ０１が１→０で且つ入力信号Ｂ１が１→０で動作する場合、出力信号Ｂ２、Ｂ３、Ｂ４は、それぞれ０、０、１の論理値を出力する。この場合、入力信号Ｂ０２の変化前の論理値は、回路動作に無関係とし、且つ入力信号Ｂ０２は、論理変化しないものとする。また、入力信号Ｂ１が０→１で且つ入力信号Ｂ０２が０→１、もしくは入力信号Ｂ１が１→０で且つ入力信号Ｂ０２が１→０で動作する場合、出力信号Ｂ２、Ｂ３、Ｂ４は、それぞれ０、０、１の論理値を出力する。この場合、入力信号Ｂ０１の変化前の論理値は、回路動作に無関係とし、且つ入力信号Ｂ０１は、論理変化しないものとする。

論理変化する入力信号数が２本であって、入力信号Ｂ０１が０→１で且つ入力信号Ｂ１が１→０、もしくは入力信号Ｂ０１が１→０で且つ入力信号Ｂ１が０→１で動作する場合、出力信号Ｂ２、Ｂ３、Ｂ４は、それぞれ１、１、０の論理値を出力する。この場合、入力信号Ｂ０２の変化前の論理値は、回路動作に無関係とし、且つ入力信号Ｂ０２は、論理変化しないものとする。また、入力信号Ｂ１が０→１で且つ入力信号Ｂ０２が１→０、もしくは入力信号Ｂ１が１→０で且つ入力信号Ｂ０２が０→１で動作する場合、出力信号Ｂ２、Ｂ３、Ｂ４は、それぞれ１、１、０の論理値を出力する。この場合、入力信号Ｂ０１の変化前の論理値は、回路動作に無関係とし、且つ入力信号Ｂ０１は、論理変化しないものとする。

論理変化する入力信号数が２本であって、入力信号Ｂ０１が０→１で且つ入力信号Ｂ０２が０→１、もしくは入力信号Ｂ０１が１→０で且つ入力信号Ｂ０２が１→０で動作する場合、出力信号Ｂ２、Ｂ３、Ｂ４は、それぞれ０、１、０の論理値を出力する。この場合、入力信号Ｂ１の変化前の論理値は、回路動作に無関係とし、且つ入力信号Ｂ１は、論理変化しないものとする。また、入力信号Ｂ０１が０→１で且つ入力信号Ｂ０２が１→０、もしくは入力信号Ｂ０１が１→０で且つ入力信号Ｂ０２が０→１で動作する場合、出力信号Ｂ２、Ｂ３、Ｂ４は、それぞれ１、０、１の論理値を出力する。この場合、入力信号Ｂ１の変化前の論理値は、回路動作に無関係とし、且つ入力信号Ｂ１は、論理変化しないものとする。

論理変化する入力信号数が３本であって、入力信号Ｂ０１が０→１で且つ入力信号Ｂ１が０→１で且つ入力信号Ｂ０２が０→１、もしくは入力信号Ｂ０１が１→０で且つ入力信号Ｂ１が１→０で且つ入力信号Ｂ０２が１→０で動作する場合、出力信号Ｂ２、Ｂ３、Ｂ４は、それぞれ０、０、０の論理値を出力する。

論理変化する入力信号数が３本であって、入力信号Ｂ０１が１→０で且つ入力信号Ｂ１が０→１で且つ入力信号Ｂ０２が０→１、もしくは入力信号Ｂ０１が０→１で且つ入力信号Ｂ１が０→１で且つ入力信号Ｂ０２が１→０、もしくは入力信号Ｂ０１が１→０で且つ入力信号Ｂ１が１→０で且つ入力信号Ｂ０２が０→１、もしくは入力信号Ｂ０１が０→１で且つ入力信号Ｂ１が１→０で且つ入力信号Ｂ０２が１→０で動作する場合、出力信号Ｂ２、Ｂ３、Ｂ４は、それぞれ１、０、０の論理値を出力する。

論理変化する入力信号数が３本であって、入力信号Ｂ０１が０→１で且つ入力信号Ｂ１が１→０で且つ入力信号Ｂ０２が０→１、もしくは入力信号Ｂ０１が１→０で且つ入力信号Ｂ１が０→１で且つ入力信号Ｂ０２が１→０で動作する場合、出力信号Ｂ２、Ｂ３、Ｂ４は、それぞれ１、１、１の論理値を出力する。

論理変化する入力信号数が０本である場合、信号論理変化が無いとみなし、出力信号Ｂ２、Ｂ３、Ｂ４は、出力論理値を維持し、論理変化をしない。

次に、インピーダンス調整回路について説明する。インピーダンス調整回路４０、４１、４２、４３、４４は、それぞれ論理信号とインピーダンス調整信号を入力とし、対応するドライバと同一の論理値の信号を出力する。

インピーダンス調整回路４０、４４は、図４に示すように、同一の回路構成であって、入力論理信号Ａ１とインピーダンス調整信号Ａ２、Ａ３の３つの信号を入力し、インピーダンス調整信号Ａ２、Ａ３の論理値に応じて４段階で出力インピーダンスを調整して出力論理信号Ａ９を出力する。以降、インピーダンス調整回路４０を代表として構成について説明する。

インピーダンス調整回路４０は、論理回路ＬＧａ、ＬＧｂ、および駆動回路ＢＦａ、ＢＦｂから構成される。

論理回路ＬＧａ、ＬＧｂは、同じ回路構成であって、２入力１出力のＮＡＮＤ回路ＮＡＮＤ１と２入力１出力のＮＯＲ回路ＮＯＲ１を備える。駆動回路ＢＦａ、ＢＦｂは同じ回路構成であって、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを備える。

論理回路ＬＧａにおいて、ＮＡＮＤ回路ＮＡＮＤ１は、一方の入力端子に入力論理信号Ａ１を入力し、他方の入力端子にインピーダンス調整信号Ａ２を入力し、出力端子をＰＭＯＳトランジスタＰ１のゲート端子に接続する。ＮＯＲ回路ＮＯＲ１は、一方の入力端子に入力論理信号Ａ１を入力し、他方の入力端子にインピーダンス調整信号Ａ２の論理反転信号を入力し、出力端子をＮＭＯＳトランジスタＮ１のゲート端子に接続する。ＰＭＯＳトランジスタＰ１は、ソースを電源に接続し、ドレインをＮＭＯＳトランジスタＮ１のドレインと共通に接続して出力論理信号Ａ９を出力する。ＮＭＯＳトランジスタＮ１は、ソースを接地する。

論理回路ＬＧｂにおいて、論理回路ＬＧａにおけるインピーダンス調整信号Ａ２に替えてインピーダンス調整信号Ａ３を入力する。駆動回路ＢＦａ、ＢＦｂの相違点は、それぞれの駆動力であって、例えば駆動回路ＢＦａ内のトランジスタのサイズは、駆動回路ＢＦｂ内のトランジスタのサイズより大きく、活性化された時の駆動回路ＢＦａの方が駆動回路ＢＦｂより出力における駆動力が大きい。すなわち、活性化された時の駆動回路ＢＦａの方が活性化された時の駆動回路ＢＦｂより出力インピーダンスが小さい。

インピーダンス調整回路４１、４２、４３は、図５に示すように、同一の回路構成であって、入力論理信号Ｂ１とインピーダンス調整信号Ｂ２、Ｂ３、Ｂ４の４つの信号を入力し、インピーダンス調整信号Ｂ２、Ｂ３、Ｂ４の論理値に応じて８段階で出力インピーダンスを調整して出力論理信号Ｂ１２を出力する。以降、インピーダンス調整回路４１を代表として構成について説明する。

インピーダンス調整回路４１は、論理回路ＬＧｃ、ＬＧｄ、ＬＧｅ、および駆動回路ＢＦｃ、ＢＦｄ、ＢＦｅを備える。ここで論理回路ＬＧｃ、ＬＧｄ、ＬＧｅは、図４に示す論理回路ＬＧａ、ＬＧｂと同じ回路構成であって、入力論理信号Ａ１、インピーダンス調整信号Ａ２、Ａ３に替えてそれぞれ入力論理信号Ｂ１、インピーダンス調整信号Ｂ２、Ｂ３、Ｂ４を入力する。また、駆動回路ＢＦｃ、ＢＦｄ、ＢＦｅは、図４に示す駆動回路ＢＦａ、ＢＦｂと同じ回路構成である。

駆動回路ＢＦｃ、ＢＦｄ、ＢＦｅの相違点は、それぞれの活性化された時の駆動力であって、駆動力の大きい方から順に、駆動回路ＢＦｃ、駆動回路ＢＦｄ、駆動回路ＢＦｅとなる。すなわち、出力インピーダンスの大きい方から順に、駆動回路ＢＦｅ、駆動回路ＢＦｄ、駆動回路ＢＦｃとなる。駆動回路ＢＦｃ、ＢＦｄ、ＢＦｅの出力は、共通に接続され、インピーダンス調整回路４１の出力論理信号Ｂ１２を出力する。

次に、図１に関し、各構成要素間の接続について説明する。

信号論理変化検知回路２０は、入力信号Ａ１、Ａ０としてそれぞれ入力信号１０、１１を入力し、インピーダンス調整信号Ａ２、Ａ３をインピーダンス調整回路４０に出力する。インピーダンス調整回路４０は、入力信号Ａ１、インピーダンス調整信号Ａ２、Ａ３を入力し、出力論理信号Ａ９をドライバ３０の出力信号と共に伝送路５０に出力する。

信号論理変化検知回路２ｋ（ｋ＝１〜３）は、入力信号Ｂ０１、Ｂ１、Ｂ０２としてそれぞれ入力信号１ｋ−１、１ｋ、１ｋ＋１を入力し、インピーダンス調整信号Ｂ２、Ｂ３、Ｂ４をインピーダンス調整回路４ｋに出力する。インピーダンス調整回路４ｋは、入力信号Ｂ１、インピーダンス調整信号Ｂ２、Ｂ３、Ｂ４を入力し、出力論理信号Ｂ１２をドライバ３ｋの出力信号と共に伝送路５ｋに出力する。

信号論理変化検知回路２４は、入力信号Ａ１、Ａ０としてそれぞれ入力信号１４、１３を入力し、インピーダンス調整信号Ａ２、Ａ３をインピーダンス調整回路４４に出力する。インピーダンス調整回路４４は、入力信号Ａ１、インピーダンス調整信号Ａ２、Ａ３を入力し、出力論理信号Ａ９をドライバ３４の出力信号と共に伝送路５４に出力する。

次に、図１の「伝送ユニット８０及びそれに対応する信号論理変化検知回路２０とインピーダンス調整回路４０」、「伝送ユニット８１及びそれに対応する信号論理変化検知回路２１とインピーダンス調整回路４１」の２つの構成を例とし、伝送システムの動作について説明する。まず、伝送ユニット８０及びそれに対応する信号論理変化検知回路２０とインピーダンス調整回路４０の動作について説明する。

入力信号１０、１１に任意の論理値の信号が入力される。ドライバ３０は入力信号１０を受け、ドライバ３１は入力信号１１を受け、それぞれの論理値をそのままとする信号を出力する。なお、ドライバ３０及びドライバ３１の出力インピーダンスは設計段階で固定された値とする。

信号論理変化検知回路２０は、入力信号１０、１１の論理変化を検知する。信号論理変化検知回路２０の検知結果が、インピーダンス調整回路４０のインピーダンス調整信号Ａ２、Ａ３として入力されることで、図６に示すように、インピーダンス調整回路４０の出力インピーダンスが４段階で調整される。

インピーダンス調整信号Ａ２、Ａ３のそれぞれの論理値が０、０の場合、インピーダンス調整回路４０内の駆動回路ＢＦａ、ＢＦｂ中のそれぞれのＰＭＯＳトランジスタとＮＭＯＳトランジスタがハイインピーダンス（オフ状態）となり、インピーダンス調整回路４０の出力インピーダンスは、調整幅の４段階中最も高いインピーダンスとなる。

インピーダンス調整信号Ａ２、Ａ３のそれぞれの論理値が０、１の場合、インピーダンス調整回路４０内の駆動回路ＢＦａ中のＰＭＯＳトランジスタとＮＭＯＳトランジスタがハイインピーダンスとなり、駆動回路ＢＦｂのＰＭＯＳトランジスタとＮＭＯＳトランジスタは駆動力で決まる出力インピーダンスとなる。これにより、インピーダンス調整回路４０の出力インピーダンスは、調整幅の４段階中２番目に高いインピーダンスとなる。

インピーダンス調整信号Ａ２、Ａ３のそれぞれの論理値が１、０の場合、インピーダンス調整回路４０内の駆動回路ＢＦａ中のＰＭＯＳトランジスタとＮＭＯＳトランジスタは駆動力で決まる出力インピーダンスとなり、駆動回路ＢＦｂ中のＰＭＯＳトランジスタとＮＭＯＳトランジスタはハイインピーダンスとなる。これにより、インピーダンス調整回路４０の出力インピーダンスは、調整幅の４段階中３番目に高いインピーダンスとなる。

インピーダンス調整信号Ａ２、Ａ３のそれぞれの論理値が１、１の場合、インピーダンス調整回路４０内の駆動回路ＢＦａ中のＰＭＯＳトランジスタとＮＭＯＳトランジスタは駆動力で決まる出力インピーダンスとなり、駆動回路ＢＦｂ中のＰＭＯＳトランジスタとＮＭＯＳトランジスタも駆動力で決まる出力インピーダンスとなる。これにより、インピーダンス調整回路４０の出力インピーダンスは、調整幅の４段階中一番低いインピーダンスとなる。

インピーダンス調整回路４０の出力は、ドライバ３０の出力と並列に接続され、伝送ユニット８０における伝送路５０に対応する出力インピーダンスは、ドライバ３０とインピーダンス調整回路４０との出力インピーダンスの並列インピーダンスとなる。よって、伝送ユニット８０において、ユニットの入力信号１０と、隣接する伝送路５１に対応する入力信号１１との論理変化に連動し、伝送路５０に対応する出力インピーダンスを調整する動作が実行される。

伝送ユニット８４及びそれに対応する信号論理変化検知回路２４とインピーダンス調整回路４４についても、伝送ユニット８０の場合と入力信号が変わるだけで、動作は同一である。

一方、伝送ユニット８１及びそれに対応する信号論理変化検知回路２１とインピーダンス調整回路４１については、伝送ユニット８０に対し、入力信号が２信号から３信号に増加し、出力インピーダンスの調整幅がそれぞれ８段階となる点が異なる。

信号論理変化検知回路２１は、入力信号１１、１２のそれぞれの論理変化を検知する。信号論理変化検知回路２１の検知結果が、インピーダンス調整回路４１のインピーダンス調整信号Ｂ２、Ｂ３、Ｂ４として入力されることで、図７に示すように、インピーダンス調整回路４１の出力インピーダンスが８段階で調整される。

インピーダンス調整信号Ｂ２、Ｂ３、Ｂ４のそれぞれの論理値が、０、０、０の場合、インピーダンス調整回路４１内の駆動回路ＢＦｃ、ＢＦｄ、ＢＦｅのそれぞれは、内蔵するＰＭＯＳトランジスタとＮＭＯＳトランジスタ（以下、単にトランジスタと記す）がハイインピーダンスとなり、インピーダンス調整回路４１は調整幅の８段階中、１番高い出力インピーダンスとなる。

インピーダンス調整信号Ｂ２、Ｂ３、Ｂ４のそれぞれの論理値が、０、０、１の場合、インピーダンス調整回路４１内の駆動回路ＢＦｃ、駆動回路ＢＦｄはそれぞれのトランジスタがハイインピーダンスとなり、駆動回路ＢＦｅのトランジスタは駆動力で決まるインピーダンスとなる。この結果、インピーダンス調整回路４１は調整幅の８段階中、２番目に高い出力インピーダンスとなる。

インピーダンス調整信号Ｂ２、Ｂ３、Ｂ４のそれぞれの論理値が、０、１、０の場合、インピーダンス調整回路４１内の駆動回路ＢＦｃ、駆動回路ＢＦｅはそれぞれのトランジスタがハイインピーダンスとなり、駆動回路ＢＦｄのトランジスタは駆動力で決まるインピーダンスとなる。この結果、インピーダンス調整回路４１は調整幅の８段階中、３番目に高いインピーダンスとなる。

インピーダンス調整信号Ｂ２、Ｂ３、Ｂ４のそれぞれの論理値が、０、１、１の場合、インピーダンス調整回路４１内の駆動回路ＢＦｃはトランジスタがハイインピーダンスとなり、駆動回路ＢＦｄと駆動回路ＢＦｅはそれぞれのトランジスタは駆動力で決まるインピーダンスとなる。この結果、インピーダンス調整回路４１は調整幅の８段階中、４番目に高いインピーダンスとなる。

インピーダンス調整信号Ｂ２、Ｂ３、Ｂ４のそれぞれの論理値が、１、０、０の場合、インピーダンス調整回路４１内の駆動回路ＢＦｄ、駆動回路ＢＦｅはそれぞれのトランジスタがハイインピーダンスとなり、駆動回路ＢＦｃのトランジスタは駆動力で決まるインピーダンスとなる。この結果、インピーダンス調整回路４１は調整幅の８段階中、５番目に高いインピーダンスとなる。

インピーダンス調整信号Ｂ２、Ｂ３、Ｂ４のそれぞれの論理値が、１、０、１の場合、インピーダンス調整回路４１内の駆動回路ＢＦｃ、駆動回路ＢＦｅはそれぞれのトランジスタがハイインピーダンスとなり、駆動回路ＢＦｄのトランジスタは駆動力で決まるインピーダンスとなる。この結果、インピーダンス調整回路４１は調整幅の８段階中、６番目に高いインピーダンスとなる。

インピーダンス調整信号Ｂ２、Ｂ３、Ｂ４のそれぞれの論理値が、１、１、０の場合、インピーダンス調整回路４１内の駆動回路ＢＦｅはトランジスタがハイインピーダンスとなり、駆動回路ＢＦｃと駆動回路ＢＦｄはそれぞれのトランジスタは駆動力で決まるインピーダンスとなる。この結果、インピーダンス調整回路４１は調整幅の８段階中、７番目に高いインピーダンスとなる。

インピーダンス調整信号Ｂ２、Ｂ３、Ｂ４のそれぞれの論理値が、１、１、１の場合、インピーダンス調整回路４１内の駆動回路ＢＦｃ、駆動回路ＢＦｄ、駆動回路ＢＦｅそれぞれのトランジスタは駆動力で決まるインピーダンスとなる。この結果、インピーダンス調整回路４１は調整幅の８段階中、最も低いインピーダンスとなる。

インピーダンス調整回路４１の出力は、ドライバ３１の出力と並列に接続され、伝送ユニット８１における伝送路５１に対応する出力インピーダンスは、ドライバ３１とインピーダンス調整回路４１とのインピーダンスの並列インピーダンスとなる。よって、伝送ユニット８１において、入力信号１１と、隣接する伝送路５０、５２にそれぞれ対応する入力信号１０、１２との論理変化に連動し、伝送路５１に対応する出力インピーダンスを調整する動作が実行される。

伝送ユニット８２及びそれに対応する信号論理変化検知回路２２とインピーダンス調整回路４２、伝送ユニット８３及びそれに対応する信号論理変化検知回路２３とインピーダンス調整回路４３についても、伝送ユニット８１の場合と入力信号が変わるだけであり、動作は同一である。

以上のような伝送システムにおいて、信号論理変化検知回路とインピーダンス調整回路を、伝送ユニットに組み合わせて用い、ドライバの駆動能力を変更することで、クロストークの影響、特に近端クロストークノイズによる伝送品質劣化の影響を軽減することができる。

図８は、本発明の第２の実施例に係る伝送システムの構成を示すブロック図である。図８において、図１と同一の符号は、同一物を表し、その説明を省略する。実施例１に対し、信号論理変化検知回路２０ａ、２４ａの入力信号数を３、信号論理変化検知回路２１ａ、２３ａの入力信号数を４、信号論理変化検知回路２２ａの入力信号数を５とし、論理変化検知対象の信号数、すなわち、クロストークに影響する近接の伝送路の数を増加させる。この場合、信号論理変化検知回路の真理値表における、検知対象の入力信号の組合せ数は、図２、図３の場合より増加する。これに伴い、インピーダンス調整回路４０ａ〜４４ａは、それぞれ入力するインピーダンス調整信号の数を増加させる。

信号論理変化検知回路２０ａ〜２４ａの入力信号数の増加に伴い、検知結果の出力の組合せ数も増加し、インピーダンス調整回路４０ａ〜４４ａのインピーダンス調整信号数も増大する。この場合、インピーダンス調整回路４０ａ〜４４ａにおける出力インピーダンスの調整は、下記のように動作するように信号論理変化検知回路２０ａ〜２４ａにおける真理値表の内容を決定することが好ましい。

クロストークによる伝送品質の劣化への影響は、クロストークの状態、すわなち、複数信号間の論理変化に依存する。複数信号それぞれの論理変化が同方向の場合、信号伝送時の発生電流も同方向となるので、クロストークは増大する。一方、複数信号それぞれの論理変化が逆方向の場合、信号伝送時の発生電流も逆方向となるので、クロストークは減少する。

したがって、インピーダンス調整回路４０ａ〜４４ａは、一のドライバの入力信号と他のドライバの入力信号とのレベル変化が逆相である場合、活性化されるドライバ数を増加させてドライバの出力インピーダンスを低下させることが好ましい。

また、インピーダンス調整回路４０ａ〜４４ａは、一のドライバの入力信号と他のドライバの入力信号とのレベル変化が同相である場合、活性化されるドライバ数を減少させてドライバの出力インピーダンスを上昇させることが好ましい。

さらに、インピーダンス調整回路４０ａ〜４４ａは、他のドライバの入力信号のレベル変化がある場合、他のドライバの入力信号のレベル変化がない場合に比して活性化されるドライバ数を増加させて出力インピーダンスを低下させることが好ましい。

また、クロストークによる伝送品質の劣化への影響は、伝送路間の相互インダクタンス、相互キャパシタンスの大きさに依存し、これらが大きい程、伝送品質の劣化も大きくなる。この場合、一般に伝送路間の配線間隔が狭い程、相互インダクタンス、相互キャパシタンスが大きくなる。したがって、配線間隔が狭いほどインピーダンス調整回路４０ａ〜４４ａの出力インピーダンスの変化幅を大きくすることが好ましい。

半導体集積回路やその実装基板がより微細化されると、クロストークによる伝送品質に影響を与える近接の伝送路の本数（範囲）が、より増加する。実施例１では、例えば伝送路５２の伝送品質に影響を与えるのは、伝送路５１と５３であるとした。これに対し、実施例２では、伝送路５１と５３に加え、伝送路５０と５４も伝送品質に影響を与える場合が生じるものとして構成する。図８に示すように信号論理変化検知回路２０ａ〜２４ａでの入力信号数を増加し、クロストークによる伝送品質に影響する近接の伝送路の数（範囲）を増加させ、インピーダンス調整回路４０ａ〜４４ａの出力インピーダンスを変化させるようにしている。

これによって、出力インピーダンスの調整精度が実施例１に比して更に向上する。したがって、半導体集積回路やその実装基板の更なる小型化の要求に際し伝送品質の劣化を軽減し、電子機器のより小型化とより高速化を図ることが可能となる。

なお、以上の説明において、伝送路５０〜５４は、平面内で等間隔に直線状として平行に配設されるように記載しているが、これに限定されることはない。すなわち、複数の伝送路は、少なくともその一部が平行して配設される場合であっても適用される。さらに、一の伝送路と他の伝送路とが、平行でなくともクロストークが無視できないような位置関係にあれば、本発明を適用することでクロストークの影響を軽減することができる。

なお、前述の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

２０〜２４ 信号論理変化検知回路
３０〜３４ ドライバ
４０〜４４ インピーダンス調整回路
５０〜５４ 伝送路
６０〜６１ レシーバ
８０〜８４ 伝送ユニット
ＢＦａ、ＢＦｂ、ＢＦｃ、ＢＦｄ、ＢＦｅ 駆動回路
ＬＧａ、ＬＧｂ、ＬＧｃ、ＬＧｄ、ＬＧｅ 論理回路
Ｎ１ ＮＭＯＳトランジスタ
ＮＡＮＤ１ ＮＡＮＤ回路
ＮＯＲ１ ＮＯＲ回路
Ｐ１ ＰＭＯＳトランジスタ

Claims (8)

1. 近接して配設される複数の伝送線路のそれぞれを駆動するそれぞれの出力回路と、
   一の出力回路の入力信号と他の出力回路の入力信号とのそれぞれのレベル変化を検知する信号論理変化検知回路と、
   前記信号論理変化検知回路が検知したレベル変化に応じて前記一の出力回路における出力インピーダンスを変更するように制御する駆動能力調整回路と、
   を備えることを特徴とする伝送回路。
2. 前記駆動能力調整回路は、出力が前記一の出力回路の出力と並列接続され、前記レベル変化に応じて駆動能力を変更することで前記一の出力回路における出力インピーダンスを変更することを特徴とする請求項１記載の伝送回路。
3. 前記駆動能力調整回路は、１または出力が並列接続される複数のバッファ回路を備え、
   前記バッファ回路は、前記レベル変化に応じて活性化または非活性化されることを特徴とする請求項２記載の伝送回路。
4. 前記駆動能力調整回路は、前記一の出力回路の入力信号と前記他の出力回路の入力信号とのレベル変化が逆相である場合、活性化される前記バッファ回路数を増加させて出力インピーダンスを低下させることを特徴とする請求項３記載の伝送回路。
5. 前記駆動能力調整回路は、前記一の出力回路の入力信号と前記他の出力回路の入力信号とのレベル変化が同相である場合、活性化される前記バッファ回路数を減少させて出力インピーダンスを上昇させることを特徴とする請求項３記載の伝送回路。
6. 前記駆動能力調整回路は、前記他の出力回路の入力信号のレベル変化がある場合、前記他の出力回路の入力信号のレベル変化がない場合に比して活性化される前記バッファ回路数を増加させて出力インピーダンスを低下させることを特徴とする請求項３記載の伝送回路。
7. 前記複数の伝送線路は、少なくともその一部が平行して配設され、前記一の出力回路に係る伝送線路と前記他の出力回路に係る伝送線路との間隔が狭いほど前記出力インピーダンスの変化幅を大きくすることを特徴とする請求項４乃至６のいずれか一に記載の伝送回路。
8. 請求項１乃至７のいずれか一に記載の伝送回路と、前記伝送線路と、前記伝送線路から信号を受信する受信回路とを備えることを特徴とする電子機器。

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