JP2003216270A - 信号分配回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で信号伝送におけるジッタの低減
化が図られた信号分配回路を提供する。 【解決手段】 信号伝送路中に直列に４つ配備された、
入力信号Ａを反転させて出力するインバータ１１＿１，
１１＿２，１１＿３，１１＿４のうちの１つ置きの各イ
ンバータ１１＿１，１１＿３の出力端子１２＿１，１２
＿３と、グラウンドラインＧＮＤとの間に抵抗１３＿
１，１３＿３を接続して、外部回路に分配する出力信号
ＯＵＴの波形の立ち上がりエッジのジッタを抑制する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、信号を伝送して分
配する信号分配回路に関する。

【０００２】

【従来の技術】半導体集積回路の益々の高速化に伴い、
その半導体集積回路を構成するロジック回路においても
数１００ＭＨｚ以上の周波数で動作するものが珍しくな
くなって来ている。このような半導体集積回路の高速化
に加え、益々の微細化および高集積化に伴い、複雑で大
規模なデータ処理回路が一つの半導体集積回路内に集積
される傾向が進んでいる。

【０００３】このような状況では今まで以上にその半導
体集積回路内で取り扱われる信号の品質が重要となる。
例えば信号の品質が今までのレベルを保っていたとして
も、それでは十分でない場合があり、上記のような半導
体集積回路においては誤動作を引き起こす原因となりか
ねない状況となってきている。

【０００４】ここで、重要かつ高速な信号の１つに、半
導体チップ内に分配されて伝送するクロック信号があ
る。従来より、このようなクロック信号を半導体チップ
内において最適に伝送するために、 （１）クロック信号を伝送する配線のトポロジーの工夫 （２）クロック信号を伝送するためのバッファリング技
術 （３）ＰＬＬ回路の採用によるクロックスキューの低減
(調整) 等が対策として採られている。個々を簡単に説明する
と、上記（１）は、回路的およびレイアウト的に、クロ
ック信号の分配方式（分岐や配置に関する方式）を、必
要な要求（仕様）に対して最適化して性能の向上や達成
を目指すもので、例えば配線の対称レイアウトなどがそ
れにあたる。

【０００５】また、上記（２）は、より積極的にバッフ
ァリング回路をクロック信号伝送路内に挿入し、伝送に
より劣化する信号波形の整形を行なうものである。

【０００６】さらに、上記（３）は、ＰＬＬ回路を用
い、原クロック信号から信号伝送用のクロック信号を再
生成することにより、信号の位相調整(クロックスキュ
ーの調整)を行なうものである。

【０００７】従来では、このような対策を施して半導体
集積回路内を伝送する信号を分配することにより、分配
される信号の品質を維持して、その半導体集積回路の高
速化および高機能化が実現されている。

【０００８】

【発明が解決しようとする課題】しかし、最近の、高速
化、微細化および高集積化傾向にある高度な半導体集積
回路においては、伝送される信号の「ジッタ」が問題と
なる場合がある。ジッタはデータ信号に対しても問題と
なるが、クロック信号に対して問題となる場合がが多い
ため、ここではクロック信号を例として取り上げて説明
する。

【０００９】ジッタは、(クロック)信号周波数の時間的
な揺らぎである。そのため、各クロックの周期を詳細に
見てみると、局所的に周期が長くなったり短くなったり
している。このようなジッタ、つまり周期(周波数)の変
動は、比較的高い周波数を有するクロック信号で動作す
る半導体集積回路では、信号品質の問題の一つとして解
決すべき課題である。

【００１０】ところが上述した（１）、（２）の方式で
は、このジッタまでをも有効に低減することは難しく、
通常、信号を複雑な回路中に分配するとノイズの影響な
どでジッタ成分が増大してしまうことが多い。また、
（３）のＰＬＬを用いた方式では、そのＰＬＬの特性を
利用して原信号に比べてジッタを低減することが可能で
あるが、ＰＬＬは複雑な回路構成であるため、回路規模
が増大するというデメリットがある。このように、従来
の技術では、信号伝送におけるジッタの低減を簡単な回
路構成で実現することは困難であるという問題がある。

【００１１】本発明は、上記事情に鑑み、簡単な構成で
信号伝送におけるジッタの低減化が図られた信号分配回
路を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記目的を達成する本発
明の信号分配回路のうちの第１の信号分配回路は、信号
を伝送して分配する信号分配回路において、信号伝送路
中に直列に複数配備された、入力信号を反転させて出力
する回路と、これら直列に複数配備された、入力信号を
反転させて出力する回路のうちの１つ置きの、入力信号
を反転させて出力する各回路の少なくとも１つ以上の出
力端子と、グラウンドラインとの間を接続する抵抗とを
備えたことを特徴とする。

【００１３】本発明の第１の信号分配回路は、信号伝送
路中に直列に複数配備された、入力信号を反転させて出
力する回路のうちの１つ置きの各回路の少なくとも１つ
以上の出力端子と、グラウンドラインとの間に接続され
た抵抗が備えられているため、後述する回路シミレーシ
ョンの結果（表１）に示すように、分配される出力信号
の波形の立ち上がりエッジのジッタが抑制される。従っ
て、簡単な回路構成で信号伝送におけるジッタの低減化
が図られる。

【００１４】また、上記目的を達成する本発明の信号分
配回路のうちの第２の信号分配回路は、信号を伝送して
分配する信号分配回路において、信号伝送路中に直列に
複数配備された、入力信号を反転させて出力する回路
と、これら直列に複数配備された、入力信号を反転させ
て出力する回路のうちの１つ置きの、入力信号を反転さ
せて出力する各回路の少なくとも１つ以上の出力端子
と、電源ラインとの間を接続する抵抗とを備えたことを
特徴とする。

【００１５】本発明の第２の信号分配回路は、信号伝送
路中に直列に複数配備された、入力信号を反転させて出
力する回路のうちの１つ置きの各回路の少なくとも１つ
以上の出力端子と、電源ラインとの間に接続された抵抗
が備えられているため、後述する回路シミレーションの
結果（表２）に示すように、分配される出力信号の波形
の立ち下がりエッジのジッタが抑制される。

【００１６】ここで、上記第１の信号分配回路におい
て、上記直列に複数配備された、入力信号を反転させて
出力する回路のうち、さらに、上記１つ置きの、入力信
号を反転させて出力する各回路を除く、他の、１つ置き
の、入力信号を反転させて出力する各回路の少なくとも
１つ以上の出力端子と電源ラインとの間を接続する抵抗
を備えたものであることが好ましい。

【００１７】このようにすると、分配される出力信号の
波形の立ち上がりエッジおよび立ち下がりエッジ双方の
ジッタを抑制することができる。

【００１８】

【発明の実施の形態】以下、本発明の実施形態について
説明する。

【００１９】図１は、本発明の信号分配回路の第１実施
形態を示す回路図である。

【００２０】図１に示す信号分配回路１０は、入力信号
Ａを伝送して図示しない外部回路に出力信号ＯＵＴを分
配するための信号分配回路であり、この信号分配回路１
０には、信号伝送路中に直列に複数（ここでは４つ）配
備された、入力信号Ａを反転させて出力するインバータ
１１＿１，１１＿２，１１＿３，１１＿４（本発明にい
う、入力信号を反転させて出力する回路の一例）が備え
られている。

【００２１】また、この信号分配回路１０には、直列に
４つ配備された、入力信号Ａを反転させて出力するイン
バータ１１＿１，１１＿２，１１＿３，１１＿４のうち
の１つ置きの、入力信号Ａを反転させて出力する各イン
バータ１１＿１，１１＿３の出力端子１２＿１，１２＿
３が備えられている。

【００２２】さらに、この信号分配回路１０には、グラ
ウンドラインＧＮＤとの間を接続する、１つ置きの、入
力信号Ａを反転させて出力する各インバータ１１＿１，
１１＿３の数（ここでは２つ）に対応した数の抵抗１３
＿１，１３＿３が備えられている。尚、この図１には、
信号分配回路１０を構成するインバータ１１＿４の出力
側に存在する、図示しない外部回路の負荷容量１１０も
示されている。

【００２３】ここで、本実施形態の信号分配回路１０と
比較するために、従来技術である信号分配回路１００を
比較例として図２に示す。

【００２４】図２は、比較例としての信号分配回路の回
路図である。

【００２５】この信号分配回路１００には、信号Ａを伝
送する信号伝送路中に直列に４つのインバータ１０１＿
１，１０１＿２，１０１＿３，１０１＿４が備えられて
いる。

【００２６】本実施形態の信号分配回路１０は、比較例
の信号分配回路１００と比較し、抵抗１３＿１，１３＿
３を付加しただけであり、簡単な回路構成になってい
る。

【００２７】ここで、本実施形態の信号分配回路１０に
おける信号伝達特性を、回路シミュレーションにより測
定した結果を表１に示す。

【００２８】

【表１】

【００２９】表１には、本実施形態の信号分配回路１０
のインバータ１１＿１，１１＿２，１１＿３，１１＿４
と、比較例の信号分配回路１００のインバータ１０１＿
１，１０１＿２，１０１＿３，１０１＿４との双方の電
源（図示せず）に故意にノイズを印加し、その印加され
たノイズにより、出力信号ＯＵＴの波形のジッタ値(立
ち上がり、立ち下りそれぞれにおける値)がどれくらい
になったかを測定した結果が示されている。

【００３０】表１に示す結果から明らかなように、本実
施形態の信号分配回路１０は、比較例の信号分配回路１
００と比較し、出力信号ＯＵＴの波形の立ち下りエッジ
のジッタ値は５５．０ｐｓと比較的大きいものの、立ち
上りエッジのジッタ値は１０．４ｐｓと半分程度に抑制
されている。

【００３１】本実施形態の信号分配回路１０は、上述し
たように、インバータ１１＿１，１１＿３の出力端子１
２＿１，１２＿３とグラウンドラインＧＮＤとの間に抵
抗１３＿１，１３＿３を備え、出力信号ＯＵＴの波形の
立ち上りエッジのジッタを抑制するものである。従っ
て、簡単な回路構成で出力信号ＯＵＴの波形の立ち下り
エッジのジッタの低減化が図られる。

【００３２】半導体集積回路の設計では、クロック信号
の立ち上りエッジ、もしくは立ち下りエッジのいずれか
一方のみを用いて信号制御を行なう設計がなされる場合
がある。ここで、クロック信号の立ち上りエッジを用い
て信号制御を行なう場合、本実施形態の信号分配回路１
０を適用すると、高精度なクロック信号の生成が可能と
なる。

【００３３】また、以下に説明するようにして、出力信
号ＯＵＴの波形の立ち下りエッジのジッタを抑制しても
よい。

【００３４】図３は、本発明の信号分配回路の第２実施
形態を示す回路図である。

【００３５】図３に示す信号分配回路２０は、図１に示
す信号分配回路１０と比較し、インバータ１１＿１，１
１＿３の出力端子１２＿１，１２＿３と電源ラインＶｄ
ｄとの間に抵抗１３＿１，１３＿３が備えられている点
が異なっている。ここで、信号分配回路２０における信
号伝達特性を、回路シミュレーションにより測定した結
果を表２に示す。

【００３６】

【表２】

【００３７】この表２には、本実施形態の信号分配回路
２０のインバータ１１＿１，１１＿２，１１＿３，１１
＿４の電源に故意にノイズを印加し、その印加されたノ
イズにより、出力信号ＯＵＴの波形のジッタ値(立ち上
がり、立ち下りそれぞれにおける値)がどれくらいにな
ったかを測定した結果が示されている。

【００３８】表２に示す結果から明らかなように、本実
施形態の信号分配回路２０では、出力信号ＯＵＴの波形
の立ち下りエッジのジッタは１２．８ｐｓに抑制されて
いる。このように、インバータ１１＿１，１１＿３の出
力端子１２＿１，１２＿３と電源ラインＶｄｄとの間に
抵抗１３＿１，１３＿３を備え、出力信号ＯＵＴの波形
の立ち下りエッジのジッタを抑制してもよい。

【００３９】高速化、微細化および高集積化傾向にある
高度な半導体集積回路の設計にあたっては、設計する回
路の仕様に応じて、図１，図３に示した信号分配回路１
０，２０それぞれを選択、もしくは適宜回路部分で使い
分けることにより、クロック信号を含む信号のジッタを
小さく抑えることができる。

【００４０】図４は、本発明の信号分配回路の第３実施
形態を示す回路図である。

【００４１】図４に示す信号分配回路３０は、図１に示
す信号分配回路１０の構成要素に加えて、インバータ１
１＿２，１１＿４の出力端子１２＿２，１２＿４と電源
ラインＶｄｄとの間に抵抗１３＿２，１３＿４が備えら
れている。このようにして、出力信号ＯＵＴの波形の立
ち上がりエッジおよび立ち下りエッジ双方のジッタを抑
制してもよい。

【００４２】尚、上述した各本実施形態では、本発明に
いう、入力信号を反転させて出力する回路としてインバ
ータの例で説明したが、インバータに限られるものでは
なく、ＮＯＲ，ＮＡＮＤ等の多入力論理回路でもよい。
また、これらの回路は、ＣＭＯＳトランジスタで構成さ
れても、ＮＭＯＳトランジスタのみ、あるいはＰＭＯＳ
トランジスタのみで構成されていてもよく、その入力信
号を反転させ、データを伝送する機能を有するものであ
ればよい。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
簡単な構成で信号伝送におけるジッタの低減化が図られ
た信号分配回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の信号分配回路の第１実施形態を示す回
路図である。

【図２】比較例としての信号分配回路の回路図である。

【図３】本発明の信号分配回路の第２実施形態を示す回
路図である。

【図４】本発明の信号分配回路の第３実施形態を示す回
路図である。

【符号の説明】

１０，２０，３０，１００ 信号分配回路 １１＿１，１１＿２，１１＿３，１１＿４，１０１＿
１，１０１＿２，１０１＿３，１０１＿４ インバータ １２＿１，１２＿２，１２＿３，１２＿４ 出力端子 １３＿１，１３＿２，１３＿３，１３＿４ 抵抗 １１０ 負荷容量

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 BC03 CC12 CC20 DD08 DD13 5F038 BE08 BH02 BH19 DF01 EZ20 5J039 BB20 KK10 LL00 MM10 NN00

Claims (3)

【特許請求の範囲】
1. 【請求項１】 信号を伝送して分配する信号分配回路に
   おいて、 信号伝送路中に直列に複数配備された、入力信号を反転
   させて出力する回路と、 これら直列に複数配備された、入力信号を反転させて出
   力する回路のうちの１つ置きの、入力信号を反転させて
   出力する各回路の少なくとも１つ以上の出力端子と、グ
   ラウンドラインとの間を接続する抵抗とを備えたことを
   特徴とする信号分配回路。
2. 【請求項２】 信号を伝送して分配する信号分配回路に
   おいて、 信号伝送路中に直列に複数配備された、入力信号を反転
   させて出力する回路と、 これら直列に複数配備された、入力信号を反転させて出
   力する回路のうちの１つ置きの、入力信号を反転させて
   出力する各回路の少なくとも１つ以上の出力端子と、電
   源ラインとの間を接続する抵抗とを備えたことを特徴と
   する信号分配回路。
3. 【請求項３】 前記直列に複数配備された、入力信号を
   反転させて出力する回路のうち、さらに、前記１つ置き
   の、入力信号を反転させて出力する各回路を除く、他
   の、１つ置きの、入力信号を反転させて出力する各回路
   の少なくとも１つ以上の出力端子と電源ラインとの間を
   接続する抵抗を備えたことを特徴とする請求項１記載の
   信号分配回路。