JP4667287B2 - 半導体試験装置 - Google Patents

Description

本発明は、半導体試験装置に関する。

従来、半導体装置を試験する際の異常電圧検出は、オシロスコープ等の計測器をテスタと連動させる事により使用していたが、テストパターンとの連動や測定治工具との接続に難点があり、詳細な異常電圧検出ができなかった。

下記の特許文献１には、自動的に各ユニット電源のリップル電圧を測定してリップル電圧が許容範囲にあるかをチェックするユニット電源自動管理機能を備えた半導体試験装置が記載されている。

また、下記の特許文献２には、半導体試験装置において、被測定対象デバイスに印加する電圧が、任意に設定した範囲外の異常電圧となったとき、これをリアルタイムに検出し、その時点で測定を中止する異常印加電圧検出回路が記載されている。

特開２００２−１０７４１４号公報 特許第３４６１５９８号公報

近年、半導体装置の高速化、高機能化に伴い、デバイスを試験（測定）する電圧も低電圧化しており、試験時に発生するノイズ等の異常電圧の影響が大きくなってきている。このため、デバイス試験時の異常電圧成分が小さい場合や突発的な場合も電圧異常を精度よく正確にモニタし、電圧異常の発生箇所、動作不良の原因が電圧異常であるかを効率良く検出する方法が必要となってきている。検出できれば、これを試験プログラムや、試験装置にフィードバックでき、対象品種に合った、より理想的な試験を立ち上げることが可能となる。

本発明の目的は、テストパターンをデバイスに入力した時の電圧の異常を検出する際に、入力テストパターンと電圧の異常との対応付けをすることができる半導体試験装置を提供することである。

本発明の一観点によれば、各々のパターンがアドレスで示される時系列のテストパターンをデバイスに入力するテストパターン入力手段と、前記デバイスの試験箇所の電圧の異常を検出する電圧検出手段と、前記電圧の異常が検出されると、前記電圧の異常に対応して前記デバイスに入力されたテストパターン中のパターンのアドレスを通知するためにそのアドレスを出力する出力手段とを有し、前記電圧検出手段は、前記デバイスの試験箇所の定常電圧を検出する定常電圧検出手段と、前記デバイスの試験箇所の最高電圧を検出する最高電圧検出手段と、前記デバイスの試験箇所の最低電圧を検出する最低電圧検出手段と、前記最高電圧と前記定常電圧との差分を出力する第１の差分手段と、前記最低電圧と前記定常電圧との差分を出力する第２の差分手段とを有することを特徴とする半導体試験装置が提供される。

入力テストパターンと電圧の異常との対応付けをすることができるので、テストパターン中のどのパターンで、電圧の異常が発生したのかを容易に認識することができる。

（第１の実施形態）
図１は本発明の第１の実施形態による半導体試験装置の構成例を示す図であり、図２はその動作を説明するためのタイミングチャートである。デバイス１０１は、試験対象の半導体デバイス（装置）であり、その電源端子が電源１０２に接続される。電源１０２は、デバイス１０１に最も近い電源であり、デバイス１０１に電源電圧ＶＤＤを供給する。テスタ１０４内の制御回路１２１は、制御プログラムに応じて動作し、各々のパターンがアドレスＰＡで示される時系列のテストパターンをデバイス１０１に入力するテストパターン入力手段を有する。デバイス１０１は、テストパターンを入力し、テスト動作を行う。例えば、期間Ｔ１ではパターンアドレスＰＡが２５６１のテストパターン、期間Ｔ２ではパターンアドレスＰＡが２５６２のテストパターン、期間Ｔ３ではパターンアドレスＰＡが２５６３のテストパターン、期間Ｔ４ではパターンアドレスＰＡが２５６４のテストパターンを入力する。制御回路１２１は、テストパターンアドレスＰＡを記憶したメモリを有する。電源電圧ＶＤＤは、期間Ｔ１、Ｔ３及びＴ４では３Ｖの定常電圧を維持し、期間Ｔ２で異常が発生した場合を例に説明する。

電圧検出回路１０３は、ハイ側ピーク電圧保持回路１１１、電圧保持回路１１２、ロー側ピーク保持回路１１３、及び比較回路１１４，１１５を有し、デバイス１０１の試験箇所の電圧（例えば電源電圧ＶＤＤ）の異常を検出する。テスタ１０４内の制御回路１２１は、ハイ側ピーク電圧保持回路１１１及びロー側ピーク電圧保持回路１１３にクロック信号ＣＬＫを出力する。クロック信号ＣＬＫの周期Ｔｃは、テストレートに対応する。

電圧保持回路１１２は、デバイスの試験箇所（例えば電源電圧ＶＤＤ）の定常電圧を検出する定常電圧検出手段である。テスタ１０４内の制御回路１２１は、テストパターン出力前に、リセット信号ＲＳＴを電圧保持回路１１２に出力する。電圧保持回路１１２は、リセット信号ＲＳＴを入力すると、電源電圧ＶＤＤの電圧値を記憶して保持し、定常電圧Ｖａを出力する。定常電圧Ｖａは、例えば３Ｖの一定電圧である。

ハイ側ピーク電圧保持回路１１１は、デバイス１０１の試験箇所（例えば電源電圧ＶＤＤ）の最高電圧を検出する最高電圧検出手段であり、電源電圧ＶＤＤの最高電圧（ハイ側ピーク）の４Ｖを検出し、次のクロック信号ＣＬＫの立ち上がりまでの期間Ｔａ保持し、最高電圧ＰＨを出力する。期間Ｔａでは、最高電圧ＰＨは電源電圧ＶＤＤの最高電圧である４Ｖを保持する。その他の期間では、最高電圧ＰＨは３Ｖである。

ロー側ピーク電圧保持回路１１３は、デバイス１０１の試験箇所（例えば電源電圧ＶＤＤ）の最低電圧を検出する最低電圧検出手段であり、電源電圧ＶＤＤの最低電圧（ロー側ピーク）の２．７Ｖを検出し、次のクロック信号ＣＬＫの立ち上がりまでの期間Ｔｂ保持し、最低電圧ＰＬを出力する。期間Ｔｂでは、最低電圧ＰＬは電源電圧ＶＤＤの最低電圧である２．７Ｖを保持する。その他の期間では、最低電圧ＰＬは３Ｖである。

比較回路１１４は、最高電圧ＰＨと定常電圧Ｖａとの差分を出力する差分手段であり、最高電圧ＰＨから定常電圧Ｖａを減算した電圧ＶＨを出力する。期間Ｔａでは、電圧ＶＨは４−３＝１Ｖである。その他の期間では、電圧ＶＨは３−３＝０Ｖである。

比較回路１１５は、最低電圧ＰＬと定常電圧Ｖａとの差分を出力する差分手段であり、最低電圧ＰＬから定常電圧Ｖａを減算した電圧ＶＬを出力する。期間Ｔｂでは、電圧ＶＬは２．７−３＝−０．３Ｖである。その他の期間では、電圧ＶＬは３−３＝０Ｖである。

スイッチ１１６は、電圧ＶＬの線又はバイパス回路１１８を切り替えてテスタ１０４に接続可能である。バイパス回路１１８は、電圧検出を行わずに、直接電源電圧ＶＤＤの線に接続される。スイッチ１１７も、スイッチ１１６と同様に、電圧ＶＬの線又はバイパス回路１１８を切り替えてテスタ１０４に接続可能である。

テスタ１０４は、比較回路１２２及び１２３を有する。電圧ＶＨは、テスタ１０４の第１のテスタチャンネル端子ＣＨ１を介して、比較器１２２及び制御回路１２１に入力される。比較回路１２２は、タイミング信号ＳＴＲＢの発生タイミングで、電圧ＶＨが閾値Ｖ１より低いときにはローレベルを制御回路１２１に出力し、電圧ＶＨが閾値Ｖ１より高いときにはハイレベルを制御回路１２１に出力する。閾値Ｖ１は、例えば０．５Ｖである。０．５Ｖより小さい電圧変動は許容範囲内であり、０．５Ｖより大きい電圧変動は異常電圧であると判断することができる。制御回路１２１は、テストパターンの各テスト期間Ｔ１〜Ｔ４の最終部でタイミング信号ＳＴＲＢを生成する。比較回路１２２は、期間Ｔ１、Ｔ３及びＴ４のタイミング信号ＳＴＲＢの発生時にはローレベルを出力し、期間Ｔ２のタイミング信号ＳＴＲＢの発生時にはハイレベルを出力する。制御回路１２１は、比較回路１２２からハイレベルを入力すると、電源電圧ＶＤＤに異常が発生したと判断することができる。制御回路１２１は、電源電圧ＶＤＤの異常が検出されると、その電源電圧ＶＤＤの異常に対応してデバイス１０１に入力されたテストパターン中のパターンのアドレスＰＡを通知するためにそのアドレスＰＡを出力する出力手段を有する。出力手段は、例えば、アドレスＰＡを表示したり、印刷したり、端子から出力することができる。この場合のアドレスＰＡは、２５６２である。試験者は、テストパターン中の２５６２のアドレスＰＡのパターンで、電源電圧ＶＤＤの異常が発生したことを容易に認識することができる。

スイッチ１１６が電圧ＶＬの線に接続すると、電圧ＶＬは、テスタ１０４の第２のテスタチャンネル端子ＣＨ２を介して、比較器１２３及び制御回路１２１に入力される。比較回路１２３は、タイミング信号ＳＴＲＢの発生タイミングで、電圧ＶＬが閾値Ｖ２より低いときにはローレベルを制御回路１２１に出力し、電圧ＶＬが閾値Ｖ２より高いときにはハイレベルを制御回路１２１に出力する。閾値Ｖ２は、例えば−０．５Ｖである。−０．５Ｖより小さい電圧変動は許容範囲内であり、−０．５Ｖより大きい電圧変動は異常電圧であると判断することができる。比較回路１２３は、すべての期間Ｔ１〜Ｔ４のタイミング信号ＳＴＲＢの発生時にハイレベルを出力する。制御回路１２１は、比較回路１２３からローレベルを入力すると、電源電圧ＶＤＤに異常が発生したと判断することができる。図２の例では、すべての期間Ｔ１〜Ｔ４で異常がないと判断することができる。制御回路１２１は、電源電圧ＶＤＤの異常が検出されると、上記と同様に、その電源電圧ＶＤＤの異常に対応してデバイス１０１に入力されたテストパターン中のパターンのアドレスＰＡを通知するためにそのアドレスＰＡを出力する。

スイッチ１１７は、テスタ１０４のロードチャンネルＬＤを介して、制御回路１２１に接続される。制御回路１２１は、電圧ＶＬ又は電源電圧ＶＤＤの波形を観測可能に表示することができる。バイパス回路１１８をテスタ１０４に接続することにより、デバイス１０１の電源電圧ＶＤＤを監視可能となり、試験中のデバイス１０１の電源電圧ドロップを監視することが可能となる。

以上のように、ノイズ調査を実施するデバイス１０１の直近の電源１０２から電源電圧ＶＤＤの波形が電圧保持回路１１１〜１１３に取り込まれる。電圧保持回路１１２は、テスタ１０４等からハイレベルのリセット信号ＲＳＴが入力された時に電源電圧ＶＤＤを保持する回路であり、ノイズが入っていない状態の電源電圧ＶＤＤを保持する。ハイ側ピーク電圧保持回路１１１は、電源電圧ＶＤＤの最高電圧を一定時間保持するための回路である。ロー側ピーク電圧保持回路１１３は、電源電圧ＶＤＤの最低電圧を一定時間保持するための回路である。保持する期間は、クロック信号ＣＬＫと同期される。保持回路１１１及び１１３から出力される電圧ＰＨ及びＰＬは、それぞれ保持回路１１２から出力される電圧Ｖａと共に比較回路１１４及び１１５に入力される。比較回路１１４及び１１５の出力電圧ＶＨ及びＶＬは、テスタチャンネル端子ＣＨ１及びＣＨ２に出力される。これにより、通常の信号と同様、テスタ１０４による解析が可能となる。また、バイパス回路１１８を設け、スイッチ１１６及び１１７を切り替えることにより、ロードチャンネル端子ＬＤや、テスタチャンネルＣＨ２を介して、電圧波形の観測調査も可能である。

具体的な例を挙げる。図２のタイミングチャートは、テストパターンの２５６２アドレス目に、電源電圧ＶＤＤが３Ｖで、電源電圧の高い側に１Ｖ（４Ｖ−ＭＡＸ）、低い側に３００ｍＶ（２．７Ｖ−ＭＩＮ）のノイズが発生した場合を示している。テストパターンによるデバイス１０１の動作を行う前に、リセット信号ＲＳＴをハイレベルにする。これにより、電圧保持回路１１２からの出力電圧Ｖａは３Ｖ一定となる。ハイ側ピーク電圧保持回路１１１からの出力電圧ＰＨは、電源電圧ＶＤＤの最高電圧をクロック信号ＣＬＫの立ち上がりまでの期間Ｔａだけ保持する。クロック信号ＣＬＫのタイミングは、テストパターンと連動させる。詳細は後述するが、テスタチャンネル端子ＣＨ１及びＣＨ２をデバイス１０１の出力ピンとしてテスタ１０４の比較回路（コンパレータ）に接続することにより、その他の入出力ピンと同期がとれるため、この出力ピンをテスタ１０４で判定することによりデバイス１０１の電源ピンに異常電圧が発生している試験項目名、テストパターン名、パターン中のアドレスＰＡ等を知ることができる。試験項目名は、例えばＢＩＳＴである。試験項目名ＢＩＳＴの中には、複数のテストパターン名が存在する。そのテストパターン名を１つ選択して、テストパターンをデバイス１０１に入力する。テストパターンの中には、アドレスＰＡで示される時系列の複数のパターンが存在する。

ロー側ピーク電圧保持回路１１３からの出力電圧ＰＬは、電源電圧の最低電圧をクロック信号ＣＬＫの立ち上がりまでの期間Ｔｂだけ保持する。比較回路１１４は、電圧ＰＨ及びＶａを入力し、電圧ＶＨを出力する。比較回路１１５は、電圧ＰＬ及びＶａを入力し、電圧ＶＬを出力する。電圧ＶＨは最高電圧の比較電圧出力として第１のテスタチャンネル端子ＣＨ１に出力され、電圧ＶＬは最低電圧の比較電圧出力として第２のテスタチャンネル端子ＣＨ２に出力される。

テスタチャンネル端子ＣＨ１の判定レベル電圧Ｖ１を０．５Ｖ、テスタチャンネル端子ＣＨ２の判定レベル電圧Ｖ２を−０．５Ｖに設定する。これにより、テスタチャンネルＣＨ１は、アドレス（２５６２）でハイレベル（ＦＡＩＬ）となる。一方、テスタチャンネル端子ＣＨ２については、−０．３Ｖの電位差はあるが、判定レベル規格範囲内であるため、合格（ＰＡＳＳ）となる。このように、テスタ１０４のフェイル解析機能と連動させることで、どのパターンアドレスＰＡでノイズが発生するか解析することが可能となる。

（第２の実施形態）
図３は、本発明の第２の実施形態による電流観測回路の構成例を示す図である。本実施形態による電流観測回路は、図１の半導体試験装置に追加接続されるものである。図１の電源１０２は、電源電圧ＶＤＤを出力するための電源電圧センス端子Ｖｓ及び電源電圧フォース端子Ｖｆを有する。電源電圧フォース端子Ｖｆは大電流用端子であり、電源電圧センス端子Ｖｓは小電流用端子である。

電源電圧センス端子Ｖｓは、デバイス１０１に直接接続される。電源電圧フォース端子Ｖｆは、抵抗３０１及び３０２を介してデバイス１０１に接続される。抵抗３０１は、電流検出用抵抗である。抵抗３０２は、配線抵抗である。差動増幅回路３０３は、＋端子が電源電圧フォース端子Ｖｆに接続され、−端子が抵抗３０１及び３０２の相互接続点に接続され、出力端子が観測装置３０４に接続される。電流検出用抵抗３０１の抵抗値をＲとする。電流検出用抵抗３０１に電流Ｉが流れると、電流検出用抵抗３０１の両端の電圧ＶはＶ＝ＩＲとなる。電流検出用抵抗３０１は、電流を電圧に変換する変換回路である。差動増幅回路３０３は、その電圧Ｖを増幅する。観測装置３０４は、その電圧の波形を観測可能に表示する。これにより、試験者は、電流Ｉを観測することができる。

以上のように、電源電圧フォース端子Ｖｆ及びデバイス１０１間に電流検出用抵抗３０１を挿入する。これにより、電流検出用抵抗３０１に流れる電流Ｉが電圧換算され、観測装置３０４に出力される。観測装置３０４は、図１のテスタ１０４内の観測装置であってもよい。差動増幅回路３０３の出力端子を図１の半導体試験装置に接続することにより、電流監視をテストパターンと同期させて行うことが可能となる。

（第３の実施形態）
図４は、本発明の第３の実施形態による電流観測回路の構成例を示す図である。本実施形態が第２の実施形態と異なる点を説明する。インダクタ４０１は、図３の電流検出用抵抗３０１の代わりに、電源電圧フォース端子Ｖｆ及びデバイス１０１間の接続線を巻くように設けられる。電源電圧フォース端子Ｖｆ及びデバイス１０１間の接続線に電流が流れると、磁束φが発生する。磁束φの変化により、電圧Ｖが発生する。すなわち、インダクタ４０１には、電圧Ｖ＝ｄφ／ｄｔが発生する。差動増幅回路３０３は、その電圧Ｖを増幅し、観測装置３０４に出力する。本実施形態も第２の実施形態と同じく電流観測回路である。これは電流プローブと同じ機能で、磁束φの変化量を電圧換算し電流を観測する方法である。

（第４の実施形態）
図５は、本発明の第４の実施形態による半導体試験装置の構成例を示す図であり、図１の一部を抜き出した図である。その他の部分については、本実施形態（図５）は第１の実施形態（図１）と同じである。本実施形態の半導体試験装置は、第１の実施形態のものの簡易版である。本実施形態が第１の実施形態と異なる点を説明する。図５の電圧検出回路１０３は、図１の電圧検出回路１０３に対して、電圧保持回路１１２、及び比較回路１１４，１１５を削除したものである。

第１の実施形態と同様に、ハイ側ピーク電圧保持回路１１１は電源電圧ＶＤＤの最高電圧を保持して電圧ＰＨを出力し、ロー側ピーク電圧保持回路１１３は電源電圧ＶＤＤの最低電圧を保持して電圧ＰＬを出力する。電圧ＰＨは、第１のテスタチャンネルＣＨ１に出力される。スイッチ１１６は、電圧ＰＬの線又はバイパス回路１１８を第２のテスタチャンネル端子ＣＨ２に接続する。スイッチ１１７は、電圧ＰＬの線又はバイパス回路１１８をロード端子ＬＤに接続する。テスタ１０４は、電圧ＰＨ及びＰＬを基に電源電圧ＶＤＤの異常を検出することができる。例えば、電圧ＰＨが３．５Ｖよりも高いときに異常であると判断し、電圧ＰＬが２．５Ｖよりも低いときに異常であると判断することができる。この場合、テスタ１０４の比較電圧は期待電圧を考慮して設定する必要がある。

なお、第１〜第４の実施形態では、デバイス１０１の電源電圧ＶＤＤの異常を検出する場合を例に説明したが、デバイス１０１の他の試験箇所の電圧の異常を検出するようにしてもよい。

第１〜第４の実施形態によれば、電源電圧の過電圧（スパイク、ノイズ等）を監視及び検出し、試験内容へフィードバック及び解析することができる。テストパターンを印加状態とし、試験中に過電圧（過電流）を検出した際、電圧保持回路が作動する。この保持電圧値をテスタの判定及び測定機能と連動させることで、異常電圧が発生している試験項目、テストパターン名、パターン中のアドレス番号、異常発生端子番号、異常電圧値等のそれぞれを認識することで異常発生箇所の解析が可能になる。

検出した過電圧（過電流）値が異常電圧（電流）であるとする値（判定レベル、規格）を試験項目毎に任意設定（プログラミング）することができる。また、試験時に電源電圧のノイズ監視を行うことができる。

電圧保持回路１１１及び１１３は、試験対象電圧(電源、信号等)の最大及び最小電圧をテスタの試験周期（テストレート）Ｔｃと連動して保持する。テスタ１０４により試験周期Ｔｃと同期させて、保持電圧を監視し、異常電圧が発生した際にはテスタ１０４のフェイル機能により異常電圧を試験結果等から即時検知することが可能となる。試験周期Ｔｃと同期させ電圧監視を行うため、異常が発生したテストパターンアドレスを特定することができる。

半導体デバイス１０１に発生する異常電圧（スパイク、ノイズ、アンダーシュート、オーバーシュート等）の調査及び解析にあたり、テストパターンと連動させてその現象を捕えることにより、どの試験項目のどのテストパターンのどのアドレスで異常が発生しているかを知ることができる。また、テスタ１０４が有するオシロスコープ機能を利用することも可能であり、別途波形観測のための外部計測機器等は不要となる。その結果、異常電圧発生時の調査及び解析精度の向上、作業の容易化及び作業効率の向上が図れる。また、通常の出荷試験時も電圧監視を行うことができ、品質の向上が図れる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の第１の実施形態による半導体試験装置の構成例を示す図である。 図１の半導体試験装置の動作を説明するためのタイミングチャートである。 本発明の第２の実施形態による電流観測回路の構成例を示す図である。 本発明の第３の実施形態による電流観測回路の構成例を示す図である。 本発明の第４の実施形態による半導体試験装置の構成例を示す図である。

符号の説明

１０１ 半導体デバイス
１０２ 電源
１０３ 電圧検出回路
１０４ テスタ
１１１ ハイ側ピーク電圧保持回路
１１２ 電圧保持回路
１１３ ロー側ピーク電圧保持回路
１１４，１１５ 比較回路
１１６，１１７ スイッチ
１１８ バイパス回路
１２１ 制御回路
１２２，１２３ 比較回路

Claims (4)

1. 各々のパターンがアドレスで示される時系列のテストパターンをデバイスに入力するテストパターン入力手段と、
   前記デバイスの試験箇所の電圧の異常を検出する電圧検出手段と、
   前記電圧の異常が検出されると、前記電圧の異常に対応して前記デバイスに入力されたテストパターン中のパターンのアドレスを通知するためにそのアドレスを出力する出力手段とを有し、
   前記電圧検出手段は、
   前記デバイスの試験箇所の定常電圧を検出する定常電圧検出手段と、
   前記デバイスの試験箇所の最高電圧を検出する最高電圧検出手段と、
   前記デバイスの試験箇所の最低電圧を検出する最低電圧検出手段と、
   前記最高電圧と前記定常電圧との差分を出力する第１の差分手段と、
   前記最低電圧と前記定常電圧との差分を出力する第２の差分手段とを有することを特徴とする半導体試験装置。
2. 前記最高電圧検出手段は、前記デバイスの試験箇所の最高電圧を検出して保持する最高電圧保持手段であり、
   前記最低電圧検出手段は、前記デバイスの試験箇所の最低電圧を検出して保持する最低電圧保持手段であることを特徴とする請求項１記載の半導体試験装置。
3. さらに、前記デバイスの試験箇所に流れる電流を電圧に変換する変換手段と、
   前記変換された電圧の波形を観測可能に表示する表示手段と
   を有することを特徴とする請求項１又は２記載の半導体試験装置。
4. 前記電圧検出手段は、前記デバイスの電源電圧の異常を検出することを特徴とする請求項１〜３のいずれか１項に記載の半導体試験装置。

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