JP4661718B2 - Ａ／ｄ変換装置 - Google Patents

Description

本発明は、外部装置からのＡＤ値要求に対してＡ／Ｄ変換処理結果を応答信号として出力可能に構成されたＡ／Ｄ変換装置に関する。

この種の装置が、例えば特許文献１に開示されている。この特許文献１に開示されている構成によれば、マスタ／スレーブの関係にある２つのマイコン間で双方向にデータ（メッセージ）を通信するように構成されている。

また、他の例としては、本出願人により特願２００５−３５６４２３（本願出願時未公開）が出願されている。この出願の構成によれば、ＡＤ値要求コマンド等のコマンドをマイコン（外部装置に相当）から受信すると、ＡＤ値要求コマンドを受信したときにはＡ／Ｄ変換処理しその他のコマンドを受信するとその受信内容に応じてマイコンに対して応答信号を送信するようにしている。
特開２０００−２５３０９４号公報

しかしながら、上記特願２００５−３５６４２３の構成では、マイコン（外部装置に相当）からの要求に対してＡ／Ｄ変換装置からＡ／Ｄ変換処理結果がマイコン側に対して応答送信されている間は、Ａ／Ｄ変換処理結果のみがマイコンに対して送信されるため、特にＡ／Ｄ変換装置がＡ／Ｄ変換処理結果の送信処理を行っている間にＡ／Ｄ変換装置側でエラーを生じたとしてもそのエラーをマイコン側で把握することができず、Ａ／Ｄ変換処理結果が正常なデータであるかどうかをマイコン側で判別できないという不具合を生じてしまう。

本発明は、上記事情に鑑みてなされたもので、その目的は、Ａ／Ｄ変換装置が外部装置に対してＡ／Ｄ変換処理結果のみを送信している最中にエラーを生じたとしても外部装置側で当該エラーの存在を認識できるようにしたＡ／Ｄ変換装置を提供することにある。

本発明は、ＡＤ値要求コマンド等のコマンドを外部装置から受信する受信手段と、受信手段によりＡＤ値要求コマンドを受信するとＡ／Ｄ変換処理するＡ／Ｄ変換手段と、受信手段の受信内容に応じて当該外部装置に対して応答信号を送信する送信手段とを備えたＡ／Ｄ変換装置を対象としている。

請求項１記載の発明によれば、保持手段は、Ａ／Ｄ変換装置本体がＡＤ値要求コマンドを受信することでＡ／Ｄ変換手段がＡ／Ｄ変換処理動作し送信手段がＡ／Ｄ変換処理結果のみを応答信号として送信している最中にエラーが発生すると当該エラー情報を保持し、送信手段は、保持手段に保持されたエラー情報を応答信号として外部装置に対して送信するため、Ａ／Ｄ変換装置本体側で生じたエラーを外部装置に対して送信することができ、外部装置側でエラーの存在を認識することができる。

請求項２記載の発明によれば、Ａ／Ｄ変換装置本体は、Ａ／Ｄ変換装置本体の処理動作が有効とされ受信手段により外部装置からＡ／Ｄ変換処理に係る準備指令をするための準備コマンドを受信して当該準備コマンドを受け付けることでＡ／Ｄ変換処理に先立ってＡ／Ｄ変換処理に係る準備処理を行うものを対象としており、送信手段は、保持手段に保持されたエラー情報を準備コマンドに対して応答するための応答信号に付して外部装置に対して送信するため、別途エラーの存否のみを送信するための応答信号を用意する必要なくエラーの存否を送信することができ、外部装置およびＡ／Ｄ変換装置間の送受信効率をより向上できる。

請求項３記載の発明によれば、保持手段は、Ａ／Ｄ変換装置本体の処理動作が有効とされ準備コマンドを受付可能な最中にエラーが発生すると当該エラー情報を保持し、Ａ／Ｄ変換装置本体が準備コマンドを受け付けると、送信手段は、保持手段に保持されたエラー情報を準備コマンドに対して応答するための応答信号に付して外部装置に対して送信するため、準備コマンドを受付可能な最中に生じたエラーであっても外部装置に対して当該エラー情報を送信でき、外部装置側でエラーの存否を認識できる。

請求項４記載の発明によれば、Ａ／Ｄ変換装置本体はその処理動作が周期的に有効／無効切替えされるものを対象としており、送信手段は、Ａ／Ｄ変換装置本体の処理動作が無効から有効に切替えされる度に保持手段に保持されたエラー情報を応答信号として外部装置に対して送信するため、エラーの存否を外部装置に対して迅速に情報送信することができる。

請求項５記載の発明によれば、Ａ／Ｄ変換装置本体はその処理動作が周期的に有効／無効切替えされるものを対象としており、保持手段は、Ａ／Ｄ変換装置本体の処理動作が無効から有効切替えされる度毎に生じたエラーを切替した有効期間毎にエラー履歴情報として保持し、送信手段は、保持手段が保持したエラー履歴情報を応答信号として外部装置に対して送信している。

例えば、Ａ／Ｄ変換装置本体の処理動作が周期的に有効／無効切替えされる場合、外部装置側では、複数の有効期間中のＡ／Ｄ変換処理結果をまとめて処理する場合もある。この場合、エラー履歴情報が外部装置に対して送信されることで外部装置が当該エラー履歴情報を認識することができ、外部装置側では例えば１回のエラー履歴情報を認識するだけで複数の有効期間中の何れの有効期間にエラーが生じているかを把握することができ、例えば必要に応じて複数の有効期間中のＡ／Ｄ変換処理結果をまとめて破棄できるようになる。

請求項６記載の発明によれば、保持手段は、複数種類のエラーをエラー情報として保持可能に構成されているため、外部装置に対して多様なエラーを送信できる。
請求項７記載の発明によれば、送信手段は、保持手段が複数種類のエラーによるエラー情報を保持していたとしても当該エラー情報の論理和を外部装置に対して送信するため、例えば複数種類のエラー情報を全て送信する構成に比較して送信情報の情報量を削減することができ、送信効率をより向上することができる。

請求項８記載の発明によれば、車両搭載用途に適用しているため、車両に搭載したことによって生じる様々なノイズに起因したエラーに対応することができるようになる。

以下、本発明の一実施形態について、図１ないし図８を参照しながら説明する。
図３は、Ａ／Ｄ変換システムの電気的構成をブロック図により示している。この図３に示すように、Ａ／Ｄ変換システム１は、外部装置としてのマイコン２と、Ａ／Ｄ変換装置（本体）３とを備えて構成されている。マイコン２は、互いにバス４に接続されたＣＰＵ５とＲＯＭ６とＲＡＭ７とＤＳＰ(Digital Signal Processor)８とを備えて構成される。なお、ＤＳＰ８は、デジタルフィルタの機能を備えている。

他方、Ａ／Ｄ変換装置３は、処理回路９と、この処理回路９に接続されたＡ／Ｄ変換部１０とを備えている。Ａ／Ｄ変換部１０は、マルチプレクサ１１と、このマルチプレクサ１１に接続されるＡ／Ｄ変換器１２とを備えている。

マルチプレクサ１１は、外部から例えば複数（例えば８）チャンネルのノック信号を入力すると共に、処理回路９から選択制御信号を受け付ける。このマルチプレクサ１１は、処理回路９から与えられる選択制御信号に応じて８チャンネルのノック信号のうち何れかのアナログ信号をＡ／Ｄ変換器１２に対して出力する。尚、筒内圧信号となるＣＰＳ信号や、イオン電流信号に適用しても良い。

Ａ／Ｄ変換器１２は、与えられたアナログ信号をデジタル処理して変換結果として処理回路９に対して与える。処理回路９は、保持手段としてのメモリ９ａを備え、シリアル／パラレル変換機能とコントロール信号（制御信号）の処理機能とを備えている。処理回路９は、マイコン２からチップセレクト信号ＣＳ、クロック信号ＳＣＬＫ、シリアル入力信号ＳＩＮを入力すると共に、マイコン２に対してシリアル出力信号ＳＯＵＴ、同期信号ＳＹＮＣＯを出力するように構成されている。

以下、Ａ／Ｄ変換器１２の具体的構成について図４を参照しながら説明する。図４は、Ａ／Ｄ変換器１２の電気的構成を概略的なブロック図により示している。
図４に示すように、Ａ／Ｄ変換器１２は、制御回路１３と、電源電圧ＶＤＤの電圧値を３以上の複数に分圧するための抵抗器１４と、反転増幅器１５と、制御回路１３から選択信号ＳＥＬが与えられることにより通電切替可能に構成されたスイッチ１６〜１８と、パルス位相差符号化回路１９および２０と、レジスタ２１ａ〜２１ｂ，２２ａ〜２２ｃ，２３，２４ａ〜２４ｃと、減算器２５と、補正係数演算器２６と、加算器２７と、デジタルフィルタ器２８と、補正演算回路２９とを備えて構成されている。

抵抗器１４は、電源電圧ＶＤＤを分圧し、固定的な基準電圧ＶＲ、補正用高電圧ＶＨ、補正用低電圧ＶＬの３種類の電圧を生成し、スイッチ１６の入力信号として与えられる。これらの電圧値の関係は、補正用高電圧ＶＨ＞基準電圧ＶＲ＞補正用低電圧ＶＬの関係にある。反転増幅器１５は、マルチプレクサ１１によって選択された入力電圧信号Ｖｉｎを反転増幅し、スイッチ１６の入力信号として与えられる。

スイッチ１６は、基準電圧ＶＲ、補正用高電圧ＶＨ、補正用低電圧ＶＬおよび反転増幅器１５の出力のうちの何れかのアナログ信号を制御回路１３から与えられる選択信号ＳＥＬに応じて選択切替えし、パルス位相差符号化回路２０に対して切替えて与えるように構成されている。

制御回路１３は、前述したように選択信号ＳＥＬをスイッチ１６〜１８に与えるように構成されていると共に、パルス位相差符号化回路１９および２０に対してそれぞれパルス信号ＰＡおよびＰＢを与えるように構成されている。

図５は、パルス位相差符号化回路の電気的構成を概略的に示している。パルス位相差符号化回路１９および２０は、アナログ入力電圧信号を二進数のデジタルデータに変換するように構成されており、例えばＮＡＮＤゲート３０、インバータ３１〜３４、カウンタ３５、パルスセレクタ３６、ラッチ回路３７、エンコーダ３８、信号処理回路３９を組み合わせて構成されている。

この図５において、パルス周回回路４０は、複数段の遅延ゲート（ＮＡＮＤゲート３０およびインバータ３１〜３４）によりリングディレイラインとして構成されている。各遅延ゲート（ＮＡＮＤゲート３０およびインバータ３１〜３４）の電源電圧としてアナログ入力電圧信号が入力されている。制御回路１３からパルス信号ＰＡとしてハイレベルが与えられるとパルス信号の周回動作を開始し、信号ＰＡがハイレベルである間パルス信号を周回させるようになっている。カウンタ３５は、パルス周回回路４０の周回数をカウントするように構成されている。

他方、その後、制御回路１３が、信号ＰＢをハイレベルとして出力すると、ラッチ回路３７は、その立ち上がりエッジ時点のカウンタ３５の値を保持する。したがって、ラッチ回路３７には、信号ＰＢがハイレベルとなった時点のパルス周回回路４０の周回数が保持されるようになっている。

同時に、制御回路１３が信号ＰＢをハイレベルとして出力した時点では、パルスセレクタ３６がパルス周回回路４０内のパルス信号の周回位置を検出し、エンコーダ３８がその周回位置に対応したデジタルデータを出力するようになっている。信号処理回路３９は、エンコーダ３８からのデジタルデータとラッチ回路３７に保持されたパルス周回回路４０の周回数とにより信号ＰＡの立ち上がり時から信号ＰＢの立ち上がり時までの時間Ｔに対応した二進数のデジタルデータを生成して出力する。

ここで、パルス周回回路４０を構成する複数段の遅延ゲート（ＮＡＮＤゲート３０およびインバータ３１〜３４）の反転時間は与えられる電源電圧により変化するため、アナログ入力電圧信号が電源電圧として与えられており時間Ｔが一定に設定されていれば当該アナログ入力電圧信号変化に応じた出力デジタルデータを得ることができる。

Ａ／Ｄ変換処理が実際に行われるときには、例えば特開平５−２５９９０７号公報に開示されているように、制御回路１３が、信号ＰＡをアクティブ（例えばハイ）にしてパルス周回回路４０にパルス周回動作を開始させ、その所定時間Ｔ経過後に信号ＰＢの立ち上がりを出力することでデジタルデータを得るようになっている。パルス位相差符号化回路１９および２０は、このようにして構成されている。このようなパルス位相差符号化回路１９および２０を採用している理由は、デジタルデータの電圧分解能を向上することができるためである。

図６は、パルス位相差符号化回路の入力信号対出力信号の特性例と補正処理例の説明図を示している。この図６において、特性Ａ１は、パルス位相差符号化回路１９および２０の入出力特性の一例を示しており、特性Ａ２は、理想を示す線形的なＡ／Ｄ変換入出力特性の一例を示している。

パルス位相差符号化回路１９および２０の入出力特性Ａ１は、上に凸となる２次曲線状に形成される。したがって、理想的な入出力特性Ａ２を得るためには、少なくとも３点の出力電圧Ｖｂ１〜Ｖｂ３を得て補正係数を計算し、２次曲線的に補正処理を行う必要がある。

図４に戻って、パルス位相差符号化回路１９は、基準電圧ＶＲをアナログ入力電圧信号として入力し二進数のデジタルデータとしてスイッチ１７に与えるように構成されている。パルス位相差符号化回路２０は、スイッチ１６から与えられる出力信号をアナログ入力電圧信号として入力し二進数のデジタルデータとしてスイッチ１８に与えるように構成されている。

スイッチ１７は、パルス位相差符号化回路１９の出力デジタルデータを制御回路１３から与えられる選択信号ＳＥＬに応じてレジスタ２１ａまたは２１ｂに対して通電切替出力するように構成されている。具体的には、スイッチ１７は、補正処理時にはパルス位相差符号化回路１９の出力がレジスタ２１ａ側に通電切替えされると共に、Ａ／Ｄ変換処理時にはパルス位相差符号化回路１９の出力デジタルデータがレジスタ２１ｂに与えられて保持されるように構成されている。

レジスタ２１ａは、基準電圧ＶＲのデジタルデータを補正時に保持するために設けられている。また、レジスタ２１ｂは、基準電圧ＶＲのデジタルデータをＡ／Ｄ変換処理時に保持するために設けられている。

減算器２５は、レジスタ２１ｂに保持されたデータからレジスタ２１ａに保持されたデータを減算し、加算器２７に与えるように構成されている。すなわち、減算器２５は、Ａ／Ｄ変換処理時の基準電圧ＶＲのデータから補正用のリファレンスデータを減算し、Ａ／Ｄ変換処理時の基準電圧ＶＲのデータ補正を図っている。

スイッチ１８は、パルス位相差符号化回路２０の出力デジタルデータを制御回路１３から与えられる選択信号ＳＥＬに応じてレジスタ２２ａ〜２２ｃまたは２３に対して通電切替出力するように構成されている。具体的には、スイッチ１８は、補正処理時において、補正用高電圧ＶＨがパルス位相差符号化回路２０に対してスイッチ１６により選択入力されているときには、パルス位相差符号化回路２０の出力はレジスタ２２ａに与えられて保持されるように構成されている。

また、スイッチ１８は、準備処理時において、補正用低電圧ＶＬがパルス位相差符号化回路２０に対してスイッチ１６により選択入力されているときには、パルス位相差符号化回路２０の出力がレジスタ２２ｂに与えられて保持されるように切り替えられる。

さらに、スイッチ１８は、準備処理時において、基準電圧ＶＲがパルス位相差符号化回路２０に対してスイッチ１６により選択入力されているときには、パルス位相差符号化回路２０の出力がレジスタ２２ｃに与えられて保持されるように切り替えられる。

さらに、スイッチ１８は、Ａ／Ｄ変換処理時において、反転増幅器１５の出力がパルス位相差符号化回路２０に対してスイッチ１６により選択入力されているときには、パルス位相差符号化回路２０の出力をレジスタ２３に保持されるように切り替えられる。

補正係数演算器２６は、前述したパルス位相差符号化回路２０の出力を補正処理するための補正係数を演算するために設けられている。具体的には、準備処理時には、レジスタ２２ａに対しては補正用高電圧ＶＨに対応したデジタルデータＤＨが保持されていると共に、レジスタ２２ｂに対しては補正用低電圧ＶＬに対応したデジタルデータＤＬが保持されており、レジスタ２２ｃに対しては基準電圧ＶＲに対応したデジタルデータＤＲが保持されているが、補正係数演算器２６は、これらのデジタルデータＤＨ，ＤＬ，ＤＲに基づいて線形性を確保するための補正係数を演算する。

このとき、補正係数演算器２６は、各デジタルデータＤＨ，ＤＬ，ＤＲが２次曲線Ｙ＝ａＸ²＋ｂＸ＋ｃ上に存在していると仮定し、線形的に変換されるように補正係数ａ，ｂ，ｃを算出し、これらの補正係数ａ，ｂ，ｃをそれぞれレジスタ２４ａ，２４ｂ，２４ｃに対して保持させる。

これらの補正係数ａ，ｂ，ｃが適切な値に設定されているか否かを判定するため、Ａ／Ｄ変換装置３に対して内部的に補正係数演算エラーフラグが設けられている。この補正係数演算エラーフラグは、例えば、レジスタ２２ａ〜２２ｃに保持されているデジタルデータＤＨ，ＤＬ，ＤＲの値の大小関係がＤＨ＞ＤＲ＞ＤＬの関係を満たしていないと補正係数演算器２６が判定した場合や、補正係数演算器２６が補正係数を計算した結果補正係数ａの値が例えば０以下となる場合や、浮動小数点演算を行った場合に値が無限大となる場合や、０割算処理を行った場合にフラグが立つようになっている。

加算器２７は、Ａ／Ｄ変換処理時に、減算器２５の出力とレジスタ２３の保持データとを加算し、デジタルフィルタ器２８に出力する。デジタルフィルタ器２８では、一旦正規化回路２８ａによって正規化して変換し、デジタルフィルタ２８ｂによってフィルタ処理した後、このデジタルフィルタ２８ｂの出力を被正規化して逆変換するように構成されている。

正規化回路２８ａは、加算器２７の出力データを所定レベルだけ減算する所謂減算レベルシフト処理を行う回路である。デジタルフィルタ２８ｂは、Ａ／Ｄ変換装置３で処理する信号帯域を通過する特性を有するローパスフィルタにより構成されている。具体的には、２次のＩＩＲ(Infinite Impulse Response)フィルタを従属接続した４次のＩＩＲフィルタが使用されている。なお、ｎ次の移動平均フィルタやｎ次のＦＩＲフィルタを使用しても良い。被正規化回路２８ｃは、正規化回路２８ａで所定レベルだけ減算したデータを元に戻す加算レベルシフト処理を行うように構成されている。

このようにデジタルフィルタ器２８では、正規化処理／被正規化処理およびデジタルフィルタ処理を行うようになっているが、これらのそれぞれの処理に対応したエラーフラグとして正規化／被正規化エラーフラグ、デジタルフィルタ出力エラーフラグがＡ／Ｄ変換装置３に対して内部的に設けられている。

正規化／被正規化エラーフラグは、正規化回路２８ａや被正規化回路２８ｃによる正規化／被正規化処理時に減算または加算レベルシフトを行った結果、その最低レベルが予め
定められた所定レベルに対してアンダーフローとなる場合や、その最高レベルがオーバーフローとなる場合にフラグが立つようになっている。

デジタルフィルタ出力エラーフラグは、特にデジタルフィルタ２８ｂとしてＩＩＲフィルタを用いた場合、外来ノイズなどの影響によって同期用のクロック信号などが消滅しＡ／Ｄ変換装置３の内部でエラーを生じてしまうとフィルタリング処理が無限に継続してしまう虞があるため、無限に継続していると判定した場合にフラグが立つようになっている。

補正演算回路２９は、Ｙ＝ａＸ²＋ｂＸ＋ｃによる２次補正式に対して、レジスタ２４ａ〜２４ｂに保持された補正係数ａ，ｂ，ｃ（デジタルデータＤａ，Ｄｂ，Ｄｃ）を代入すると共に、デジタルフィルタ器２８から得られる値Ｘを代入してＡ／Ｄ変換処理結果として出力するように構成されている。

補正演算回路２９は、得られた値Ｘおよび補正係数ａ，ｂ，ｃを用いてＡ／Ｄ変換処理を行った後その結果を出力するが、このＡ／Ｄ変換処理を行った結果エラーを生じた場合に備えて補正計算演算エラーフラグが設けられている。

補正計算演算エラーフラグは、Ａ／Ｄ変換処理を行うときに浮動小数点演算処理を行うが、この処理結果が無限大となる場合や、０割り算処理を行った場合にフラグが立つようになっている。

上記構成の作用について、図１，図２，図７および図８をも参照しながら説明する。
図７（ａ）は、マイコンとＡ／Ｄ変換装置との間の通信時の通信コマンドの１フレームにおける各ビット毎の割り当ての説明を示しており、図７（ｂ）は、準備処理時やＡ／Ｄ変換値のデータ転送（バースト転送）時の通信手順（シーケンス）を概略的に示している。

マイコン２がＡ／Ｄ変換装置３に対して与えるコマンドは、１コマンド例えば１６ビットの固定通信データ長であり、Ａ／Ｄ変換装置３は、これらのコマンドが送信されると例えば１６ビットの固定通信データ長でマイコン２に対して返信応答するように構成されている。これらの通信コマンドの命令体系は予め定められている。

マイコン２からＡ／Ｄ変換装置３に対して送信されるコマンドは、「準備コマンド」および「ＡＤ値要求コマンド」により構成されており、Ａ／Ｄ変換装置３はこれらのコマンドしか受け付けず、それ以外のコマンドは未定義コマンド（異常コマンド）として受け入れられるようになっている。また、Ａ／Ｄ変換装置３からマイコン２に対して送信される応答信号は、ＡＤ値要求コマンドに応答するための「ＡＤ値信号」、準備コマンドに応答するための「準備応答信号」からなっている。

以下、Ａ／Ｄ変換装置３が受信するＡＤ変換コマンドの内容とその応答信号の内容を図７（ａ）を参照して順に説明する。「準備コマンド」は、最上位ビット（ＭＳＢ）から３ビットが例えば「１００」で固定的に命令領域として設定されると共に、４ビット目がＡ／Ｄ変換時の増幅器のゲインＧの切換指令を示す領域である。この次の３ビットの領域は、マルチプレクサ１１に対してチャンネルを指定するためのチャンネル領域ＣＨを示しており、次のビットから最下位ビットまでは無効ビット（図７（ａ）ではアスタリスク「＊」で表記）とされている。

逆に、この準備コマンドに対する「準備応答信号」は、最上位ビット（ＭＳＢ）から３ビットが「１００」で固定的な命令をそのまま返信応答するように設定されていると共に、４ビット目がＡ／Ｄ変換時の増幅器のゲインＧの指令領域であり、準備コマンドと同様の設定になっている。また、準備応答信号には、その下位側のビット領域に対してクランプフラグＣＬＰＦ、ＣＳカウンタ領域、エラービット領域Ｅが、それぞれ、１ビット、３ビット、３ビット分だけ設けられている。

クランプフラグＣＬＰＦは、Ａ／Ｄ変換処理結果が上限値または下限値を超えたか否かを示すフラグであり、このフラグがマイコン２に送信されるとマイコン２側ではＡ／Ｄ変換結果がクランプされたか否かを判別することができる。

ＣＳカウンタ領域は、チップセレクト信号／ＣＳの立ち上がりタイミングを計数したその計数結果を送信するための領域を示している。エラービット領域Ｅは、Ａ／Ｄ変換装置３側で生じたエラー情報をコード化してマイコン２側に送信するための領域を示しており、前述した補正係数演算エラーフラグ、正規化／被正規化エラーフラグ、デジタルフィルタ出力エラーフラグ、補正計算演算エラーフラグ、の状態の他、異常コマンド受信エラーフラグの状態を送信する領域であり詳細は後述する。

ＡＤ値要求コマンドは、その命令領域（上位４ビット）において「００１＊」（アスタリスク「＊」は無効ビット）と設定されており、その他の下位側ビットは無効ビットにより設定されている。またその応答信号となるＡＤ値信号の内容は、全１６ビットからなるＡＤ変換値となっている。

以下、Ａ／Ｄ変換処理に係る準備処理時やＡ／Ｄ変換値のデータ転送時の通信手順（シーケンス）を図７（ｂ）を参照しながら説明する。
図７（ｂ）に示すように、Ａ／Ｄ変換装置３は、外部装置２から与えられるチップセレクト信号／ＣＳがアクティブ（ロウ）とされることによって準備コマンドやＡＤ値要求コマンド等のＡＤ変換コマンド（コマンド）を受付可能になる。

このチップセレクト信号／ＣＳのアクティブ／ノンアクティブ切替周期は、マイコン２に与えられるクランクの回転数に応じた信号（図示せず）に基づいて変化し、マイコン２がその処理速度や記憶容量に応じて決定する。これは、マイコン２のＲＡＭ８等に記憶されるデータの記憶容量が対応しきれない場合や、ＣＰＵ５に与えられるＡＤ変換値の処理速度が追いつかない場合があるためである。すなわち、ＣＰＵ５が、連続したＡＤ変換値（ＡＤ値）を周期的に取り込み、この内容を順次処理することで、ＡＤ変換システム１の処理負担の軽減および処理速度の向上が図られている。

図７（ｂ）に示すように、マイコン２がチップセレクト信号／ＣＳをアクティブ（Ａ／Ｄ変換装置３の処理動作有効）とした後、準備コマンドをＡ／Ｄ変換装置３に対してシリアル信号により予め定められた所定時間だけ与える。Ａ／Ｄ変換装置３は、前記所定時間だけ準備コマンドを受け付ける。具体的には、Ａ／Ｄ変換装置３は、準備コマンドを図１に示すステップＳ１から準備処理終了時点まで受け付ける。

図７（ｂ）に戻って、マイコン２が準備コマンドをＡ／Ｄ変換装置３に対して与えると、この準備コマンドに対して準備応答信号（応答信号）により応答する。その所定時間経過後、準備処理が終了した後、マイコン２がＡＤ値要求コマンドをＡ／Ｄ変換装置３に対して与えると、このＡＤ値要求コマンドに対してＡＤ値信号により応答するようになっている。

マイコン２は、自身の処理状態を逐次観察し、処理量が膨大と判断した時点でチップセレクト信号／ＣＳをノンアクティブ（Ａ／Ｄ変換装置３の処理動作無効）としてＡＤ値要求コマンドの送信処理を停止する。Ａ／Ｄ変換システム１においては、これらの処理が繰り返されるようになっている。

以下、図１および図２を参照しながらＡ／Ｄ変換装置３の処理動作を詳細に説明する。
図１および図２は、Ａ／Ｄ変換装置３の処理動作をフローチャートによって示している。Ａ／Ｄ変換装置３は、チップセレクト信号／ＣＳがアクティブ（有効）とされると、コマンドの受信を待機する（ステップＳ１）。このとき、前述したように通常の通信手順では、マイコン２がチップセレクト信号／ＣＳをアクティブ（有効）とした後、Ａ／Ｄ変換装置３に対して準備コマンドを送信するようになっている。しかし、何らかの通信異常やその他の外来ノイズ等によってＡ／Ｄ変換装置３の処理回路９側でＡＤ値要求コマンドや未定義コマンド等の異常コマンドを受信したと判定すると、処理回路９がこのエラー情報をメモリ９ａに保持する（ステップＳ２）。このエラー情報は、異常コマンド受信エラーフラグとしてメモリ９ａ内に記憶保持される。

すなわち、処理回路９は、チップセレクト信号／ＣＳがアクティブ（有効）とされた後直ぐにＡＤ値要求コマンドや未定義コマンド等のその他の異常コマンドを受信すると、メモリ９ａに対して異常コマンド受信エラーフラグとしてエラー情報を保持させる。そして、処理回路９は、１６ビット全てを０としてマイコン２に向けて応答信号を返信し（ステップＳ３）、ステップＳ１に戻る。

他方、マイコン２が準備コマンドを送信することによってＡ／Ｄ変換装置３が準備コマンドを正常に受け付けたときには（ステップＳ１：準備コマンド）、処理回路９は、準備コマンドの上位５ビット目から７ビット目までのデータを参照してマルチプレクサ１１の切替選択時のチャンネルＣＨを設定すると共に、上位４ビット目（１２ビット目）のデータを参照してゲインＧを設定する（ステップＳ４）。

次に、処理回路９は、ステップＳ４の処理を行った後準備応答信号によって応答する。前述したように準備応答信号には、クランプフラグ、ＣＳカウンタ値、エラービット領域が含まれているが、当該エラービット領域に対してメモリ９ａの保持されている異常コマンドエラーフラグを設定してマイコン２に対して準備応答信号として応答する（ステップＳ５）。

処理回路９は、マイコン２に対して準備応答信号によって応答した後、再度コマンド受信を待機する（ステップＳ６）。処理回路９は、チップセレクト信号／ＣＳがアクティブとされてから２度目のコマンドを受信したとき、このコマンドが準備コマンドである場合には（ステップＳ６：準備コマンド）、補正係数の計算処理を行い（ステップＳ７）、計算処理を行った後、準備応答信号により応答する（ステップＳ９）。

他方、処理回路９は、ステップＳ６においてチップセレクト信号／ＣＳがアクティブとされてから２度目のコマンドを受信したとき、このコマンドが準備コマンドではなくＡＤ値要求コマンドや未定義コマンド等の異常コマンドである場合には、このエラー情報をメモリ９ａに対して異常コマンドエラーフラグとして保持させ（ステップＳ８）てから、ステップＳ７において補正係数計算処理を行い、１６ビット全て０として設定した応答信号により応答する（ステップＳ１０）。

ステップＳ７の補正係数計算処理は、前述したように補正演算回路２９の補正用の補正係数ａ，ｂ，ｃを算出するための処理を示しており、処理回路９がＡ／Ｄ変換部１２に対して指令信号を送信しＡ／Ｄ変換部１２が補正係数ａ，ｂ，ｃを演算することによって行われる。

補正係数計算処理時には、図４においてＡ／Ｄ変換部１２の制御回路１３が、パルス位相差符号化回路１９の出力をレジスタ２１ａに対して保持させるようにスイッチ１７を切り替える。また、Ａ／Ｄ変換部１２の制御回路１３が、パルス位相差符号化回路２０に対して補正用高電圧ＶＨ、補正用低電圧ＶＬ、基準電圧ＶＲを順次入力させるようにスイッチ１６を切り替えると共に、パルス位相差符号化回路２０の出力を順次レジスタ２２ａ〜２２ｃに対して保持させるようにスイッチ１８を切り替える。

このとき、レジスタ２２ａには、補正用高電圧ＶＨがパルス位相差符号化回路２０によってＡ／Ｄ変換処理された値が保持されると共に、レジスタ２２ｂには、補正用低電圧ＶＬがＡ／Ｄ変換処理された値が保持され、さらにレジスタ２２ｃには、基準電圧ＶＲがＡ／Ｄ変換処理された値が保持される。

補正係数演算器２６は、前述した演算処理を行うことによって補正係数ａ，ｂ，ｃを演算し、レジスタ２４ａ〜２４ｃに対して保持させる。この場合、補正係数演算器２６が演算する過程において補正係数演算エラー（前述参照）を生じると、当該エラー情報を補正係数演算エラーフラグとしてメモリ９ａに対して記憶させる（ステップＳ１１）。

尚、ステップＳ６において２度目にコマンドを受信したときには、どのようなコマンドを受信したとしてもステップＳ７において補正係数計算処理を行っているが、その理由は、ステップＳ１において一度準備コマンドを受信すればその後はマイコン２から準備コマンドが送信されることが予め想定されるためであり、たとえステップＳ６においてコマンドを誤受信したとしてもステップＳ７において補正係数の計算処理を行っている。これらのステップＳ６〜Ｓ１１の処理は、予め定められた所定時間繰り返され補正係数ａ，ｂ，ｃの計算が終了する（ステップＳ１２：準備処理終了）まで繰り返される。

図２は、準備処理終了後のＡ／Ｄ変換回路の処理動作をフローチャートにより示している。
処理回路９は、準備処理が終了するとコマンドを受信待機する（ステップＳ１３）。処理回路９は、ＡＤ値要求コマンドを受付けた場合（ステップＳ１３：ＡＤ値要求コマンド）には、Ａ／Ｄ変換部１２によりＡ／Ｄ変換処理を行い（ステップＳ１４）、ＡＤ値信号を応答信号として返信応答する（ステップＳ１５）。

ステップＳ１４のＡ／Ｄ変換処理時には、図４において、Ａ／Ｄ変換部１２の制御回路１３がパルス位相差符号化回路１９の出力をレジスタ２１ｂに対して保持させるようにスイッチ１７を切り替える。また、Ａ／Ｄ変換部１２の制御回路１３が、反転増幅器１５の出力をパルス位相差符号化回路２０に入力させるようにスイッチ１６を切り替えると共に、パルス位相差符号化回路２０の出力をレジスタ２３に対して保持させるようにスイッチ１８を切り替える。

減算器２５は、レジスタ２１ｂの保持値からレジスタ２１ａの保持値を減算し、加算器２７に対して入力信号として与える。加算器２７にはレジスタ２３の保持値も入力されるが、加算器２７はこれらの保持値を加算し、デジタルフィルタ器２８でフィルタリング処理した後、補正演算回路２９にて補正計算処理を行う。このようにしてＡ／Ｄ変換部１２は、Ａ／Ｄ変換処理結果を出力する。

このとき、ステップＳ１４においてＡ／Ｄ変換部１２によってＡ／Ｄ変換処理したとしても前述した正規化／被正規化エラーや、デジタルフィルタ出力エラーや、補正計算演算エラーが生じた場合には、処理回路９はメモリ９ａに対して各エラーフラグを記憶保持させる（ステップＳ１７）。

尚、ステップＳ１２において準備処理が終了したとしても、処理回路９がマイコン２から準備コマンドを受け付ける場合もある（ステップＳ１３：準備コマンド）。これは、Ａ／Ｄ変換装置３側では１度目の準備コマンドを受付けてから所定時間経過することで準備処理を強制的に終了してしまうためであり、しかもマイコン２側には準備処理が終了したことを示す信号を応答信号として送信していないためである。

この場合でも、Ａ／Ｄ変換装置３は、ステップＳ１４においてＡ／Ｄ変換部１２によるＡ／Ｄ変換処理を行うが、その前に準備コマンドを受け付けたことを異常コマンド受信エラーフラグとしてメモリ９ａに保持する（ステップＳ１６）。そして、処理回路９は、ステップＳ１５においてＡ／Ｄ値信号を応答信号として返信応答し、ステップＳ１３に戻りコマンド受信を待機する。

また、処理回路９は、準備コマンド、ＡＤ値要求コマンド以外の未定義コマンドを受信した（ステップＳ１３：未定義コマンド）としても、異常コマンド受信エラーフラグをメモリ９ａに対して記憶保持させ（ステップＳ１６）、ステップＳ１４においてＡ／Ｄ変換処理を行い、ステップＳ１５においてＡＤ値信号を応答信号として応答する。

このようにしてステップＳ１３〜Ｓ１７の処理が繰り返されるが、チップセレクト信号／ＣＳがノンアクティブ（ハイ）とされることによってＡ／Ｄ変換装置３は、これらの一連の処理を終了する。

この後、再度マイコン２がチップセレクト信号／ＣＳをアクティブ（ロウ）とすることによって、Ａ／Ｄ変換装置３は、ステップＳ１から準備処理やＡ／Ｄ変換処理を繰り返すようになる。

尚、ステップＳ１３にて準備コマンドや未定義コマンドを受信したことにより異常コマンド受信エラーフラグがメモリ９ａに対して記憶保持されていたり、ステップＳ１４にてＡ／Ｄ変換処理時にエラーを生じ正規化／被正規化エラーや、デジタルフィルタ出力エラーや、補正計算演算エラーの各エラーフラグがメモリ９ａに対して記憶保持されている場合には、次回マイコン２がチップセレクト信号／ＣＳをアクティブ（ロウ）とし、Ａ／Ｄ変換装置３のステップＳ５の処理動作時において準備応答信号のエラーフラグ領域に対してエラーフラグを付した状態でマイコン２に対して準備応答信号を送信する。ノンアクティブ（無効）からアクティブ（有効）の期間に切り替えられる度にエラー情報をマイコン２に送信することが望ましい。マイコン２側では迅速にエラー情報の存否を認識できるためである。

図７に示すように、準備応答信号のエラーフラグ領域には３ビット（複数ビット）の領域が設けられている。そこで、Ａ／Ｄ変換装置３の処理回路９は、チップセレクト信号／ＣＳの有効期間（アクティブとなっている期間）毎に生じたエラー情報をエラー履歴情報としてメモリ９ａに保持し、このエラー履歴情報をエラーフラグ領域に対して個々に割り当ててマイコン２に送信することが望ましい。

図８は、その一連のエラー状態を概略的に示している。図７（ｂ）の通信Ａ〜Ｃの各有効期間中には、それぞれ、補正処理中（準備処理中：図１に示す処理中）に異常コマンド受信エラー，補正係数演算エラーを生じる可能性があり、準備処理終了後のＡＤ変換処理中（図２に示す処理中）には異常コマンド受信エラー，正規化／被正規化エラー，デジタルフィルタ出力エラー，補正計算演算エラー，を生じる可能性がある。

そこで、メモリ９ａには、これらの通信有効期間Ａ〜Ｃ毎に、エラー情報（エラーフラグ）Ｅ０〜Ｅ２を保持させる。すると、これらのエラー情報の履歴情報がマイコン２に送信されれば、マイコン２は何れの通信有効期間Ａ〜Ｃ中にエラーを生じたか否かを判定することができる。マイコン２側では、連続した複数の通信有効期間中のＡ／Ｄ変換処理結果をまとめて処理する必要がある場合もあるため、これらの連続した複数の通信有効期間中の何れかのＡ／Ｄ変換処理結果にエラーを生じていることを把握できれば、複数の通信有効期間中のＡ／Ｄ変換処理結果をまとめて破棄することができるようになる。

本実施形態においては、複数種類のエラー情報をメモリ９ａに保持するようにしているが、マイコン２に対して複数の通信有効期間Ａ〜Ｃ毎に単一ビットを割り当て各有効期間Ａ〜Ｃ毎のエラー情報の論理和をマイコン２に送信することが望ましい。マイコン２では、エラーが生じたことのみ把握できれば良く何れの種類のエラーを生じているかを関知する必要はないからであり、例えば複数種類のエラー情報を全て送信する構成に比較して情報送信量の削減を図ることができ、通信効率を向上できる。

Ａ／Ｄ変換装置３がＡ／Ｄ変換処理中には固定的な１６ビットのデータ長で応答しているため、Ａ／Ｄ変換処理中に未定義コマンドの受信処理や内部演算の誤動作によるエラーを生じた場合には、通信処理の成否やＡ／Ｄ変換値の正否をマイコン２側で判断することができず、マイコン２が誤動作を生じてしまう可能性があるという問題点があった。

本実施形態においては、Ａ／Ｄ変換処理中に生じたエラー情報をメモリ９ａに保持し、保持されたエラー情報を後に応答信号としてマイコン２に送信しているため、エラーをマイコン２に対して送信することができ、マイコン２はエラーの存否を認識することができる。

また、準備応答信号にエラーフラグ領域Ｅ０〜Ｅ２を設けてマイコン２に送信しているため、別途エラーの存否のみを送信するための応答信号を用意する必要なくエラーの存否を送信することができ、マイコン２およびＡ／Ｄ変換装置３間の送受信効率を向上できる。

また、準備コマンドを受付可能な最中にエラーが発生するとエラー情報をメモリ９ａに保持し、準備コマンドを受け付けると準備応答信号に付してマイコン２に対して送信するため、準備コマンドを受付可能な最中に生じたエラーであってもエラー情報を送信することができ、マイコン２ではエラーの存否を認識できる。

車両の搭載用途に適用しているため、車両に搭載したことによって生じる様々なノイズに起因したエラーに対応することができるようになる。
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。

Ａ／Ｄ変換装置３から複数種類のエラー情報を全てマイコン２に対して送信するようにしても良い。この場合マイコン２に対して多様なエラー情報を送信できる。
ステップＳ１３〜Ｓ１７の処理で記憶されたエラーフラグを、チップセレクト信号／ＣＳが一旦ノンアクティブ（無効）とされた後、再度アクティブ（有効）となった後にステップＳ５においてマイコン２側に送信する実施形態を示したが、チップセレクト信号／ＣＳをノンアクティブとすることなく送信する構成に適用してもよい。

本発明の一実施形態におけるＡ／Ｄ変換装置の処理動作を概略的に示すフローチャート（その１） Ａ／Ｄ変換装置の処理動作を概略的に示すフローチャート（その２） Ａ／Ｄ変換システムの電気的構成を示すブロック図 Ａ／Ｄ変換部の電気的構成を示すブロック図 パルス位相差符号化回路の一例を概略的に示すブロック図 パルス位相差符号化回路の入力対出力特性と補正処理の説明図 （ａ）は通信時の通信コマンドの１フレームにおける各ビット毎の割り当ての説明を示す図、（ｂ）は準備処理時やデータ転送時の通信手順を概略的に示す図 エラーフラグの履歴情報の説明図

符号の説明

図面中、１はＡ／Ｄ変換システム、２はマイコン（外部装置）、３はＡ／Ｄ変換装置（Ａ／Ｄ変換装置本体）、９は処理回路（送信手段、受信手段）、９ａはメモリ（保持手段）、１２はＡ／Ｄ変換部（Ａ／Ｄ変換手段）を示す。

Claims (8)

1. ＡＤ値要求コマンド等のコマンドを外部装置から受信する受信手段と、前記受信手段によりＡＤ値要求コマンドを受信するとＡ／Ｄ変換処理するＡ／Ｄ変換手段と、前記受信手段の受信内容に応じて当該外部装置に対して応答信号を送信する送信手段とを備えたＡ／Ｄ変換装置において、
   Ａ／Ｄ変換装置本体がＡＤ値要求コマンドを受信することで前記Ａ／Ｄ変換手段がＡ／Ｄ変換処理動作し前記送信手段がＡ／Ｄ変換処理結果のみを応答信号として送信している最中にエラーが発生すると当該エラー情報を保持する保持手段を備え、
   前記送信手段は、前記保持手段に保持されたエラー情報を応答信号として前記外部装置に対して送信することを特徴とするＡ／Ｄ変換装置。
2. 前記Ａ／Ｄ変換装置本体は、当該Ａ／Ｄ変換装置本体の処理動作が有効とされ前記外部装置からＡ／Ｄ変換処理に係る準備指令をするための準備コマンドを前記受信手段により受信して当該準備コマンドを受け付けることで前記Ａ／Ｄ変換処理に先立って当該Ａ／Ｄ変換処理に係る準備処理を行うものであって、
   前記送信手段は、前記保持手段に保持されたエラー情報を前記準備コマンドに対して応答するための応答信号に付して前記外部装置に対して送信することを特徴とする請求項１記載のＡ／Ｄ変換装置。
3. 前記保持手段は、前記Ａ／Ｄ変換装置本体の処理動作が有効とされ準備コマンドを受付可能な最中にエラーが発生すると当該エラー情報を保持し、
   前記Ａ／Ｄ変換装置本体が準備コマンドを受け付けると、前記送信手段は、前記保持手段に保持されたエラー情報を前記準備コマンドに対して応答するための応答信号に付して前記外部装置に対して送信することを特徴とする請求項２記載のＡ／Ｄ変換装置。
4. 前記Ａ／Ｄ変換装置本体は処理動作が周期的に有効／無効切替えされるものであって、
   前記送信手段は、Ａ／Ｄ変換装置本体の処理動作が無効から有効に切替えされる度に前記保持手段に保持されたエラー情報を応答信号として前記外部装置に対して送信することを特徴とする請求項１ないし３の何れかに記載のＡ／Ｄ変換装置。
5. 前記Ａ／Ｄ変換装置本体は処理動作が周期的に有効／無効切替えされるものであって、
   前記保持手段は、Ａ／Ｄ変換装置本体の処理動作が無効から有効切替えされる度毎に生じたエラーを前記切替した有効期間毎にエラー履歴情報として保持し、
   前記送信手段は、前記保持手段が保持したエラー履歴情報を応答信号として前記外部装置に対して送信することを特徴とする請求項１ないし４の何れかに記載のＡ／Ｄ変換装置。
6. 前記保持手段は、複数種類のエラーをエラー情報として保持可能に構成されていることを特徴とする請求項１ないし５の何れかに記載のＡ／Ｄ変換装置。
7. 前記送信手段は、前記保持手段が複数種類のエラーによるエラー情報を保持していたとしても当該エラー情報の論理和を前記外部装置に対して送信することを特徴とする請求項６記載のＡ／Ｄ変換装置。
8. 車両搭載用途に適用したことを特徴とする請求項１ないし７の何れかに記載のＡ／Ｄ変換装置。
   
   

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