JP4653711B2 - 回路デザイン電気的チェックシステム - Google Patents

Description

本発明は、ＰＣＢ（Printed Circuit Board）、ＰＷＢ（Printed Wiring Board）の回路設計等において用いられる回路デザイン電気的チェックシステムに関する。

ＰＣＢ、ＰＷＢの回路設計にあっては、回路図情報を入力し、部品（シンボル）情報に基づいて回路図として問題がないかどうかのデザインルールチェック（ＤＲＣ：Design Rule Check）が行われ、ここで問題がない場合に部品の配置および部品間の配線を行うレイアウト設計に進む。

なお、昨今では上記のデザインルールチェックに際して、予め回路図の部品に電気的な情報を付加することで、部品のピン毎に接続に問題がないかどうかを電気的にチェック（ＥＲＣ：Electric Rule Check）することができるようになってきている（例えば、図研社製「SystemDesigner」、http://www.zuken.co.jp/sd/outline/sd_con.htm）。具体的には、例えば、ある部品のあるピンの電圧が「３．３Ｖ」と設定されている場合、そのピンに接続される他の部品のピンの電圧が「５．０Ｖ」と設定されている場合は接続違反となり、違反している旨がチェック結果として出力される。

一方、特許文献１〜３にはプリント基板等の設計に際して電気的なチェックを行う技術が開示されている。
特開２００１−６７３９０号公報 特開平１０−１９８７０８号公報 特願平９−２２４３９８号公報

従来のルールチェックは上述したように行われるものであるが、次のような問題点が指摘されていた。
（１）電気回路の多電源化、省エネ設計にともない、モードを変えてデザインルールチェックを複数回実行しなくてはならない状況となっているが、作業が煩雑であるとともに、すべてのモードの実行結果からレイアウト設計に進めるか否かの判断を行うことは困難であり、確認漏れを生じて不具合を流出させたり手戻りを発生させたりする原因となっている。
（２）チェック実行結果で発生したエラー／ワーニングに対して設計者が回路的に問題ないと確認できた場合でも、ルールチェックを実行する度に同じエラー／ワーニングについて再度確認する必要があり、作業が煩雑である。

本発明は上記の従来の問題点に鑑み提案されたものであり、その目的とするところは、ＰＣＢ、ＰＷＢの回路設計におけるルールチェックに際し、作業の負担を軽減し、適切な電気的チェックを行うことのできる回路デザイン電気的チェックシステムを提供することにある。

上記の課題を解決するため、本発明にあっては、請求項１に記載されるように、ＰＣＢ、ＰＷＢの回路設計に際しルールチェックを行う回路デザイン電気的チェックシステムであって、回路内に存在する複数の電源の個々につきパーシャルダウン時のＯＮ／ＯＦＦを設定した省電力モードを複数設定することにより、ルールチェックの条件を複数の省電力モードに分けて設定する手段と、複数の省電力モードにつきルールチェックを一括実行する手段と、保存されたルールチェックの実行結果に対して設計者による確認結果を入力する手段と、ルールチェックの実行結果および確認結果の状況からリリース可否を判断する手段とを備える回路デザイン電気的チェックシステムを要旨としている。

また、請求項２に記載されるように、請求項１に記載の回路デザイン電気的チェックシステムにおいて、ルールチェック後に前回のルールチェックの実行結果と比較する手段と、同一のエラー結果に対して確認結果を引き継ぐ手段とを備えるようにすることができる。

また、請求項３に記載されるように、請求項１に記載の回路デザイン電気的チェックシステムにおいて、ＰＣＢ、ＰＷＢのレイアウト後に部品を一意に特定するアドレスが変更された場合に、ルールチェックの結果に対してアドレスの変更を反映する手段を備えるようにすることができる。

また、請求項４に記載されるように、請求項１に記載の回路デザイン電気的チェックシステムにおいて、ルールチェックにて検出したエラーおよびワーニングを部品およびピン名順に並び替える手段と、複数のエラーおよびワーニングに対して確認結果を一括入力する手段とを備えるようにすることができる。

本発明の回路デザイン電気的チェックシステムにあっては、ＰＣＢ、ＰＷＢの回路設計におけるルールチェックに際し、作業の負担を軽減し、適切な電気的チェックを行うことができる。

以下、本発明の好適な実施形態につき説明する。

＜システム構成＞
図１は本発明の一実施形態にかかる回路デザイン電気的チェックシステムの構成例を示す図である。

図１において、ネットワーク２上には、ＰＣＢ、ＰＷＢの回路設計に必要な各種のデータが格納されるデータ格納サーバ１と、設計者により操作されるＰＣ（Personal Computer）等のクライアント３とが接続されている。

データ格納サーバ１には、部品情報を保持する部品情報データベース１１と、回路情報を保持する回路情報データベース１２と、ルールチェックの条件等を保持する設定保持部１３と、ルールチェックの結果ファイル（ＤＲＣ結果ファイル）を保持するＤＲＣ結果ファイル保持部１４とが含まれている。

クライアント３には、本発明の主要な機能を実現する回路デザイン電気的チェック装置４が設けられている。

図２はクライアント３上にソフトウェア的に構成される回路デザイン電気的チェック装置４の構成例を示す図である。

図２において、回路デザイン電気的チェック装置４は、ルールチェックの条件を複数のモードに分けて設定するデザインルールチェック条件設定部４１と、複数のモードにつきルールチェックを一括実行するデザインルールチェック一括実行部４２と、ルールチェック後に前回のルールチェックの実行結果と比較する新旧比較部４３とを備えている。なお、新旧比較部４３はオプション指定により動作するものであり、その動作を省略することも可能である。

また、回路デザイン電気的チェック装置４は、ルールチェックにて検出したエラーおよびワーニングを部品およびピン名順に並び替えるエラー／ワーニングソート部４４と、保存されたルールチェックの実行結果に対して設計者による確認結果（受容理由等）を入力するエラー／ワーニング確認結果入力部４５と、ルールチェックの実行結果および確認結果の状況からリリース可否を判断するレイアウトリリース判定部４６と、ＰＣＢ、ＰＷＢのレイアウト後に部品のアドレスが変更された場合、ルールチェックの結果に対してアドレスの変更を反映する回路変更反映部４７と、各部での処理に必要なデータをデータ格納サーバ１（図１）から取得するとともに、設定情報およびＤＲＣ結果ファイルをデータ格納サーバ１に登録するデータ取得／登録部４８とを備えている。

＜動作＞
図２において、ＰＣＢ、ＰＷＢの設計者は、デザインルールチェック条件設定部４１によりルールチェックの条件を複数のモード（パターン）に分けて設定する。設定されたルールチェックの条件は、データ取得／登録部４８を介してデータ格納サーバ１の設定保持部１３（図１）に保存される。

図３はパターン追加の画面例を示す図であり、（ａ）においてＤＲＣ実行画面３０１には既に設定された複数のパターン３０２が表示され、この状態でパターン追加ボタン３０３をクリックすることでパターン追加画面３０４が表示され、新たなパターンを追加することができる。（ｂ）は追加された新たなパターン３０５が表示された状態を示している。

図４はパターン編集の画面例を示す図であり、ＤＲＣ実行画面３１１からパターン編集ボタン３１２をクリックすることによりパターン編集画面３１３が表示され、パターンごとにＰＰＤ（Partial Power Down）のＯＮ／ＯＦＦを設定することができるとともに、電圧値等を変更することができる。

図２に戻り、ＰＣＢ、ＰＷＢの設計者は、デザインルールチェック一括実行部４２により、既に設定したパターンの中から任意のパターンを選択してルールチェックを一括実行する。図５はデザインルールチェック実行の画面例を示す図であり、ＤＲＣ実行画面３２１において所望のパターンのチェックボックス３２２をＯＮとし、ＤＲＣ実行ボタン３２３をクリックすることで一括実行を指示する。ルールチェックの結果はＤＲＣ結果ファイルとして出力され、データ取得／登録部４８を介してデータ格納サーバ１のＤＲＣ結果ファイル保持部１４（図１）に格納される。

図２に戻り、ＰＣＢ、ＰＷＢの設計者はルールチェックの結果を解析するためにＤＲＣ結果ファイルを閲覧するが、この際、エラー／ワーニングソート部４４はルールチェックにて検出したエラーおよびワーニングを部品およびピン名順に並び替える。また、エラー／ワーニング確認結果入力部４５により、ルールチェックの実行結果に対して設計者による確認結果を入力する。この場合、エラー／ワーニング確認結果入力部４５により複数のエラーおよびワーニングに対して確認結果を一括入力することができる。なお、ＤＲＣ結果ファイルを編集する場合は、ＤＲＣ結果ファイルをチェックアウトしてから行う。

図６はＥＲＣエラー表示の画面例を示す図であり、各データはエラー番号ごとにエラーヘッダ行（親行）３３２、３３４、３３６が表示され、それぞれの下にエラー詳細行（子行）３３３、３３５、３３７が表示される。また、チェック欄３３８には確認済であることを示すチェックを付けることができるとともに、受容理由欄３３９には受容理由（エラーを無視しても問題がない理由）を入力（個別入力もしくは一括入力）することができる。

図２に戻り、ＤＲＣ結果ファイルをチェックインすることで、レイアウトリリース判定部４６はルールチェックの実行結果および設計者による確認結果の状況からリリース可否を判断する。ここで、リリース可否の判断は例えば以下の条件に一致した場合にＯＫと判断する（デフォルトはＮＧ）。
（１）対象パターンのＤＲＣ実行時に全てのエラーを出力対象としていること。
（２）ＤＲＣエラーの件数が０件であること。
（３）ＥＲＣエラー数（ＥＲＣエラーの件数 − ＥＲＣエラーの受容数）が０件であること。
（４）対象パターンのＤＲＣ実行からチェックインまでの間に回路図または部品表の編集が行われていないこと。

一方、図５において、新旧比較チェックボックス３２４にチェックを付けてルールチェック実行を指示（ＤＲＣ実行ボタン３２３をクリック）することにより、図２における新旧比較部４３はルールチェック後に前回（旧）のルールチェックの実行結果と比較を行い、同一対象についての同一エラーであるか否か判断し、そうであれば旧の結果の判断情報を取得して引き継ぎ、新規エラーと以前から存在するエラーとを区別する。

図７は受容理由の引き継ぎの例を示す図であり、（ａ）に示す旧実行結果のＤＲＣ／ＥＲＣ解析ツール画面３４１と（ｂ）に示す新実行結果のＤＲＣ／ＥＲＣ解析ツール画面３４３のうち、同一対象のエラーであって、チェック欄にチェックが付けられ、受容理由が入力されているエラー群３４２の判断情報（チェック、受容理由）をエラー群３４４に引き継ぐ。

図８は新旧比較部４３の処理例を示すフローチャートである。

図８において、処理を開始すると（ステップＳ１）、エラー、ワーニングのデータ取得を行い（ステップＳ２）、旧の結果に同一エラーがあるか否かの判断（ステップＳ３）、アドレスが一致したものがあるか否かの判断（ステップＳ４）、ピン名は一致しているか否かの判断（ステップＳ５）、シンボルのユニークキーが一致しているか否かの判断（ステップＳ６）を順次に行い、いずれかの判断が否定的の場合（ステップＳ３、Ｓ４、Ｓ５、Ｓ６のＮｏ）は新規エラーと判定し（ステップＳ７）、すべての判断が肯定的の場合（ステップＳ６のＹｅｓ）は旧の結果の判断情報を取得して新の結果に引き継ぐ（ステップＳ８）。

次いで、次のエラーがあるか否か判断し（ステップＳ９）、次のエラーがある場合（ステップＳ９のＹｅｓ）はエラー、ワーニングのデータ取得（ステップＳ２）に戻り、次のエラーがない場合（ステップＳ９のＮｏ）は処理を終了する（ステップＳ１０）。

なお、ユニークキーとは、回路図に一度シンボルが置かれると振られる番号であり、一つのユニットの中で重ならないように振られる。部品が消され、再度置かれた場合は、新しい番号となる。例えば、部品「ＳＮ７４ＡＨＣ２４４」に対してユニークキー「Ｓ０００００１Ｅ」が振られる。これにより、部品を一度消した後、同じ部品を再度置いたときには、見た目上は何が変わったか判らないが、このユニークキーを持たせることで、どこがどう変わったかが判る仕組となっている。

図２に戻り、ＰＷＢのレイアウト後に部品のアドレスが変更された場合、回路変更反映部４７はルールチェックの結果（ＤＲＣ結果ファイル）に対してアドレスの変更を反映する。例えば、レイアウトの際に部品に付けているアドレスを変更（例：ある部品のアドレスを「ＩＣ１」から「ＩＣ２」に変更）したり、つながっているピンを変更（例：ＩＣ１の４番ピン（ＩＣ１．４）を６番ピン（ＩＣ１．６）に変更）したりすることがあり、これらは回路図に反映されるものであるが、回路変更反映部４７はＤＲＣ結果ファイルに対してもこれらの変更を反映する。これにより、後の新旧比較の際において同一対象と判断できるエラー／ワーニングの範囲が拡大できる。

＜総括＞
以上説明したように、本発明の実施形態によれば、次のような利点がある。
（１）各省エネモードでの電源のＯＮ／ＯＦＦ設定を一括して設定でき、それらのモードを一括実行でき、その結果に対する判断結果を保存し、その結果からレイアウト設計に進めるか否かの判断を可能としている。これにより、設計者の判断を残すことができるとともに、各モードでの結果からレイアウト設計に移行できるか否かの判断が可能となるため、設計者の確認漏れによる不具合の流出の防止、手戻りの低減に貢献できる。
（２）一度判断したエラー／ワーニングに対し、次回のルールチェックでの結果と比較し、前回設計者が問題ないと判断した内容を引き継ぐことで、新たに発生したエラーと前回判断した結果を区別して表示させることを可能としている。これにより、回路変更後、新たに発生した、エラー／ワーニングの解析に注力でき、毎回全エラー／ワーニングを確認しなくてもよくなり、作業時間の短縮ができる。
（３）レイアウト設計後のアドレス変更などに対し、ルールチェックの結果に対しても変更を可能にすることで、その後のデザインルールチェックでの判断情報の引き継ぎを可能としている。これにより、ルールチェック結果を回路情報と常に一致させることができ、次回の回路変更時に変更箇所に対するエラー／ワーニングのみの確認で済み、変更箇所のエラー／ワーニングに注力することができる
（４）エラー／ワーニングに対して、部品、ピン名によるソートを行い、判断の一括入力を可能としている。これにより、複数のエラーに対する判断時間の削減が可能となり、確認作業を効率化することができる。

以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更を加えることができることは明らかである。すなわち、具体例の詳細および添付の図面により本発明が限定されるものと解釈してはならない。

本発明の一実施形態にかかる回路デザイン電気的チェックシステムの構成例を示す図である。 クライアント上にソフトウェア的に構成される回路デザイン電気的チェック装置の構成例を示す図である。 パターン追加の画面例を示す図である。 パターン編集の画面例を示す図である。 デザインルールチェック実行の画面例を示す図である。 ＥＲＣエラー表示の画面例を示す図である。 受容理由の引き継ぎの例を示す図である。 新旧比較部の処理例を示すフローチャートである。

符号の説明

１ データ格納サーバ
１１ 部品情報データベース
１２ 回路情報データベース
１３ 設定保持部
１４ ＤＲＣ結果ファイル保持部
２ ネットワーク
３ クライアント
４ 回路デザイン電気的チェック装置
４１ デザインルールチェック条件設定部
４２ デザインルールチェック一括実行部
４３ 新旧比較部
４４ エラー／ワーニングソート部
４５ エラー／ワーニング確認結果入力部
４６ レイアウトリリース判定部
４７ 回路変更反映部
４８ データ取得／登録部

Claims (4)

1. ＰＣＢ、ＰＷＢの回路設計に際しルールチェックを行う回路デザイン電気的チェックシステムであって、
   回路内に存在する複数の電源の個々につきパーシャルダウン時のＯＮ／ＯＦＦを設定した省電力モードを複数設定することにより、ルールチェックの条件を複数の省電力モードに分けて設定する手段と、
   複数の省電力モードにつきルールチェックを一括実行する手段と、
   保存されたルールチェックの実行結果に対して設計者による確認結果を入力する手段と、
   ルールチェックの実行結果および確認結果の状況からリリース可否を判断する手段とを備えたことを特徴とする回路デザイン電気的チェックシステム。
2. 請求項１に記載の回路デザイン電気的チェックシステムにおいて、
   ルールチェック後に前回のルールチェックの実行結果と比較する手段と、
   同一のエラー結果に対して確認結果を引き継ぐ手段とを備えたことを特徴とする回路デザイン電気的チェックシステム。
3. 請求項１に記載の回路デザイン電気的チェックシステムにおいて、
   ＰＣＢ、ＰＷＢのレイアウト後に部品を一意に特定するアドレスが変更された場合に、ルールチェックの結果に対してアドレスの変更を反映する手段を備えたことを特徴とする回路デザイン電気的チェックシステム。
4. 請求項１に記載の回路デザイン電気的チェックシステムにおいて、
   ルールチェックにて検出したエラーおよびワーニングを部品およびピン名順に並び替える手段と、
   複数のエラーおよびワーニングに対して確認結果を一括入力する手段とを備えたことを特徴とする回路デザイン電気的チェックシステム。