JP6322928B2 - 回路デザイン電気的チェックシステムおよびプログラム - Google Patents

Description

本発明は、ＰＣＢ（Printed Circuit Board）、ＰＷＢ（Printed Wiring Board）の回路設計等において用いられる回路デザイン電気的チェックシステムに関する。

ＰＣＢ、ＰＷＢの回路設計にあっては、回路図情報を入力し、部品（シンボル）情報に基づいて回路図として問題がないかどうかのデザインルールチェックが行われ、ここで問題がない場合に部品の配置および部品間の配線を行うレイアウト設計に進む。

なお、昨今では上記のデザインルールチェックに際して、予め回路図の部品に電気的な情報を付加することで、部品のピン毎に接続に問題がないかどうかをチェックすることができるようになってきている。具体的には、例えば、ある部品のあるピンの電圧が「３．３Ｖ」と設定されている場合、そのピンに接続される他の部品のピンの電圧が「５．０Ｖ」と設定されている場合は接続違反となり、違反している旨がチェック結果として出力される。なお、ピンへの設定電圧としては、ピンに接続される内部セルの電源電圧が用いられる。また、内部セルの特性に応じたトレラント値（許容値）が別に設定される場合もある。

一方、特許文献１〜４にはプリント基板等の設計に際して電気的なチェックを行う技術が開示されている。

また、出願人は、
・部品のピンの電気的な情報として、定数でなく、電源ピンからの供給電圧を使ったチェック
・部品のピンの電気的な情報として、定数でなく、トレラントに式を使ったチェック
・省エネモードを想定した、パーシャルパワーダウン非対応部品の誤使用のチェック
・多機種向け共通回路図内の非実装情報を使ったチェック
を可能とした技術を提案している（特許文献５）。

上述した特許文献５の技術によれば、定数の変更の手間をなくせる等の利点があるが、Ｈｉ−Ｚ状態（出力ピンがＬレベルでもＨレベルでもない高インピーダンス状態）への対応についてのチェックにおいて、特定の事象について、本来はエラーでないものを誤ってエラーとして検出してしまい、エラー検出精度を高められないという問題があった。

第１に、部品の出力ピンにＨｉ−Ｚ状態となる可能性がある場合、当該出力ピンにプルアップ等の処理が行われていない場合はエラーを検出してしまう。当該出力ピンのＯＥ（Output Enable）制御ピンがＨｉ−Ｚ状態とならない値に固定されている場合、Ｈｉ−Ｚ状態となることはなく、プルアップ等の処理は不要であるため、本来はエラーではない。

第２に、部品の出力ピンにＨｉ−Ｚ状態となる可能性がある場合、当該出力ピンにトランジスタが接続されていても、プルアップ抵抗の接続がない場合はエラーを検出してしまう。トランジスタが抵抗内蔵型トランジスタであり、かつその抵抗内蔵型トランジスタのベースもしくはエミッタが電源もしくは接地に接続されている場合、実質的にプルアップ抵抗として機能するので、本来はエラーではない。

本発明は上記の従来の問題点に鑑み提案されたものであり、その目的とするところは、Ｈｉ−Ｚ状態への対応にかかわる電気的なチェックのエラー検出精度を高めることにある。

上記の課題を解決するため、本発明にあっては、ＰＣＢもしくはＰＷＢに配置される部品の電気的ルールのチェックを行う回路デザイン電気的チェックシステムであって、部品の接続を示すネット情報から部品の出力ピンを特定し、部品のピン毎の電気的情報を参照して、当該出力ピンにＨｉ−Ｚ状態がある場合に、Ｈｉ−Ｚ状態への対応の有無をチェックするＨｉ−Ｚ状態対応チェック手段を備え、前記Ｈｉ−Ｚ状態対応チェック手段は、部品の出力ピンにＯＥ制御が適用される場合であって、ＯＥ制御ピンがＨｉ−Ｚ状態にならない固定の電圧に接続されている場合に、Ｈｉ−Ｚ状態への対応は問題なしと判断するようにしている。

本発明にあっては、Ｈｉ−Ｚ状態への対応にかかわる電気的なチェックのエラー検出精度を高めることができる。

本発明の一実施形態にかかる回路デザイン電気的チェックシステムの構成例を示す図である。 クライアント３上にソフトウェア的に構成される回路デザイン電気的チェック装置４の構成例を示す図である。 チェック内容の例を示す図（その１）である。 チェック内容の例を示す図（その２）である。 チェック内容の例を示す図（その３）である。 Ｈｉ−Ｚ状態対応チェックの処理例を示すフローチャートである。 ＯＥ制御がある場合のＨｉ−Ｚ状態対応チェックの例を示す図である。 ＯＥ制御ピンのＯＥ論理のチェックの例を示す図である。 抵抗内蔵型トランジスタがある場合のＨｉ−Ｚ状態対応チェックの例を示す図である。 抵抗内蔵型トランジスタの等価回路の例を示す図である。

以下、本発明の好適な実施形態につき説明する。

＜構成＞
図１は本発明の一実施形態にかかる回路デザイン電気的チェックシステムの構成例を示す図である。

図１において、ネットワーク２上には、ＰＣＢ、ＰＷＢの回路設計に必要な各種のデータが格納されるデータ格納サーバ１と、設計者により操作されるＰＣ（Personal Computer）等のクライアント３とが接続されている。クライアント３には回路デザイン電気的チェック装置４がソフトウェア的に構成される。

データ格納サーバ１には、回路を構成する部品間の接続関係を示すネット情報１１と、回路を構成する部品の各ピンについての電気的な情報を示す電気的情報１２と、回路に供給される電源や接地の情報を示す電源リスト１３とが保持されている。個々の情報の詳細については後述する。

図２はクライアント３上にソフトウェア的に構成される回路デザイン電気的チェック装置４の構成例を示す図である。

図２において、回路デザイン電気的チェック装置４には、電源電圧値チェック部４１とＩ／Ｆ電圧チェック部４２と電流回り込みチェック部４３と接続整合チェック部４４とＨｉ−Ｚ状態対応チェック部４５と入力オープンチェック部４６と耐性・向きチェック部４７と省エネチェック部４８とが含まれている。

電源電圧値チェック部４１は、図３（ａ）に示すような電源電圧値チェックを行う。図示の例では、部品（ＩＣ）の電源ピンが定格１．８Ｖであるのに対し、回路上で接続された電源が３．３Ｖであるため、電源電圧値が不整合であるとしてエラーを検出する。

Ｉ／Ｆ電圧チェック部４２は、図３（ｂ）に示すようなＩ／Ｆ電圧チェックを行う。図示の例では、左側の部品の出力ピンのＩ／Ｆ電圧が３．３Ｖで、右側の部品の入力ピンのＩ／Ｆ電圧が５Ｖであるため、Ｉ／Ｆ電圧が不整合であるとしてエラーを検出する。

電流回り込みチェック部４３は、図３（ｃ）に示すような電流回り込みチェックを行う。図示の例では、部品（ＩＣ）のＩ／Ｆ電圧が５Ｖで、そこに抵抗を介して３．３Ｖの電源が接続されているため、電源への電流回り込みが発生するとしてエラーを検出する。

接続整合チェック部４４は、図４（ａ）に示すような接続整合チェックを行う。図示の例では、上段については、左側の部品の出力ピンと右側の部品の出力ピンが接続されているため（正しくは出力ピンに入力ピンが接続）、接続の整合性がないとしてエラーを検出する。下段については、左側の部品の出力ピンがＨｉ−Ｚ状態なしであるにもかかわらずプルアップ抵抗が接続されているため、接続の整合性がないとしてエラーを検出する。

Ｈｉ−Ｚ状態対応チェック部４５は、図４（ｂ）に示すようなＨｉ−Ｚ状態対応チェックを行う。図示の例では、左側の部品の出力ピンがＨｉ−Ｚ状態であるにもかかわらずプルアップ抵抗が接続されていないため、Ｈｉ−Ｚ状態への対応がされていないとしてエラーを検出する。

入力オープンチェック部４６は、図４（ｃ）に示すような入力オープンチェックを行う。図示の例では、部品の入力ピンもしくは入出力ピンがどこにも接続されずにオープンとなっているため、エラーを検出する。

耐性・向きチェック部４７は、図５（ａ）に示すような耐性・向きチェックを行う。図示の例では、左のコンデンサについて、当該コンデンサの定格電圧が１０Ｖで、回路上で印加されている電圧が５Ｖであるため、正常と判断する。中央のダイオードについては、直流逆電圧が３０Ｖであるのに対し、印加されている逆電圧が３６Ｖ（＝２４＋１２）であるため、エラーを検出する。右のコンデンサについては、＋極と−極と電源の正負が逆であるため、エラーを検出する。また、耐性・向きチェックでは、その他に、トランジスタの電位差のチェックも行う。

省エネチェック部４８は、図５（ｂ）に示すような省エネチェックを行う。図示の例では、点線で示した左側のブロックの電源が省エネのためのＰＰＤ（Partial Power Down）によりＯＦＦとなり、右側のブロックの電源がＯＮであり、左側のブロックに属する部品がＰＰＤに対応した部品（電源ＯＦＦ時にピンが高インピーダンス状態になる部品）でないため、エラーを検出する。

＜動作＞
図６はＨｉ−Ｚ状態対応チェック部４５（図２）によるＨｉ−Ｚ状態対応チェックの処理例を示すフローチャートであり、以下、具体例に沿って処理内容を説明する。

図７はＯＥ制御がある場合のＨｉ−Ｚ状態対応チェックの例を示す図である。ネット情報１１は理解のし易さから回路図として示しているが、データ上は部品のピン・信号名の相互間や電源・接地等との接続を示すものとなり、表現形式は問わない。

図６および図７において、先ず、ネット情報１１からネットに接続された部品のＯピン（Output Pin）を特定する（ステップＳ１０１）。ここでは、部品「ＩＣ１」のピン番号「１０」を特定したとする。

次いで、そのＯピンのＨｉ−Ｚ状態を電気的情報１２から取得する（ステップＳ１０２）。部品「ＩＣ１」のピン番号「１０」に対応するＨｉ−Ｚ状態としては「有」が取得される。

次いで、Ｈｉ−Ｚ状態が「有」であるかどうか判断する（ステップＳ１０３）。今の例では、「有」と判断する。

Ｈｉ−Ｚ状態が「有」と判断された場合（ステップＳ１０３のＹｅｓ）、ネット情報１１からそのＯピンのＯＥ制御ピン番号を取得する（ステップＳ１０４）。今の例では、「２３」が取得される。

次いで、取得したＯＥ制御ピン番号のピンのＯＥ論理を取得する（ステップＳ１０５）。今の例では、「Ｌ、ＮＣ」が取得される「Ｌ」はＬレベルであることを示し、「ＮＣ」は何も接続されていないことを示す。ＯＥ論理は出力が有効となる場合のＯＥ制御ピンの入力状態を示すものであることから、「Ｌ、ＮＣ」以外の場合（「Ｈ」の場合）に不定のＨｉ−Ｚ状態となる。

次いで、ネット情報１１および／もしくは電源リスト（１３）からＯＥ制御ピン番号のピンのＯＥ論理をチェックする（ステップＳ１０６）。今の例では、部品「ＩＣ１」のＯＥ制御ピン番号「２３」のＯＥ制御ピンは「Ｌ」である接地（ＧＮＤ）に接続されていることを把握する。一般的には、図８（ａ）に示すように、ＯＥ制御ピンが電源に直接もしくは抵抗を介して接続される場合は「Ｈ」と判断し、図８（ｂ）に示すように、ＯＥ制御ピンが接地に直接もしくは抵抗を介して接続される場合は「Ｌ」と判断し、図８（ｃ）に示すように、ＯＥ制御ピンに何も接続されるにオープンとなっている場合や、電源に接続されているものの図８（ｄ）に示す電源リスト１３を参照することでＯＦＦになっている場合や、テストポイント（ＴＰ）に接続される場合は、「ＮＣ」と判断する。

図６および図７に戻り、続いて、Ｈｉ−Ｚ状態にならないＯＥ論理に固定されているか否か判断する（ステップＳ１０７）。今の例では、Ｈｉ−Ｚ状態とならない「Ｌ」に固定されていると判断される。

Ｈｉ−Ｚ状態にならないＯＥ論理に固定されていると判断された場合（ステップＳ１０７のＹｅｓ）、チェックは問題ない旨（ＯＫ）を出力する（ステップＳ１１３）。

以上の処理により、部品の出力ピンにＨｉ−Ｚ状態となる可能性があっても、回路接続からＨｉ−Ｚ状態とならない場合には、誤ったエラーを検出することはない。

図９は抵抗内蔵型トランジスタがある場合のＨｉ−Ｚ状態対応チェックの例を示す図である。

図６および図９において、先ず、ネット情報１１からネットに接続された部品のＯピン（Output Pin）を特定する（ステップＳ１０１）。ここでは、部品「ＩＣ１」のピン番号「１２」を特定したとする。

次いで、そのＯピンのＨｉ−Ｚ状態を電気的情報１２から取得する（ステップＳ１０２）。部品「ＩＣ１」のピン番号「１２」に対応するＨｉ−Ｚ状態としては「有」が取得される。

次いで、Ｈｉ−Ｚ状態が「有」であるかどうか判断する（ステップＳ１０３）。今の例では、「有」と判断する。

Ｈｉ−Ｚ状態が「有」と判断された場合（ステップＳ１０３のＹｅｓ）、電気的情報１２からそのＯピンのＯＥ制御ピン番号を取得する（ステップＳ１０４）。今の例では、部品「ＩＣ１」のピン番号「１２」にＯＥ制御ピン番号は設定されていないので、取得は行わない（行えない）。

次いで、取得したＯＥ制御ピン番号のピンのＯＥ論理を取得する（ステップＳ１０５）。今の例では、ＯＥ制御ピン番号が取得されないのでＯＥ論理も取得されない。

次いで、ネット情報１１および／もしくは電源リスト（１３）からＯＥ制御ピン番号のピンのＯＥ論理をチェックする（ステップＳ１０６）。今の例では、ＯＥ制御ピン番号やＯＥ論理は取得されないので、ＯＥ論理のチェックも行われない。

次いで、Ｈｉ−Ｚ状態にならないＯＥ論理に固定されているか否か判断する（ステップＳ１０７）。今の例では、ＯＥ制御ピン番号やＯＥ論理は取得されないので、Ｈｉ−Ｚ状態にならないＯＥ論理に固定されていないと判断される。

Ｈｉ−Ｚ状態にならないＯＥ論理に固定されていないと判断された場合（ステップＳ１０７のＮｏ）、ネット情報１１からそのＯピンにプルアップ抵抗が存在するかチェックする（ステップＳ１０８）。今の例では、トランジスタＴＲ１は接続されているが、抵抗の接続は把握されない。

次いで、プルアップ抵抗があるか否か判断する（ステップＳ１０９）。今の例では、プルアップ抵抗はないと判断される。

プルアップ抵抗がないと判断された場合（ステップＳ１０９のＮｏ）、そのＯピンに抵抗内蔵型トランジスタが接続されるか等をチェックする（ステップＳ１１０）。抵抗内蔵型トランジスタとは、図１０に等価回路で示すように、ベースと直列に抵抗が挿入され、ベース・エミッタ間に並列に抵抗が接続されたものである。

図６および図９に戻り、続いて、そのＯピンに抵抗内蔵型トランジスタが接続され、かつ、そのベースもしくはエミッタが電源もしくは接地に接続されているか否か判断する（ステップＳ１１１）。今の例では、抵抗内蔵型トランジスタＴＲ１が接続され、そのベースが電源に接続されていると判断される。

抵抗内蔵型トランジスタが接続され、かつ、そのベースもしくはエミッタが電源もしくは接地に接続されていると判断された場合（ステップＳ１１１のＹｅｓ）、チェックは問題ない旨（ＯＫ）を出力する（ステップＳ１１３）。

以上の処理により、部品の出力ピンにＨｉ−Ｚ状態となる可能性があって、プルアップ抵抗が接続されていなくても、当該出力ピンに抵抗内蔵型トランジスタが接続されている場合には、誤ったエラーを検出することはない。

＜総括＞
以上説明したように、本実施形態によれば、Ｈｉ−Ｚ状態への対応にかかわる電気的なチェックのエラー検出精度を高めることができる。

以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更を加えることができることは明らかである。すなわち、具体例の詳細および添付の図面により本発明が限定されるものと解釈してはならない。

１ データ格納サーバ
１１ ネット情報
１２ 電気的情報
１３ 電源リスト
２ ネットワーク
３ クライアント
４ 回路デザイン電気的チェック装置
４１ 電源電圧値チェック部
４２ Ｉ／Ｆ電圧チェック部
４３ 電流回り込みチェック部
４４ 接続整合チェック部
４５ Ｈｉ−Ｚ状態対応チェック部
４６ 入力オープンチェック部
４７ 耐性・向きチェック部
４８ 省エネチェック部

特開２００１−６７３９０号公報 特開平１１−５３４２６号公報 特開平１０−１９８７０８号公報 特許第３４９９６７３号公報 特許第４５８９２０７号公報

Claims (3)

1. ＰＣＢもしくはＰＷＢに配置される部品の電気的ルールのチェックを行う回路デザイン電気的チェックシステムであって、
   部品の接続を示すネット情報から部品の出力ピンを特定し、部品のピン毎の電気的情報を参照して、当該出力ピンにＨｉ−Ｚ状態がある場合に、Ｈｉ−Ｚ状態への対応の有無をチェックするＨｉ−Ｚ状態対応チェック手段を備え、
   前記Ｈｉ−Ｚ状態対応チェック手段は、部品の出力ピンにＯＥ制御が適用される場合であって、ＯＥ制御ピンがＨｉ−Ｚ状態にならない固定の電圧に接続されている場合に、Ｈｉ−Ｚ状態への対応は問題なしと判断する
   ことを特徴とする回路デザイン電気的チェックシステム。
2. 請求項１に記載の回路デザイン電気的チェックシステムにおいて、
   前記Ｈｉ−Ｚ状態対応チェック手段は、部品の出力ピンに抵抗内蔵型トランジスタが接続され、かつ当該抵抗内蔵型トランジスタのベースもしくはエミッタが電源もしくは接地に接続されている場合に、プルアップの対応が施されていると判断する
   ことを特徴とする回路デザイン電気的チェックシステム。
3. ＰＣＢもしくはＰＷＢに配置される部品の電気的ルールのチェックを行う回路デザイン電気的チェック装置用のプログラムであって、
   コンピュータを、
   部品の接続を示すネット情報から部品の出力ピンを特定し、部品のピン毎の電気的情報を参照して、当該出力ピンにＨｉ−Ｚ状態がある場合に、Ｈｉ−Ｚ状態への対応の有無をチェックするＨｉ−Ｚ状態対応チェック手段として機能させ、且つ、
   前記Ｈｉ−Ｚ状態対応チェック手段に、部品の出力ピンにＯＥ制御が適用される場合であって、ＯＥ制御ピンがＨｉ−Ｚ状態にならない固定の電圧に接続されている場合に、Ｈｉ−Ｚ状態への対応は問題なしと判断させる
   ことを特徴とするプログラム。