JP4641598B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【0001】
【発明の属する分野】
本発明は薄膜トランジスタ(以下、TFTと言う)で構成された回路を有する半導体装置の作製方法に関する。例えば、液晶表示装置に代表される電気光学装置、及び電気光学装置を部品として搭載した電気機器の構成に関する。また、前記装置の作製方法に関する。なお、本明細書中において半導体装置とは、半導体特性を利用することで機能し得る装置全般を指し、上記電気光学装置及び電気機器もその範疇にあるとする。
【0002】
【従来の技術】
近年、絶縁表面を有する基板上に形成された半導体薄膜(厚さ数〜数百nm程度)を用いて薄膜トランジスタ(TFT)を構成する技術が注目されている。TFTはICや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【0003】
結晶質半導体膜を半導体層として用いたTFTは、非晶質半導体膜と比較し、非常に高い移動度を有する。このため、結晶質半導体膜を利用すると、例えば、従来の非晶質半導体膜を使って作製した半導体装置では実現できなかったモノリシック型の液晶電気光学装置(一枚の基板上に、画素駆動用と駆動回路用の薄膜トランジスタ(TFT)を作製した半導体装置)が作製できる。
【0004】
このように、結晶質半導体膜は、非晶質半導体膜と比較し、非常に特性の高い半導体膜である。これが、上記研究の行われる理由である。例えば、加熱による非晶質半導体膜の結晶化を行なうには、600℃以上の加熱温度と10時間以上の加熱時間が必要であった。この結晶化条件に耐える基板には、例えば、合成石英基板がある。しかしながら、合成石英基板は高価で加工性に乏しく、特に大面積に加工するのは非常に困難であった。基板の大面積化は特に量産効率を上げるためには必要不可欠な要素である。近年、量産効率の向上のために基板を大面積化する動きが著しく、新しく建設される量産工場のラインは、基板サイズ600×720mmが標準となりつつある。
【0005】
合成石英基板をこのような大面積基板に加工することは現在の技術では難しく、たとえできたとしても産業として成り立つ価格までは下がらないと考えられる。大面積基板を容易に作製できる材料に、例えばガラス基板がある。ガラス基板には、例えばコーニング7059と呼ばれているものがある。コーニング7059は非常に安価で加工性に富み、大面積化も容易である。しかしながら、コーニング7059は歪点温度が593℃であり、600℃以上の加熱には問題があった。
【0006】
ガラス基板の1つに、歪点温度が比較的高いコーニング1737というものがある。コーニング1737の歪点温度は667℃とコーニング7059の歪点温度に比べて高い。前記コーニング1737に非晶質半導体膜を成膜し、20時間、600℃の雰囲気に置いても、作製工程に影響するほどの基板の変形は見られなかった。しかしながら、20時間の加熱時間は量産工程としては長過ぎた。
【0007】
このような問題を解決するため、新しい結晶化の方法が考案された。前記方法の詳細は特開平7−183540号公報に記載されている。ここで、前記方法を簡単に説明する。まず、非晶質半導体膜にニッケル、またはパラジウム、または鉛等の金属元素を微量に添加する。添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよい。前記添加の後、例えば550℃の窒素雰囲気に4時間、非晶質半導体膜を置くと、特性の良好な結晶質半導体膜が得られる。結晶化に最適な加熱温度や加熱時間等は、前記金属元素の添加量や、非晶質半導体膜の状態による。
【0008】
しかしながら、前記技術では、結晶化を促進するために用いた前記金属元素が高抵抗層(チャネル形成領域やオフセット領域)中に金属化合物として局所的に残留すると言う問題がある。前記金属化合物は電流が流れやすいため、高抵抗層であるべき領域の抵抗を局所的に下げることになり、TFTの電気的特性の安定性および信頼性を損なう原因となる。
【0009】
この問題を解決するため、本出願人は結晶質半導体膜から結晶化を促進するための金属元素を除去する技術(ゲッタリング技術)を開発し、特開平10−270363号公報に開示している。前記ゲッタリング技術とは、前記金属元素が残留している前記結晶質半導体膜に15族に属する元素を選択的に導入して加熱処理を行なうものである。前記加熱処理により、前記15族に属する元素が導入されていない領域(被ゲッタリング領域)の前記金属元素は前記被ゲッタリング領域から放出され、拡散し、前記15族に属する元素が導入されている領域(ゲッタリング領域)に捕獲される。その結果、前記被ゲッタリング領域において前記金属元素を除去または低減することができる。
【0010】
前記ゲッタリング技術は、ソース領域およびドレイン領域に15族に属する元素を導入してチャネル形成領域やオフセット領域から前記金属元素を除去またはTFTの電気的特性に悪影響を及ぼさない程度に除去することもできる。15族に属する元素は半導体層にドーピングすることによってn型を付与するが、ソース領域およびドレイン領域にゲッタリングする技術はnチャネル型TFTおよびpチャネル型TFTを形成する半導体層に適用できる。ここで、pチャネル型TFTを形成する半導体層のうちソース領域およびドレイン領域となる領域にはn型を付与する不純物元素だけでなく、p型を付与する不純物元素も導入することになる。しかし、pチャネル型TFTを形成する半導体層においてもソース領域およびドレイン領域に金属元素がゲッタリングされることは確認されている。
【0011】
また、ドーピング処理において、半導体層へ打ち込まれるイオンのエネルギーは、半導体層を形成する元素の結合エネルギーと比較して非常に大きい。そのため、前記半導体層へ打ち込まれるイオンは前記半導体膜を形成する元素を格子点から弾き飛ばして結晶に欠陥が生じさせる。したがって、ドーピング処理後は前記欠陥の回復を行ない、また同時に打ち込んだイオンを活性化させるため、加熱処理を行なうことが多い。なお、前記欠陥はイオン注入によって生じるため、本明細書中では注入欠陥と呼ぶ。
【0012】
一方、TFTの電気的特性のひとつにオフ電流値がある。前記オフ電流値とは、TFTがオフ動作時に流れるドレイン電流値のことであり、消費電力を低く抑えるためにはオフ電流値は充分低いほうが望ましい。
【0013】
オフ電流値を低減するためのTFTの構造として、低濃度ドレイン(LDD:Lightly Doped Drain)構造が知られている。この構造はチャネル形成領域と、高濃度に不純物元素を導入して形成するソース領域またはドレイン領域との間に低濃度に不純物元素を導入した領域を設けたものであり、この領域をLDD領域と呼んでいる。また、ホットキャリアによるオン電流値の劣化を防ぐための手段として、ゲート絶縁膜を介してLDD領域をゲート電極と重ねて配置させた、いわゆるGOLD(Gate-drain Overlapped LDD)構造が知られている。このような構造とすることで、ドレイン領域近傍の高電界が緩和されてホットキャリアの注入を防ぎ、劣化現象の防止に有効であることが知られている。
【0014】
なお、GOLD構造は、LATID(Large-tilt-angle implanted drain)構造、またはITLDD(Inverse T LDD)構造等としても知られている。そして、例えば「Mutsuko Hatano, Hajime Akimoto and Takeshi Sakai, IEDM97 TECHNICAL DIGEST, p523-526, 1997」では、シリコンで形成したサイドウォールによるGOLD構造であるが、他の構造のTFTと比べ、極めて優れた信頼性が得られていることが確認されている。
【0015】
また、GOLD構造を形成するために、ゲート電極の端部はテーパーを有する形状とする。このような形状にすることで、nチャネル型TFTを形成する半導体層にn型を付与する不純物元素を導入する工程と、pチャネル型TFTを形成する半導体層にp型を付与する不純物元素を導入する工程は、それぞれ1回のドーピング処理で、ゲート電極と重ならない部分にソース領域およびドレイン領域が形成され、ゲート電極のテーパーの下方には前記テーパーの形状に沿った濃度勾配を有するLDD領域を形成することができる。
【0016】
【本発明が解決しようとする課題】
しかしながら、ゲート電極の端部のテーパーを利用し、1回のドーピング処理でソース領域およびドレイン領域と、LDD領域を形成する方法を用いると、次のような問題点があった。前記ソース領域およびドレイン領域と、前記LDD領域の不純物元素の導入量の比は、前記不純物元素の濃度プロファイルの分布形状および半導体層の上方に存在する膜の膜厚で決まってしまう。そのため、前記ソース領域およびドレイン領域と、前記LDD領域それぞれに対する設計の自由度がなかった。
【0017】
また、pチャネル型TFTを形成する半導体層において、ソース領域およびドレイン領域となる領域には、まず、結晶化を促進するために用いた金属元素をゲッタリングするために、n型を付与する不純物元素を導入する必要がある。さらに、前記ソース領域およびドレイン領域となる領域には、pチャネル型TFTを作製するために、p型を付与する不純物元素を導入していた。そのため、半導体膜の注入欠陥が激しく、前記注入欠陥はTFTを作製したときの電気的特性に悪影響を及ぼすほどであった。ドーピング処理による半導体膜の注入欠陥はドーピング処理時の加速電圧が大きく影響しており、少しでも低い方が望ましかった。
【0018】
そのため、本発明において、テーパーを有するゲート電極をマスクとしてドーピング処理を行なう場合、少なくともpチャネル型TFTを形成する半導体層において、ソース領域およびドレイン領域と、LDD領域を形成する際の加速電圧を変えて、少なくとも2回に分けて行なうこととする。このようにすることで、半導体膜における注入欠陥を最小限に抑えることができる。さらに、ソース領域およびドレイン領域と、LDD領域に対して、それぞれ不純物元素の導入量を変えることができ、設計の自由度が向上する。
【0019】
【課題を解決するための手段】
図5(A)に加速電圧をパラメータとし、珪素膜中にボロン(B)のドーズ量を2×1013/cm2としてドーピング処理を行なったときの濃度プロファイルの計算結果を示す。ただし、ボロン原子(B)およびボロン分子(B2)が1:1の割合で打ち込まれた場合について計算した。図5(A)から加速電圧によって濃度プロファイルが異なることが分かる。
【0020】
一方、ソース領域およびドレイン領域と、LDD領域はこれらの上方にある膜の膜厚が異なるため、それぞれに適した加速電圧で不純物元素を導入する必要がある。
【0021】
LDD領域が必要とする不純物元素の導入量は、ソース領域およびドレイン領域が必要とする導入量と比較すると少ない。そのため、LDD形成時にソース領域およびドレイン領域に打ち込まれる不純物元素の導入量は問題にならない。また、ソース領域およびドレイン領域形成時の加速電圧は、LDD領域形成時の加速電圧より低くする。このようにすれば、LDD領域の上方に存在するゲート絶縁膜やゲート電極がマスクとしての機能を充分果たし、LDD領域には不純物元素が打ち込まれない。
【0022】
pチャネル型TFTを形成する半導体層のソース領域およびドレイン領域には、まずn型を付与する不純物元素が導入され、次にLDD領域を形成するため高加速電圧でp型を付与する不純物元素が導入され、続いてソース領域およびドレイン領域を形成するために低加速電圧でp型を付与する不純物元素が導入される。そこで、ソース領域およびドレイン領域に相当する半導体層を作製して、4端子法でシート抵抗値を測定した。その結果を図5(B)に示す。ここでは、結晶質珪素膜(膜厚50nm)にリン(P)を80keVで1.7×1020/cm3、2.3×1020/cm3、2.8×1020/cm3の濃度になるように条件を振って導入した。このドーピング処理はnチャネル型TFTのソース領域およびドレイン領域を形成するドーピング処理に相当する。次に、ボロン(B)を70keVで1.5×1020/cm3導入した。このドーピング処理はpチャネル型TFTのLDD領域を形成するドーピング処理に相当する。続いて、ボロン(B)の条件を振って導入した。このドーピング処理はpチャネル型TFTのソース領域およびドレイン領域を形成するドーピング処理に相当する。実験からソース領域およびドレイン領域のシート抵抗は0.05〜2kΩ(好ましくは0.05〜1kΩ)であれば良いことが分かっている。図5(B)より、高加速電圧でボロンを導入してLDD領域を形成しても、ソース領域およびドレイン領域の抵抗値はソース領域およびドレイン領域として充分機能する程度まで低くなることがわかる。
【0023】
このようにして、ソース領域およびドレイン領域の注入欠陥は最小限に抑えることができ、活性化が容易となる。また、ソース領域およびドレイン領域と、LDD領域へのドーピング処理に関しては、独立に加速電圧と導入量を設定できるため、設計の自由度が大幅に向上した。
【0024】
なお、ここではn型を付与する不純物元素としてリンを、p型を付与する不純物元素としてボロンを、半導体膜として珪素膜を例に挙げて説明した。しかし、本発明において、n型を付与する不純物元素、p型を付与する不純物元素および半導体膜はこれらに限定するものではない。例えば、半導体膜として、非晶質半導体膜や微結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良いし、n型を付与する不純物元素としてリン以外の15族に属する元素や、p型を付与する不純物元素としてボロン以外の13族に属する元素を適用しても良い。
【0025】
本発明は、pチャネル型TFTを有する半導体装置の作製方法において、
結晶質半導体膜上にゲート絶縁膜を形成する第1の工程と、
前記ゲート絶縁膜上に少なくとも1層の導電膜を形成する第2の工程と、
前記導電膜を少なくとも1回エッチングを行なってテーパーを有するゲート電極を形成する第3の工程と、
前記ゲート電極をマスクとして、前記結晶質半導体膜に第1の不純物元素を導入して第1および第2の不純物領域を形成する第4の工程と、
前記第2の不純物領域に選択的に前記第1の不純物元素を導入して第3の不純物領域を形成する第5の工程と、
前記第1の不純物領域に第2の不純物元素を導入して第4の不純物領域を形成する第6の工程と、
前記第3の不純物領域に前記第2の不純物元素を導入して第5の不純物領域を形成する第7の工程と、
を有することを特徴とする半導体装置の作製方法である。
【0026】
前記導電膜はタングステン、タンタル、チタン及びモリブデンなどの高融点金属またはこれら金属を成分とする化合物またはこれら金属を含む合金などから選ばれた材質を用いる。
【0027】
エッチングにはプラズマ発生源の電力と基板側に負のバイアス電圧を発生させるバイアス電力を独立に制御できる装置を用いる。ゲート電極の端部のテーパー角度は基板側のバイアス電圧に依存するので、ドライエッチング装置のバイアス電力をより大きく設定することでゲート電極のテーパー角度はより小さくなることがわかった。バイアス電力を適宜制御して、ゲート電極の端部に5〜70°のテーパー角度を形成することができ、その形状を利用して不純物領域を形成する際のマスクに用いる。前記第6の工程ではゲート電極の端部に5〜60°のテーパー角度が形成されるようにドライエッチングを行ない、ゲート電極を形成する。
【0028】
上記第4の工程において、第1および第2の不純物領域を形成するために、イオン化した不純物元素を、電界で加速してゲート絶縁膜(本明細書中では、ゲート電極と半導体層とに密接してその両者の間に設けられる絶縁膜と、該絶縁膜からその周辺の領域に延在する絶縁膜を含めてゲート絶縁膜と称する)を通過させて、結晶質半導体膜に導入する方法を用いる。本明細書中において、この不純物元素の導入方法を便宜上「スルードープ法」と呼ぶ。
【0029】
前述のような形状のゲート電極とすることによって、前記第4の工程でスルードープ法を用い、前記ゲート電極を構成する第1の導電層のテーパー形状となっている部分(テーパー部)の下方に存在する結晶質半導体膜に、不純物元素の濃度がチャネル形成領域から遠去かるにつれて連続的に高くなる第1の不純物領域を自己整合的に形成することを特徴としている。
【0030】
上記4の工程直後において、ゲート絶縁膜を介してゲート電極を構成する第1の導電層のテーパー部と重なる第1の不純物領域と、ゲート絶縁膜を介してゲート電極を構成する第1の導電層のテーパー部と重ならない第2の不純物領域とに区別することができる。
【0031】
続いて第5の工程において、第3の不純物領域を自己整合的に形成するために、イオン化した不純物元素を、電界で加速してゲート絶縁膜を通過させて、結晶質半導体膜に導入する方法を用いる。このとき、低加速電圧でドーピング処理を行なえば、ゲート電極を構成する第1の導電層がマスクとなるので、自己整合的に第3の不純物領域を形成することができる。
【0032】
ただし、pチャネル型TFTを作製する場合には、レジストを形成して、第2の不純物領域に選択的に不純物元素を導入して第3の不純物領域を形成する。
【0033】
前述のような形状のゲート電極とすることによって、前記第6の工程でスルードープ法を用い、前記ゲート電極のテーパー形状となっている部分(テーパー部)の下方に存在する結晶質半導体膜に、不純物元素の濃度がチャネル形成領域から遠去かるにつれて連続的に高くなる第4の不純物領域を自己整合的に形成する。
【0034】
続いて第7の工程において、第5の不純物領域を自己整合的に形成するために、イオン化した不純物元素を、電界で加速してゲート絶縁膜を通過させて、結晶質半導体膜に添加する方法を用いる。このとき、低加速電圧でドーピング処理を行なえば、ゲート電極を構成する第1の導電層がマスクとなるので、自己整合的に第5の不純物領域を形成することができる。
【0035】
上記手段を用いてマスク枚数を削減することで半導体装置の製造工程数、製造に要する時間を削減でき、製造コストの削減及び歩留まりの改善が可能となる。
【0036】
また、上記の処理のほかにもドライエッチングや不純物元素のドーピング処理の順序及び条件を変えることで同じマスク枚数にて結晶質半導体膜、ゲート絶縁膜およびゲート電極を有する半導体装置にGOLD構造を形成することができる。
【0037】
【発明の実施の形態】
本願発明の実施形態について、以下に図1〜図3を用いて説明する。
【0038】
まず、基板10上に下地絶縁膜11を形成する。基板10としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【0039】
また、下地絶縁膜11としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜11を形成する。前記下地絶縁膜は前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【0040】
次いで、下地絶縁膜上に半導体膜12を形成する。半導体膜12は、非晶質構造を有する半導体膜を公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により25〜80nm(好ましくは30〜60nm)の厚さで成膜する。前記半導体膜12としては、非晶質半導体膜や微結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。
【0041】
続いて、ニッケルなどの金属元素を用いた熱結晶化法を行なう。ニッケルなどの金属元素の添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよく、いずれかの方法により、図1(B)に示す前記金属元素含有層13を形成する。その後、加熱処理を行ない、半導体膜を結晶化させる。この結晶化法により半導体膜中に金属元素が残留することになる。その後、さらに図1(D)に示すように、レーザ結晶化法を行なっても良い。レーザ結晶化の際に用いるレーザ発振器として、エキシマレーザは大出力で、現状で300Hz程度の高周波パルスを発振出来るため、良く用いられている。また、パルス発振のエキシマレーザだけでなく、連続発振のエキシマレーザや、Arレーザ、YAGレーザ、YVO4レーザ、YLFレーザ等も用いることが出来る。また、レーザビームの照射は真空中、大気中、窒素雰囲気中などで行なうことが出来る。さらに、レーザビームを照射する際に基板を500度程度まで加熱しても良い。
【0042】
得られた結晶質半導体膜にフォトマスクを用いて所望の形状にパターニングして半導体層16a、16bを形成する。ここで、半導体層16aはnチャネル型TFTを形成するための半導体層とし、半導体層16bはpチャネル型TFTを形成するための半導体層とする。
【0043】
また、半導体層16a、16bを形成した後、TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
【0044】
次いで、半導体層16a、16bを覆うゲート絶縁膜17を形成する。ゲート絶縁膜17はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。
【0045】
また、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【0046】
次いで、ゲート絶縁膜17上に膜厚20〜100nmの第1の導電膜18と、膜厚100〜400nmの第2の導電膜19とを積層形成する。第1の導電膜18および第2の導電膜19は、いずれもTa、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、AgPdCu合金を用いてもよい。
【0047】
次に、フォトリソグラフィ法を用いてレジストからなるマスク20、21を形成し、電極及び配線を形成するための第1のエッチング処理を行なう。第1のエッチング処理では第1および第2のエッチング条件で行なう。この第1のエッチング条件により第1の導電層の端部をテーパー形状とする。
【0048】
この後、レジストからなるマスク20、21を除去せずに第2のエッチング条件に変え、エッチングを行なう。第2のエッチング条件により第1の導電膜18および第2の導電膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
【0049】
上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15〜45°となる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層22、23(第1の導電層22a、23aと第2の導電層22b、23b)を形成する。24はゲート絶縁膜であり、第1の形状の導電層22、23で覆われない領域は20〜50nm程度エッチングされ薄くなった領域が形成される。
【0050】
次いで、レジストからなるマスクを除去せずに第2のエッチング処理を行なう。ここでは、第2の導電膜を選択的にエッチングする。この時、第2のエッチング処理により第2の導電層25b、26bを形成する。一方、第1の導電層25a、26aは、ほとんどエッチングされず、第2の形状の導電層25、26を形成する。
【0051】
そして、第1のドーピング処理を行ない、図2(A)の状態を得る。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。第1のドーピング処理の条件は加速電圧を60〜120keVとし、不純物領域28、29の平均濃度が1×1017〜5×1020/cm3となるように行なう。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いる。第1のドーピング処理は、第2の形状の導電層25、26を不純物元素に対するマスクとして用い、第2の導電層25a、26aのテーパー部下方における半導体層にも不純物元素が添加されるようにドーピングする。この不純物領域へ添加されたリン(P)の濃度は、第1の導電層のテーパー部の膜厚にしたがって緩やかな濃度勾配を有している。こうして、自己整合的に形成された不純物領域28、29のうち、導電層25、26と重なる不純物領域が28b、29bであり、導電層25、26と重ならない不純物領域が28a、29aである。
【0052】
次いで、導電層25、26をマスクとして用い、ゲート絶縁膜27を選択的に除去して絶縁層30a、30bを形成する。また、絶縁層30a、30bを形成すると同時に第2の形状の導電層25、26の形成に使用したレジストマスクを除去してもよい。(図2(B))
【0053】
第2のドーピング処理を行なって半導体層にn型を付与する不純物元素を添加する。ドーピングは第1の導電層および第2の導電層を不純物元素に対するマスクとして用い、半導体層に不純物元素を導入する。この第2のドーピング処理の際には、pチャネル型TFTを形成する半導体層のソース領域およびドレイン領域の一部に不純物元素が導入されるようにレジストからなるマスク31で覆う。第2のドーピング処理の条件は加速電圧を5〜40keVとし、不純物領域32、33aの平均濃度が1×1020〜5×1021/cm3となるように行なう。こうして、自己整合的に第1の導電層と重ならない不純物領域32、33aを形成する。マスク31により、不純物領域29aは第2のドーピング処理によってn型を付与する不純物元素が導入される領域33aと導入されない領域33bに分かれる。ここで、pチャネル型TFTを形成する半導体層にもn型を付与する不純物元素を導入するのは、結晶化を促進するために用いた金属元素をチャネル形成領域から除去またはTFTの電気的特性に悪影響を及ぼさない程度にまで低減するために必要だからである。
【0054】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク34を形成して第3のドーピング処理を行なう。この第3のドーピング処理の際には、nチャネル型TFTを形成する半導体層はレジストからなるマスク34で覆われている。第3のドーピング処理ではpチャネル型TFTのLDD領域を形成するため、高加速電圧でp型を付与する不純物元素を導入する。第3のドーピング処理の条件は加速電圧を60〜120keVとし、不純物領域35の平均濃度が1×1018〜5×1021/cm3となるように行なう。このとき、同時にソース領域およびドレイン領域にもp型を付与する不純物元素が導入される。しかし、LDD領域が必要とする前記p型を付与する不純物元素の導入量はソース領域およびドレイン領域が必要とする導入量と比較すると数桁少ない。そのため、第3のドーピング処理においてソース領域およびドレイン領域に導入される前記p型を付与する不純物元素は問題とならない。また、第1のドーピング処理によって、不純物領域35にはn型を付与する不純物元素が添加されているが、p型を付与する不純物元素の平均濃度を1×1018〜5×1021/cm3となるようにドーピング処理することにより、pチャネル型TFTのLDD領域として機能するために何ら問題は生じない。
【0055】
続いて、マスク34を除去せずに第4のドーピング処理を行なう。第4のドーピング処理により、pチャネル型TFTの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が導入された不純物領域36を形成する。第4のドーピング処理の条件は加速電圧を5〜40keVとし、不純物領域の平均濃度が1×1020〜5×1022/cm3となるように行なう。第1の導電層26aおよび第2の導電層26bを不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自己整合的に不純物領域36を形成する。(図3(A))。第1のドーピング処理及び第2のドーピング処理によって、不純物領域36a、36bにはそれぞれ異なる濃度でn型を付与する不純物元素が添加されているが、そのいずれの領域においてもp型を付与する不純物元素の平均濃度を1×1020〜5×1022/cm3となるようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、pチャネル型TFTの活性層となる半導体層の一部が露呈しているため、p型を付与する不純物元素を添加しやすい利点を有している。
【0056】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【0057】
次いで、レジストからなるマスク34を除去して第1の層間絶縁膜37を形成する。この層間絶縁膜37としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとしてシリコンを含む絶縁膜で形成する。層間絶縁膜37は他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【0058】
次いで、図3(B)に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜550℃で行えばよく、本実施例では550℃、4時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。
【0059】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用した金属元素が高濃度のn型を付与する不純物元素を含む不純物領域32、36にゲッタリングされ、主にチャネル形成領域となる半導体層中の前記金属元素の濃度が低減される。このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【0060】
また、第1の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜(シリコンを主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で活性化処理を行うことが好ましい。
【0061】
以上の構成でなる本願発明について、以下に示す実施例でもってさらに詳細な説明を行なうこととする。
【0062】
【実施例】
[実施例1]
本願発明の実施例について、以下に図1〜図3を用いて説明する。
【0063】
まず、基板10上に下地絶縁膜11を形成する。基板10としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【0064】
また、下地絶縁膜11としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜11を形成する。前記下地絶縁膜は前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。なお、下地絶縁膜を形成しなくてもよい。
【0065】
次いで、下地絶縁膜上に半導体膜12を形成する。半導体膜12は、非晶質構造を有する半導体膜を公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により25〜80nm(好ましくは30〜60nm)の厚さで成膜する。前記半導体膜12としては、非晶質半導体膜や微結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。
【0066】
続いて、ニッケルなどの金属元素を用いた熱結晶化法を行なう。ニッケルなどの金属元素の添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよく、いずれかの方法により、図1(B)に示す前記金属元素含有層13を形成する。その後、加熱処理を行ない、半導体膜を結晶化させる。この結晶化法により半導体膜中に金属元素が残留することになる。その後、さらに図1(D)に示すように、レーザ結晶化法を行なっても良い。レーザ結晶化の際に用いるレーザ発振器として、エキシマレーザは大出力で、現状で300Hz程度の高周波パルスを発振出来るため、良く用いられている。また、パルス発振のエキシマレーザだけでなく、連続発振のエキシマレーザや、Arレーザ、YAGレーザ、YVO4レーザ、YLFレーザ等も用いることが出来る。また、レーザビームの照射は真空中、大気中、窒素雰囲気中などで行なうことが出来る。さらに、レーザビームを照射する際に基板を500度程度まで加熱しても良い。
【0067】
得られた結晶質半導体膜にフォトマスクを用いて所望の形状にパターニングして半導体層16a、16bを形成する。ここで、半導体層16aはnチャネル型TFTを形成するための半導体層とし、半導体層16bはpチャネル型TFTを形成するための半導体層とする。
【0068】
また、半導体層16a、16bを形成した後、TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。
【0069】
次いで、半導体層16a、16bを覆うゲート絶縁膜17を形成する。ゲート絶縁膜17はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマCVD法により110nmの厚さで酸化窒化シリコン膜(組成比Si=32%、O=59%、N=7%、H=2%)で形成した。勿論、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【0070】
また、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【0071】
次いで、ゲート絶縁膜17上に膜厚20〜100nmの第1の導電膜18と、膜厚100〜400nmの第2の導電膜19とを積層形成する。本実施例では、膜厚30nmのTaN膜からなる第1の導電膜408と、膜厚370nmのW膜からなる第2の導電膜409を積層形成した。TaN膜はスパッタ法で形成し、Taのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、W膜は、Wのターゲットを用いたスパッタ法で形成した。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のW(純度99.9999%)のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができた。
【0072】
なお、本実施例では、第1の導電膜18をTaN、第2の導電膜19をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、AgPdCu合金を用いてもよい。また、第1の導電膜をタンタル(Ta)膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化チタン(TiN)膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をAl膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をCu膜とする組み合わせとしてもよい。
【0073】
次に、フォトリソグラフィ法を用いてレジストからなるマスク20、21を形成し、電極及び配線を形成するための第1のエッチング処理を行なう。第1のエッチング処理では第1および第2のエッチング条件で行なう。本実施例では第1のエッチング条件として、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業(株)製のICPを用いたドライエッチング装置(Model E645−□ICP)を用いた。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件により第1の導電層の端部をテーパー形状とする。
【0074】
この後、レジストからなるマスク20、21を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30/30(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。第2のエッチング条件により第1の導電膜18および第2の導電膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
【0075】
上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15〜45°となる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層22、23(第1の導電層22a、23aと第2の導電層22b、23b)を形成する。24はゲート絶縁膜であり、第1の形状の導電層22、23で覆われない領域は20〜50nm程度エッチングされ薄くなった領域が形成される。
【0076】
次いで、レジストからなるマスクを除去せずに第2のエッチング処理を行なう。ここでは、ここでは、エッチングガスにCF4とCl2とO2とを用い、W膜からなる第2の導電膜を選択的にエッチングする。この時、第2のエッチング処理により第2の導電層25b、26bを形成する。一方、第1の導電層25a、26aは、ほとんどエッチングされず、第2の形状の導電層25、26を形成する。
【0077】
そして、第1のドーピング処理を行ない、図2(A)の状態を得る。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。第1のドーピング処理の条件は加速電圧を60〜120keVとし、濃度が1×1017〜5×1020/cm3となるように行なう。本実施例では加速電圧を90keVとし、不純物領域28、29の平均濃度が2.5×1018/cm3となるように第1のドーピング処理を行なった。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いる。第1のドーピング処理は、第2の形状の導電層25、26を不純物元素に対するマスクとして用い、第2の導電層25a、26aのテーパー部下方における半導体層にも不純物元素が添加されるようにドーピングする。この不純物領域へ添加されたリン(P)の濃度は、第1の導電層のテーパー部の膜厚にしたがって緩やかな濃度勾配を有している。こうして、自己整合的に形成された不純物領域28、29のうち、導電層25、26と重なる不純物領域が28b、29bであり、導電層25、26と重ならない不純物領域が28a、29aである。
【0078】
次いで、導電層25、26をマスクとして用い、ゲート絶縁膜27を選択的に除去して絶縁層30a、30bを形成する。また、絶縁層30a、30bを形成すると同時に第2の形状の導電層25、26の形成に使用したレジストマスクを除去してもよい。(図2(B))
【0079】
第2のドーピング処理を行なって半導体層にn型を付与する不純物元素を添加する。ドーピングは第1の導電層および第2の導電層を不純物元素に対するマスクとして用い、半導体層に不純物元素を導入する。この第2のドーピング処理の際には、pチャネル型TFTを形成する半導体層のソース領域およびドレイン領域の一部に不純物元素が導入されるようにレジストからなるマスク31で覆う。第2のドーピング処理の条件は加速電圧を5〜40keVとし、濃度が1×1020〜5×1021/cm3となるように行なう。本実施例では加速電圧を10keVとし、不純物領域32、33aの平均濃度が2.0×1020/cm3となるように第2のドーピング処理を行なった。こうして、自己整合的に第1の導電層と重ならない不純物領域32、33aを形成する。マスク31により、不純物領域29aは第2のドーピング処理によってn型を付与する不純物元素が導入される領域33aと導入されない領域33bに分かれる。ここで、pチャネル型TFTを形成する半導体層にもn型を付与する不純物元素を導入するのは、結晶化を促進するために用いた金属元素をチャネル形成領域から除去またはTFTの電気的特性に悪影響を及ぼさない程度にまで低減するために必要だからである。
【0080】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク34を形成して第3のドーピング処理を行なう。この第3のドーピング処理の際には、nチャネル型TFTを形成する半導体層はレジストからなるマスク34で覆われている。第3のドーピング処理ではpチャネル型TFTのLDD領域を形成するため、高加速電圧でp型を付与する不純物元素を導入する。第3のドーピング処理の条件は加速電圧を60〜120keVとし、濃度が1×1018〜5×1021/cm3となるように行なう。本実施例では加速電圧を80keVとし、不純物領域35の平均濃度が5.0×1019/cm3となるように第3のドーピング処理を行なった。このとき、同時にソース領域およびドレイン領域にもp型を付与する不純物元素が導入される。しかし、LDD領域が必要とする前記p型を付与する不純物元素の導入量はソース領域およびドレイン領域が必要とする導入量と比較すると数桁少ない。そのため、第3のドーピング処理においてソース領域およびドレイン領域に導入される前記p型を付与する不純物元素は問題とならない。また、第1のドーピング処理によって、不純物領域35にはn型を付与する不純物元素が添加されているが、p型を付与する不純物元素の平均濃度を1×1018〜5×1021/cm3となるようにドーピング処理することにより、pチャネル型TFTのLDD領域として機能するために何ら問題は生じない。
【0081】
続いて、マスク34を除去せずに第4のドーピング処理を行なう。第4のドーピング処理により、pチャネル型TFTの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が導入された不純物領域36を形成する。第4のドーピング処理の条件は加速電圧を5〜40keVとし、濃度が1×1020〜5×1022/cm3となるように行なう。第1の導電層26aおよび第2の導電層26bを不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。(図3(A))。本実施例では加速電圧を10keVとし、不純物領域36の平均濃度が1.0×1021/cm3となるように第4のドーピング処理を行なった。第1のドーピング処理及び第2のドーピング処理によって、不純物領域36a、36bにはそれぞれ異なる濃度でn型を付与する不純物元素が添加されているが、そのいずれの領域においてもp型を付与する不純物元素の濃度を1×1020〜5×1022/cm3となるようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、pチャネル型TFTの活性層となる半導体層の一部が露呈しているため、p型を付与する不純物元素を添加しやすい利点を有している。
【0082】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【0083】
次いで、レジストからなるマスク34を除去して第1の層間絶縁膜37を形成する。この層間絶縁膜37としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとしてシリコンを含む絶縁膜で形成する。層間絶縁膜37は他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【0084】
次いで、図3(B)に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜550℃で行えばよく、本実施例では550℃、4時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。
【0085】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用した金属元素が高濃度のn型を付与する不純物元素を含む不純物領域32、36にゲッタリングされ、主にチャネル形成領域となる半導体層中の前記金属元素の濃度が低減される。このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【0086】
また、第1の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜(シリコンを主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で活性化処理を行うことが好ましい。
【0087】
[実施例2]
本実施例では実施例1で示した第1のドーピング処理後、ゲート絶縁膜を選択的に除去せずに、TFTを作製する方法について図2、図3を用いて説明する。
【0088】
実施例1にしたがって、図2(A)の状態を得る。
【0089】
続いて、第2のドーピング処理を行なって半導体層にn型を付与する不純物元素を添加する。ドーピングは第1の導電層および第2の導電層を不純物元素に対するマスクとして用い、半導体層に不純物元素を導入する。この第2のドーピング処理の際には、pチャネル型TFTを形成する半導体層のソース領域およびドレイン領域の一部に不純物元素が導入されるようにレジストからなるマスク51で覆う。第2のドーピング処理の条件は加速電圧を5〜40keVとし、不純物領域52、53aの平均濃度が1×1020〜5×1021/cm3となるように行なう。本実施例では加速電圧を30keVとし、濃度が2.0×1020/cm3となるように第2のドーピング処理を行なった。こうして、自己整合的に第1の導電層と重ならない不純物領域52、53aを形成する。マスク51により、不純物領域29aは第2のドーピング処理によってn型を付与する不純物元素が導入される領域53aと導入されない領域53bに分かれる。ここで、pチャネル型TFTを形成する半導体層にもn型を付与する不純物元素を導入するのは、結晶化を促進するために用いた金属元素をチャネル形成領域から除去またはTFTの電気的特性に悪影響を及ぼさない程度にまで低減するために必要だからである。
【0090】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスク54を形成して第3のドーピング処理を行なう。この第3のドーピング処理の際には、nチャネル型TFTを形成する半導体層はレジストからなるマスク54で覆われている。第3のドーピング処理ではpチャネル型TFTのLDD領域を形成するため、高加速電圧でp型を付与する不純物元素を導入する。第3のドーピング処理の条件は加速電圧を60〜120keVとし、濃度が1×1018〜5×1021/cm3となるように行なう。本実施例では加速電圧を80keVとし、不純物領域55の平均濃度が5.0×1019/cm3となるように第3のドーピング処理を行なった。このとき、同時にソース領域およびドレイン領域にもp型を付与する不純物元素が導入される。しかし、LDD領域が必要とする前記p型を付与する不純物元素の導入量はソース領域およびドレイン領域が必要とする導入量と比較すると数桁少ない。そのため、第3のドーピング処理においてソース領域およびドレイン領域に導入される前記p型を付与する不純物元素は問題とならない。また、第1のドーピング処理によって、不純物領域55にはn型を付与する不純物元素が添加されているが、p型を付与する不純物元素の平均濃度を1×1018〜5×1021/cm3となるようにドーピング処理することにより、pチャネル型TFTのLDD領域として機能するために何ら問題は生じない。
【0091】
続いて、マスク54を除去せずに第4のドーピング処理を行なう。第4のドーピング処理により、pチャネル型TFTの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が導入された不純物領域56を形成する。第4のドーピング処理の条件は加速電圧を5〜40keVとし、不純物領域56の平均濃度が1×1020〜5×1022/cm3となるように行なう。第1の導電層26aおよび第2の導電層26bを不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。(図4(C))。本実施例では加速電圧を30keVとし、不純物領域56の平均濃度が1.0×1021/cm3となるように第4のドーピング処理を行なった。第1のドーピング処理及び第2のドーピング処理によって、不純物領域36a、36bにはそれぞれ異なる濃度でn型を付与する不純物元素が添加されているが、そのいずれの領域においてもp型を付与する不純物元素の平均濃度を1×1020〜5×1022/cm3となるようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、pチャネル型TFTの活性層となる半導体層の一部が露呈しているため、p型を付与する不純物元素を添加しやすい利点を有している。
【0092】
以上までの工程でそれぞれの半導体層に不純物領域が形成される。
【0093】
次いで、レジストからなるマスク54を除去して第1の層間絶縁膜57を形成する。この層間絶縁膜57としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとしてシリコンを含む絶縁膜で形成する。層間絶縁膜57は他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【0094】
次いで、図4(D)に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化工程はファーネスアニール炉を用いる熱アニール法で行う。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜550℃で行なえばよく、本実施例では550℃、4時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。
【0095】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用した金属元素が高濃度のn型を付与する不純物元素を含む不純物領域52、56にゲッタリングされ、主にチャネル形成領域となる半導体層中の前記金属元素の濃度が低減される。このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【0096】
また、第1の層間絶縁膜を形成する前に活性化処理を行っても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜(シリコンを主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で活性化処理を行うことが好ましい。
[実施例4]
本実施例ではアクティブマトリクス基板の作製方法について図6〜図10を用いて説明する。
【0097】
まず、本実施例ではコーニング社の#7059ガラスや#1737ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板400を用いる。なお、基板300としては、石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性が有するプラスチック基板を用いてもよい。
【0098】
次いで、基板300上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜から成る下地膜301を形成する。本実施例では下地膜301として2層構造を用いるが、前記絶縁膜の単層膜または2層以上積層させた構造を用いても良い。下地膜301の一層目としては、プラズマCVD法を用い、SiH4、NH3、及びN2Oを反応ガスとして成膜される酸化窒化シリコン膜301aを10〜200nm(好ましくは50〜100nm)形成する。本実施例では、膜厚50nmの酸化窒化シリコン膜301a(組成比Si=32%、O=27%、N=24%、H=17%)を形成した。次いで、下地膜401のニ層目としては、プラズマCVD法を用い、SiH4、及びN2Oを反応ガスとして成膜される酸化窒化シリコン膜401bを50〜200nm(好ましくは100〜150nm)の厚さに積層形成する。本実施例では、膜厚100nmの酸化窒化シリコン膜401b(組成比Si=32%、O=59%、N=7%、H=2%)を形成した。
【0099】
次いで、下地膜上に半導体層402〜406を形成する。半導体層402〜406は、非晶質構造を有する半導体膜を公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により成膜する。前記半導体膜12としては、非晶質半導体膜や微結晶半導体膜、多結晶半導体膜などがあり、非晶質シリコンゲルマニウム膜などの非晶質構造を有する化合物半導体膜を適用しても良い。本実施例では、プラズマCVD法を用い、55nmの非晶質珪素膜を成膜した。
【0100】
続いて、ニッケルなどの金属元素を用いた熱結晶化法を行なう。ニッケルなどの金属元素の添加の方法は、プラズマ処理法や蒸着法、イオン注入法、スパッタ法、溶液塗布法等を利用すればよく、いずれかの方法により、図6(A)に示す前記金属含有層303を形成する。その後、加熱処理を行ない、半導体層を結晶化させる。本実施例では、ニッケルを含む溶液を非晶質珪素膜上に保持させ、この非晶質珪素膜に脱水素化(500℃、1時間)を行なった後、熱結晶化(550℃、4時間)を行なった。
【0101】
得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層402〜406の厚さは25〜80nm(好ましくは30〜60nm)の厚さで形成する。本実施例では、この結晶質シリコン膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層402〜406を形成した。
【0102】
また、半導体層402〜406を形成した後、TFTのしきい値を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行なってもよい。
【0103】
また、レーザ結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザやYAGレーザ、YVO4レーザ等を用いることができる。これらのレーザを用いる場合には、レーザ発振器から放射されたレーザビームを光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100〜400mJ/cm2(代表的には200〜300mJ/cm2)とする。また、YAGレーザを用いる場合にはその第2高調波を用いパルス発振周波数1〜300Hzとし、レーザーエネルギー密度を300〜600mJ/cm2(代表的には350〜500mJ/cm2)とすると良い。そして幅100〜1000μm、例えば400μmで線状に集光したレーザビームを基板全面に渡って照射し、この時の線状レーザビームの重ね合わせ率(オーバーラップ率)を50〜98%として行えばよい。
【0104】
次いで、半導体層402〜406を覆うゲート絶縁膜407を形成する。ゲート絶縁膜407はプラズマCVD法またはスパッタ法を用い、厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマCVD法により110nmの厚さで酸化窒化シリコン膜(組成比Si=32%、O=59%、N=7%、H=2%)で形成した。もちろん、ゲート絶縁膜は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【0105】
また、酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(Tetraethyl Orthosilicate)とO2とを混合し、反応圧力40Pa、基板温度300〜400℃とし、高周波(13.56MHz)電力密度0.5〜0.8W/cm2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、その後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【0106】
次いで、図6(C)に示すように、ゲート絶縁膜407上に膜厚20〜100nmの第1の導電膜408と、膜厚100〜400nmの第2の導電膜409とを積層形成する。本実施例では、膜厚30nmのTaN膜からなる第1の導電膜408と、膜厚370nmのW膜からなる第2の導電膜409を積層形成した。TaN膜はスパッタ法で形成し、Taのターゲットを用い、窒素を含む雰囲気内でスパッタした。また、W膜は、Wのターゲットを用いたスパッタ法で形成した。その他に6フッ化タングステン(WF6)を用いる熱CVD法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、W膜の抵抗率は20μΩcm以下にすることが望ましい。W膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、W膜中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。従って、本実施例では、高純度のW(純度99.9999%)のターゲットを用いたスパッタ法で、さらに成膜時に気相中からの不純物の混入がないように十分配慮してW膜を形成することにより、抵抗率9〜20μΩcmを実現することができた。
【0107】
なお、本実施例では、第1の導電膜408をTaN、第2の導電膜409をWとしたが、特に限定されず、いずれもTa、W、Ti、Mo、Al、Cu、Cr、Ndから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成してもよい。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。また、AgPdCu合金を用いてもよい。また、第1の導電膜をタンタル(Ta)膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化チタン(TiN)膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をAl膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をCu膜とする組み合わせとしてもよい。
【0108】
次に、フォトリソグラフィ法を用いてレジストからなるマスク410〜415を形成し、電極及び配線を形成するための第1のエッチング処理を行なう。第1のエッチング処理では第1及び第2のエッチング条件で行なう。本実施例では第1のエッチング条件として、ICP(Inductively Coupled Plasma:誘導結合型プラズマ)エッチング法を用い、エッチング用ガスにCF4とCl2とO2とを用い、それぞれのガス流量比を25/25/10(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行った。ここでは、松下電器産業(株)製のICPを用いたドライエッチング装置(Model E645−□ICP)を用いた。基板側(試料ステージ)にも150WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。
【0109】
この後、レジストからなるマスク410〜415を除去せずに第2のエッチング条件に変え、エッチング用ガスにCF4とCl2とを用い、それぞれのガス流量比を30/30(sccm)とし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行った。基板側(試料ステージ)にも20WのRF(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。CF4とCl2を混合した第2のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。
【0110】
上記第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。このテーパー部の角度は15〜45°となる。こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層417〜422(第1の導電層417a〜422aと第2の導電層417b〜422b)を形成する。416はゲート絶縁膜であり、第1の形状の導電層417〜422で覆われない領域は20〜50nm程度エッチングされ薄くなった領域が形成される。
【0111】
次いで、レジストからなるマスクを除去せずに第2のエッチング処理を行なう。
ここでは、第2の導電膜を選択的にエッチングする。この時、第2のエッチング処理により第2の導電層428b〜433bを形成する。一方、第1の導電層428a〜433aは、ほとんどエッチングされず、第2の形状の導電層428〜433を形成する。
【0112】
そして、第1のドーピング処理を行ない、図2(B)の状態を得る。ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。第1のドーピング処理の条件は加速電圧を60〜120keVとし、濃度が1×1017〜5×1020/cm3となるように行なう。本実施例では加速電圧を90keVとし、不純物領域423〜427の平均濃度が2.5×1018/cm3となるように第1のドーピング処理を行なった。n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いる。第1のドーピング処理は、第2の形状の導電層428〜433を不純物元素に対するマスクとして用い、第2の導電層428a〜433aのテーパー部下方における半導体層にも不純物元素が添加されるようにドーピングする。この不純物領域へ添加されたリン(P)の濃度は、第1の導電層のテーパー部の膜厚にしたがって緩やかな濃度勾配を有している。こうして、自己整合的に形成された不純物領域423〜427のうち、第2の導電層428b〜433bと重なる不純物領域が423b〜427bであり、第2の導電層428b〜433bと重ならない不純物領域が423a〜427aである。
【0113】
次いで、レジストからなるマスクを除去した後、第2の形状の導電層428〜433をマスクとして用い、ゲート絶縁膜338を選択的に除去して絶縁層339a〜339gを形成する。また、339a〜339gを形成すると同時に第2の形状の導電層428〜433の形成に使用したレジストマスクを除去してもよい。(図7(B))
【0114】
第2のドーピング処理を行なって半導体層にn型を付与する不純物元素を添加する。ドーピングは第1の導電層および第2の導電層を不純物元素に対するマスクとして用い、半導体層に不純物元素を導入する。この第2のドーピング処理の際には、pチャネル型TFTを形成する半導体層のソース領域およびドレイン領域の一部に不純物元素が導入されるようにレジストからなるマスク441a〜441cで覆う。第2のドーピング処理の条件は加速電圧を5〜40keVとし、濃度が1×1020〜5×1021/cm3となるように行なう。こうして、自己整合的に第1の導電層と重ならない不純物領域434〜438を形成する。本実施例では加速電圧を10keVとし、不純物領域434〜438の平均濃度が1.5×1020/cm3となるように第2のドーピング処理を行なった。マスク441a〜441cにより、不純物領域424a、426aは第2のドーピング処理によってn型を付与する不純物元素が導入される領域435、437と導入されない領域439、440に分かれる。ここで、pチャネル型TFTを形成する半導体層にもn型を付与する不純物元素を導入するのは、結晶化を促進するために用いた金属元素をチャネル形成領域から除去またはTFTの電気的特性に悪影響を及ぼさない程度にまで低減するために必要だからである。
【0115】
次いで、レジストからなるマスクを除去した後、新たにレジストからなるマスクを形成して第3のドーピング処理を行なう。この第3のドーピング処理の際には、nチャネル型TFTを形成する半導体層はレジストからなるマスク452〜454で覆われている。第3のドーピング処理ではpチャネル型TFTのLDD領域を形成するため、高加速電圧でp型を付与する不純物元素を導入する。第3のドーピング処理の条件は加速電圧を60〜120keVとし、濃度が1×1018〜5×1021/cm3となるように行なう。本実施例では加速電圧を80keVとし、不純物領域の平均濃度が5.0×1019/cm3と455、456なるように第3のドーピング処理を行なった。このとき、同時にソース領域およびドレイン領域にもp型を付与する不純物元素が導入される。しかし、LDD領域が必要とする前記p型を付与する不純物元素の導入量はソース領域およびドレイン領域が必要とする導入量と比較すると数桁少ない。そのため、第3のドーピング処理においてソース領域およびドレイン領域に導入される前記p型を付与する不純物元素は問題とならない。また、第1のドーピング処理によって、不純物領域455、456にはn型を付与する不純物元素が添加されているが、そのいずれの領域においてもp型を付与する不純物元素の濃度を1×1018〜5×1021/cm3となるようにドーピング処理することにより、pチャネル型TFTのLDD領域として機能するために何ら問題は生じない。
【0116】
続いて、マスク452〜454を除去せずに第4のドーピング処理を行なう。
第4のドーピング処理により、pチャネル型TFTの活性層となる半導体層に前記一導電型とは逆の導電型を付与する不純物元素が導入された不純物領域457〜459を形成する。第4のドーピング処理の条件は加速電圧を5〜40keVとし、濃度が1×1020〜5×1022/cm3となるように行なう。第2の形状の導電層428〜433を不純物元素に対するマスクとして用い、p型を付与する不純物元素を添加して自己整合的に不純物領域を形成する。(図8(C))本実施例では加速電圧を10keVとし、不純物領域457〜459の平均濃度が1.0×1021/cm3となるように第4のドーピング処理を行なった。第1のドーピング処理及び第2のドーピング処理によって、不純物領域457〜459にはそれぞれ異なる濃度でn型を付与する不純物元素が添加されているが、そのいずれの領域においてもp型を付与する不純物元素の濃度を1×1020〜5×1022/cm3となるようにドーピング処理することにより、pチャネル型TFTのソース領域およびドレイン領域として機能するために何ら問題は生じない。本実施例では、pチャネル型TFTの活性層となる半導体層の一部が露呈しているため、p型を付与する不純物元素を添加しやすい利点を有している。
【0117】
以上までの工程で、それぞれの半導体層に不純物領域が形成される。
【0118】
次いで、レジストからなるマスク452〜454を除去して第1の層間絶縁膜461を形成する。この第1の層間絶縁膜461としては、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとしてシリコンを含む絶縁膜で形成する。本実施例では、プラズマCVD法により膜厚150nmの酸化窒化シリコン膜を形成した。勿論、第1の層間絶縁膜461は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【0119】
次いで、図9(A)に示すように、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行なう。この活性化工程はファーネスアニール炉を用いる熱アニール法で行なう。熱アニール法としては、酸素濃度が1ppm以下、好ましくは0.1ppm以下の窒素雰囲気中で400〜700℃、代表的には500〜550℃で行えばよく、本実施例では550℃、4時間の熱処理で活性化処理を行った。なお、熱アニール法の他に、レーザアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。
【0120】
なお、本実施例では、上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む不純物領域434、436〜438、457、459を結晶化する。そのため、前記不純物領域前記金属元素がゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。このようにして作製したチャネル形成領域を有するTFTはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【0121】
また、第1の層間絶縁膜を形成する前に活性化処理を行なっても良い。ただし、用いた配線材料が熱に弱い場合には、本実施例のように配線等を保護するため層間絶縁膜(シリコンを主成分とする絶縁膜、例えば窒化珪素膜)を形成した後で活性化処理を行なうことが好ましい。
【0122】
さらに、3〜100%の水素を含む雰囲気中で、300〜550℃で1〜12時間の熱処理を行い、半導体層を水素化する工程を行なう。本実施例では水素を約3%の含む窒素雰囲気中で410℃、1時間の熱処理を行った。この工程は層間絶縁膜に含まれる水素により半導体層のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化(プラズマにより励起された水素を用いる)を行なっても良い。
【0123】
また、活性化処理としてレーザアニール法を用いる場合には、上記水素化を行った後、エキシマレーザやYAGレーザ等のレーザビームを照射することが望ましい。
【0124】
次いで、第1の層間絶縁膜461上に無機絶縁膜材料または有機絶縁物材料から成る第2の層間絶縁膜462を形成する。本実施例では、膜厚1.6μmのアクリル樹脂膜を形成したが、特に限定されず、シリコンを含む絶縁膜(酸化窒化珪素膜、酸化珪素膜、窒化珪素膜等)を単層または積層構造として用いてもよい。
【0125】
そして、駆動回路506において、各不純物領域とそれぞれ電気的に接続する配線463〜467を形成する。なお、これらの配線は、膜厚50nmのTi膜と、膜厚500nmの合金膜(AlとTiとの合金膜)との積層膜をパターニングして形成する。
【0126】
また、画素部507においては、画素電極470、ゲート配線469、接続電極468を形成する。(図9(B))この接続電極468によりソース配線(443bと449の積層)は、画素TFTと電気的な接続が形成される。また、ゲート配線469は、画素TFTのゲート電極と電気的な接続が形成される。また、画素電極470は、画素TFTのドレイン領域442と電気的な接続が形成され、さらに保持容量を形成する一方の電極として機能する半導体層458と電気的な接続が形成される。また、画素電極471としては、AlまたはAgを主成分とする膜、またはそれらの積層膜等の反射性の優れた材料を用いることが望ましい。
【0127】
以上の様にして、nチャネル型TFT501とpチャネル型TFT502からなるCMOS回路、およびnチャネル型TFT503を有する駆動回路506と、画素TFT504、保持容量505とを有する画素部507を同一基板上に形成することができる。こうして、アクティブマトリクス基板が完成する。
【0128】
駆動回路506のnチャネル型TFT501はチャネル形成領域423c、ゲート電極の一部を構成する第1の導電層428aと重なる低濃度不純物領域423b(GOLD領域)とソース領域またはドレイン領域として機能する高濃度不純物領域434を有している。このnチャネル型TFT501と電極466で接続してCMOS回路を形成するpチャネル型TFT502にはチャネル形成領域424c、ゲート電極の一部を構成する第1の導電層429aと重なる不純物領域424b、ソース領域またはドレイン領域として機能する高濃度不純物領域457、458を有している。また、nチャネル型TFT503にはチャネル形成領域425c、ゲート電極の一部を構成する第1の導電層430aと重なる低濃度不純物領域425b(GOLD領域)とソース領域またはドレイン領域として機能する高濃度不純物領域436を有している。
【0129】
画素部の画素TFT504にはチャネル形成領域426c、ゲート電極の一部を構成する第1の導電層431aと重なる低濃度不純物領域426b(GOLD領域)とソース領域またはドレイン領域として機能する高濃度不純物領域437を有している。また、保持容量505の一方の電極として機能する半導体層456、459には、それぞれp型を付与する不純物元素が添加されている。保持容量505は、絶縁膜339gを誘電体として、電極(432aと432bの積層)と、半導体層456、459、427cとで形成している。
【0130】
また、本実施例の画素構造は、ブラックマトリクスを用いることなく、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置形成する。
【0131】
また、本実施例で作製するアクティブマトリクス基板の画素部の上面図を図10に示す。なお、図6〜図9に対応する部分には同じ符号を用いている。図9(B)中の鎖線A−A’は図10中の鎖線A―A’で切断した断面図に対応している。また、図9(B)中の鎖線B−B’は図10中の鎖線B―B’で切断した断面図に対応している。
【0132】
[実施例5]
本実施例では、実施例4で作製したアクティブマトリクス基板から、反射型液晶表示装置を作製する工程を以下に説明する。説明には図11を用いる。
【0133】
まず、実施例4に従い、図9(B)の状態のアクティブマトリクス基板を得た後、図11のアクティブマトリクス基板上、少なくとも画素電極470上に配向膜471を形成しラビング処理を行なう。なお、本実施例では配向膜471を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサ(図示しない)を所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【0134】
次いで、対向基板472を用意する。次いで、対向基板472上に着色層473、474、平坦化膜475を形成する。赤色の着色層473と青色の着色層474とを重ねて、遮光部を形成する。また、赤色の着色層と緑色の着色層とを一部重ねて、遮光部を形成してもよい。
【0135】
本実施例では、実施例4に示す基板を用いている。従って、実施例4の画素部の上面図を示す図10では、少なくともゲート配線469と画素電極470の間隙と、ゲート配線469と接続電極468の間隙と、接続電極468と画素電極470の間隙を遮光する必要がある。本実施例では、それらの遮光すべき位置に着色層の積層からなる遮光部が重なるように各着色層を配置して、対向基板を貼り合わせた。
【0136】
このように、ブラックマスク等の遮光層を形成することなく、各画素間の隙間を着色層の積層からなる遮光部で遮光することによって工程数の低減を可能とした。
【0137】
次いで、平坦化膜475上に透明導電膜からなる対向電極476を少なくとも画素部に形成し、対向基板の全面に配向膜477を形成し、ラビング処理を施した。
【0138】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材478で貼り合わせる。シール材478にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って2枚の基板が貼り合わせられる。その後、両基板の間に液晶材料479を注入し、封止剤(図示せず)によって完全に封止する。液晶材料479には公知の液晶材料を用いれば良い。このようにして図11に示す反射型液晶表示装置が完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、対向基板のみに偏光板(図示しない)を貼りつけた。そして、公知の技術を用いてFPCを貼りつけた。
【0139】
以上のようにして作製される液晶表示パネルは各種電子機器の表示部として用いることができる。
【0140】
[実施例6]
本実施例では、本発明を用いてEL(エレクトロルミネセンス)表示装置を作製した例について説明する。なお、図12は本発明のEL表示装置の断面図である。
【0141】
図12において、基板700上に設けられたスイッチングTFT603は図9のnチャネル型TFT503を用いて形成される。したがって、構造の説明はnチャネル型TFT503の説明を参照すれば良い。
【0142】
なお、本実施例ではチャネル形成領域が二つ形成されるダブルゲート構造としているが、チャネル形成領域が一つ形成されるシングルゲート構造もしくは三つ形成されるトリプルゲート構造であっても良い。
【0143】
基板700上に設けられた駆動回路は図9のCMOS回路を用いて形成される。従って、構造の説明はnチャネル型TFT501とpチャネル型TFT502の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【0144】
また、配線701、703はCMOS回路のソース配線、702はドレイン配線として機能する。また、配線704はソース配線708とスイッチングTFTのソース領域とを電気的に接続する配線として機能し、配線705はドレイン配線709とスイッチングTFTのドレイン領域とを電気的に接続する配線として機能する。
【0145】
なお、電流制御TFT604は図9のpチャネル型TFT502を用いて形成される。従って、構造の説明はpチャネル型TFT502の説明を参照すれば良い。なお、本実施例ではシングルゲート構造としているが、ダブルゲート構造もしくはトリプルゲート構造であっても良い。
【0146】
また、配線706は電流制御TFTのソース配線(電流供給線に相当する)であり、707は電流制御TFTの画素電極710上に重ねることで画素電極710と電気的に接続する電極である。
【0147】
なお、710は、透明導電膜からなる画素電極(EL素子の陽極)である。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。画素電極710は、上記配線を形成する前に平坦な層間絶縁膜711上に形成する。本実施例においては、樹脂からなる平坦化膜711を用いてTFTによる段差を平坦化することは非常に重要である。後に形成されるEL層は非常に薄いため、段差が存在することによって発光不良を起こす場合がある。従って、EL層をできるだけ平坦面に形成しうるように画素電極を形成する前に平坦化しておくことが望ましい。
【0148】
配線701〜707を形成後、図12に示すようにバンク712を形成する。
バンク712は100〜400nmの珪素を含む絶縁膜もしくは有機樹脂膜をパターニングして形成すれば良い。
【0149】
なお、バンク712は絶縁膜であるため、成膜時における素子の静電破壊には注意が必要である。本実施例ではバンク712の材料となる絶縁膜中にカーボン粒子や金属粒子を添加して抵抗率を下げ、静電気の発生を抑制する。この際、抵抗率は1×106〜1×1012Ωm(好ましくは1×108〜1×1010Ωm)となるようにカーボン粒子や金属粒子の添加量を調節すれば良い。
【0150】
画素電極710の上にはEL層713が形成される。なお、図12では一画素しか図示していないが、本実施例ではR(赤)、G(緑)、B(青)の各色に対応したEL層を作り分けている。また、本実施例では蒸着法により低分子系有機EL材料を形成している。具体的には、正孔注入層として20nm厚の銅フタロシアニン(CuPc)膜を設け、その上に発光層として70nm厚のトリス−8−キノリノラトアルミニウム錯体(Alq3)膜を設けた積層構造としている。Alq3にキナクリドン、ペリレンもしくはDCM1といった蛍光色素を添加することで発光色を制御することができる。
【0151】
但し、以上の例はEL層として用いることのできる有機EL材料の一例であって、これに限定する必要はまったくない。発光層、電荷輸送層または電荷注入層を自由に組み合わせてEL層(発光及びそのためのキャリアの移動を行わせるための層)を形成すれば良い。例えば、本実施例では低分子系有機EL材料をEL層として用いる例を示したが、高分子系有機EL材料を用いても良い。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。
これらの有機EL材料や無機材料は公知の材料を用いることができる。
【0152】
次に、EL層713の上には導電膜からなる陰極714が設けられる。本実施例の場合、導電膜としてアルミニウムとリチウムとの合金膜を用いる。勿論、公知のMgAg膜(マグネシウムと銀との合金膜)を用いても良い。陰極材料としては、周期表の1族もしくは2族に属する元素からなる導電膜もしくはそれらの元素を添加した導電膜を用いれば良い。
【0153】
この陰極714まで形成された時点でEL素子715が完成する。なお、ここでいうEL素子715は、画素電極(陽極)710、EL層713及び陰極714で形成されたコンデンサを指す。
【0154】
EL素子715を完全に覆うようにしてパッシベーション膜716を設けることは有効である。パッシベーション膜716としては、炭素膜、窒化珪素膜もしくは窒化酸化珪素膜を含む絶縁膜からなり、該絶縁膜を単層もしくは組み合わせた積層で用いる。
【0155】
この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にDLC(ダイヤモンドライクカーボン)膜を用いることは有効である。DLC膜は室温から100℃以下の温度範囲で成膜可能であるため、耐熱性の低いEL層713の上方にも容易に成膜することができる。また、DLC膜は酸素に対するブロッキング効果が高く、EL層713の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間にEL層713が酸化するといった問題を防止できる。
【0156】
さらに、パッシベーション膜716上に封止材717を設け、カバー材718を貼り合わせる。封止材717としては紫外線硬化樹脂を用いれば良く、内部に吸湿効果を有する物質もしくは酸化防止効果を有する物質を設けることは有効である。また、本実施例においてカバー材718はガラス基板や石英基板やプラスチック基板(プラスチックフィルムも含む)の両面に炭素膜(好ましくはダイヤモンドライクカーボン膜)を形成したものを用いる。
【0157】
こうして図12に示すような構造のEL表示装置が完成する。なお、バンク712を形成した後、パッシベーション膜716を形成するまでの工程をマルチチャンバー方式(またはインライン方式)の成膜装置を用いて、大気解放せずに連続的に処理することは有効である。また、さらに発展させてカバー材718を貼り合わせる工程までを大気解放せずに連続的に処理することも可能である。
【0158】
こうして、プラスチック基板を母体とする絶縁体501上にnチャネル型TFT601、602、スイッチングTFT(nチャネル型TFT)603および電流制御TFT(nチャネル型TFT)604が形成される。ここまでの製造工程で必要としたマスク数は、一般的なアクティブマトリクス型EL表示装置よりも少ない。
【0159】
即ち、TFTの製造工程が大幅に簡略化されており、歩留まりの向上および製造コストの低減が実現できる。
【0160】
さらに、図9を用いて説明したように、ゲート電極に絶縁膜を介して重なる不純物領域を設けることによりホットキャリア効果に起因する劣化に強いnチャネル型TFTを形成することができる。そのため、信頼性の高いEL表示装置を実現できる。
【0161】
また、本実施例では画素部と駆動回路の構成のみ示しているが、本実施例の製造工程に従えば、その他にも信号分割回路、D/Aコンバータ、オペアンプ、γ補正回路などの論理回路を同一の絶縁体上に形成可能であり、さらにはメモリやマイクロプロセッサをも形成しうる。
【0162】
さらに、EL素子を保護するための封止(または封入)工程まで行った後の本実施例のEL発光装置について図13を用いて説明する。なお、必要に応じて図12で用いた符号を引用する。
【0163】
図13(A)は、EL素子の封止までを行った状態を示す上面図、図13(B)は図13(A)をA−A’で切断した断面図である。点線で示された801はソース側駆動回路、806は画素部、807はゲート側駆動回路である。また、901はカバー材、902は第1シール材、903は第2シール材であり、第1シール材902で囲まれた内側には封止材907が設けられる。
【0164】
なお、904はソース側駆動回路801及びゲート側駆動回路807に入力される信号を伝送するための配線であり、外部入力端子となるFPC(フレキシブルプリントサーキット)905からビデオ信号やクロック信号を受け取る。なお、ここではFPCしか図示されていないが、このFPCにはプリント配線基盤(PWB)が取り付けられていても良い。本明細書におけるEL表示装置には、EL表示装置本体だけでなく、それにFPCもしくはPWBが取り付けられた状態をも含むものとする。
【0165】
次に、断面構造について図13(B)を用いて説明する。基板700の上方には画素部806、ゲート側駆動回路807が形成されており、画素部806は電流制御TFT604とそのドレインに電気的に接続された画素電極710を含む複数の画素により形成される。また、ゲート側駆動回路807はnチャネル型TFT601とpチャネル型TFT602とを組み合わせたCMOS回路(図14参照)を用いて形成される。
【0166】
画素電極710はEL素子の陽極として機能する。また、画素電極710の両端にはバンク712が形成され、画素電極710上にはEL層713およびEL素子の陰極714が形成される。
【0167】
陰極714は全画素に共通の配線としても機能し、接続配線904を経由してFPC905に電気的に接続されている。さらに、画素部806及びゲート側駆動回路807に含まれる素子は全て陰極714およびパッシベーション膜567で覆われている。
【0168】
また、第1シール材902によりカバー材901が貼り合わされている。なお、カバー材901とEL素子との間隔を確保するために樹脂膜からなるスペーサを設けても良い。そして、第1シール材902の内側には封止材907が充填されている。なお、第1シール材902、封止材907としてはエポキシ系樹脂を用いるのが好ましい。また、第1シール材902はできるだけ水分や酸素を透過しない材料であることが望ましい。さらに、封止材907の内部に吸湿効果をもつ物質や酸化防止効果をもつ物質を含有させても良い。
【0169】
EL素子を覆うようにして設けられた封止材907はカバー材901を接着するための接着剤としても機能する。また、本実施例ではカバー材901を構成するプラスチック基板901aの材料としてFRP(Fiberglass-Reinforced Plastics)、PVF(ポリビニルフロライド)、マイラー、ポリエステルまたはアクリルを用いることができる。
【0170】
また、封止材907を用いてカバー材901を接着した後、封止材907の側面(露呈面)を覆うように第2シール材903を設ける。第2シール材903は第1シール材902と同じ材料を用いることができる。
【0171】
以上のような構造でEL素子を封止材907に封入することにより、EL素子を外部から完全に遮断することができ、外部から水分や酸素等のEL層の酸化による劣化を促す物質が侵入することを防ぐことができる。従って、信頼性の高いEL表示装置が得られる。
【0172】
[実施例7]
上記各実施例1乃至6のいずれか一を実施して形成されたTFTは様々な電気光学装置(アクティブマトリクス型液晶ディスプレイ、アクティブマトリクス型ELディスプレイ、アクティブマトリクス型ECディスプレイ)に用いることができる。即ち、それら電気光学装置を表示部に組み込んだ電子機器全てに本願発明を実施できる。
【0173】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、カーステレオ、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。それらの一例を図14、図15及び図16に示す。
【0174】
図14(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表示部2003、キーボード2004等を含む。本発明を表示部2003に適用することができる。
【0175】
図14(B)はビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部2106等を含む。本発明を表示部2102に適用することができる。
【0176】
図14(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む。本発明は表示部2205に適用できる。
【0177】
図14(D)はゴーグル型ディスプレイであり、本体2301、表示部2302、アーム部2303等を含む。本発明は表示部2302に適用することができる。
【0178】
図14(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカ部2403、記録媒体2404、操作スイッチ2405等を含む。なお、このプレーヤーは記録媒体としてDVD(Digtial Versatile Disc)、CD等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行なうことができる。本発明は表示部2402に適用することができる。
【0179】
図14(F)はデジタルカメラであり、本体2501、表示部2502、接眼部2503、操作スイッチ2504、受像部(図示しない)等を含む。本願発明を表示部2502に適用することができる。
【0180】
図15(A)はフロント型プロジェクターであり、投射装置2601、スクリーン2602等を含む。本発明は投射装置2601の一部を構成する液晶表示装置2808やその他の駆動回路に適用することができる。
【0181】
図15(B)はリア型プロジェクターであり、本体2701、投射装置2702、ミラー2703、スクリーン2704等を含む。本発明は投射装置2702の一部を構成する液晶表示装置2808やその他の駆動回路に適用することができる。
【0182】
なお、図15(C)は、図15(A)及び図15(B)中における投射装置2601、2702の構造の一例を示した図である。投射装置2601、2702は、光源光学系2801、ミラー2802、2804〜2806、ダイクロイックミラー2803、プリズム2807、液晶表示装置2808、位相差板2809、投射光学系2810で構成される。投射光学系2810は、投射レンズを含む光学系で構成される。本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。また、図15(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。
【0183】
また、図15(D)は、図15(C)中における光源光学系2801の構造の一例を示した図である。本実施例では、光源光学系2801は、リフレクター2811、光源2812、レンズアレイ2813、2814、偏光変換素子2815、集光レンズ2816で構成される。なお、図15(D)に示した光源光学系は一例であって特に限定されない。例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。
【0184】
ただし、図15に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の電気光学装置及びEL表示装置での適用例は図示していない。
【0185】
図16(A)は携帯電話であり、本体2901、音声出力部2902、音声入力部2903、表示部2904、操作スイッチ2905、アンテナ2906等を含む。本願発明を表示部2904に適用することができる。
【0186】
図16(B)は携帯書籍(電子書籍)であり、本体3001、表示部3002、3003、記憶媒体3004、操作スイッチ3005、アンテナ3006等を含む。本発明は表示部3002、3003に適用することができる。
【0187】
図16(C)はディスプレイであり、本体3101、支持台3102、表示部3103等を含む。本発明は表示部3103に適用することができる。本発明のディスプレイは特に大画面化した場合において有利であり、対角10インチ以上(特に30インチ以上)のディスプレイには有利である。
【0188】
以上の様に、本願発明の適用範囲は極めて広く、あらゆる分野の電子機器に適用することが可能である。また、本実施例の電子機器は実施例1〜5のどのような組み合わせからなる構成を用いても実現することができる。
【0189】
【本発明の効果】
本発明の構成を採用することにより、以下に示すような基本的有意性を得ることが出来る。
(a)従来のTFTの作製プロセスに適合した、簡単な方法である。
(b)ドーピング処理による半導体膜の注入欠陥を低減できる。
(c)ソース領域およびドレイン領域と、LDD領域それぞれに少なくとも2回のドーピング処理によって不純物元素を導入するため、設計の自由度が向上する。
(d)以上の利点を満たした上で、電気的特性の優れたTFTを作製できる方法である。
【図面の簡単な説明】
【図1】 本発明が開示するドーピング処理を説明するための図。
【図2】 本発明が開示するドーピング処理を説明するための図。
【図3】 本発明が開示するドーピング処理を説明するための図。
【図4】 本発明が開示するドーピング処理を説明するための図。
【図5】 (A)加速電圧をパラメータとし、ボロン(B)の珪素膜中における濃度プロファイルを示す図。
(B)ボロン(B)の珪素膜中の平均濃度に対するシート抵抗値を示す図。
【図6】 画素TFT、駆動回路のTFTの作製工程を示す断面図。
【図7】 画素TFT、駆動回路のTFTの作製工程を示す断面図。
【図8】 画素TFT、駆動回路のTFTの作製工程を示す断面図。
【図9】 画素TFT、駆動回路のTFTの作製工程を示す断面図。
【図10】 画素TFTの構成を示す上面図。
【図11】 アクティブマトリクス型液晶表示装置の作製工程を示す断面図。
【図12】 EL表示装置を示す断面図。
【図13】 EL発光装置を示す図。
【図14】 半導体装置の一例を示す図。
【図15】 半導体装置の一例を示す図。
【図16】 半導体装置の一例を示す図。[0001]
[Field of the Invention]
The present invention relates to a method for manufacturing a semiconductor device having a circuit including thin film transistors (hereinafter referred to as TFTs). For example, the present invention relates to an electro-optical device typified by a liquid crystal display device and a configuration of an electric apparatus in which the electro-optical device is mounted as a component. Further, the present invention relates to a method for manufacturing the device. Note that in this specification, a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics, and the electro-optical device and the electric appliance are also included in the category.
[0002]
[Prior art]
In recent years, a technique for forming a thin film transistor (TFT) using a semiconductor thin film (having a thickness of about several to several hundred nm) formed on a substrate having an insulating surface has attracted attention. TFTs are widely applied to electronic devices such as ICs and electro-optical devices, and are particularly urgently developed as switching elements for image display devices.
[0003]
A TFT using a crystalline semiconductor film as a semiconductor layer has very high mobility compared to an amorphous semiconductor film. Therefore, when a crystalline semiconductor film is used, for example, a monolithic liquid crystal electro-optical device (on a single substrate for pixel driving) that cannot be realized by a semiconductor device manufactured using a conventional amorphous semiconductor film. And a semiconductor device in which a thin film transistor (TFT) for a driver circuit is manufactured.
[0004]
As described above, the crystalline semiconductor film is a semiconductor film having extremely high characteristics as compared with the amorphous semiconductor film. This is the reason why the above research is conducted. For example, in order to crystallize an amorphous semiconductor film by heating, a heating temperature of 600 ° C. or more and a heating time of 10 hours or more are required. An example of a substrate that can withstand this crystallization condition is a synthetic quartz substrate. However, synthetic quartz substrates are expensive and have poor workability, and it has been extremely difficult to process particularly large areas. Increasing the area of the substrate is an indispensable element for increasing mass production efficiency. In recent years, there has been a remarkable movement to increase the area of a substrate for improving mass production efficiency, and the substrate size of 600 × 720 mm is becoming the standard for newly constructed mass production factory lines.
[0005]
It is difficult to process a synthetic quartz substrate into such a large-area substrate with the current technology, and even if it can be done, it will not decrease to a price that can be established as an industry. An example of a material capable of easily manufacturing a large-area substrate is a glass substrate. One glass substrate is called Corning 7059, for example. Corning 7059 is very inexpensive, has good workability, and is easy to increase in area. However, Corning 7059 has a strain point temperature of 593 ° C., and there is a problem with heating at 600 ° C. or higher.
[0006]
One glass substrate is Corning 1737, which has a relatively high strain point temperature. Corning 1737 has a strain point temperature of 667 ° C., which is higher than the strain point temperature of Corning 7059. Even when an amorphous semiconductor film was formed on the Corning 1737 and placed in an atmosphere of 600 ° C. for 20 hours, the substrate was not deformed so as to affect the manufacturing process. However, the heating time of 20 hours was too long for the mass production process.
[0007]
In order to solve such problems, a new crystallization method has been devised. Details of the method are described in JP-A-7-183540. Here, the method will be briefly described. First, a trace amount of a metal element such as nickel, palladium, or lead is added to the amorphous semiconductor film. As the addition method, a plasma treatment method, a vapor deposition method, an ion implantation method, a sputtering method, a solution coating method, or the like may be used. After the addition, for example, when an amorphous semiconductor film is placed in a nitrogen atmosphere at 550 ° C. for 4 hours, a crystalline semiconductor film with good characteristics can be obtained. The optimal heating temperature, heating time, etc. for crystallization depend on the amount of the metal element added and the state of the amorphous semiconductor film.
[0008]
However, the technique has a problem that the metal element used for promoting crystallization remains locally as a metal compound in a high resistance layer (channel formation region or offset region). Since the metal compound tends to flow a current, the resistance of the region that should be a high resistance layer is locally lowered, which causes a deterioration in the stability and reliability of the electrical characteristics of the TFT.
[0009]
In order to solve this problem, the present applicant has developed a technique (gettering technique) for removing a metal element for promoting crystallization from a crystalline semiconductor film, which is disclosed in JP-A-10-270363. . The gettering technique is to perform heat treatment by selectively introducing an element belonging to
[0010]
In the gettering technique, an element belonging to
[0011]
In addition, in the doping process, the energy of ions implanted into the semiconductor layer is very large compared to the binding energy of the elements forming the semiconductor layer. For this reason, ions implanted into the semiconductor layer blow off elements forming the semiconductor film from lattice points to cause defects in the crystal. Therefore, heat treatment is often performed after the doping treatment in order to recover the defects and activate the implanted ions at the same time. In addition, since the said defect arises by ion implantation, it is called an implantation defect in this specification.
[0012]
On the other hand, one of the electrical characteristics of TFT is an off-current value. The off-current value is a drain current value that flows when the TFT is turned off, and it is desirable that the off-current value is sufficiently low in order to reduce power consumption.
[0013]
As a TFT structure for reducing the off-current value, a lightly doped drain (LDD) structure is known. In this structure, a region into which an impurity element is introduced at a low concentration is provided between a channel formation region and a source region or a drain region formed by introducing an impurity element at a high concentration. This region is referred to as an LDD region. I'm calling. A so-called GOLD (Gate-drain Overlapped LDD) structure in which an LDD region is disposed so as to be overlapped with a gate electrode through a gate insulating film is known as means for preventing deterioration of the on-current value due to hot carriers. . With such a structure, it is known that a high electric field in the vicinity of the drain region is relaxed, hot carrier injection is prevented, and deterioration is effectively prevented.
[0014]
The GOLD structure is also known as a LATID (Large-tilt-angle implanted drain) structure, an ITLDD (Inverse T LDD) structure, or the like. And, for example, “Mutsuko Hatano, Hajime Akimoto and Takeshi Sakai, IEDM97 TECHNICAL DIGEST, p523-526, 1997” has a GOLD structure with sidewalls made of silicon, but has extremely superior reliability compared to TFTs with other structures. It has been confirmed that sex is obtained.
[0015]
In order to form the GOLD structure, the end portion of the gate electrode has a tapered shape. By adopting such a shape, a step of introducing an impurity element imparting n-type into the semiconductor layer forming the n-channel TFT, and an impurity element imparting p-type to the semiconductor layer forming the p-channel TFT are formed. In the introduction step, a source region and a drain region are formed in a portion that does not overlap with the gate electrode in one doping process, and an LDD region having a concentration gradient along the taper shape is formed below the taper of the gate electrode. Can be formed.
[0016]
[Problems to be solved by the present invention]
However, using the method of forming the source region, the drain region, and the LDD region by a single doping process using the taper at the end of the gate electrode has the following problems. The ratio of the amount of impurity element introduced into the source region and the drain region and the LDD region is determined by the distribution profile of the impurity element concentration profile and the film thickness of the film existing above the semiconductor layer. Therefore, there was no degree of design freedom for the source and drain regions and the LDD region.
[0017]
Further, in a semiconductor layer forming a p-channel TFT, an impurity imparting n-type is first introduced into a region to be a source region and a drain region in order to getter a metal element used for promoting crystallization. It is necessary to introduce elements. Further, an impurity element imparting p-type conductivity has been introduced into the region to be the source region and the drain region in order to produce a p-channel TFT. Therefore, the semiconductor film has severe injection defects, and the injection defects have an adverse effect on the electrical characteristics when the TFT is manufactured. The semiconductor film injection defects due to the doping process are greatly affected by the acceleration voltage during the doping process, and it is desirable that the defects be as low as possible.
[0018]
Therefore, in the present invention, when the doping process is performed using a tapered gate electrode as a mask, the acceleration voltage at the time of forming the source region, the drain region, and the LDD region is changed at least in the semiconductor layer for forming the p-channel TFT. And at least two times. By doing so, implantation defects in the semiconductor film can be minimized. Furthermore, the amount of impurity element introduced can be changed for the source region, the drain region, and the LDD region, respectively, and the degree of freedom in design is improved.
[0019]
[Means for Solving the Problems]
FIG. 5A shows the acceleration voltage as a parameter, and the dose of boron (B) in the silicon film is 2 × 10. 13 / Cm 2 The calculation result of the density | concentration profile when performing a doping process is shown. However, boron atom (B) and boron molecule (B 2 ) Was driven at a 1: 1 ratio. FIG. 5A shows that the concentration profile varies depending on the acceleration voltage.
[0020]
On the other hand, since the film thickness of the source region and the drain region and the LDD region are different from each other, it is necessary to introduce an impurity element with an acceleration voltage suitable for each of them.
[0021]
The introduction amount of the impurity element required for the LDD region is smaller than the introduction amount required for the source region and the drain region. Therefore, the amount of impurity element introduced into the source region and the drain region when forming the LDD does not matter. Further, the acceleration voltage at the time of forming the source region and the drain region is set lower than the acceleration voltage at the time of forming the LDD region. In this case, the gate insulating film and the gate electrode existing above the LDD region sufficiently function as a mask, and no impurity element is implanted into the LDD region.
[0022]
An impurity element imparting n-type is first introduced into a source region and a drain region of a semiconductor layer forming a p-channel TFT, and then an impurity element imparting p-type at a high acceleration voltage is formed in order to form an LDD region. Then, an impurity element imparting p-type is introduced at a low acceleration voltage in order to form a source region and a drain region. Therefore, semiconductor layers corresponding to the source region and the drain region were prepared, and the sheet resistance value was measured by a four-terminal method. The result is shown in FIG. Here, phosphorous (P) is applied to a crystalline silicon film (
[0023]
In this way, implantation defects in the source region and the drain region can be minimized, and activation is facilitated. In addition, regarding the doping process to the source region, the drain region, and the LDD region, the acceleration voltage and the introduction amount can be set independently, so that the degree of freedom in design is greatly improved.
[0024]
Note that here, phosphorus has been described as an impurity element imparting n-type, boron as an impurity element imparting p-type, and a silicon film as an example of a semiconductor film. However, in the present invention, the impurity element imparting n-type, the impurity element imparting p-type, and the semiconductor film are not limited to these. For example, as a semiconductor film, there are an amorphous semiconductor film, a microcrystalline semiconductor film, and the like, and a compound semiconductor film having an amorphous structure such as an amorphous silicon germanium film may be applied, or an n-type is imparted. An element belonging to Group 15 other than phosphorus as an impurity element or an element belonging to Group 13 other than boron as an impurity element imparting p-type conductivity may be applied.
[0025]
The present invention relates to a method for manufacturing a semiconductor device having a p-channel TFT.
A first step of forming a gate insulating film on the crystalline semiconductor film;
A second step of forming at least one conductive film on the gate insulating film;
A third step of etching the conductive film at least once to form a tapered gate electrode;
A fourth step of forming first and second impurity regions by introducing a first impurity element into the crystalline semiconductor film using the gate electrode as a mask;
A fifth step of selectively introducing the first impurity element into the second impurity region to form a third impurity region;
A sixth step of forming a fourth impurity region by introducing a second impurity element into the first impurity region;
A seventh step of forming a fifth impurity region by introducing the second impurity element into the third impurity region;
A method for manufacturing a semiconductor device.
[0026]
The conductive film is made of a material selected from refractory metals such as tungsten, tantalum, titanium, and molybdenum, compounds containing these metals, or alloys containing these metals.
[0027]
For the etching, an apparatus capable of independently controlling the power of the plasma generation source and the bias power for generating a negative bias voltage on the substrate side is used. Since the taper angle at the end of the gate electrode depends on the bias voltage on the substrate side, it was found that the taper angle of the gate electrode becomes smaller when the bias power of the dry etching apparatus is set larger. By appropriately controlling the bias power, a taper angle of 5 to 70 ° can be formed at the end portion of the gate electrode, and this shape is used for a mask when forming an impurity region. In the sixth step, the gate electrode is formed by performing dry etching so that a taper angle of 5 to 60 ° is formed at the end of the gate electrode.
[0028]
In the fourth step, in order to form the first and second impurity regions, the ionized impurity element is accelerated by an electric field to form a gate insulating film (in this specification, close to the gate electrode and the semiconductor layer). And an insulating film provided between the insulating film and an insulating film extending from the insulating film to a peripheral region thereof is referred to as a gate insulating film) and introduced into the crystalline semiconductor film. Use. In this specification, this impurity element introduction method is referred to as a “through doping method” for convenience.
[0029]
By using the gate electrode having the above-described shape, the through-doping method is used in the fourth step, and the first conductive layer constituting the gate electrode is formed below the tapered portion (tapered portion). The present invention is characterized in that a first impurity region in which the concentration of the impurity element continuously increases as the distance from the channel formation region increases in a self-aligned manner in the existing crystalline semiconductor film.
[0030]
Immediately after the
[0031]
Subsequently, in the fifth step, in order to form the third impurity region in a self-aligning manner, an ionized impurity element is accelerated by an electric field, passed through the gate insulating film, and introduced into the crystalline semiconductor film. Is used. At this time, if the doping process is performed at a low acceleration voltage, the first conductive layer constituting the gate electrode serves as a mask, so that the third impurity region can be formed in a self-aligning manner.
[0032]
However, in the case of manufacturing a p-channel TFT, a resist is formed, and an impurity element is selectively introduced into the second impurity region to form a third impurity region.
[0033]
By using the through-doping method in the sixth step by using the gate electrode having the shape as described above, the crystalline semiconductor film existing below the tapered portion (tapered portion) of the gate electrode, A fourth impurity region is formed in a self-aligned manner in which the impurity element concentration increases continuously as the distance from the channel formation region increases.
[0034]
Subsequently, in a seventh step, in order to form the fifth impurity region in a self-aligning manner, an ionized impurity element is accelerated by an electric field and passed through the gate insulating film and added to the crystalline semiconductor film Is used. At this time, if the doping process is performed at a low acceleration voltage, the first conductive layer constituting the gate electrode serves as a mask, so that the fifth impurity region can be formed in a self-aligning manner.
[0035]
By reducing the number of masks using the above means, the number of manufacturing steps of the semiconductor device and the time required for manufacturing can be reduced, and the manufacturing cost can be reduced and the yield can be improved.
[0036]
In addition to the above processes, a GOLD structure is formed in a semiconductor device having a crystalline semiconductor film, a gate insulating film, and a gate electrode with the same number of masks by changing the order and conditions of dry etching and impurity element doping processes. can do.
[0037]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to FIGS.
[0038]
First, the base insulating film 11 is formed on the
[0039]
As the base insulating film 11, a base film 11 made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed. The base insulating film may be a single layer film of the insulating film or a structure in which two or more layers are stacked. Note that the base insulating film is not necessarily formed.
[0040]
Next, the
[0041]
Subsequently, a thermal crystallization method using a metal element such as nickel is performed. As a method for adding a metal element such as nickel, a plasma treatment method, a vapor deposition method, an ion implantation method, a sputtering method, a solution coating method, or the like may be used, and the metal shown in FIG. The
[0042]
The obtained crystalline semiconductor film is patterned into a desired shape using a photomask to form
[0043]
In addition, after forming the semiconductor layers 16a and 16b, a small amount of impurity element (boron or phosphorus) may be doped in order to control the threshold value of the TFT.
[0044]
Next, a
[0045]
When a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O 2 The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. 2 And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 ° C.
[0046]
Next, a first
[0047]
Next, resist
[0048]
Thereafter, etching is performed by changing to the second etching condition without removing the
[0049]
In the first etching process, the shape of the mask made of resist is made suitable, and the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. It becomes. The angle of this taper portion is 15 to 45 °. Thus, the first shape
[0050]
Next, a second etching process is performed without removing the resist mask. Here, the second conductive film is selectively etched. At this time, the second
[0051]
Then, a first doping process is performed to obtain the state of FIG. The doping process may be performed by ion doping or ion implantation. Conditions for the first doping process are an acceleration voltage of 60 to 120 keV and an average concentration of the impurity regions 28 and 29 of 1 × 10 6. 17 ~ 5x10 20 /cm Three To do so. As the impurity element imparting n-type, an element belonging to
[0052]
Next, using the
[0053]
A second doping process is performed to add an impurity element imparting n-type to the semiconductor layer. Doping uses the first conductive layer and the second conductive layer as a mask for the impurity element, and introduces the impurity element into the semiconductor layer. In the second doping process, a
[0054]
Next, after removing the resist mask, a new resist
[0055]
Subsequently, a fourth doping process is performed without removing the
[0056]
Through the above steps, impurity regions are formed in the respective semiconductor layers.
[0057]
Next, the resist
[0058]
Next, as shown in FIG. 3B, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. The thermal annealing may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, 550 ° C. for 4 hours. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0059]
In this embodiment, at the same time as the activation treatment, the metal element used as a catalyst during crystallization is gettered to the
[0060]
In addition, an activation process may be performed before forming the first interlayer insulating film. However, when the wiring material used is weak against heat, it is activated after an interlayer insulating film (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed to protect the wiring and the like as in this embodiment. It is preferable to perform the conversion treatment.
[0061]
The present invention having the above-described configuration will be described in more detail with the following embodiments.
[0062]
【Example】
[Example 1]
Embodiments of the present invention will be described below with reference to FIGS.
[0063]
First, the base insulating film 11 is formed on the
[0064]
As the base insulating film 11, a base film 11 made of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed. The base insulating film may be a single layer film of the insulating film or a structure in which two or more layers are stacked. Note that the base insulating film is not necessarily formed.
[0065]
Next, the
[0066]
Subsequently, a thermal crystallization method using a metal element such as nickel is performed. As a method for adding a metal element such as nickel, a plasma treatment method, a vapor deposition method, an ion implantation method, a sputtering method, a solution coating method, or the like may be used, and the metal shown in FIG. The
[0067]
The obtained crystalline semiconductor film is patterned into a desired shape using a photomask to form
[0068]
In addition, after forming the semiconductor layers 16a and 16b, a small amount of impurity element (boron or phosphorus) may be doped in order to control the threshold value of the TFT.
[0069]
Next, a
[0070]
When a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O 2 The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. 2 And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 ° C.
[0071]
Next, a first
[0072]
In this embodiment, the first
[0073]
Next, resist
[0074]
Thereafter, the resist
[0075]
In the first etching process, the shape of the mask made of resist is made suitable, and the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. It becomes. The angle of this taper portion is 15 to 45 °. Thus, the first shape
[0076]
Next, a second etching process is performed without removing the resist mask. Here, CF is used as the etching gas here. Four And Cl 2 And O 2 Then, the second conductive film made of the W film is selectively etched. At this time, the second
[0077]
Then, a first doping process is performed to obtain the state of FIG. The doping process may be performed by ion doping or ion implantation. The conditions for the first doping process are an acceleration voltage of 60 to 120 keV and a concentration of 1 × 10 6. 17 ~ 5x10 20 /cm Three To do so. In this embodiment, the acceleration voltage is 90 keV, and the average concentration of the impurity regions 28 and 29 is 2.5 × 10 6. 18 /cm Three The first doping process was performed so that As the impurity element imparting n-type, an element belonging to
[0078]
Next, using the
[0079]
A second doping process is performed to add an impurity element imparting n-type to the semiconductor layer. Doping uses the first conductive layer and the second conductive layer as a mask for the impurity element, and introduces the impurity element into the semiconductor layer. In the second doping process, a
[0080]
Next, after removing the resist mask, a new resist
[0081]
Subsequently, a fourth doping process is performed without removing the
[0082]
Through the above steps, impurity regions are formed in the respective semiconductor layers.
[0083]
Next, the resist
[0084]
Next, as shown in FIG. 3B, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. The thermal annealing may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, 550 ° C. for 4 hours. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0085]
In this embodiment, at the same time as the activation treatment, the metal element used as a catalyst during crystallization is gettered to the
[0086]
In addition, an activation process may be performed before forming the first interlayer insulating film. However, when the wiring material used is weak against heat, it is activated after an interlayer insulating film (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed to protect the wiring and the like as in this embodiment. It is preferable to perform the conversion treatment.
[0087]
[Example 2]
In this embodiment, a method for manufacturing a TFT without selectively removing the gate insulating film after the first doping process shown in
[0088]
According to
[0089]
Subsequently, an impurity element imparting n-type conductivity is added to the semiconductor layer by performing a second doping process. Doping uses the first conductive layer and the second conductive layer as a mask for the impurity element, and introduces the impurity element into the semiconductor layer. In the second doping process, a
[0090]
Next, after removing the resist mask, a new resist
[0091]
Subsequently, a fourth doping process is performed without removing the
[0092]
Through the above steps, impurity regions are formed in the respective semiconductor layers.
[0093]
Next, the resist
[0094]
Next, as shown in FIG. 4D, a step of activating the impurity element added to each semiconductor layer is performed. This activation process is performed by a thermal annealing method using a furnace annealing furnace. The thermal annealing method may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, 550 ° C. for 4 hours. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0095]
In this embodiment, at the same time as the activation treatment, the metal element used as a catalyst during crystallization is gettered to the
[0096]
In addition, an activation process may be performed before forming the first interlayer insulating film. However, when the wiring material used is weak against heat, it is activated after an interlayer insulating film (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed to protect the wiring and the like as in this embodiment. It is preferable to perform the conversion treatment.
[Example 4]
In this embodiment, a method for manufacturing an active matrix substrate will be described with reference to FIGS.
[0097]
First, in this embodiment, a substrate 400 made of glass such as barium borosilicate glass represented by Corning # 7059 glass or # 1737 glass or aluminoborosilicate glass is used. Note that as the substrate 300, a quartz substrate, a silicon substrate, a metal substrate, or a stainless steel substrate on which an insulating film is formed may be used. Further, a plastic substrate having heat resistance that can withstand the processing temperature of this embodiment may be used.
[0098]
Next, a
[0099]
Next, semiconductor layers 402 to 406 are formed over the base film. As the semiconductor layers 402 to 406, a semiconductor film having an amorphous structure is formed by a known means (a sputtering method, an LPCVD method, a plasma CVD method, or the like). Examples of the
[0100]
Subsequently, a thermal crystallization method using a metal element such as nickel is performed. As a method for adding a metal element such as nickel, a plasma treatment method, a vapor deposition method, an ion implantation method, a sputtering method, a solution coating method, or the like may be used. The metal shown in FIG. The containing
[0101]
The obtained crystalline semiconductor film is formed by patterning into a desired shape. The semiconductor layers 402 to 406 are formed to have a thickness of 25 to 80 nm (preferably 30 to 60 nm). In this embodiment, the semiconductor layers 402 to 406 are formed by patterning the crystalline silicon film using a photolithography method.
[0102]
Further, after forming the semiconductor layers 402 to 406, a small amount of impurity element (boron or phosphorus) may be doped in order to control the threshold value of the TFT.
[0103]
When a crystalline semiconductor film is formed by a laser crystallization method, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO Four A laser or the like can be used. In the case of using these lasers, it is preferable to use a method in which a laser beam emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner. When an excimer laser is used, the pulse oscillation frequency is 300 Hz, and the laser energy density is 100 to 400 mJ / cm. 2 (Typically 200-300mJ / cm 2 ). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is 1 to 300 Hz, and the laser energy density is 300 to 600 mJ / cm. 2 (Typically 350-500mJ / cm 2 ) Then, a laser beam condensed in a linear shape with a width of 100 to 1000 μm, for example 400 μm, is irradiated over the entire surface of the substrate, and the superposition ratio (overlap ratio) of the linear laser beam at this time is 50 to 98%. Good.
[0104]
Next, a
[0105]
When a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O 2 The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. 2 And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by subsequent thermal annealing at 400 to 500 ° C.
[0106]
Next, as illustrated in FIG. 6C, a first
[0107]
In this embodiment, the first
[0108]
Next, resist
[0109]
Thereafter, the resist
[0110]
In the first etching process, the shape of the mask made of resist is made suitable, and the end portions of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. It becomes. The angle of this taper portion is 15 to 45 °. Thus, the first shape conductive layers 417 to 422 (first conductive layers 417 a to 422 a and second conductive layers 417 b to 422 b) composed of the first conductive layer and the second conductive layer by the first etching treatment. Form.
[0111]
Next, a second etching process is performed without removing the resist mask.
Here, the second conductive film is selectively etched. At this time, second
[0112]
Then, a first doping process is performed to obtain the state of FIG. The doping process may be performed by ion doping or ion implantation. The conditions for the first doping process are an acceleration voltage of 60 to 120 keV and a concentration of 1 × 10 6. 17 ~ 5x10 20 /cm Three To do so. In this embodiment, the acceleration voltage is 90 keV, and the average concentration of the impurity regions 423 to 427 is 2.5 × 10 5. 18 /cm Three The first doping process was performed so that As the impurity element imparting n-type, an element belonging to
[0113]
Next, after removing the resist mask, the
[0114]
A second doping process is performed to add an impurity element imparting n-type to the semiconductor layer. Doping uses the first conductive layer and the second conductive layer as a mask for the impurity element, and introduces the impurity element into the semiconductor layer. In the second doping treatment, masks 441a to 441c made of resist are covered so that an impurity element is introduced into part of the source region and the drain region of the semiconductor layer forming the p-channel TFT. The conditions of the second doping process are an acceleration voltage of 5 to 40 keV and a concentration of 1 × 10 6. 20 ~ 5x10 twenty one /cm Three To do so. Thus,
[0115]
Next, after removing the resist mask, a new resist mask is formed and a third doping process is performed. In the third doping process, the semiconductor layer forming the n-channel TFT is covered with masks 452-454 made of resist. In the third doping process, in order to form the LDD region of the p-channel TFT, an impurity element imparting p-type is introduced at a high acceleration voltage. The conditions for the third doping process are an acceleration voltage of 60 to 120 keV and a concentration of 1 × 10 6. 18 ~ 5x10 twenty one /cm Three To do so. In this embodiment, the acceleration voltage is 80 keV and the average concentration of the impurity regions is 5.0 × 10 5. 19 /cm Three And the third doping process was performed so that 455 and 456. At the same time, an impurity element imparting p-type is also introduced into the source region and the drain region. However, the introduction amount of the impurity element imparting the p-type necessary for the LDD region is several orders of magnitude less than the introduction amount required for the source region and the drain region. Therefore, the impurity element imparting p-type introduced into the source region and the drain region in the third doping process does not cause a problem. Further, an impurity element imparting n-type conductivity is added to the
[0116]
Subsequently, a fourth doping process is performed without removing the masks 452-454.
By the fourth doping treatment,
[0117]
Through the above steps, impurity regions are formed in the respective semiconductor layers.
[0118]
Next, the resist
[0119]
Next, as shown in FIG. 9A, a step of activating the impurity element added to each semiconductor layer is performed. This activation step is performed by a thermal annealing method using a furnace annealing furnace. The thermal annealing may be performed at 400 to 700 ° C., typically 500 to 550 ° C. in a nitrogen atmosphere having an oxygen concentration of 1 ppm or less, preferably 0.1 ppm or less. In this embodiment, 550 ° C. for 4 hours. The activation treatment was performed by heat treatment. In addition to the thermal annealing method, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied.
[0120]
In this embodiment, simultaneously with the activation treatment, the
[0121]
In addition, an activation process may be performed before forming the first interlayer insulating film. However, when the wiring material used is weak against heat, it is activated after an interlayer insulating film (insulating film containing silicon as a main component, for example, a silicon nitride film) is formed to protect the wiring and the like as in this embodiment. It is preferable to perform the conversion process.
[0122]
Further, a step of hydrogenating the semiconductor layer is performed by performing a heat treatment at 300 to 550 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen. In this embodiment, heat treatment was performed at 410 ° C. for 1 hour in a nitrogen atmosphere containing about 3% hydrogen. This step is a step of terminating dangling bonds in the semiconductor layer with hydrogen contained in the interlayer insulating film. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed.
[0123]
In the case where a laser annealing method is used as the activation treatment, it is desirable to irradiate a laser beam such as an excimer laser or a YAG laser after the hydrogenation.
[0124]
Next, a second
[0125]
In the driver circuit 506,
[0126]
In the pixel portion 507, a
[0127]
As described above, a CMOS circuit including an n-
[0128]
The n-
[0129]
A pixel TFT 504 in the pixel portion includes a
[0130]
In the pixel structure of this embodiment, the end of the pixel electrode overlaps with the source wiring so that the gap between the pixel electrodes is shielded from light without using a black matrix.
[0131]
FIG. 10 is a top view of the pixel portion of the active matrix substrate manufactured in this embodiment. In addition, the same code | symbol is used for the part corresponding to FIGS. A chain line AA ′ in FIG. 9B corresponds to a cross-sectional view taken along the chain line AA ′ in FIG. Further, a chain line BB ′ in FIG. 9B corresponds to a cross-sectional view taken along the chain line BB ′ in FIG.
[0132]
[Example 5]
In this embodiment, a process of manufacturing a reflective liquid crystal display device from the active matrix substrate manufactured in
[0133]
First, after obtaining an active matrix substrate in the state of FIG. 9B in accordance with
[0134]
Next, a
[0135]
In this example, the substrate shown in Example 4 is used. Therefore, in FIG. 10 showing a top view of the pixel portion of Example 4, at least the gap between the
[0136]
As described above, the number of steps can be reduced by shielding the gap between the pixels with the light shielding portion formed by the lamination of the colored layers without forming a light shielding layer such as a black mask.
[0137]
Next, a
[0138]
Then, the active matrix substrate on which the pixel portion and the driver circuit are formed and the counter substrate are attached to each other with a
[0139]
The liquid crystal display panel manufactured as described above can be used as a display portion of various electronic devices.
[0140]
[Example 6]
In this example, an example in which an EL (electroluminescence) display device is manufactured using the present invention will be described. FIG. 12 is a cross-sectional view of the EL display device of the present invention.
[0141]
In FIG. 12, a switching TFT 603 provided over a
[0142]
Note that although a double gate structure in which two channel formation regions are formed is used in this embodiment, a single gate structure in which one channel formation region is formed or a triple gate structure in which three channel formation regions are formed may be used.
[0143]
A driver circuit provided over the
[0144]
Further, the
[0145]
Note that the
[0146]
A
[0147]
[0148]
After the
The
[0149]
Note that since the
[0150]
An
[0151]
However, the above example is an example of an organic EL material that can be used as an EL layer, and is not necessarily limited to this. An EL layer (a layer for emitting light and moving carriers therefor) may be formed by freely combining a light-emitting layer, a charge transport layer, or a charge injection layer. For example, in this embodiment, an example in which a low molecular weight organic EL material is used as an EL layer is shown, but a high molecular weight organic EL material may be used. It is also possible to use an inorganic material such as silicon carbide for the charge transport layer or the charge injection layer.
As these organic EL materials and inorganic materials, known materials can be used.
[0152]
Next, a
[0153]
When the
[0154]
It is effective to provide a
[0155]
At this time, it is preferable to use a film with good coverage as the passivation film, and it is effective to use a carbon film, particularly a DLC (diamond-like carbon) film. Since the DLC film can be formed in a temperature range from room temperature to 100 ° C., it can be easily formed over the
[0156]
Further, a sealing
[0157]
Thus, an EL display device having a structure as shown in FIG. 12 is completed. Note that it is effective to continuously process the steps from the formation of the
[0158]
Thus, the n-
[0159]
That is, the TFT manufacturing process is greatly simplified, and the yield can be improved and the manufacturing cost can be reduced.
[0160]
Further, as described with reference to FIGS. 9A and 9B, an n-channel TFT which is resistant to deterioration due to the hot carrier effect can be formed by providing an impurity region overlapping with the gate electrode through an insulating film. Therefore, a highly reliable EL display device can be realized.
[0161]
Further, in this embodiment, only the configuration of the pixel portion and the drive circuit is shown. However, according to the manufacturing process of this embodiment, other logic circuits such as a signal dividing circuit, a D / A converter, an operational amplifier, and a γ correction circuit are provided. Can be formed on the same insulator, and a memory and a microprocessor can also be formed.
[0162]
Further, the EL light-emitting device of this example after performing the sealing (or sealing) process for protecting the EL element will be described with reference to FIG. In addition, the code | symbol used in FIG. 12 is quoted as needed.
[0163]
FIG. 13A is a top view illustrating a state where the EL element is sealed, and FIG. 13B is a cross-sectional view taken along line AA ′ of FIG. 13A.
[0164]
[0165]
Next, a cross-sectional structure will be described with reference to FIG. A
[0166]
The
[0167]
The
[0168]
Further, a
[0169]
The sealing
[0170]
In addition, after the
[0171]
By encapsulating the EL element in the sealing
[0172]
[Example 7]
The TFT formed by implementing any one of the first to sixth embodiments can be used for various electro-optical devices (active matrix liquid crystal display, active matrix EL display, active matrix EC display). That is, the present invention can be implemented in all electronic devices in which these electro-optical devices are incorporated in the display unit.
[0173]
Such electronic devices include video cameras, digital cameras, projectors, head-mounted displays (goggles type displays), car navigation systems, car stereos, personal computers, personal digital assistants (mobile computers, mobile phones, electronic books, etc.), etc. Can be mentioned. Examples of these are shown in FIGS.
[0174]
FIG. 14A illustrates a personal computer, which includes a main body 2001, an image input portion 2002, a display portion 2003, a keyboard 2004, and the like. The present invention can be applied to the display portion 2003.
[0175]
FIG. 14B illustrates a video camera, which includes a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 2106, and the like. The present invention can be applied to the display portion 2102.
[0176]
FIG. 14C illustrates a mobile computer, which includes a main body 2201, a camera unit 2202, an image receiving unit 2203, operation switches 2204, a display unit 2205, and the like. The present invention can be applied to the display portion 2205.
[0177]
FIG. 14D shows a goggle type display, which includes a main body 2301, a display portion 2302, an arm portion 2303, and the like. The present invention can be applied to the display portion 2302.
[0178]
FIG. 14E shows a player using a recording medium (hereinafter referred to as a recording medium) on which a program is recorded, and includes a main body 2401, a display portion 2402, a speaker portion 2403, a recording medium 2404, an
[0179]
FIG. 14F illustrates a digital camera, which includes a main body 2501, a
[0180]
FIG. 15A illustrates a front projector, which includes a projection device 2601, a screen 2602, and the like. The present invention can be applied to the liquid crystal display device 2808 constituting a part of the projection device 2601 and other driving circuits.
[0181]
FIG. 15B shows a rear projector, which includes a main body 2701, a projection device 2702, a mirror 2703, a screen 2704, and the like. The present invention can be applied to the liquid crystal display device 2808 constituting a part of the projection device 2702 and other driving circuits.
[0182]
FIG. 15C is a diagram showing an example of the structure of the projection devices 2601 and 2702 in FIGS. 15A and 15B. The projection devices 2601 and 2702 include a light source optical system 2801, mirrors 2802 and 2804 to 2806, a dichroic mirror 2803, a prism 2807, a liquid crystal display device 2808, a phase difference plate 2809, and a projection optical system 2810. Projection optical system 2810 includes an optical system including a projection lens. Although the present embodiment shows a three-plate type example, it is not particularly limited, and for example, a single-plate type may be used. Further, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, or an IR film in the optical path indicated by an arrow in FIG. Good.
[0183]
FIG. 15D illustrates an example of the structure of the light source optical system 2801 in FIG. In this embodiment, the light source optical system 2801 includes a reflector 2811, a light source 2812, lens arrays 2813 and 2814, a polarization conversion element 2815, and a condenser lens 2816. Note that the light source optical system illustrated in FIG. 15D is an example and is not particularly limited. For example, the practitioner may appropriately provide an optical system such as an optical lens, a film having a polarization function, a film for adjusting a phase difference, or an IR film in the light source optical system.
[0184]
However, the projector shown in FIG. 15 shows a case where a transmissive electro-optical device is used, and an application example in a reflective electro-optical device and an EL display device is not shown.
[0185]
FIG. 16A illustrates a mobile phone, which includes a
[0186]
FIG. 16B illustrates a portable book (electronic book), which includes a
[0187]
FIG. 16C illustrates a display, which includes a
[0188]
As described above, the application range of the present invention is extremely wide and can be applied to electronic devices in various fields. Moreover, the electronic apparatus of a present Example is realizable even if it uses the structure which consists of what combination of Examples 1-5.
[0189]
[Effect of the present invention]
By adopting the configuration of the present invention, the following basic significance can be obtained.
(A) It is a simple method adapted to a conventional TFT manufacturing process.
(B) Implant defects in the semiconductor film due to the doping process can be reduced.
(C) Since the impurity element is introduced into each of the source region, the drain region, and the LDD region by at least two doping processes, the degree of freedom in design is improved.
(D) This is a method capable of producing a TFT having excellent electrical characteristics while satisfying the above advantages.
[Brief description of the drawings]
FIG. 1 is a diagram for explaining a doping process disclosed by the present invention;
FIG. 2 is a diagram for explaining a doping process disclosed by the present invention;
FIG. 3 is a diagram for explaining a doping process disclosed by the present invention;
FIG. 4 is a diagram for explaining a doping process disclosed by the present invention;
FIG. 5A is a diagram showing a concentration profile of boron (B) in a silicon film using acceleration voltage as a parameter.
(B) The figure which shows the sheet resistance value with respect to the average density | concentration in the silicon film of boron (B).
FIG. 6 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 7 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 8 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a TFT of a driver circuit.
FIG. 9 is a cross-sectional view illustrating a manufacturing process of a pixel TFT and a driver circuit TFT;
FIG. 10 is a top view illustrating a structure of a pixel TFT.
FIG. 11 is a cross-sectional view illustrating a manufacturing process of an active matrix liquid crystal display device.
FIG. 12 is a cross-sectional view illustrating an EL display device.
FIG. 13 shows an EL light-emitting device.
FIG 14 illustrates an example of a semiconductor device.
FIG 15 illustrates an example of a semiconductor device.
FIG 16 illustrates an example of a semiconductor device.
Claims (6)
非晶質半導体膜に結晶化を助長する金属元素を添加し、
加熱処理により前記非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜を加工し、前記第1の半導体層と前記第2の半導体層とを形成し、
前記第1の半導体層及び前記第2の半導体層上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に第1の導電膜と、前記第1の導電膜上に第2の導電膜とを形成し、
前記第1の導電膜及び前記第2の導電膜に第1のエッチングを行うことにより、前記第1の導電膜からなる第1の導電層と前記第2の導電膜からなる第2の導電層とを有しテーパー部を有する第1の電極と、前記第1の導電膜からなる第3の導電層と前記第2の導電膜からなる第4の導電層とを有しテーパー部を有する第2の電極とを形成し、
前記第1の電極と前記第2の電極とに第2のエッチングを行うことにより、前記第2の導電層の一部と前記第4の導電層の一部とをエッチングし、前記第1の導電層よりも前記第2の導電層のチャネル長方向の長さが短い前記第1のゲート電極と、前記第3の導電層よりも前記第4の導電層のチャネル長方向の長さが短い前記第2のゲート電極とを形成し、
前記第2の導電層及び前記第4の導電層をマスクとして、前記第1の半導体層及び前記第2の半導体層に、第1の不純物元素を導入する第1のドーピング処理により、
前記第1の半導体層の、前記第2の導電層と重ならず前記第1の導電層と重なる第1の領域と、前記第1の導電層及び第2の導電層と重ならない第2の領域と、
前記第2の半導体層の、前記第4の導電層と重ならず前記第3の導電層と重なる第3の領域と、前記第1の導電層及び第2の導電層と重ならない第4の領域と、に前記第1の不純物元素を導入し、
前記第2の半導体層上であって前記第2のゲート電極と前記第4の領域の一部とを覆う第1のレジストマスクを形成し、
前記第1の導電層と前記第2の導電層と前記第1のレジストマスクとをマスクとして、前記第1の半導体層及び前記第2の半導体層に、前記第1の不純物元素を導入する第2のドーピング処理により、前記第1の半導体層の前記第2の領域と、前記第2の半導体層の前記第1のレジストマスクと重ならない第5の領域と、に前記第1の不純物元素を導入し、
前記第1のレジストマスクを除去し、
前記第1の半導体層を覆う第2のレジストマスクを形成し、
前記第2のレジストマスク及び前記第4の導電層をマスクとして、前記第2の半導体層に、第2の不純物元素を導入する第3のドーピング処理により、前記第2の半導体層の、前記第3の領域と、前記第4の領域と、に前記第2の不純物元素を導入し、
前記第2のレジストマスク及び前記第3の導電層及び前記第4の導電層をマスクとして、前記第2の半導体層に、前記第2の不純物元素を導入する第4のドーピング処理により、前記第2の半導体層の前記第4の領域に前記第2の不純物元素を導入し、
前記第2のレジストマスクを除去し、
加熱処理により前記第2の領域と前記第5の領域とに前記金属元素をゲッタリングし、
前記第1の不純物元素として15族に属する元素のうち少なくとも1つの元素を用い、
前記第2の不純物元素として13族に属する元素のうち少なくとも1つの元素を用い、
前記第1の領域よりも前記第2の領域の前記第1の不純物元素の濃度は高く、
前記第3の領域よりも前記第4の領域の前記第2の不純物元素の濃度は高いことを特徴とする半導体装置の作製方法。 And n-channel type TFT having a first semiconductor layer and a first gate electrode, a method for manufacturing a semiconductor device having a p-channel type TFT having a second semiconductor layer and the second gate electrode,
Add a metal element that promotes crystallization to the amorphous semiconductor film,
Crystallizing the amorphous semiconductor film by heat treatment to form a crystalline semiconductor film,
Processing the crystalline semiconductor film to form the first semiconductor layer and the second semiconductor layer;
Forming a gate insulating film on the first semiconductor layer and the second semiconductor layer ;
Forming a first conductive film on the gate insulating film and a second conductive film on the first conductive film;
By performing the first etching on the first conductive film and the second conductive film, the second conductive layer of a first conductive layer and the second conductive film made of the first conductive film A first electrode having a tapered portion, a third conductive layer made of the first conductive film, and a fourth conductive layer made of the second conductive film, and having a tapered portion. 2 electrodes ,
Etching a part of the second conductive layer and a part of the fourth conductive layer by performing a second etching on the first electrode and the second electrode ; The length of the second conductive layer in the channel length direction is shorter than that of the conductive layer, and the length of the fourth conductive layer in the channel length direction is shorter than that of the third conductive layer. Forming the second gate electrode;
By using the second conductive layer and the fourth conductive layer as a mask, by a first doping process for introducing a first impurity element into the first semiconductor layer and the second semiconductor layer,
A first region of the first semiconductor layer that does not overlap with the second conductive layer but does not overlap with the first conductive layer; and a second region that does not overlap with the first conductive layer and the second conductive layer Area,
A third region of the second semiconductor layer that does not overlap the fourth conductive layer but does not overlap the third conductive layer; and a fourth region that does not overlap the first conductive layer and the second conductive layer. And introducing the first impurity element into the region,
Forming a first resist mask on the second semiconductor layer and covering the second gate electrode and a part of the fourth region;
The first impurity element is introduced into the first semiconductor layer and the second semiconductor layer by using the first conductive layer, the second conductive layer, and the first resist mask as a mask. 2, the first impurity element is added to the second region of the first semiconductor layer and the fifth region that does not overlap the first resist mask of the second semiconductor layer. Introduced,
Removing the first resist mask;
Forming a second resist mask covering the first semiconductor layer;
Using the second resist mask and the fourth conductive layer as a mask, the second semiconductor layer is subjected to a third doping process for introducing a second impurity element into the second semiconductor layer. 3 and the fourth region, the second impurity element is introduced,
By using the second resist mask, the third conductive layer, and the fourth conductive layer as a mask, a fourth doping process for introducing the second impurity element into the second semiconductor layer is performed. Introducing the second impurity element into the fourth region of the second semiconductor layer;
Removing the second resist mask;
Gettering the metal element into the second region and the fifth region by heat treatment ;
Using at least one of the elements belonging to Group 15 as the first impurity element;
Using at least one of the elements belonging to Group 13 as the second impurity element;
The concentration of the first impurity element in the second region is higher than that in the first region,
The method for manufacturing a semiconductor device is characterized in that the concentration of the second impurity element in the fourth region is higher than that in the third region .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000235482A JP4641598B2 (en) | 2000-08-03 | 2000-08-03 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000235482A JP4641598B2 (en) | 2000-08-03 | 2000-08-03 | Method for manufacturing semiconductor device |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2002050765A JP2002050765A (en) | 2002-02-15 |
JP2002050765A5 JP2002050765A5 (en) | 2007-09-13 |
JP4641598B2 true JP4641598B2 (en) | 2011-03-02 |
Family
ID=18727683
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000235482A Expired - Fee Related JP4641598B2 (en) | 2000-08-03 | 2000-08-03 | Method for manufacturing semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4641598B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7525165B2 (en) | 2000-04-17 | 2009-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and manufacturing method thereof |
US6706544B2 (en) | 2000-04-19 | 2004-03-16 | Semiconductor Energy Laboratory Co., Ltd. | Light emitting device and fabricating method thereof |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000047263A (en) * | 1998-07-31 | 2000-02-18 | Fujitsu Ltd | Etching method, thin film transistor matrix substrate and its production |
-
2000
- 2000-08-03 JP JP2000235482A patent/JP4641598B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000047263A (en) * | 1998-07-31 | 2000-02-18 | Fujitsu Ltd | Etching method, thin film transistor matrix substrate and its production |
Also Published As
Publication number | Publication date |
---|---|
JP2002050765A (en) | 2002-02-15 |
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Legal Events
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A521 | Written amendment |
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|
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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