JP4625022B2 - 内蔵試験パターン発生を有したｃｄｍａ集積回路復調器 - Google Patents

Description

この開示は一般に試験データパターンの発生に関する。特に、この開示は、集積回路のための試験データパターンを発生するための方法および装置に関する。

典型的な現代の電子回路は数千または数百万の個々の部品が単一チップに集積されている。この単一チップはマニュアル試験のためにはあまりにも複雑すぎる。これらの複雑な電子回路を試験するために、回路設計者は、自動試験に依存することを強いられる。

試験は、試験下にあるチップの外部に試験データパターンを発生させ、チップの入力ピンを介して試験パターン信号を供給することにより達成することができる。外部試験発生器の使用は、チップが試験のためにそのピンのいくつかを取っておくことが必要になるかもしれない。これは、実際のチップ機能のために利用可能なピンの有限数を低減する。さらに、外部試験パターン発生は、費用がかかり、時間がかかり、記号論理学的により複雑になるかもしれない。

符号分割多重アクセス（ＣＤＭＡ）通信をサポートするように設計されたチップは特に複雑である。典型的に、ＣＤＭＡチップは、他のアプリケーションでは必要ないかもしれないさらなる信号処理機能を含む。現実的な信号刺激を有するこれらのＣＤＭＡチップを試験するために、試験データパターン発生器は、通常、同程度の複雑な信号処理を有するデータパターンを発生する必要があるであろう。（外部試験発生器を排除するために）１つの従来の解決法は、ＣＤＭＡチップ自体内に内部試験データ発生器回路を含む。しかしながら、これは、ＣＤＭＡチップのハードウェアを増加することにより、すでに複雑なＣＤＭＡチップの複雑性を増加させる。ＣＤＭＡチップのハードウェア要求を低減するための他の従来の解決法は、ランダム試験データパターンを発生する単純化した内部ハードウェアを含むことである。しかしながら、これは、現実的な刺激を有するＣＤＭＡチップを試験するための必要性を満たさない。

従って、外部試験データパターン発生器無くしてかつＣＤＭＡチップのハードウェアと複雑性を増加させずに現実的な試験データパターンを発生することが望ましいであろう。

発明の概要

この発明の１つの観点において、符号分割多重アクセス集積回路は、入力データを複数のコードと相関させるように構成された復調器と、複数のコードの１つで入力試験データを拡散し、拡散試験データを形成し、拡散試験データを復調器に供給するように構成された試験データパターン発生器を含む。

この発明の他の観点において、符号分割多重アクセス集積回路は、入力データを複数のコードと相関するための手段と、入力データを複数のコードの１つで拡散し、拡散試験データを形成し、拡散試験データを入力データとして供給するための手段を含む。

この発明の他の観点において、符号分割多重アクセス集積回路を試験する方法は、入力データを、復調器内の複数のコードで相関させるステップと、入力試験データを複数のコードの１つで拡散し、拡散試験データを形成し、拡散試験データを復調器に供給するステップを含む。

この発明の他の実施形態は、以下の詳細な記載から当業者に容易に明白になるであろうことが理解される。以下の詳細な記載では、実例としてこの発明の種々の実施形態が示され、記載される。実現されるように、この発明は、他のおよび異なる実施形態ができる。そしてそのいくつかの詳細は、この発明の精神および範囲から逸脱することなく、種々の他の観点において変更できる。従って、図面および詳細な記載は事実上実例として見なされ、制限されたものとして見なされない。

この発明の観点は、添付された図面において一例として図解され、制限する目的で図解するのではない。

添付された図面に関連して以下に述べられる詳細な記載は、この発明の種々の実施形態の記述として意図され、この発明が実施してもよい唯一の実施形態を表すことを意図していない。この開示において記載される各実施形態は、この発明の一例または例証として単に提供され、他の実施形態に対して好適であるまたは利点があると必ずしも解釈されるべきでない。詳細な記載は、この発明の完全な理解を提供する目的のために特定の詳細を含む。しかしながら、この発明はこれらの特定の詳細なしに実施してもよいことは当業者に明白であろう。いくつかのインスタンスにおいて、良く知られた構造および装置は、この発明の概念を不明瞭にすることを回避するようにブロック図形式で示される。頭文字語および他の記述的用語は、単に便宜的のためにおよび明瞭性のために使用してもよく、この発明の範囲を制限することを意図していない。

以下の記載において、種々のシステムおよび技術は、ＣＤＭＡ通信装置との関連で記載されるであろう。これらの技術は、このタイプのアプリケーションに使用するのによく適しているけれども、当業者は、これらのシステムおよび技術は任意の通信装置に適用してもよいことを容易に理解するであろう。従って、ＣＤＭＡ通信装置への任意の参照は、これらの発明観点は広範囲のアプリケーションを有するという理解をもって、この発明の種々の発明観点を例証することを意図しているに過ぎない。

図１は、ＣＤＭＡアプリケーションのための無線通信装置１０２の１つの可能な構成を図解する概念ブロック図である。当業者が理解するように、無線通信装置１０２の正確な構成は、特定のアプリケーションおよび全体の設計制約に応じて変化してもよい。無線通信装置１０２は、ソフトウェアベースプロセッサー、または任意の他の構成で実施してもよい。図１に示される実施形態において、ソフトウェアベースプロセッサーはメモリ１０５を有したマイクロプロセッサー１０４を有していてもよい。マイクロプロセッサー１０４は、とりわけ、種々のユーザーインターフェース（図示せず）のためのハウスキーピング機能のすべてを処理し、基地局（図示せず）でコマンドおよび制御シグナリング機能を調整するソフトウェアプログラムを実行するためのプラットフォームを提供してもよい。基地局は、複数の無線装置間の通信をサポートするために使用されてもよい。あるいは、基地局は、無線装置を、回路交換ネットワークまたはパケット交換ネットワークのようなネットワークに接続するために使用してもよい。

無線通信装置１０２は、マイクロプロセッサー１０４に対する処理要求を低減するために特定のアルゴリズムを実行するＣＤＭＡ集積回路またはチップ１０６を含んでいてもよい。ＣＤＭＡチップ１０６は、デジタルシグナルプロセッサー（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブルロジックデバイス、ディスクリートゲート、トランジスターロジック、ディスクリートハードウェアコンポーネント、またはここに記載される機能の１つ以上を実行することができる任意の他の均等な構造または非均等な構造であってもよい。ＣＤＭＡチップ１０６により実行される特定のアルゴリズムは、符号化および変調機能、並びにＣＤＭＡ通信のための種々のスペクトル拡散動作を含んでいてもよい。後に非常に詳細に記載される方法において、ＣＤＭＡチップ１０６はまた工場でハードウェアの適切な動作を保証するための試験機能も含んでいてもよい。

無線通信装置１０２が電源を入れると、無線通信装置１０２は、アクセス手続を使用して基地局（図示せず）との通信を確立しようと試みてもよい。アクセス手続は、１つ以上の基地局から送信されたパイロット信号の獲得を含んでいてもよい。各基地局から送信されたパイロット信号は、異なる基地局特定スクランブルコードを用いてスクランブルしてもよい。各パイロット信号の獲得は、それぞれの基地局の各々のためのスクランブルコードを決定するための良く知られた手続を含む。スクランブルコードは、ＣＤＭＡチップ１０６により後で使用するためにメモリ１０５に記憶してもよい。

無線装置１０２がパイロット信号を獲得すると、無線装置１０２は、種々の制御チャネルおよびトラフィックチャネルを用いて基地局の各々と通信してよい。制御チャネルとトラフィックチャネルは、ウオルシュコードのような直交コードを用いて各チャネルを拡散することにより識別してもよい。いくつかのアプリケーションにおいて、可変長ウオルシュコードは、より高いデータレートをサポートするために使用されてもよい。可変長ウオルシュコードは、この分野においてしばしば、直交可変拡散因子（ＯＶＳＦ）コードと呼ばれる。各制御チャネルのためのウオルシュコードは、固定であってもよく、それゆえ、工場において、マイクロプロセッサーまたはＣＤＭＡチップにあらかじめプログラムされていてもよい。これらのウオルシュコードは、制御チャネルをアクセスするために無線通信装置１０２により使用されてもよい。制御チャネルは、種々のトラフィックチャネルをサポートするためにＯＶＳＦコードを割り当てるために基地局により使用されてもよい。割り当てられたＯＶＳＦコードも、ＣＤＭＡチップ１０６による後の使用のためにメモリ１０５に記憶してもよい。

図２は、ＣＤＭＡチップの一例を図解する概念ブロック図である。ＣＤＭＡチップ１０６は、受信機フロントエンド２１０、サーチャー２２０、復調器２３０およびデコーダー２４０を含む。受信機フロントエンド２１０は、マルチプレクサ２１２、２１４、及び２１６と、受信機フロントエンド処理（例、RX_フロント処理）２１８をさらに含む。受信機フロントエンド２１０は、アナログフロントエンド（図示せず）を介してアンテナ（図示せず）からのデジタル化された受信信号２１１を受け取り、受け取ったデジタル信号２１１のベースバンドフィルタリングを実行する。マルチプレクサ２１２、２１４、及び２１６のそれぞれは、ロジック「０」でデジタル化された受信信号２１１を通過させ、または、ロジック「１」で試験データパターン３８２（図３では、test_pattern_i/qと示されている）を通過させることの間で、各マルチプレクサを選択的に切り換える、対応する選択信号（図示せず）を受信する。復調器２３０は、フィルターされたデジタル化された信号に対して初期のＣＤＭＡ信号処理を実行する。例えば、これらに限定されないが、種々のスクランブルコードで信号を逆スクランブルし、送信の基地局ソースを識別したり、種々のＯＶＳＦコードで信号を逆拡散し、各基地局のためのトラフィックチャネルと制御チャネルを分離する。次に、デコーダー２４０は、これらに限定されないが、デインターリービングおよびデコーディングのようなさらなる信号処理機能を提供するように使用されてもよい。

復調器２３０は種々の方法で実施してもよい。一例として、レーキ受信機（図示せず）は、ダイバーシティ技術を介してフェーディングと対抗するために使用されてもよい。レーキ受信機は、典型的に、ダイバーシティ利得を得るために分解できるマルチパス信号の独立したフェーディングを利用する。これは、サーチャー２２０とレーキ受信機との間の協力を介して達成してもよい。特に、サーチャー２２０は、適切なスクランブルコードを用いて各パイロット信号のための強いマルチパス出現を識別するように構成されてもよい。次に、フィンガーはサーチャー２２０により割り当てることができ、マルチパス信号のタイミングオフセットを識別する。フィンガーは、ＯＶＳＦチャネルのための各予測されるマルチパス反射のためのトラフィックを相関させるためのタイミング基準としてレーキ受信機により使用することができる。次に、各ＯＶＳＦチャネルのための別個の相関は、コヒーレントに結合され、デインターリービングおよびデコーディングのためにデコーダー２４０に供給される。

ＣＤＭＡチップ１０６上に常駐する試験データパターン発生器回路２００は、試験の目的のために使用されてもよい。一実施形態において、試験データパターン発生回路２００は復調器２３０内部に示される。試験データパターン発生回路２００は、これらに限定されないが、受信機フロントエンド２１０、サーチャー２２０、復調器２３０、デコーダー２４０またはそれらの任意の組み合わせのような種々のＣＤＭＡチップコンポーネントを試験するための試験データパターンを発生する。他の実施形態において、試験データパターン発生回路２００は、ＣＤＭＡチップ１０６内に、または他のＣＤＭＡチップコンポーネントの１つ内に別個のコンポーネントとして位置することができる。試験マイクロプロセッサーとメモリ（図示せず）は、図１のマイクロプロセッサー１０４とメモリ１０５の代わりに用いて、レーキ受信機を動作させるために種々のスクランブルコードおよびＯＶＳＦコードを割り当ててもよい。

図３は試験データパターン発生回路２００のブロック図である。試験データパターン発生回路２００は、マルチプレクサー３１０、結合器３２０、拡散器３４０、加算器３６０および遅延エレメント３８０を含む。一実施形態において、結合器３２０は、論理ＸＯＲ回路である。マルチプレクサー３１０への入力は、試験マイクロプロセッサーおよびメモリにより発生される複数のＯＶＳＦコード３０２および複数のスクランブルコード３０６を含む。このアーキテクチャーは、試験データパターン発生回路２００内に類似のハードウェアを複製することなしにＣＤＭＡチップ１０６内の既存のハードウェア回路の効率的な再使用を可能にする。

ＯＶＳＦコード３０２とスクランブルコード３０６は、論理ＸＯＲ回路３２０に入力される。次に、（ＯＶＳＦコード３０２とスクランブルコード３０６の論理的な組み合わせである）拡散コード３２２は２つの入力の１つとして拡散器３４０に供給される。拡散器３４０への第２の入力は、入力試験データパターン３２６である。入力試験データパターン３２６も試験マイクロプロセッサーおよびメモリにより発生させてもよい。入力試験データパターン３２６の特性は、所望の試験プロファイルに基づいて選択され、当業者に知られているであろう。拡散試験データパターン３４２は、当業者に知られているスペクトル拡散の技術を用いた入力試験データパターン３２６のスペクトル拡散フォームである。次に、（拡散試験データパターン３４２に相当する）出力拡散試験データパターン３８２を用いて、これらに限定されないが、受信機フロントエンド２１０、サーチャー２２０、復調器２３０、デコーダー２４０またはそれらの任意の組み合わせのようなＣＤＭＡチップ１０６の種々のコンポーネントを試験する。複数の拡散試験データパターン３４２があるなら、出力拡散試験データパターン３８２は、複数の拡散試験データパターン３４２の重畳である。唯一つの拡散試験データパターン３４２があるなら、出力拡散試験データパターン３８２は、拡散試験データパターン３４２と同じである。

一実施形態において、拡散コード３２２は、ディスエーブルされ、拡散器３４０は、入力試験データパターンを、ＣＤＭＡチップ１０６のデコーダー２４０を試験するための、インターリーブされた試験データパターンにインターリーブするように構成されるインターリーバー（図示せず）により交換される。ここで、デコーダー２４０のデコーディング機能は試験構成においてバイパスされる。他の実施形態において、拡散コード３２２はディスエーブルされ、拡散器３４０は、入力試験データパターン３２６を、ＣＤＭＡチップ１０６のデコーダー２４０を試験するための符号化された試験データパターンに符号化するように構成されたエンコーダー（図示せず）により交換される。ここで、デコーダー２４０のインターリービング機能は試験構成においてバイパスされる。さらに他の実施形態において、拡散器３４０は、入力試験データパターン３２６を、ＣＤＭＡチップ１０６のデコーダー２４０を試験するために符号化され、インターリーブされた試験データパターンにインターリーブし符号化するインターリーバーおよびエンコーダーにより交換される。

一実施形態において、複数のフィンガーからのＯＶＳＦコード３０２とスクランブルコード３０６は、２つのマルチプレクサー３１０に別個に入力される。一実施形態において、１つのマルチプレクサー３１０への入力は１２のＯＶＳＦコード３０２を含み、他のマルチプレクサー３１０への入力は、１２のスクランブルコード３０６を含む。試験マイクロプロセッサーにより発生されるイネーブル信号３１２は、ＯＶＳＦコード３０２とスクランブルコード３０６の複数のセットの各々がシーケンシャルに出力ＸＯＲ信号３２２を発生することをシーケンシャルに可能にする。このシーケンシャルアプローチは、拡散試験データパターン３４２を合成するために、試験データパターン発生回路２００内で唯一の拡散器３４０を使用することを可能にする。

一実施形態において、複数のＯＶＳＦコード３０２と複数のスクランブルコード３０６のさらなる並列パスは、２つのマルチプレクサー３１０の並列セットに別個に入力される。一実施形態において、図３に示すように、複数のＯＶＳＦコード３０２と複数のスクランブルコード３０６の並列パスは、２つのマルチプレクサー３１０の３つの並列セットに別個に入力される。この実施形態では、６つのマルチプレクサー３１０と、３つの論理ＸＯＲ回路３２０と３つの拡散器３４０がある。加算器３６０は、単一の出力拡散試験データパターン３８２として並列パスを加算する。

一実施形態において、論理ＡＮＤゲート３１５は、所望であればＯＶＳＦコード３０２のパスをオフにゲートで制御するように実施される。他の実施形態において、論理ＡＮＤゲート３５０は、所望であれば、任意の拡散試験データパターンのパスをオフにゲートで制御するように実施される。論理ＡＮＤゲート３１５、３５０は、試験マイクロプロセッサーからのイネーブル信号によりイネーブルになる。さらに、一実施形態において、遅延素子３８０はＣＤＭＡチップ１０６に関連する時間遅延に一致するように実施される。

ここに開示されている実施形態に関連して説明された多様な例示的な論理ブロック、モジュール及び回路は、汎用プロセッサー、デジタル信号プロセッサー（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、または他のプログラマブルロジックデバイス、離散ゲートまたはトランジスタ論理、離散ハードウェア構成要素、あるいはここに説明される機能を実行するように設計されたその任意の組み合わせをもって実現または実行されてよい。汎用プロセッサーは、マイクロプロセッサーであってよいが、代替策ではプロセッサーは、任意の従来のプロセッサー、コントローラー、マイクロコントローラーまたは状態機械であってよい。プロセッサーは、例えばＤＳＰとマイクロプロセッサーの組み合わせ、複数のマイクロプロセッサー、ＤＳＰコアと連動する１台または複数台のマイクロプロセッサー、あるいは任意の他のこのような構成など計算装置の組み合わせとして実現されてもよい。

ここに開示された実施形態に関連して説明された方法またはアルゴリズムのステップは、ハードウェア内、プロセッサーによって実行されるソフトウェアモジュール内、あるいは２つの組み合わせの中で直接的に具現化されてよい。ソフトウェアモジュールはＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能ディスク、ＣＤ−ＲＯＭ、または技術的に既知である任意の他の形式の記憶媒体に常駐してよい。例示的な記憶媒体は、プロセッサーが記憶媒体から情報を読み取り、記憶媒体に情報を書き込むことができるようにプロセッサーに結合される。代替策では、記憶媒体はプロセッサーに一体化してよい。プロセッサー及び記憶媒体はＡＳＩＣに常駐してよい。ＡＳＩＣは、無線通信装置またはその他のところに常駐してもよい。代替策では、プロセッサー及び記憶媒体はユーザー端末内に別々の構成要素として常駐してよい。

開示された実施形態の上述の記載は、当業者がこの発明を製作または使用することを可能にするために提供される。これらの実施形態に対する種々の変更は当業者には容易に明白であり、ここに定義される包括的原理は、この発明の精神および範囲を逸脱することなく他の実施形態に適用してもよい。従って、この発明はここに示される実施形態に限定することを意図したものではなく、ここに開示される原理および新規な特徴に一致する最も広い範囲が許容されるべきである。

図１は、無線通信装置の一例を図解する概念ブロック図である。 図２は無線通信装置で使用するためのＣＤＭＡチップの一例を図解する概念ブロック図である。 図３は、試験データパターン発生回路の一例を図解する機能ブロック図である。

Claims (18)

1. 入力データを複数のコードと相関させるように構成される復調器と、
   少なくとも前記複数のコードの１つで入力試験データを拡散し、拡散試験データを形成し、前記拡散試験データを前記復調器に供給するように構成された試験データパターン発生器であって、ここにおいて、前記複数のコードの少なくとも１つは、スクランブリングコードと拡散コードとを具備する、試験データパターン発生器と、
   前記入力データと前記拡散試験データを前記復調器に多重化するように構成されたマルチプレクサと、
   を備えた、無線通信装置集積回路。
2. 前記スクランブルコードは、擬似ランダム雑音（ＰＮ）コードを備え、前記拡散コードはウオルシュコードを備えた、請求項１の集積回路。
3. 前記試験パターン発生器は、前記スクランブルコードをオフにゲート制御するように構成された複数のＡＮＤゲートをさらに備えた、請求項１の集積回路。
4. 前記試験パターン発生器は、前記拡散コードをオフにゲート制御するように構成される複数のＡＮＤゲートをさらに備えた、請求項１の集積回路。
5. 前記試験データパターン発生器は、複数のスクランブルコードと複数の拡散コードを結合し、前記複数のコードを形成するように構成される結合器をさらに備えた、請求項１の集積回路。
6. 前記結合器は論理ＸＯＲ回路を備えた、請求項５の集積回路。
7. 入力データを複数のコードと相関させるように構成された復調器と、
   前記複数のコードの少なくとも１つで入力試験データを拡散し、拡散試験データを形成し、前記拡散試験データを前記復調器に供給するように構成された試験データパターン発生器と、
   前記複数のコードを形成するために複数のスクランブリングコードと複数の拡散コードを結合するように構成された結合器と、
   複数のスクランブルコードから前記スクランブルコードを選択し、複数の拡散コードから前記拡散コードを選択し、前記スクランブルコードおよび拡散コードを前記結合器に供給するように構成されたマルチプレクサと、
   を備えた、無線通信装置集積回路。
8. 前記復調器は、複数のフィンガーを有するレーキ受信機をさらに備え、前記フィンガーの１つは前記スクランブルコードおよび前記拡散コードを受信するように構成される、請求項７の集積回路。
9. 前記試験データパターン発生器は、前記入力試験データを前記複数のコードで拡散し、複数の拡散試験データを形成するように構成された複数の拡散器をさらに備えた、請求項７の集積回路。
10. 前記試験データパターン発生器は、少なくとも１つの拡散試験データをオフにゲート制御するように構成された複数のＡＮＤゲートをさらに備えた、請求項９の集積回路。
11. 入力データを複数のコードで相関させる手段と、
    入力試験データを少なくとも前記複数のコードの１つで拡散し、拡散試験データを形成する手段であって、前記複数のコードの少なくとも１つはスクランブリングコードと拡散コードを具備する、手段と、
    前記拡散試験データを前記入力データとして供給する手段と、
    前記入力データと前記拡散試験データを多重化する手段と、
    を備えた、無線通信装置集積回路。
12. 前記スクランブルコードは、擬似ランダム雑音（ＰＮ）コードを備え、前記拡散コードはウオルシュコードを備えた、請求項１１の無線通信装置集積回路。
13. 前記スクランブルコードをオフにゲート制御する手段と、前記拡散コードをオフにゲート制御する手段とをさらに備えた、請求項１１の無線通信装置集積回路。
14. 複数のスクランブルコードと複数の拡散コードとを結合し複数のコードを形成する手段をさらに備えた、請求項１１の無線通信装置集積回路。
15. 入力データを複数のコードと相関させる手段と、
    入力試験データを前記複数のコードの少なくとも１つで拡散し拡散試験データを形成する手段と、
    前記拡散試験データを前記入力データとして供給する手段と、
    複数のスクランブリングコードと複数の拡散コードとを結合し前記複数のコードを形成する手段と、
    複数のスクランブルコードから前記スクランブルコードを選択する手段と、
    複数の拡散コードから前記拡散コードを選択する手段と、
    を備えた、無線通信装置集積回路。
16. 入力データを復調器内の複数のコードと相関させるステップと、
    入力試験データを前記複数のコードの少なくとも１つで拡散し、拡散試験データを形成し、前記拡散試験データを前記復調器に供給するステップであって、前記複数のコードの少なくとも１つはスクランブリングコードと拡散コードを具備する、ステップと、
    前記入力データと前記拡散試験データを多重化するステップと、
    を具備する、無線通信装置集積回路を試験する方法。
17. 複数のスクランブルコードと複数の拡散コードとを結合して前記複数のコードを形成する、請求項１６の方法。
18. 復調器を備えている無線通信装置集積回路を使用するためのメモリであって、前記メモリは、
    入力データを前記復調器内の複数のコードと相関させ、
    入力試験データを前記複数のコードの少なくとも１つで拡散し、拡散試験データを形成し、前記拡散試験データを前記復調器に供給し、前記複数のコードの少なくとも１つはスクランブリングコードと拡散コードを具備し、
    前記入力データを前記拡散試験データと多重化する、
    ように実行可能な命令を具備する、メモリ。

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