JP4263489B2 - Ｃｄｍａシステムにおけるチップレート処理のための方法および装置 - Google Patents

Ｃｄｍａシステムにおけるチップレート処理のための方法および装置 Download PDF

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Description

本発明は、概ね、通信、とくに、チップレート処理のための新規で向上した方法および装置に関する。
無線通信システムは、音声、データ、等のような種々のタイプの通信を提供するために、幅広く採用されている。これらのシステムは、符号分割多重アクセス（code division multiple access, CDMA）、時分割多重アクセス（time division multiple access, TDMA）、または他の変調技術に基づいている。ＣＤＭＡシステムは、他のタイプのシステムと比較して、システム容量が増加していることを含めて、ある特定の長所を有する。
ＣＤＭＡシステムは、ＣＤＭＡの標準規格、すなわち（１）“TIA/EIA-95-B Mobile Station-Base Station Compatibility Standard for Dual-Mode Wideband Spread Spectrum Cellular System”（ＩＳ−９５標準規格）、（２）“TIA/EIA-98-C Recommended Minimum Standard for Dual-Mode Wideband Spread Spectrum Cellular Mobile Station”（ＩＳ−９８標準規格）、（３）“3rd Generation Partnership Project”(3GPP)という名称のコンソーシアムによって提供され、かつ第3G TS 25.211号、第3G TS 25.212号、第3G TS 25.213号、および第3G TS 25.214号を含む１組の文献において具体化されている標準規格（Ｗ−ＣＤＭＡ標準規格）、（４）“3rd Generation Partnership Project 2”(3GPP2)という名称のコンソーシアムによって提供され、“TR-45.5 Physical Layer Standard for cdma2000 Spread Spectrum Systems”、“C.S0005-A Upper Layer (Layer 3) Signaling Standard for cdma2000 Spread Spectrum Systems”、“C.S0024 cdma2000 High Rate Packet Data Air Interface Specification”を含む１組の文献において具体化されている標準規格（ｃｄｍａ２０００標準規格）、および（５）他の標準規格を、１つ以上支援するように設計されている。これらの標準規格は、ここでは参考文献として取り上げている。本明細書では、ｃｄｍａ２０００の高レートパケットデータの仕様を実行するシステムを高データレート（high data rate, HDR）システムと呼ぶ。提案されている無線システムでは、単一のエアーインターフェイスを使用して、ＨＤＲと低データレートサービス（例えば、音声およびファックスサービス）とを組み合わせたものも提供している。
ＣＤＭＡシステムでは、伝送パイロット信号を含む伝送データを変調するのに、一般に疑似雑音系列（pseudorandom noise, PN）系列を使用している。ＣＤＭＡの受信機としては、レーキ受信機が一般に用いられている。レーキ受信機は、一般に、隣り合う基地局からの直接の、およびマルチパスのパイロットの位置を特定するための１つ以上のサーチャと、これらの基地局からの情報信号を受信して結合するためのフィンガーとから構成されている。
一般に、ＣＤＭＡシステムの性能は、より多くのフィンガーを受信機へ加えて、１つ、または多数の基地局からの、より多数のマルチパス信号を処理することによって向上する。これは、到来する信号を拡散するのに使用するチップレートが上がるとき、したがって受信機においてマルチパス信号のより多くの成分を識別可能にできるときに、とくに真である。Ｗ−ＣＤＭＡの標準規格には、多数の信号成分を復調する能力を特長とするシステムが記載されている。
ＣＤＭＡの復調器には、多くの場合に、フィンガーフロントエンドとして知られている専用のハードウエアが構成されていて、比較的により高いチップレートの受信データを処理する。ＤＳＰまたは他のプロセッサを構成して、フィンガーフロントエンドからシンボルレートデータを受信して、シンボルをさらに復調することも多い。ＣＤＭＡシステムの性能を向上するか、またはより高いチップレートシステムの仕様を満たすのに、１つのフィンガーのハードウエアを、必要なフィンガー数分、複製するといったやり方がある。以前に、この技術を使用して成功したが、必要なフィンガー数が増加すると、必要な結果のハードウエアにも極端に費用がかかってしまう。代わりの技術では、チップレート処理を行うことができる汎用のＤＳＰを用意するが、これも、ハードウエアに費用がかかり過ぎてしまい、かつ高速システムにおいて多数のチャンネルを復調するとき、実現不可能なクロックレートが要求され、それに伴なう電力ドレインが生じてしまう。
したがって、この技術において、１つのフィンガーフロントエンドが、高チップレート、高スループット、かつハードウエア効率のよいやり方で、送られる多数のチャンネルを処理できることが求められている。
本明細書に開示されている実施形態は、ハードウエア効率のよいやり方で、フィンガーの復調能力を向上する必要に対処している。１つの態様では、ＩおよびＱのサンプルを、並列のアクセス可能なシフトレジスタへ移動する。各サイクルにおいて、シフトレジスタから、複数のチップサンプルへアクセスし、複数のチップサンプルを並列に処理して、１チャンネルに対して、多数のチップの結果を生成する。これらの多数のチップの結果を累積して、シンボル境界においてシンボルレートプロセッサへ出力する。シフトレジスタのアクセス、計算、および累積のスケジューリングをスケジュールして、ハードウエアを時分割して、多数のチャンネルを支援する。別の態様では、シフトレジスタファイルの内容をチャンネル別に指標付けすることにより、多数のチャンネルの時間追跡に適応している。これらの態様では、提示されている種々の他の態様と共に、多数のチャンネルに対して、これらのチャンネルを採用するのに大きい融通性を与えつつ、ハードウエア効率のよい、チップレート処理能力を与えている。
本発明では、別途詳しく記載するように、本発明の種々の態様、実施形態、および特徴を実行する方法およびシステム素子を提供する。
本発明の特徴、性質、および長所は、図面と共に、別途記載されている詳細な説明を参照することにより、同じ参照符号によって全体的に対応して同定され、より明らかになるであろう。
図１は、無線通信システム100の図であり、無線通信システム100は、多数のユーザを支援し、かつ本発明の種々の態様を実行することができる。システム100は、ＣＤＭＡの標準規格または設計、あるいはこの両者（例えば、ＩＳ−９５標準規格、ｃｄｍａ２０００標準規格、Ｗ−ＣＤＭＡ標準規格、ＨＤＲ標準規格）を支援するように設計されている。簡潔にするために、システム100において、３つのアクセスポイント104ａ、104ｂ、104ｃ（基地局とも呼ばれる）は、２つのアクセス端末106ａ、106ｂ（遠隔局または移動局とも呼ばれる）と通信していることが示されている。多くの場合に、アクセスポイントとその受信可能領域とをひとまとめにして、“セル”と呼ぶ。
実行されているＣＤＭＡシステムに依存して、各アクセス端末106ａ、106ｂは、順方向リンク上では、所与の瞬間に、１つ（または、おそらくはそれ以上）のアクセスポイント104ａないし104ｃと通信し、逆方向リンク上では、アクセス端末がソフトハンドオフされるか、どうかに依存して、１つ以上のアクセスポイントと通信する。順方向リンク（すなわち、ダウンリンク）は、アクセスポイントからアクセス端末への伝送を指し、逆方向リンク（すなわち、アップリンク）は、アクセス端末からアクセスポイントへの伝送を指す。
明らかにするために、本発明を記載するのに使用している例では、アクセスポイントを、パイロット信号の送信側として、アクセス端末を、これらのパイロット信号（すなわち、順方向リンク上のパイロット信号）の受信側および受入れ側として仮定する。当業者には、本明細書に記載されているように、アクセス端末およびアクセスポイントは、パイロット信号を使用してデータを伝送するように備えられていて、本発明の態様は、これらの情況に同様に適用できることが分かるであろう。本明細書では、“例示的”という用語を、専ら“例、事例、または例証として役立つ”ことを意味するために使用している。“例示的”に本明細書に記載されている実施形態は、他の実施形態においても、好ましい、または効果的であると解釈する必要はない。
図２は、受信機200を示している。明らかにするために、受信機の構成要素として示しているものは、この実施形態の以下の記述に含まれるもののみである。信号は、アンテナ205に到達し、ＲＦダウンコンバータ210においてダウンコンバートされる。結果のＩおよびＱのサンプルは、フィンガーフロントエンド220およびサーチャ230へ送られる。フィンガーフロントエンド220およびサーチャ230は、ＤＳＰ240と通信する。ＤＳＰ240は、種々の制御信号および制御情報を、フィンガーフロントエンド220およびサーチャ230の両者へ供給する。サーチャ230は、一般に知られているＣＤＭＡサーチング技術の１つ以上にしたがって、ＤＳＰ240によって指示されるように、種々のＰＮオフセットに対するパイロットサーチの結果を送る。ＤＳＰ240は、これらのサーチ結果に応答して、フィンガーフロントエンド220内の資源を、受信した種々の信号、すなわちチャンネルに割り当てるかどうか、およびどのように割り当てるかを判断する。フィンガーフロントエンド220内の資源は、これらの信号に対してチップレート処理を行ない、復調されたシンボルの結果をＤＳＰ240へ送る。ＤＳＰ240は、何れのＰＮ系列を使用して、到来するＩおよびＱのサンプルを拡散するかを示すために、ＰＮオフセットを送ることによって、フィンガーフロントエンド220内の資源の１つへ各チャンネルを割り当てる。一般に、サーチャ230は、割り当てられるオフセットを送り、次にＤＳＰ240が処理するが、隣り合う基地局を識別するための信号送信などといった、フィンガー割当てのオフセットの代わりの源なども、知られている。
フィンガーフロントエンドモジュール内の専用の特定のハードウエアが、チップレート処理およびＤＳＰにおける比較的に低速のシンボルレートの処理を行なうのは、一般的な技術である。もちろん、当業者には、ＤＳＰ240の代わりに、ディスクリートなハードウエアが採用されていても、本発明の態様を同等に適用できることが分かるであろう。フィンガーフロントエンドは、一般に、いくつかのチャンネルまたはマルチパス信号を同時に処理し、かつより多くのチャンネルに対する支援をより向上するように備えられている。チャンネルの支援を向上するための一般的な技術では、単に、単一のフィンガーのハードウエアを複製して、必要数のフィンガーを支援する。しかしながら、支援されるチャンネル数が増加すると、関係付けられているハードウエアは極端に費用がかかることになる。フィンガーフロントエンド220は、とくにハードウエア効率のよいやり方で、多数のチャンネルを支援する。
ＤＳＰ240によって実行されるシンボルレート処理タスクでは、データと関係付けられているパイロットとのドット積およびクロス積を計算する。フィンガーフロントエンドは、多くの場合に、定刻のシンボルデータに加えて、先にずれた、および後にずれたＰＮオフセットと関係付けられているシンボルデータとを供給する。フィンガーフロントエンド220は、高度に構成可能であり、定刻のデータに加えて、先および後のシンボルデータを生成するようにプログラムすることができる。ＤＳＰ240は、これらの先および後のシンボルデータを使用して、時間追跡を行うことができ、その種々の技術が、この分野において知られている。ＤＳＰ240は、時間追跡技術に基づいて、フィンガーフロントエンド220内のフィンガーの資源を、早めたり、または遅らせたりすることができる。シンボル境界は、ＤＳＰ240によって割り当てられている拡散係数にしたがって、各チャンネルごとにフィンガーフロントエンド220において判断される。各拡散係数は、１シンボルに対して幾つのチップが復調されるかを判断する。
同様に、この分野において周波数誤り訂正を行う技術が知られている。フィンガーフロントエンドは回転子と共に構成され、周波数誤りを補償する。このように構成されたフィンガーフロントエンド220は、ＤＳＰ240からの位相情報に応答し、周波数誤りを補償する。
さらに加えて、フィンガーフロントエンド220内の各チャンネルは、割り当てられたカバリング系列にしたがってデカバーするように、ＤＳＰ240によって指示される。ＩＳ−９５、ｃｄｍａ２０００、その他のようなシステムにおいて使用されているカバリング系列の１つの一般的に用いられているグループは、ウオルシュ符号である。Ｗ−ＣＤＭＡの標準規格では、異なる組のカバリング系列を用いており、そのカバリング系列は、ＯＶＳＦ符号と呼ばれている。本発明の態様は、ウオルシュ符号を用いるシステムとＯＶＳＦ符号を用いるシステムとに同等に適用される。本発明を記載している例において、ＯＶＳＦ符号およびＯＶＳＦ生成器は、ウオルシュ符号およびウオルシュ発生器に代えることができ、その原理は変更することなく適用される。ウオルシュおよびＯＶＳＦ符号に加えて、予想できるカバリング符号も本発明によって支援される。
図３ａは、フィンガーフロントエンド300のより詳しい実施形態について示している。フィンガーフロントエンド300は、上述の図２に示されているフィンガーフロントエンド220として構成されているものの１つの実施形態である。フィンガーフロントエンド300は、時分割と並列化処理とを結合して、多数のチャンネルを同時に復調するのを支援するハードウエアアーキテクチャを与えている。別途詳しく記載するように、多数のパラメータ値に基づいて、無数の構成を実行することができる。
このアーキテクチャを使用して、同時に復調できるチャンネル数を、パラメータMAX CHANNELSとして定める。MAX CHANNELSは、２つの異なるパラメータ、ＳおよびＰの関数である。Ｓはサンプリングレート、すなわちＩおよびＱのサンプルがシフトレジスタファイル350（別途詳しく記載する）へ送られるレートである。Ｐは、並列処理係数であり、１サイクルごとに処理されるＩおよびＱのデータのチップ数によって判断される。時間追跡をしないならば、MAX CHANNELSは、P＊Sとして判断される。しかしながら、時間追跡をするときは、MAX CHANNELSは、シフトレジスタファイル350のオーバーランまたはアンダーランを防ぐために、（P＊S）-2として判断される。
図３ａにおいて、スケジューラおよびタイミング制御ユニット310（以下では、スケジューラ310）は、図中の残りのブロックへ、直接に、または他のブロックを介して接続していることが示されている。種々のブロックを使用して、MAX CHANNELSによって判断されるチャンネル数を処理するとき、スケジューラ310は、種々のブロックに対してタイミング制御を行なう。１サイクルに１チャンネルで、各チャンネルが連続的に処理される。１サイクルはサンプリングレートによって判断される。ＣＤＭＡシステムにおいて用いられる１つの共通のサンプリングレートは、チップレートの８倍であり、これは一般にchip×8として知られている。しかしながら、本発明では、任意のサンプリングレートを支援する。各サイクル中に処理されているチャンネルを、アクティブチャンネルと呼ぶ。１ラウンドを、各チャンネルの連続する処理の1回として定める。１ラウンドを完了するのに必要なサイクル数、すなわちCYCLES PER ROUNDは、MAX CHANNELS+1として判断される。これは、各チャンネルは、MAX CHANNELSに加えて、計算に1サイクルが必要であり、時間追跡を行うのに、追加の予備のサイクルが必要であるからである。時間追跡の詳細は、別途記載する図４のフローチャートに関係して与える。
ＩおよびＱのサンプルは、1チップにＳサンプルのサンプリングレートで移動され、シフトレジスターファイル350内に記憶される。記憶されるデータは、スケジューラ310からの出力として示されている図３ａ内のアドレス表示された指標を介してアドレス指定可能である。各サイクルにおいて、シフトレジスタファイル350へ与えられる指標は、現在のアクティブチャンネルに対応している。指標に基づく各アクセスごとに、Ｐ対のＩおよびＱのデータが、シフトレジスタファイル350から検索される。したがって、ＰチップのＩおよびＱのデータを同時に復調することができる。Ｐチップのデータが望ましいので、検索される対は、適切に、Ｓサンプル離れている。シフトレジスタファイル350内で、1チップにＳサンプルを維持することにより、指標として与えられているアドレスの簡単な更新によって、時間追跡を行なうこと、および早い、遅い、あるいはその他のデータを同様に復調することができる。シフトレジスタファイル350には、Ｐチップに相当するデータと、１ラウンドにおいてデータが使用されるまで、移動され、かつ時期尚早に失われることなく、そのデータを緩衝するための追加の記憶量とを保持するのに十分な長さがなければならない。必要なシフターの長さ、すなわちSHIFTER LENは、CYCLES PER ROUND+(P-1)Sとして判断することができる。
ブロック355には、逆拡散器360、回転子370、デカバー380、および加算器ツリー390が構成されており、ブロック355は、本明細書では並列和と呼ばれる。シフトレジスタファイル350からのＰ対のＩおよびＱの値は、逆拡散器360へ送られ、逆拡散器360には、Ｐの並列の逆拡散器が構成されていて、Ｐの並列の逆拡散器は、ＰＮ生成器320から送られたＰ対のＩおよびＱのＰＮ値でそれらを逆拡散する。逆拡散技術は、この分野において一般的に知られている。Ｐ対の結果の逆拡散されたＩおよびＱは、回転子370へ送られ、回転子370では、ＩおよびＱの対は、位相生成器330のＰ個の出力にしたがって、Ｐ個の回転子において回転される。例示的な実施形態では、逆拡散され、回転された対は、デカバー380へ送られ、デカバー380では、ＯＶＳＦ生成器340から送られたＰ個のＯＶＳＦの符号をデカバーする。加算器ツリー390では、デカバーされたＩ値を加算して、ＰチップのＩの和を生成し、同様に、デカバーされたＱ値を加算して、ＰチップのＱの和を生成する。Ｐ対のＩ、Ｑからの単一のＩ、Ｑの結果の計算結果を並列和と呼ぶ。各チャンネルが連続的に計算されるまで、１チャンネルに１サイクルずつ、１サイクルに１回、並列和を計算する。アイドルサイクル中は、並列和を計算する必要がないか、または並列和355の出力を単に無視することができる。回転子はオプションであり−各信号を個々に周波数調節する代わりに、クロック生成回路（図示されていない）において、全体的な周波数調節を計算して、補償することができる。本発明は、代わりの実施形態において、位相生成器330および回転子370を使用しなくても、実行することができる。
並列和355の出力は、アキュムレータ395へ送られ、部分累積値へ加えられる。部分累積値は、アキュムレータ395にアクセスされるアクティブチャンネルに対応する（各アクティブチャンネルごとに、ＩおよびＱの両者に別々の累積される）。シンボル境界に到達するまで、新しい部分累積は、アキュムレータ395内のアクティブチャンネルに対応する位置に記憶される。シンボル境界に到達すると、アクティブチャンネルの拡散係数（spreading factor, SF）によって示されるチップ数は、部分和に累積される。この場合に、ＩおよびＱの累積は、シンボルのエネルギーに対応し、シンボルレートプロセッサへ送られる。図２の例において、シンボルレートプロセッサはＤＳＰ240であるが、既に記載したように、他のタイプのシンボルレートプロセッサが知られており、同様に実行される。アキュムレータ395内に記憶されているアクティブチャンネルの部分累積値は、ゼロにリセットされる。累積を出力し、リセットするか、または単に累積するかを示す信号が、スケジューラ310からアキュムレータ395へ送られる。スケジューラ310は、各チャンネルごとの拡散係数（spreading factor, SF）の値を維持し、シンボル境界に到達したかどうかを判断する。
いくつかの構成では、許可される拡散係数は、並列処理係数Ｐよりも小さい。アクティブチャンネルのＳＦ＜Ｐがプログラムされている環境において、加算器ツリーは、変更することなく、チップの２以上のシンボル値を加算した結果を生成する。これらの構成において、加算器ツリーは、最後の加算器ツリーの出力の前の先行する段においてタップされる。先行する段の数は、１サイクルにおいて多数のシンボルを生成するのを促すのに適切な数と同数である。これらの先行するタップを、アキュムレータの出力で多重化すると、拡散係数の全有効範囲が使用できるようになる。この態様の特定の例は、図５に関係して、別途詳しく記載する。
ＰＮ生成器320は、スケジューラ310から送られる値pn countに基づいて、各サイクルごとに、Ｐ対のＩおよびＱのＰＮデータを生成する。ＰＮ系列には、種々のタイプがある。例えば、ＩＳ−９５のシステムでは、単一のＩおよび単一のＱのＰＮ系列を線形フィードバックシフトレジスタから生成することができ、この単一のＩおよび単一のＱのＰＮ系列を拡散および逆拡散に使用し、基地局は、これらのＰＮ系列内の固有のオフセットによって自分自身を識別する。他方で、Ｗ−ＣＤＭＡシステムでは、ＰＮ系列は、ゴールド符号を使用して生成され、各基地局は、固有の符号を使用して自分自身を識別する。何れのタイプのＰＮ系列が使用されるか、またはＰＮ生成器320がどのように実行されるかに関係なく、本発明の態様を適用する。スケジューラ310は、各チャンネルのＰＮカウントを維持し、アクティブチャンネルのＰＮカウント（図３ａでは、pn countで示されている）を、ＰＮ生成器320へ供給し、ＰＮ生成器320では、逆拡散器360において逆拡散するための適切なＰ対のＩおよびＱのＰＮ値を計算する。この文脈において有益なＰＮ生成器の例には、ＲＯＭに基づくルックアップテーブル（pn countで示される）か、またはこの分野において知られている種々のマスキング方式の1つが含まれる。
位相生成器330は、いくつかのやり方で使用することができる。回転子は、本質的に複合マルチプレクサであり、単位ベクトルの到来するＩおよびＱの対を一定の位相で乗算する。位相生成器330の１つの構成は、加算器と結合されたＲＡＭである。ＲＡＭは、各チャンネルごとの位相累積を含む。各サイクルごとに、チャンネルの位相累積は、回転のために回転子370へ送られ、位相は累積に加算され、記憶された結果はアクティブチャンネルのＲＡＭメモリの位置へ戻される。位相は、スケジューラ310からチャンネルごとに供給される。並列回転子の実行に対する１つのアプローチを次に示す。アクティブチャンネルの累積位相を、位相と定める。周波数を補償するのに必要な１チップ当りの位相調節量を、Δと定める。（Δは、チャンネルごとに、ＤＳＰ240のようなＤＳＰから供給することができる）。各サイクルごとに、位相、位相＋Δ、位相＋２Δ、位相＋３Δ、・・・、位相＋（Ｐ−１）Δを、回転子370内のＰ個の回転子へ供給する。この方法は、処理されるＰチップの各々が１チップずつずれるといった事実を考慮に入れている。回転の後で、ＲＡＭ内のそのチャンネルに対する位相を、位相＋Ｐ＊Δに代え、位相は、次のラウンド中にそのチャンネルに対して準備ができている。代わりの実施形態では、より粗の周波数調節において、単一の位相は、回転子370内のＰ個の回転子に対して使用することができ、複雑さに対する精度とハードウエアとを兼ね合いをとる。既に記載したように、ＣＤＭＡのフィンガーフロントエンド処理ブロックには、回転子は必要ない。この分野において、周波数を補償するための代わりの方法が知られている。
同様に、ＯＶＳＦ生成器340は、アクティブチャンネルのpn countに基づいて、ＯＶＳＦ符号を生成する。より少ないビットのpn countを用いて、それらから適切なウオルシュまたはＯＶＳＦ符号を生成する技術が、この分野においてよく知られている。例えば、Ｐ値を生成することが必要であるときは、ＲＯＭベースのルックアップテーブルが、恐らくは有益である。ＸＯＲツリー（一般にlog２(SF)XORを必要とする）も知られている。
当業者には、以上では、説明のみのために、機能に基づいてブロックを説明していることが分かるであろう。図３ａの変形として、ＰＮ生成器320、位相生成器330、およびＯＶＳＦ生成器340を、各出力を受信するブロックか、またはスケジューラ310内に構成してもい。
図３ｂは、フィンガーフロントエンド305の代わりの実施形態を示している。図３ｂについての記述は、回転子の位置に関係するところを除いて、図３ａについての記述と全体的に対応している。図３ａと３ｂにおいて、ブロックは同じであり、各図において同じ参照符号が与えられている。スケジューラ310は、シフトレジスタファイル350、ＰＮ生成器320、ＯＶＳＦ生成器340、およびアキュムレータ395を駆動し続ける。ＩおよびＱのサンプルは、シフトレジスタファイル350に送られ続ける。ＰＮ生成器320およびＯＶＳＦ生成器340は、逆拡散器360およびデカバー380をそれぞれ駆動する。並列和356内は変更され、図３ａの並列和355とは異なる。図３ａでは、逆拡散器360とデカバー380との間に、回転子370が位置している。したがって、並列和355の結果を処理するのに、Ｐ個の回転子が必要であるとき、回転子370は回路の領域内に位置する。図３ｂでは、回転子（ここでは参照符号375）は、加算器ツリーの次に位置付けられている。逆拡散器360の結果は、デカバー380へ直接に送られ、その後で加算器ツリー390、最後に回転子375へ送られる。加算器ツリーの次に回転子375を位置付けることによって、必要な回転子の数は、図３ａのようにＰ個ではなく、１つのみでよいといった利益が得られる。スケジューラ310は、各チャンネルごとに1つのみの位相値を記憶することが必要であるので、位相生成器335（位相生成器330とは異なって示されている）を駆動する。この構成は、図３ａのチップごとの回転よりも精度が下がるといった平均化の効果を与えるが、ハードウエアが相当に複雑であり、かつこのタイプの周波数の補償で十分であるときは、有益である。
既に記載したように、本発明は、多数のチャンネル（正確には、MAX CHANNELS）を同時に復調するのを支援するハードウエアの効率のよい解決案を提供する。さらに加えて、資源の割当て方に大きい融通性を与えるように支援する。例えば、１本のフィンガーのハードウエアをＭ回複製した従来技術のフィンガーフロントエンドでは、資源を交換する能力は制限される。このような構成では、一般に、Ｍ個のパイロットおよびＮ本のデータストリームに対して、早い、遅い、および定刻のデータを生成する。したがって、本質的に４Ｍ本のチャンネルが採用されるが、最大でＭ本のデータストリームが得られる。本発明では、ＤＳＰは、種々のやり方でチャンネル資源を自由に割り当てることができる。１つのオプションでは、より古いハードウエアのように、１つのパイロット、対応するデータ信号、および時間追跡のための早いおよび遅いストリームを復調する。しかしながら、単一のパイロットを、より数多くの対応するデータ流と、１本のみの早いおよび遅いストリームとで復調し、時間追跡を行うこともできる。これは、伝送信号が、固有の符号を用いて２本以上のデータストリームをバンドルし、その全てを共通のパイロットで伝送するとき、有益である。
図４ａは、スケジューラ310のようなスケジューラが、適切な指標付け、シンボル境界検出、および時間追跡をどのように実行できるかを詳細に示すフローチャートである。変数のサブスクリプトＣＨは、各個々のチャンネルが、その名前の固有の変数を有することを示し、変数を使用して、それがアクティブチャンネルに対応する変数である（変数ＣＨ内に含まれている）ことを示すことに注意すべきである。
フローチャートを次に示す。ブロック400から始まる。説明のために、アクティブチャンネル、すなわちＣＨはゼロに初期設定され、全ての変数が初期設定されると仮定する。一般に、ＤＳＰ240のようなＤＳＰは、それを定める変数を供給することによって新しいチャンネルを自由に割り当てる。これらには、拡散係数（spreading factor, SF）、ＰＮ系列を識別するためのＰＮオフセット（PN OFFSET）（共通の系列または固有の系列の何れかにおけるオフセット）、およびそのチャンネルのカバリング符号（OVSF CODE）が含まれる。一般に、パイロットチャンネルはカバーされないので、この場合は、全てゼロのOVSF CODEを割り当てることができることに注意すべきである。特定のチャンネルに対する変数の更新については、図４ａには示されていない。ＤＳＰは、チャンネルパラメータを任意で自由に更新し、チャンネルがアクティブであるときは、適切な防護策をとって、チャンネル変数に上書きするのを避けると仮定する。
このフィンガーフロントエンド内では、早いチャンネルと遅いチャンネルとの区別は重要ではない。ＤＳＰは、ＰＮ系列における適切なずれを使用することによって、時間追跡チャンネルを単に割り当てて、結果のシンボルを使用して、時間追跡処理を実行することができる。全てのチャンネルは、フィンガーフロントエンドによって一様に取扱われる。
再びフローチャートを参照し、ブロック400からブロック402へ進む。indexＣＨ＜０であるかどうかを検査する。変数、すなわち指標は、一般にシフトレジスタファイルのアドレスとして使用され、このとき、最近のサンプルは位置０に記憶され、最も古いサンプルは、そのままの位置(SHIFTER LEN-1)である。０未満の指標値は有効アドレスではないので、これを使用して、アイドル状態に入るときを判断する。したがって、指標が予めシフトレジスタファイル内の位置０または１を指しているときは、命令を遅らせ、指標が０を指しているときは、定刻の処理を行う。indexＣＨ＜０であるときは、ブロック428へ進み、アイドル（何も更新せず、何も出力しない）のままであり、次にブロック430へ進む。ブロック430では、CYCLES PER ROUNDだけindexＣＨをインクリメントする。サイクルは終了する。ブロック432へ進み、ＣＨを１だけインクリメントして、次のチャンネルを処理する。
ブロック432からブロック434へ進み、CH=CYCLES PER ROUNDであるかどうかを検査する。CH=CYCLES PER ROUNDであるときは、CYCLES PER ROUNDがゼロの開始値から到達しているので、ラウンドは終了する。ブロック436へ進み、アイドル（すなわち、チャンネル処理を行わない）ままで、ＣＨをゼロへリセットする。ブロック434へ戻り、CYCLES PER ROUNDはちょうどリセットされているので、ＣＨはCYCLES PER ROUNDに等しくない。ブロック402へ戻り、既に記載したように、indexＣＨ＜０であるかどうかを判断する。
indexＣＨがゼロ以上であるときは、チャンネル処理を開始する。ブロック404へ進み、indexＣＨを使用して、シフトレジスタファイルにアクセスする。ブロック406へ進み、parallel sumＣＨを計算する（これについては、図３ａおよび３ｂに関係して既に記載されており、かつ図４ｂおよび４ｃのフローチャートにおいて別途詳しく記載する）。ブロック408へ進み、parallel sumＣＨをaccumＣＨへ加えることによって、parallel sumＣＨを累積する。ブロック410へ進む。
ブロック410では、このチャンネルのシンボル境界に到達したかどうかを検査する。１つの方法では、pn countＣＨ％ＳＦＣＨ＝０であるかどうかを試験する。なお、pn countＣＨは、アクティブチャンネルの現在のＰＮの位置であり、ＳＦＣＨは、その拡散係数である。pn countＣＨ％ＳＦＣＨ＝０でないときは、ブロック416へ進む。pn countＣＨ％ＳＦＣＨ＝０であるときは、シンボル境界に到達している。ブロック412へ進み、accumＣＨを出力する。ブロック414へ進み、accumＣＨをゼロにリセットする。ブロック414では、リセット値を（０，０）として示していることに注意すべきである。これは、アキュムレータが、Ｉ値およびＱ値の両者を累積し、Ｉ値およびＱ値の両者をゼロにリセットする必要があることを示している。ブロック416へ進む。
ブロック416では、早める命令がこのチャンネルに与えられているかどうかを検査する。早める命令がこのチャンネルに与えられているときは、ブロック422へ進む。早める命令が与えられていないときは、ブロック418へ進み、遅延命令が与えられているかどうかを検査する。遅延命令が与えられているときは、ステップ426へ進み、indexＣＨを２だけデクレメントする。次にブロック422へ進む。遅延命令が発行されなかったときは、ブロック420へ進む。ブロック420では、indexＣＨを１だけデクレメントする。早める命令も遅延命令も与えられていないときは、１だけデクレメントする。遅延命令により、さらにデクレメントする。早める命令はデクレメントを取り除く。ブロック416、418、420、および426は、時間追跡ブロックである。既に記載したように、indexＣＨに対して早める、遅らせる、または定刻の調節を行って終了すると、ブロック422へ進む。
ブロック422では、indexＣＨを（P＊S）-1だけデクレメントする。ブロック424へ進み、Ｐだけインクリメントすることによってpn countＣＨを更新する。これは、各サイクルごとにＰチップが処理されるからである。ブロック430へ進む。ブロック430では、既に記載したように、indexＣＨは、CYCLES PER ROUNDだけインクリメントされる。次に、ブロック432では、ＣＨは1だけインクリメントされ、ラウンド内で次のチャンネルに対してプロセスを反復する。
熟練した技能をもつ者には、固定パラメータを設定すると、特定の実行になるので、上述のインクリメントおよびデクレメントのステップの幾つかがより少ないステップへ低減することが分かるであろう。ステップの順序は概略的であり、ＰおよびＳの組合せを適用する（ＰおよびＳの組合せから、他のパラメータが導き出される）。
このプロセスでは、割り当てられていないチャンネルの取り扱いについては、詳細に記載されていない。全てのチャンネルが割り当てられて、かつアクティブであるかどうかとは関係なく、適切なタイミングを維持するために、各ラウンドにおいて全てのチャンネルおよびアイドル状態が循環する。割り当てられていないチャンネルを処理するのに、いくつかのやり方がある。電力効率のよい方法では、全ての信号（最終的に並列和で計算される）を変更しないままにして、ハードウエアの過剰なトグリングを低減する。同様に、割り当てられていないチャンネルを処理するとき、アキュムレータをディスエーブルすることができる。割り当てられていないチャンネルに対しては、アキュムレータの出力をオフにすることができる。さもなければ、ＤＳＰ（または他のシンボルレートプロセッサ）は、割り当てられていないチャンネルに対して生成される結果を単に無視することができる。
図４ｂは、ステップ406の並列和の計算についての詳細な実施形態を示している。この手続きは、上述の図３ａに示されている装置に対応する。ステップ440Aにおいて、pn countＣＨをＰＮ生成器へ供給する。シフトレジスタファイルの出力をＰＮ生成器の出力で逆拡散する。ステップ442Aへ進む。deltaＣＨを位相生成器へ供給する。逆拡散の結果を位相生成器の出力で回転する。図３ａに示されているように、この回転子には、Ｐ個の回転の計算または素子が必要である。ステップ444Aへ進む。pn countＣＨをＯＶＳＦ生成器へ供給する。回転子の結果をＯＶＳＦ生成器の出力でデカバーする。ステップ446Aへ進み、デカバーされた結果を加算する。
図４ｃは、ステップ406のへ並列和の計算についての代わりの実施形態を示している。図３ｂに示されているように、逆拡散とデカバリングの間ではなく、プロセスの最後に、回転子を位置付けることにより、回転の計算または素子をＰ個から１つへ低減する。ステップ440Bでは、pn countＣＨをＰＮ生成器へ供給する。シフトレジスタファイルの出力をＰＮ生成器の出力で逆拡散する。ステップ444Bへ進む。pn countＣＨをＯＶＳＦ生成器へ供給する。逆拡散の結果をＯＶＳＦ生成器の出力でデカバーする。ステップ446Bへ進み、デカバーされた結果を加算する。ステップ442Bへ進む。deltaＣＨを位相生成器へ供給する。加算結果を位相生成器の出力で回転する。図３ｂに示されているように、この回転子には、１つのみの回転の計算または素子が必要である。
図５は、代わりの実施形態の表示されたフィンガーフロントエンド500を示す。フィンガーフロントエンド500は、上述の図２に関係して記載されているフィンガーフロントエンド220として構成されているものの1つの実施形態である。この例について、実際のパラメータを選択し、並列処理Ｐよりも小さい拡散係数を処理する原理については、この例によってさらに詳しく記載する。ＣＤＭＡ受信機における共通のサンプリングレートは、chip×8であり、この例では、Ｓを８に設定する。支援される並列処理レベルＰも８に設定する。したがって、MAX CHANNELS=P＊S-2=62である。CYCLE PER ROUND=MAX CHANNELS+1=63である。SHIFTER LEN=CYCLES PER ROUND+(P-1)S=119である。この例では、４、８、および８の整数倍の拡散係数が支援される。
図５では、１チップ当りＳサンプルのサンプリングレートで、ＩおよびＱのサンプルをシフトレジスタファイル550へ移動して、記憶する。記憶されたデータは、アドレスを表示された指標（スケジューラおよびタイミング制御ユニット510（以下では、スケジューラ510と呼ぶ）からの出力として示されている）を介してアドレス指定可能である。各サイクルにおいて、シフトレジスタファイル550へ供給される指標は、現在のアクティブのチャンネルに対応する。指標に基づく各アクセスにおいて、８対のＩおよびＱのデータがシフトレジスタファイル550から検索される。したがって、８チップのＩおよびＱのデータを同時に復調することができる。８チップのデータが望ましいので、検索された対は８サンプル離される。
シフトレジスタファイル550からの８対のＩおよびＱの値は、逆拡散器560へ送られ、逆拡散器560には、８つの並列逆拡散器が構成されていて、８つの並列逆拡散器は、８対のＩおよびＱのデータを、ＰＮ生成器520から送られた８対のＩおよびＱのＰＮ値で逆拡散する。８対の結果の逆拡散されたＩおよびＱは、回転子570へ送られ、位相生成器530の８つの出力にしたがって、８つの回転子で回転される。逆拡散され、回転された対は、デカバー580へ送られ、デカバー580では、ＯＶＳＦ生成器540から送られた８つのＯＶＳＦ符号で、それらをデカバーする。８つのデカバーされたＩ値の中の前半の４つは、加算器ツリー590において加算され、４チップのＩの和が生成され、同様に、８つのデカバーされたＱ値の中の前半４つは、加算器ツリー590において加算され、４チップのＱの和が生成される。８つのデカバーされたＩ値の中の後半の４つは、加算器ツリー592において加算され、後半の４チップのＩの和が生成され、同様に、８つのデカバーされたＱ値の中の後半の４つは、加算器592のツリーにおいて加算され、後半の４チップのＱの和が生成される。
加算器590および592からの結果の前半および後半の４チップのＩおよびＱの和は、それぞれ、最後の加算器段594へ送られ、８チップのＩの和および８チップのＱの和が生成される。加算器590および592からの前半および後半の４チップのＩおよびＱの和は、それぞれ、マルチプレクサ596へも送られる。アクティブチャンネルの拡散係数（spreading factor, SF）が４であるときは、１つのchip×8のサイクル中に、２つのシンボルが完了する。マルチプレクサ596は、スケジューラ510によって、ＩおよびＱのデータの２つのシンボルをシンボルレートプロセッサ（図示されていない）へ送るように指示される。
最後の加算器段594の出力は、加算器595において、部分累積ＲＡＭ599内に記憶されているアクティブチャンネルの部分累積と加算される。最後の加算器段594および部分累積ＲＡＭは、アキュムレータ関数を生成し、アキュムレータ関数は、スケジューラ510によって制御され、マルチプレクサ596によって結果を出力し、シンボル境界においてシンボルレートプロセッサへ送られる。ＳＦが４でないとき、部分累積ＲＡＭの出力は、マルチプレクサ596において選択される。スケジューラ510は、アクティブチャンネルの部分累積値のリセットも制御する。当然、ＳＦ＝８であるときは、最後の加算器段594において８チップの結果が計算されるので、実際には累積は必要ない。ＳＦ＝８であるとき、部分累積は常にゼロに設定され、８チップの結果はマルチプレクサ596へ送られる。（ＳＦ＝８のときは、代わりの構成（図示されていない）として、マルチプレクサ596が、最後の加算器段594の出力を、入力および伝送用の追加の選択ラインとして取入れる構成も可能である。）拡散係数が８よりも大きいときは、図３ａに関連して記載したのと同様のやり方で累積を行う。既に記載したように、各アクティブチャンネルごとに、ＩおよびＱの結果の両者を別々に累積する。シンボル境界に到達しない限りは、加算器595において計算された新しい部分累積を、部分累積ＲＡＭ599内の、アクティブチャンネルに対応する位置に記憶する。ここでも、シンボル境界に到達したとき、したがって、アクティブチャンネルにおける拡散係数（spreading factor, SF）によって指定されたチップ数まで累積されたときは、ＩおよびＱの累積はシンボルのエネルギーに対応し、シンボルレートプロセッサへ送られる。アクティブチャンネルの部分累積ＲＡＭ599内に記憶されている部分累積値は、スケジューラ510の制御のもとで、ゼロにリセットされる。スケジューラ510は、各チャンネルごとに拡散係数（spreading factor, SF）を維持し、シンボル境界に到達したときを判断する。
上述では、採用されている並列処理係数よりも、より小さい拡散係数を支援する1つの可能な構成について詳しく記載した。一般に、Ｐのより大きい値、またはＳＦのより小さい値、あるいはこの両者において、適切なタップを、加算器ツリーの前の方に追加して、シンボルデータを抽出することができる。上述のやり方で、これらの前の方のタップを多重化して、シンボルデータをシンボルレートプロセッサへ送ることができる。
上述の図３ａのＰＮ生成器320、位相生成器330、およびＯＶＳＦ生成器340に関係する記載は、図５のＰＮ生成器520、位相生成器530、およびＯＶＳＦ生成器540へそれぞれ適用される。このように解釈するとき、スケジューラ510は、本質的に、スケジューラ310に代えられる。
図３ａと３ｂとの対比において、記載されている回転子の位置の原理は、図５に記載されている実施形態へ同様に適用される。第２のオプションの詳細は示されていないが、当業者には明らかであろう。
図４のフローチャートは、スケジューラ510の機能と図５の種々のブロックの相互関係を記載するのに適している。ここで、図４の一般化パラメータは、数値（すなわち、CYCLES PER ROUNDは６３、Ｐ＝８、およびＳ＝８）を挿入されることは明らかである。ステップ406に記載されている並列和の計算には、単一の加算器ツリーを加算器ツリー590、592、および最後の加算器段594へ分割することによって、生成される追加のタップ値を含む（並列和の値は、最後の加算器594の出力である）。シンボル境界の出力ステップ412には、ＳＦがＰよりも小さいときに（すなわち、ＳＦ＝４、Ｐ＝８）、追加のタップ値を多重化して、シンボルレートプロセッサへ出力することが含まれる。これらの改良点に加えて、ラウンド内でチャンネルによって循環する処理フロー、累積、pn countＣＨの更新、および（時間追跡を含む）indexＣＨの更新は、同じままである。
上述の全ての実施形態において、本発明の技術的範囲から逸脱しないならば、方法ステップを交換できることに注意すべきである。
当業者には、種々の異なる技術および技能を使用して、情報および信号が表示されることが分かるであろう。例えば、上述で全体的に参照したデータ、指令、命令、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁粒、光の界または粒子、あるいはこの組合せによって表現される。
当業者には、本明細書において開示されている実施形態に関係して記載されている種々の例示的な論理ブロック、モジュール、回路、およびアルゴリズムのステップは、電子ハードウエア、コンピュータソフトウエア、またはこの両者の組合せとして構成されていることが分かるであろう。ハードウエアおよびソフトウエアのこの互換性を明らかに示すために、種々の例示的な構成要素、ブロック、モジュール、回路、およびステップが、機能に関して上述で全体的に記載されている。このような機能が、ハードウエアとして構成されているか、またはソフトウエアとして構成されているかは、全体的なシステムに課された特定のアプリケーションおよび設計の制約に依存する。熟練した技能をもつ者は、各特定のアプリケーションのやり方を変更して、記述されている機能を実行するが、変更した機能の実行を決定しても、本発明の技術的範囲から逸脱しないと解釈すべきである。
本明細書に開示されている実施形態と関係して記載されている種々の例示的な論理ブロック、モジュール、および回路は、汎用プロセッサ、ディジタル信号プロセッサ（digital signal processor, DSP）、特定要素向け集積回路（application specific integrated circuit, ASIC）、フィールドプログラマブルゲートアレイ（field programmable gate array, FPGA）または他のプログラマブル論理デバイス、ディスクリートなゲートまたはトランジスタ論理、ディスクリートなハードウエア構成要素、あるいは本明細書に記載されている機能を実行するように設計されているものの組み合わせで構成または実行される。汎用プロセッサは、マイクロプロセッサであってもよいが、その代わりに、従来のプロセッサ、制御装置、マイクロ制御装置、または状態機械であってもよい。プロセッサは、計算器の組合せ、例えば１台のＤＳＰと１台のマイクロプロセッサ、複数のマイクロプロセッサ、１台のＤＳＰのコアと組合されている１台以上のマイクロプロセッサ、またはこのような構成をもつ他のものの組合せとして構成されていてもよい。
本明細書に記載されている実施形態と関係して記載されている方法またはアルゴリズムのステップは、ハードウエア、プロセッサによって実行されるソフトウエアモジュール、またはこの２つの組合せで直接的に具現される。ソフトウエアモジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＥＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能なディスク、ＣＤ−ＲＯＭ、またはこの技術において知られている他の形態の記憶媒体内にあってもよい。例示的な記憶媒体はプロセッサに接続され、プロセッサは、記憶媒体から情報を読み出し、記憶媒体へ情報を書込むことができるようにする。その代りに、記憶媒体はプロセッサと一体構成であってもよい。プロセッサおよび記憶媒体は、ＡＳＩＣ内にあってもよい。ＡＳＩＣは、ユーザ端末内にあってもよい。その代りに、プロセッサおよび記憶媒体は、ディスクリートな構成要素として、ユーザ端末内にあってもよい。
好ましい実施形態についてのこれまでの記載は、この技術に熟練した者が、本発明を作成または使用できるようにするために与えられている。当業者には、これらの実施形態に対する種々の変更が容易に分かり、かつ本明細書で定義されている全体的な原理を、本発明の意図または技術的範囲から逸脱することなく、他の実施形態に適用してもよいことが容易に分かるであろう。したがって、本発明は、本明細書に示されている実施形態に制限されるのではなく、本明細書に開示されている原理および新規な特徴に一致する最も幅広い範囲にしたがうことを意図されている。
多数のユーザを支援し、かつ本発明の種々の態様を実行できる無線通信システムを示す図。 ＣＤＭＡ受信機を示す図。 本発明にしたがって構成されたフィンガーフロントエンドの一般的な実施形態を示す図。 本発明にしたがって構成されたフィンガーフロントエンドの一般的な実施形態を示す図。 順序付けおよび時間追跡機能を詳細に示すフローチャート。 実施形態の詳細を付加的に与えるフローチャート。 実施形態の詳細を付加的に与えるフローチャート。 本発明の種々の態様を説明する、特定のパラメータをもつフィンガーフロントのブロック図。
符号の説明
100・・・無線通信システム、104・・・基地局、106・・・遠隔局、200・・・受信機、00、305、500・・・フィンガーフロントエンド。

Claims (41)

  1. 複数のチャンネルを処理するためのフィンガーフロントエンドであって、
    複数のサンプルが、並列に処理するためにアクセス可能であり、サンプルを受信して移動するためのシフトレジスタと、
    複数の処理されたサンプルを受信して、結果を生成するための並列和計算器と、
    少なくとも１つの結果を、拡散係数に等しいサンプルの数に対応するシンボルに、シンボル境界に到達するまで累積するアキュムレータと、
    シフトレジスタ、並列和計算器およびアキュムレータを時分割して、複数のチャンネルの各々に対してシンボルを生成するように、これらを制御するためのスケジューラとが構成されているフィンガーフロントエンド。
  2. 複数のチャンネルを処理するためのフィンガーフロントエンドを持つ受信機であって、
    複数のサンプルが、並列に処理するためにアクセス可能であり、サンプルを受信して移動するためのシフトレジスタと、
    複数の処理されたサンプルを受信して、結果を生成するための並列和計算器と、
    少なくとも１つの結果を、拡散係数に等しいサンプルの数に対応するシンボルに、シンボル境界に到達するまで累積するアキュムレータと、
    シフトレジスタ、並列和計算器およびアキュムレータを時分割して、複数のチャンネルの各々に対してシンボルを生成するように、これらを制御するためのスケジューラとが構成されている受信機。
  3. 複数のチャンネルの各々を構成し、かつ対応する出力を受信するためのディジタル信号プロセッサがさらに構成されている請求項２記載の受信機。
  4. チャンネルパラメータを判断し、チャンネルパラメータをディジタル信号プロセッサへ供給して、そこで複数のチャンネルの各々を構成することがさらに含まれる請求項３記載の受信機。
  5. 複数のチャンネルを処理するための受信機が構成されているＣＤＭＡシステムにおいて使用するためのアクセス端末であって、
    複数のサンプルが、並列に処理するためにアクセス可能であり、サンプルを受信して移動するためのシフトレジスタと、
    複数の処理されたサンプルを受信して、結果を生成するための並列和計算器と、
    少なくとも１つの結果を、拡散係数に等しいサンプルの数に対応するシンボルに、シンボル境界に到達するまで累積するアキュムレータと、
    シフトレジスタ、並列和計算器およびアキュムレータを時分割して、複数のチャンネルの各々に対してシンボルを生成するように、これらを制御するためのスケジューラとが構成されているアクセス端末。
  6. 複数のチャンネルを処理するための受信機が構成されているＣＤＭＡシステムにおいて使用するためのアクセスポイントであって、
    複数のサンプルが、並列に処理するためにアクセス可能であり、サンプルを受信して移動するためのシフトレジスタと、
    複数の処理されたサンプルを受信して、結果を生成するための並列和計算器と、
    少なくとも１つの結果を、拡散係数に等しいサンプルの数に対応するシンボルに、シンボル境界に到達するまで累積するアキュムレータと、
    シフトレジスタ、並列和計算器およびアキュムレータを時分割して、複数のチャンネルの各々に対してシンボルを生成するように、これらを制御するためのスケジューラとが構成されているアクセスポイント。
  7. 複数のチャンネルを処理するための受信機が構成されているＣＤＭＡ２０００システムであって、
    複数のサンプルが、並列に処理するためにアクセス可能であり、サンプルを受信して移動するためのシフトレジスタと、
    複数の処理されたサンプルを受信して、結果を生成するための並列和計算器と、
    少なくとも１つの結果を、拡散係数に等しいサンプルの数に対応するシンボルに、シンボル境界に到達するまで累積するアキュムレータと、
    シフトレジスタ、並列和計算器およびアキュムレータを時分割して、複数のチャンネルの各々に対してシンボルを生成するように、これらを制御するためのスケジューラとが構成されているＣＤＭＡ２０００システム。
  8. 複数のチャンネルを処理するための受信機が構成されているＷ−ＣＤＭＡシステムであって、
    複数のサンプルが、並列に処理するためにアクセス可能であり、サンプルを受信して移動するためのシフトレジスタと、
    複数の処理されたサンプルを受信して、結果を生成するための並列和計算器と、
    少なくとも１つの結果を、拡散係数に等しいサンプルの数に対応するシンボルに、シンボル境界に到達するまで累積するアキュムレータと、
    シフトレジスタ、並列和計算器およびアキュムレータを時分割して、複数のチャンネルの各々に対してシンボルを生成するように、これらを制御するためのスケジューラとが構成されているＷ−ＣＤＭＡシステム。
  9. 複数のチャンネルを処理するための受信機が構成されているＨＤＲシステムであって、
    複数のサンプルが、並列に処理するためにアクセス可能であり、サンプルを受信して移動するためのシフトレジスタと、
    複数の処理されたサンプルを受信して、結果を生成するための並列和計算器と、
    少なくとも１つの結果を、拡散係数に等しいサンプルの数に対応するシンボルに、シンボル境界に到達するまで累積するアキュムレータと、
    シフトレジスタ、並列和計算器およびアキュムレータを時分割して、複数のチャンネルの各々に対してシンボルを生成するように、これらを制御するためのスケジューラとが構成されているＨＤＲシステム。
  10. フィンガーフロントエンドにおいて、複数のチャンネルに対してチップレートの処理を行うための方法であって、
    １ラウンドにおいて十分なサンプルの量を保持する大きさのシフトレジスタへの入力として、サンプルを受信することと、
    チャンネルに関係付けられているサンプルに対応する指標アドレスにしたがって、シフトレジスタから、複数のサンプルを、チップ幅分、離して同時にアクセスすることと、
    複数のサンプルに対して並列和の計算を行って、結果を生成し、アクセスおよび並列和の計算を、複数のチャンネルの各々に対して、１ラウンドに1回行うことと、
    少なくとも１つの結果を、拡散係数に等しいサンプルの数に対応するシンボルに、シンボル境界に到達するまで累積することとが含まれる方法。
  11. 並列和の計算には、
    チャンネルにしたがって、各サイクルごとに、複数のＩおよびＱのＰＮ系列の値を生成することと、
    複数のサンプルを複数のＩおよびＱのＰＮ系列の値で逆拡散して、複数の逆拡散されたＩおよびＱの結果を生成することと、
    複数の逆拡散されたＩおよびＱの結果を加算して、ＩおよびＱの結果を生成することとが含まれる請求項１０記載の方法。
  12. フィンガーフロントエンドにおいて、複数のチャンネルに対してチップレートの処理を行う方法であって、
    １ラウンドにおいて十分なＩおよびＱのサンプルの量を保持する大きさのシフトレジスタへの入力として、ＩおよびＱのサンプルをサンプリングレートで受信することと、
    チャンネルに関係付けられているＩおよびＱのサンプルに対応する指標アドレスにしたがって、シフトレジスタから、複数のＩおよびＱのサンプルを、チップ幅分、離して同時にアクセスすることと、
    複数のＩおよびＱのサンプルに対して並列和の計算を行って、部分的なＩおよびＱの結果を生成することと、
    部分的なＩおよびＱの結果を、チャンネルと関係付けられている複数の部分的なＩおよびＱの累積の結果の１つと累積することと、
    １ラウンドに1回、複数のチャンネルの各々に対して、アクセス、並列和、累積、および条件付き出力を行い、チャンネルと関係付けられている拡散係数に対応するチャンネルシンボル境界において、拡散係数に等しいサンプルの数に対応するシンボルに累積されたＩおよびＱの結果を出力することとが含まれる方法。
  13. 並列和の計算には、
    チャンネルにしたがって、各サイクルごとに、複数のＩおよびＱのＰＮ系列の値を生成することと、
    複数のＩおよびＱのサンプルを、複数のＩおよびＱのＰＮ系列の値で逆拡散して、複数の逆拡散されたＩおよびＱの結果を生成することと、
    複数の逆拡散されたＩおよびＱの結果を加算して、部分的なＩおよびＱの結果を生成することとが含まれる請求項１２記載の方法。
  14. 並列和の計算には、
    チャンネルにしたがって、各サイクルごとに、複数のＩおよびＱのＰＮ系列の値を生成することと、
    複数のＩおよびＱのサンプルを、複数のＩおよびＱのＰＮ系列の値で逆拡散して、複数の逆拡散されたＩおよびＱの結果を生成することと、
    チャンネルにしたがって、各サイクルごとに、複数のカバリング系列を生成することと、
    複数の逆拡散されたＩおよびＱの結果を、複数のカバリング系列の値でデカバーして、複数のデカバーされたＩおよびＱの結果を生成することと、
    複数のデカバーされたＩおよびＱの結果を加算して、部分的なＩおよびＱの結果を生成することとが含まれる請求項１２記載の方法。
  15. 並列和の計算には、
    チャンネルにしたがって、各サイクルごとに、複数のＩおよびＱのＰＮ系列の値を生成することと、
    複数のＩおよびＱのサンプルを、複数のＩおよびＱのＰＮ系列の値で逆拡散して、複数の逆拡散されたＩおよびＱの結果を生成することと、
    チャンネルにしたがって、各サイクルごとに、複数の位相値を生成することと、
    複数の逆拡散された結果を複数の位相値で回転させて、複数の回転されたＩおよびＱの結果を生成することと、
    チャンネルにしたがって、各サイクルごとに、複数のカバリング系列を生成することと、
    複数の回転されたＩおよびＱの結果を、複数のカバリング系列の値でデカバーして、複数のデカバーされたＩおよびＱの結果を生成することと、
    複数のデカバーされたＩおよびＱの結果を加算して、部分的なＩおよびＱの結果を生成することとが含まれる請求項１２記載の方法。
  16. 並列和の計算には、
    チャンネルにしたがって、各サイクルごとに、複数のＩおよびＱのＰＮ系列の値を生成することと、
    複数のＩおよびＱのサンプルを、複数のＩおよびＱのＰＮ系列の値で逆拡散して、複数の逆拡散されたＩおよびＱの結果を生成することと、
    チャンネルにしたがって、各サイクルごとに、複数のカバリング系列の値を生成することと、
    複数の逆拡散された結果を、複数のカバリング系列の値でデカバーして、複数のデカバーされたＩおよびＱの結果を生成することと、
    複数のデカバーされたＩおよびＱの結果を加算して、部分的なＩおよびＱの和を生成することと、
    チャンネルにしたがって、各サイクルごとに、位相値を生成することと、
    Ｉの和およびＱの和を位相値で回転させて、部分的なＩおよびＱの結果を生成することとが含まれる請求項１２記載の方法。
  17. 複数のチャンネルを処理するためのフィンガーフロントエンドであって、
    指標アドレスにしたがって複数のＩおよびＱのサンプルが並列にアクセス可能であり、ＩおよびＱのサンプルを受信して移動するためのシフトレジスタと、
    指標アドレスにしたがって複数のＩおよびＱのサンプルを受信して、ＩおよびＱの結果を生成するための並列和計算器と、
    少なくとも１つの結果を、拡散係数に等しいサンプルの数に対応するシンボルに、シンボル境界に到達するまで累積するアキュムレータと、
    シフトレジスタおよび並列和計算器を時分割して、複数のチャンネルの各々に対して結果を順番に生成するように、それらの制御を生成するためのスケジューラとが構成されていて、制御には、
    複数のチャンネルの何れが並列和計算器の出力に対応するかを示すためのアクティブチャンネル値と、
    アクティブチャンネルにしたがってシフトレジスタにアクセスするための指標アドレスとが含まれるフィンガーフロントエンド。
  18. 並列和計算器には、
    アクティブチャンネルにしたがって、各サイクルごとに、複数のＩおよびＱのＰＮ系列の値を生成するためのＰＮ生成器と、
    複数のＩおよびＱのサンプルを複数のＩおよびＱのＰＮ系列の値で逆拡散して、複数の逆拡散されたＩおよびＱの結果を生成するための複数の逆拡散器と、
    複数の逆拡散されたＩおよびＱの結果を加算して、ＩおよびＱの結果を生成するための加算器とが構成されている請求項１７記載のフィンガーフロントエンド。
  19. 並列和計算器には、複数の回転子がさらに構成されていて、複数の回転子は、アクティブチャンネルに関係付けられている１以上の位相値にしたがって、逆拡散されたＩおよびＱの結果を回転させて、複数の回転されたＩおよびＱの結果を加算器へ送って、加算し、ＩおよびＱの結果を生成する請求項１８記載のフィンガーフロントエンド。
  20. 並列和計算器には、
    アクティブチャンネルにしたがって複数のカバリング系列の値を生成するためのカバリング系列生成器と、
    逆拡散されたＩおよびＱの結果を複数のカバリング系列の値でデカバーして、複数のデカバーされたＩおよびＱの結果を加算器へ送って、加算して、ＩおよびＱの結果を生成するための複数のデカバー装置とが構成されている請求項１８記載のフィンガーフロントエンド。
  21. 並列和計算器には、
    アクティブチャンネルにしたがって複数のカバリング系列の値を生成するためのカバリング系列生成器と、
    逆拡散されたＩおよびＱの結果を複数のカバリング系列の値でデカバーして、複数のデカバーされたＩおよびＱの結果を複数の回転子へ送って、複数の回転されたＩおよびＱの結果を生成するための複数のデカバー装置とが構成されている請求項１９記載のフィンガーフロントエンド。
  22. 並列和計算器には回転子がさらに構成されていて、回転子が、アクティブチャンネルにしたがって、加算器の出力を位相値で回転させて、ＩおよびＱの結果を生成する請求項２０記載のフィンガーフロントエンド。
  23. アキュムレータであって、各アクティブチャンネルごとに、部分累積でＩおよびＱの結果を累積し、かつアクティブチャンネルに関係付けられている拡散係数にしたがってシンボル境界において部分累積を条件付きで出力するアキュムレータがさらに構成されている請求項１７記載のフィンガーフロントエンド。
  24. 複数のチャンネルを処理するためのフィンガーフロントエンドであって、
    Ｐ、すなわち並列処理係数と、
    Ｓ、すなわちサンプリングレートと、
    MAX CHANNELS、すなわち（P＊S）-2によって判断される、複数のチャンネルにおいて支援されるチャンネルの最大数と、
    CYCLES PER ROUND、すなわちMAX CHANNELS＋１によって判断される、１ラウンドのサイクル数と、
    SHFTER LEN、すなわちCYCLES PER ROUND+(P-1)＊Sによって判断される、最小シフトレジスタ長とによってパラメータ化され、
    複数ＰのＩおよびＱのサンプルへ指標アドレスにしたがって並列にアクセスできるとき、サンプリングレートＳで、ＩおよびＱのサンプルを受信して移動するためのSHIFTER LENの長さのシフトレジスタと、
    指標アドレスにしたがってＰ個のＩおよびＱのサンプルを受信して、ＩおよびＱの結果を生成するための並列和計算器と、
    シフトレジスタおよび並列和計算器を時分割して、１ラウンドに１回、MAX CHANNELSの各々に対して結果を順番に生成するように、それらの制御を生成するためのスケジューラとが構成されていて、制御には、
    複数のチャンネルの何れが並列和計算器の出力に対応するかを示すためのアクティブチャンネル値と、
    アクティブチャンネルにしたがってシフトレジスタにアクセスするための指標アドレスとが含まれるフィンガーフロントエンド。
  25. 各アクティブチャンネルごとに、部分累積においてＩおよびＱの結果を累積し、かつスケジューラの管理のもとで、アクティブチャンネルと関係付けられている拡散係数にしたがってシンボル境界において部分累積を条件付きで出力するためのアキュムレータがさらに構成されている請求項２４記載のフィンガーフロントエンド。
  26. 並列和計算器は、ＩおよびＱの結果に加えて、Ｐよりも小さい拡散係数に対応する部分和を生成し、かつスケジューラの制御のもとで、アクティブチャンネルと関係付けられている拡散係数にしたがって部分累積または部分和を選択的に出力するための選択装置がさらに構成されている請求項２５記載のフィンガーフロントエンド。
  27. Ｐ、すなわち並列処理係数と、
    Ｓ、すなわちサンプリングレートと、
    MAX CHANNELS、すなわち（P＊S）-2によって判断される、複数のチャンネルにおいて支援されるチャンネルの最大数と、
    CYCLES PER ROUND、すなわちMAX CHANNELS＋１によって判断される、１ラウンド内のサイクル数とによってパラメータ化されるフィンガーフロントエンドにおいて、
    並列アクセスシフトレジスタにアクセスするための、各チャンネルと関係付けられている指標、すなわちindexＣＨを生成するための方法であって、
    CYCLES PER ROUNDの各ラウンドにおいて、
    １サイクルの間アイドル状態のままにし、シフトレジスタにアクセスするのを控えるか、またはこのようなアクセスの結果を無視することと、
    １サイクルに１チャンネルで、各チャンネルにおいて、各チャンネルと関係付けられている指標の調節を順序付けることとが含まれていて、指標調節には、
    チャンネルを関係付けられている指標が、ゼロ未満であるときは、
    指標をCYCLES PER ROUND分インクリメントし、
    シフトレジスタにアクセスするのを控えるか、またはこのようなアクセスの結果を無視し、
    サイクルの継続期間の間、アイドルのままにするか、
    さもなければ、
    指標を使用して、シフトレジスタにアクセスするステップと、
    遅延命令が実行されるときは、指標を２だけデクレメントするステップと、
    早める命令が実行されるときは、動作しないステップと、
    早める命令も、遅延命令も実行されないときは、指標を１だけデクレメントするステップと、
    早める命令が実行されるか、または遅延命令が実行されるかとは無関係に、CYCLES PER ROUND-((P＊S)-1)だけ指標をインクリメントするステップとが含まれている方法。
  28. 関係付けられている指標がゼロ以上である各サイクルにおいて、各チャンネルと関係付けられているＰＮカウント値をＰだけインクリメントすることと、
    拡散係数と、チャンネルと関係付けられているＰＮカウント値とによって判断されるシンボル境界において部分累積を出力するように、アキュムレータに信号を送ることとがさらに含まれる請求項２７記載の方法。
  29. チャンネルと関係付けられている指標がゼロ以上である各サイクルにおいて、各チャンネルと関係付けられているＰＮカウント値をＰだけインクリメントすることと、
    チャンネルと関係付けられている拡散係数がＰ以上であるときは、拡散係数と、チャンネルと関係付けられているＰＮカウント値とによって判断されるシンボル境界において部分累積を出力するようにアキュムレータに信号を送ることと、
    チャンネルと関係付けられている拡散係数がＰよりも小さいときは、拡散係数にしたがって部分和を選択することとがさらに含まれる請求項２７記載の方法。
  30. サンプルの各々がＩおよびＱサンプルである請求項１記載のフィンガーフロントエンド。
  31. 複数の処理されたサンプルが並列に処理するためにアクセスされた複数のサンプルである請求項１記載のフィンガーフロントエンド。
  32. 並列にアクセスされる複数のサンプルから複数の処理されたサンプルを生成するためのサンプルプロセッサをさらに含み、そのサンプルプロセッサは拡散コードのセグメントを使用しているアクセスされたサンプルを逆拡散する逆拡散器を含む請求項１記載のフィンガーフロントエンド。
  33. サンプルプロセッサがさらに、周波数において逆拡散されたサンプルを回転する回転子を含む請求項３２記載のフィンガーフロントエンド。
  34. サンプルプロセッサがさらに、ＯＶＳＦコードのセグメントを使用している回転されたサンプルをデカバーするデカバーを含む請求項３２記載のフィンガーフロントエンド。
  35. アキュムレータの出力または並列和計算器の出力からシンボルを選択する選択ユニットをさらに含み、その選択ユニットは、拡散係数が並列に処理するためのアクセス可能なサンプルの数より大きいとき、アキュムレータの出力を選択する請求項１記載のフィンガーフロントエンド。
  36. サンプルの各々がＩおよびＱサンプルである請求項２記載の受信機。
  37. 複数の処理されたサンプルが並列に処理するためにアクセスされた複数のサンプルである請求項２記載の受信機。
  38. 並列にアクセスされる複数のサンプルから複数の処理されたサンプルを生成するためのサンプルプロセッサをさらに含み、そのサンプルプロセッサは拡散コードのセグメントを使用しているアクセスされたサンプルを逆拡散する逆拡散器を含む請求項２記載の受信機。
  39. サンプルプロセッサがさらに、周波数において逆拡散されたサンプルを回転する回転子を含む請求項３８記載の受信機。
  40. サンプルプロセッサがさらに、ＯＶＳＦコードのセグメントを使用している回転されたサンプルをデカバーするデカバーを含む請求項３９記載の受信機。
  41. アキュムレータの出力または並列和計算器の出力からシンボルを選択する選択ユニットをさらに含み、その選択ユニットは、拡散係数が並列に処理するためのアクセス可能なサンプルの数より大きいとき、アキュムレータの出力を選択する請求項２記載の受信機。
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