JP4613980B2 - ラインセンサチップ、ラインセンサ、画像情報読取装置、ファクシミリ、スキャナ及び複写機 - Google Patents
ラインセンサチップ、ラインセンサ、画像情報読取装置、ファクシミリ、スキャナ及び複写機 Download PDFInfo
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本発明は、ラインセンサ及び画像情報読取装置に関する。
従来より、固体撮像装置として、ＣＣＤ（Charge coupled device）センサ、ＣＭＯＳ
センサなどがあり、固体撮像装置のラインセンサは、スキャナ、複写機、ファクシミリ等
に広く利用されている。固体撮像装置は、光を受けて電荷を発生させる複数のフォトダイ
オードを有し、光電変換素子として機能する。例えば、各フォトダイオードにおいて発生
した光発生電荷の量は、転送ゲートを介してフォトダイオードが形成された領域（以下、
フォトダイオード形成領域）の一辺に隣接して設けられたＣＣＤ等の電荷転送部に転送さ
れる。電荷転送部は、光発生電荷を転送し、転送された光発生電荷は、読取手段により画
像信号として読み取られる。
センサなどがあり、固体撮像装置のラインセンサは、スキャナ、複写機、ファクシミリ等
に広く利用されている。固体撮像装置は、光を受けて電荷を発生させる複数のフォトダイ
オードを有し、光電変換素子として機能する。例えば、各フォトダイオードにおいて発生
した光発生電荷の量は、転送ゲートを介してフォトダイオードが形成された領域（以下、
フォトダイオード形成領域）の一辺に隣接して設けられたＣＣＤ等の電荷転送部に転送さ
れる。電荷転送部は、光発生電荷を転送し、転送された光発生電荷は、読取手段により画
像信号として読み取られる。
例えば、スキャナにラインセンサが搭載されるとき、半導体チップであるラインセンサ
チップが直線状に複数個並べられて使用される。そこで、複数個並べられたラインセンサ
チップにおいて、解像度維持とチップギャップ部における画像の乱れ防止に関する技術が
各種提案されている。
チップが直線状に複数個並べられて使用される。そこで、複数個並べられたラインセンサ
チップにおいて、解像度維持とチップギャップ部における画像の乱れ防止に関する技術が
各種提案されている。
例えば、直線状に配置された複数個のラインセンサチップにおいて、チップ端部の画素
とその隣の画素との間隔を短くする第１の技術（例えば、特許文献１の従来技術の欄参照
）と、全体の画素ピッチを解像度の規格により定まる読み取りピッチよりもわずかに短い
ピッチの画素ピッチにする第２の技術が開示及び提案されている（例えば、特許文献１参
照）。
とその隣の画素との間隔を短くする第１の技術（例えば、特許文献１の従来技術の欄参照
）と、全体の画素ピッチを解像度の規格により定まる読み取りピッチよりもわずかに短い
ピッチの画素ピッチにする第２の技術が開示及び提案されている（例えば、特許文献１参
照）。
特許文献１によれば、チップ端部の画素とその隣の画素との間隔を短くする第１の技術
は、チップ間のギャップ部、すなわちチップギャップ部における存在しない画素を補間す
ることにより画像の乱れを防止することができるが、端部の画素の出力が不均一になると
いう問題を有していた。その問題を解決するため、全体の画素ピッチを解像度の規格によ
り定まる読み取りピッチよりもわずかに短いピッチで複数の画素を並べる第２の技術が提
案されている。
は、チップ間のギャップ部、すなわちチップギャップ部における存在しない画素を補間す
ることにより画像の乱れを防止することができるが、端部の画素の出力が不均一になると
いう問題を有していた。その問題を解決するため、全体の画素ピッチを解像度の規格によ
り定まる読み取りピッチよりもわずかに短いピッチで複数の画素を並べる第２の技術が提
案されている。
また、ラインセンサチップの端部の１つの受光素子とその隣の受光素子との間隔を、両
端部のそれぞれの受光素子以外の受光素子間の間隔よりも長くする第３の技術が提案され
ている（例えば、特許文献２参照）。その第３の技術によれば、チップギャップ部におけ
る受光素子間の距離がチップ内の他の受光素子間の距離よりも長くなってしまうことによ
る、ラインセンサ全体における受光素子のピッチの急激な不連続性を防止することができ
る。
端部のそれぞれの受光素子以外の受光素子間の間隔よりも長くする第３の技術が提案され
ている（例えば、特許文献２参照）。その第３の技術によれば、チップギャップ部におけ
る受光素子間の距離がチップ内の他の受光素子間の距離よりも長くなってしまうことによ
る、ラインセンサ全体における受光素子のピッチの急激な不連続性を防止することができ
る。
しかし、上記第２の技術では、端部画素の出力の不均一性は改善され、かつラインセン
サ全体の画素数も少なくなることがないものの、チップギャップ部における画像の乱れは
生じてしまうという問題がある。
サ全体の画素数も少なくなることがないものの、チップギャップ部における画像の乱れは
生じてしまうという問題がある。
また、上記第３の技術によれば、受光素子のピッチの急激な不連続性は無くなるので、
画像の乱れは少なくなるものの、端部の受光素子は、ダイシング時の機械的衝撃により損
傷を受けた場合、結果として画像の乱れが生じてしまうという問題がある。
画像の乱れは少なくなるものの、端部の受光素子は、ダイシング時の機械的衝撃により損
傷を受けた場合、結果として画像の乱れが生じてしまうという問題がある。
そこで、本発明は、以上のような問題に鑑みて成されたもので、チップギャップの存在
に起因する画像の乱れを生じないようにしたラインセンサを提供することを目的とする。
に起因する画像の乱れを生じないようにしたラインセンサを提供することを目的とする。
本発明のラインセンサチップは、標準ピッチと同じ画素ピッチを有する第１画素群及び第２画素群と、前記第１画素群と前記第２画素群との間に形成され、前記標準ピッチよりも短い画素ピッチを有する第３画素群とを含む。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第１画素群、前記第２画素群及び前記第３画素群は複数の受光素子を有し、前記受光素子は、フォトダイオード形成領域を有し、前記画素ピッチは、隣り合う前記フォトダイオード形成領域の中心間の距離である。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記標準ピッチは、解像度の規格により定まる画像の読み取りピッチである。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記標準ピッチは、２１.１７μｍである。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第１画素群及び前記第２画素群は、最外側に配置されている。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第３画素群の前記画素ピッチは、１９.３０μｍである。
本発明のラインセンサチップは、２１.１７μｍの画素ピッチを有する第１画素群及び第２画素群と、前記第１画素群と前記第２画素群との間に形成され、２１.１７μｍよりも短い画素ピッチを有する第３画素群とを含む。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第１画素群、前記第２画素群及び前記第３画素群は複数の受光素子を有し、前記受光素子は、フォトダイオード形成領域を有し、前記画素ピッチは、隣り合う前記フォトダイオード形成領域の中心間の距離である。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第１画素群及び前記第２画素群は、最外側に配置されている。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第３画素群の前記画素ピッチは、１９.３０μｍである。
本発明のラインセンサチップは、標準ピッチと同じ画素ピッチを有する第１画素群及び第２画素群と、前記第１画素群と前記第２画素群との間に形成され、前記標準ピッチよりも短い画素ピッチを有する第３画素群及び第４画素群と、前記第３画素群と前記第４画素群との間に形成され、前記第３画素群及び前記第４画素群の前記画素ピッチよりも短い画素ピッチを有する第５画素群とを含む。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第１画素群、前記第２画素群、前記第３画素群、前記第４画素群及び前記第５画素群は複数の受光素子を有し、 前記受光素子は、フォトダイオード形成領域を有し、前記画素ピッチは、隣り合う前記フォトダイオード形成領域の中心間の距離である。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記標準ピッチは、解像度の規格により定まる画像の読み取りピッチである。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記標準ピッチは、２１.１７μｍである。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第１画素群及び前記第２画素群は、最外側に配置されている。
本発明のラインセンサは、いずれかに記載の前記ラインセンサチップを有する。
本発明の画像情報読取装置は、前記ラインセンサを有する。
本発明のファクシミリは、前記ラインセンサを有する。
本発明のスキャナは、前記ラインセンサを有する。
本発明の複写機は、前記ラインセンサを有する。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第１画素群、前記第２画素群及び前記第３画素群は複数の受光素子を有し、前記受光素子は、フォトダイオード形成領域を有し、前記画素ピッチは、隣り合う前記フォトダイオード形成領域の中心間の距離である。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記標準ピッチは、解像度の規格により定まる画像の読み取りピッチである。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記標準ピッチは、２１.１７μｍである。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第１画素群及び前記第２画素群は、最外側に配置されている。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第３画素群の前記画素ピッチは、１９.３０μｍである。
本発明のラインセンサチップは、２１.１７μｍの画素ピッチを有する第１画素群及び第２画素群と、前記第１画素群と前記第２画素群との間に形成され、２１.１７μｍよりも短い画素ピッチを有する第３画素群とを含む。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第１画素群、前記第２画素群及び前記第３画素群は複数の受光素子を有し、前記受光素子は、フォトダイオード形成領域を有し、前記画素ピッチは、隣り合う前記フォトダイオード形成領域の中心間の距離である。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第１画素群及び前記第２画素群は、最外側に配置されている。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第３画素群の前記画素ピッチは、１９.３０μｍである。
本発明のラインセンサチップは、標準ピッチと同じ画素ピッチを有する第１画素群及び第２画素群と、前記第１画素群と前記第２画素群との間に形成され、前記標準ピッチよりも短い画素ピッチを有する第３画素群及び第４画素群と、前記第３画素群と前記第４画素群との間に形成され、前記第３画素群及び前記第４画素群の前記画素ピッチよりも短い画素ピッチを有する第５画素群とを含む。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第１画素群、前記第２画素群、前記第３画素群、前記第４画素群及び前記第５画素群は複数の受光素子を有し、 前記受光素子は、フォトダイオード形成領域を有し、前記画素ピッチは、隣り合う前記フォトダイオード形成領域の中心間の距離である。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記標準ピッチは、解像度の規格により定まる画像の読み取りピッチである。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記標準ピッチは、２１.１７μｍである。
本発明のラインセンサチップは、前記ラインセンサチップにおいて、前記第１画素群及び前記第２画素群は、最外側に配置されている。
本発明のラインセンサは、いずれかに記載の前記ラインセンサチップを有する。
本発明の画像情報読取装置は、前記ラインセンサを有する。
本発明のファクシミリは、前記ラインセンサを有する。
本発明のスキャナは、前記ラインセンサを有する。
本発明の複写機は、前記ラインセンサを有する。
以下、図面を参照して本発明の実施の形態を説明する。
（第１の実施の形態）
まず図１に基づき、本実施の形態に係わるラインセンサが用いられる電子機器である画
像情報読取装置の構成を説明する。図１は、本実施の形態に係わる画像情報読取装置の構
成を示す構成図である。図２は、図１に示した画像情報読取装置の読み取り機構を説明す
るための概略断面図である。
（第１の実施の形態）
まず図１に基づき、本実施の形態に係わるラインセンサが用いられる電子機器である画
像情報読取装置の構成を説明する。図１は、本実施の形態に係わる画像情報読取装置の構
成を示す構成図である。図２は、図１に示した画像情報読取装置の読み取り機構を説明す
るための概略断面図である。
図１に示すように、画像情報読取装置１は、ラインセンサユニット２を有する。ライン
センサユニット２は、細長い板状の基板３上に、基板３の長手軸方向に直線状に並べて配
置された複数のラインセンサチップ４を有する。複数のラインセンサチップ４は、それぞ
れ複数の受光素子（以下、画素ともいう）を有しており、複数のラインセンサチップ４が
直線状に並べられたときに、互いに複数の画素が直線状に並ぶように、基板３上に配置さ
れている。ラインセンサユニット２には、複数のレンズ５が設けられている。複数のレン
ズ５は、各レンズがラインセンサチップ４の各画素に対応した位置に位置するように、ラ
インセンサチップ４上に配置される。複数のレンズ５は、例えば複数のセルフォック（登
録商標）レンズアレイである。さらに、ラインセンサユニット２には、光源装置としての
細長いランプ６が設けられている。そして、基板３上には、複数のラインセンサチップ４
からの画像信号を順次外部の画像信号処理回路（図示せず）へ出力する出力回路７が設け
られている。
センサユニット２は、細長い板状の基板３上に、基板３の長手軸方向に直線状に並べて配
置された複数のラインセンサチップ４を有する。複数のラインセンサチップ４は、それぞ
れ複数の受光素子（以下、画素ともいう）を有しており、複数のラインセンサチップ４が
直線状に並べられたときに、互いに複数の画素が直線状に並ぶように、基板３上に配置さ
れている。ラインセンサユニット２には、複数のレンズ５が設けられている。複数のレン
ズ５は、各レンズがラインセンサチップ４の各画素に対応した位置に位置するように、ラ
インセンサチップ４上に配置される。複数のレンズ５は、例えば複数のセルフォック（登
録商標）レンズアレイである。さらに、ラインセンサユニット２には、光源装置としての
細長いランプ６が設けられている。そして、基板３上には、複数のラインセンサチップ４
からの画像信号を順次外部の画像信号処理回路（図示せず）へ出力する出力回路７が設け
られている。
図示しない搬送装置が画像情報読取装置１内に設けられており、ラインセンサユニット
２は、その搬送装置によって基板３の長手軸方向に直交する方向Ｌ１に移動可能となって
いる。ラインセンサユニット２の移動に伴って、画像情報読取装置１のガラス板等の透明
板（図示せず）に密着して置かれた画像情報の読取対象の媒体である紙１１の表面からの
反射光を、直線状に並んだ複数のラインセンサチップ４が受光する。
２は、その搬送装置によって基板３の長手軸方向に直交する方向Ｌ１に移動可能となって
いる。ラインセンサユニット２の移動に伴って、画像情報読取装置１のガラス板等の透明
板（図示せず）に密着して置かれた画像情報の読取対象の媒体である紙１１の表面からの
反射光を、直線状に並んだ複数のラインセンサチップ４が受光する。
図２に示すように、ランプ６からの光は紙１１の表面で反射され、ラインセンサユニッ
ト２は、紙１１からの反射光をレンズ５を通して複数のラインセンサチップ４によって受
光しながら、紙１１の画像情報記録面に対して所定の距離を保ちつつ、所定の方向Ｌ１に
沿って移動する。その結果、ラインセンサユニット２は、紙１１を走査しながら、画像情
報を読み取ることができる。
ト２は、紙１１からの反射光をレンズ５を通して複数のラインセンサチップ４によって受
光しながら、紙１１の画像情報記録面に対して所定の距離を保ちつつ、所定の方向Ｌ１に
沿って移動する。その結果、ラインセンサユニット２は、紙１１を走査しながら、画像情
報を読み取ることができる。
図３は、ラインセンサチップ４の構成を説明するための模式的平面図である。各ライン
センサチップ４は、複数の受光素子、すなわち複数の画素子２１を有する。複数の画素２
１は、後述するような異なる間隔をおいて、一列に、すなわち直線状にラインセンサチッ
プ４の表面上に形成されて配置されている。直線状に配置するとは、画素を一列に配置す
ることに限らず、画素を三列に並べることを含む。画素を三列に配置した場合は、白色光
を照射して、ＲＧＢセンサとして読み取る。
センサチップ４は、複数の受光素子、すなわち複数の画素子２１を有する。複数の画素２
１は、後述するような異なる間隔をおいて、一列に、すなわち直線状にラインセンサチッ
プ４の表面上に形成されて配置されている。直線状に配置するとは、画素を一列に配置す
ることに限らず、画素を三列に並べることを含む。画素を三列に配置した場合は、白色光
を照射して、ＲＧＢセンサとして読み取る。
さらに、ラインセンサチップ４は、タイミング信号発生回路としてのタイミングジェネ
レータ（ＴＧ）２２と、各画素２１を駆動するための駆動回路２３と、各画素２１からの
画素信号を走査して読み出す走査回路２４と、走査回路２４からの画素信号を増幅して出
力する増幅器２５とを有する。増幅器２５からの出力信号は、上述した出力回路７へ供給
される。
レータ（ＴＧ）２２と、各画素２１を駆動するための駆動回路２３と、各画素２１からの
画素信号を走査して読み出す走査回路２４と、走査回路２４からの画素信号を増幅して出
力する増幅器２５とを有する。増幅器２５からの出力信号は、上述した出力回路７へ供給
される。
従って、画像情報読取装置１では、図示しない制御部からの各種制御信号が、ラインセ
ンサユニット２、搬送装置（図示せず）へ供給される。各種制御信号を受信したラインセ
ンサユニット２は、内部で所定の制御信号を生成して、各ラインセンサチップ４を駆動し
、画像信号を読み出して出力する。その結果、画像情報読取装置１は、紙１１の画像情報
を読み取ることができる。
ンサユニット２、搬送装置（図示せず）へ供給される。各種制御信号を受信したラインセ
ンサユニット２は、内部で所定の制御信号を生成して、各ラインセンサチップ４を駆動し
、画像信号を読み出して出力する。その結果、画像情報読取装置１は、紙１１の画像情報
を読み取ることができる。
次に、各ラインセンサチップ４における画素の配列について説明する。図４は、１つの
ラインセンサチップ４における画素間隔を説明するための図である。図４に示すように、
ラインセンサチップ４上には、走査方向にｎ個の画素が直線状に並べられている。
ラインセンサチップ４における画素間隔を説明するための図である。図４に示すように、
ラインセンサチップ４上には、走査方向にｎ個の画素が直線状に並べられている。
ｎは整数であり、解像度により定まる個数である。従って、各ラインセンサチップ４の
画素数は、解像度に応じた画素数を確保することができる。なお、各ラインセンサチップ
４の画素数は、以下の説明では、解像度に応じた個数であるが、少なくとも、解像度に応
じた個数を含めばよく、解像度から計算された個数以上であってもよい。これは、チップ
ギャップでの画素欠損を考慮して、各ラインセンサチップ４の画素数を決定されることが
あるからである。
画素数は、解像度に応じた画素数を確保することができる。なお、各ラインセンサチップ
４の画素数は、以下の説明では、解像度に応じた個数であるが、少なくとも、解像度に応
じた個数を含めばよく、解像度から計算された個数以上であってもよい。これは、チップ
ギャップでの画素欠損を考慮して、各ラインセンサチップ４の画素数を決定されることが
あるからである。
従って、本明細書において、解像度に応じた個数とは、解像度から計算された画素数と
同じ個数だけでなく、解像度から計算された画素数に、１つのチップにおいてチップギャ
ップにより欠損した画素数を補填する分の画素数を加えた場合の、解像度から計算された
画素数よりも多い個数も含むものである。画素数を、要求される解像度に応じた個数とす
ると、ラインセンサチップ４は、要求される解像度と同じ解像度のラインセンサとなる。
同じ個数だけでなく、解像度から計算された画素数に、１つのチップにおいてチップギャ
ップにより欠損した画素数を補填する分の画素数を加えた場合の、解像度から計算された
画素数よりも多い個数も含むものである。画素数を、要求される解像度に応じた個数とす
ると、ラインセンサチップ４は、要求される解像度と同じ解像度のラインセンサとなる。
ラインセンサチップ４の複数の画素が設けられた面は、矩形形状をしており、その走査
方向に沿って並んだｎ個の画素は、中央部の所定の範囲Ｒ２の画素群における画素ピッチ
は標準ピッチよりも短く、中央部の範囲Ｒ２の両側の所定の範囲Ｒ１，Ｒ３の画素群にお
ける画素ピッチは標準ピッチよりも長くなるように、配置されている。
方向に沿って並んだｎ個の画素は、中央部の所定の範囲Ｒ２の画素群における画素ピッチ
は標準ピッチよりも短く、中央部の範囲Ｒ２の両側の所定の範囲Ｒ１，Ｒ３の画素群にお
ける画素ピッチは標準ピッチよりも長くなるように、配置されている。
具体的には、画素ピッチは、各画素のフォトダイオード形成領域の中心間の距離である
。標準ピッチＰＳは、解像度の規格により定まる画像の読み取りピッチであり、いわゆる
正規の配列ピッチである。図４に示すように、ｎ個の画素の内、両側の範囲Ｒ１とＲ３に
おける画素ピッチＰ１，Ｐ３は、標準ピッチＰＳよりも長いすなわち広いピッチであり、
２つの範囲Ｒ１とＲ３の間の範囲Ｒ２における画素ピッチＰ２は、標準ピッチＰＳよりも
短いすなわち狭いピッチとなっている。
。標準ピッチＰＳは、解像度の規格により定まる画像の読み取りピッチであり、いわゆる
正規の配列ピッチである。図４に示すように、ｎ個の画素の内、両側の範囲Ｒ１とＲ３に
おける画素ピッチＰ１，Ｐ３は、標準ピッチＰＳよりも長いすなわち広いピッチであり、
２つの範囲Ｒ１とＲ３の間の範囲Ｒ２における画素ピッチＰ２は、標準ピッチＰＳよりも
短いすなわち狭いピッチとなっている。
一方の端部から他方の端部に向かってｎ個の画素が並んでいるときに、一方の端部から
ｋ個（ｋはｎより少ない整数）目の画素２１1から２１kまでの画素群は、範囲Ｒ１におい
て、画素ピッチが画素ピッチＰ１である。同様に、他方の端部から（ｋ−１）個目の画素
（すなわち（ｎ−（ｋ−１））個目の画素）２１nから２１(n-(k-1))までの画素群は、範
囲Ｒ３において、画素ピッチが画素ピッチＰ３である。ここで、画素ピッチＰ１とＰ３は
等しく、かつ標準ピッチＰＳよりも長い。そして、一方の端部からｋ個目の画素２１kか
ら２１(n-(k-1))までの画素群は、範囲Ｒ２において、画素ピッチが画素ピッチＰ２であ
り、かつ標準ピッチＰＳよりも短い。
ｋ個（ｋはｎより少ない整数）目の画素２１1から２１kまでの画素群は、範囲Ｒ１におい
て、画素ピッチが画素ピッチＰ１である。同様に、他方の端部から（ｋ−１）個目の画素
（すなわち（ｎ−（ｋ−１））個目の画素）２１nから２１(n-(k-1))までの画素群は、範
囲Ｒ３において、画素ピッチが画素ピッチＰ３である。ここで、画素ピッチＰ１とＰ３は
等しく、かつ標準ピッチＰＳよりも長い。そして、一方の端部からｋ個目の画素２１kか
ら２１(n-(k-1))までの画素群は、範囲Ｒ２において、画素ピッチが画素ピッチＰ２であ
り、かつ標準ピッチＰＳよりも短い。
例えば、解像度が１２００ｄｐｉ（ドット・パー・インチ）の場合、画素の標準ピッチ
ＰＳは２１．１７μｍとなる。本実施の形態では、範囲Ｒ１とＲ３では、画素のピッチＰ
１，Ｐ３は、２２．４０μｍ（＞標準ピッチＰＳ）とし、範囲Ｒ２では、画素ピッチＰ２
は、１９．３０μｍ（＜標準ピッチＰＳ）である。
ＰＳは２１．１７μｍとなる。本実施の形態では、範囲Ｒ１とＲ３では、画素のピッチＰ
１，Ｐ３は、２２．４０μｍ（＞標準ピッチＰＳ）とし、範囲Ｒ２では、画素ピッチＰ２
は、１９．３０μｍ（＜標準ピッチＰＳ）である。
なお、ラインセンサが搭載される装置においては、読み取り対象とラインセンサとの間
に縮小光学系等の像倍率を変更する光学系が設けられる場合がある。そのような場合では
、ラインセンサチップ４上での画素ピッチは、解像度により計算される画素ピッチと等し
くならず、そのような光学系に応じて拡大あるいは縮小されたピッチとなる。従って、ラ
インセンサチップ４上においては、標準ピッチＰＳと画素ピッチは、そのような光学系の
倍率を加味して、解像度から計算された画素ピッチに応じた長さを基準にして決定される
。本実施の形態及び第２の実施の形態においては、標準ピッチＰＳが解像度から計算され
た画素ピッチと等しい場合で説明する。
に縮小光学系等の像倍率を変更する光学系が設けられる場合がある。そのような場合では
、ラインセンサチップ４上での画素ピッチは、解像度により計算される画素ピッチと等し
くならず、そのような光学系に応じて拡大あるいは縮小されたピッチとなる。従って、ラ
インセンサチップ４上においては、標準ピッチＰＳと画素ピッチは、そのような光学系の
倍率を加味して、解像度から計算された画素ピッチに応じた長さを基準にして決定される
。本実施の形態及び第２の実施の形態においては、標準ピッチＰＳが解像度から計算され
た画素ピッチと等しい場合で説明する。
次に、チップギャップ部について説明する。
図５は、隣り合う２つのラインセンサチップ４のギャップを説明するための図である。
図５に示すように、各ラインセンサチップは、製造されるときにダイシングなどによって
切断される。ダイシングされた各ラインセンサは画素が直線状になるように並べられ、端
部の画素２１1と２１nは、それぞれ隣りのラインセンサチップ４の端部の画素２１nと２
１1と隣り合うことになる。
図５は、隣り合う２つのラインセンサチップ４のギャップを説明するための図である。
図５に示すように、各ラインセンサチップは、製造されるときにダイシングなどによって
切断される。ダイシングされた各ラインセンサは画素が直線状になるように並べられ、端
部の画素２１1と２１nは、それぞれ隣りのラインセンサチップ４の端部の画素２１nと２
１1と隣り合うことになる。
近年の高解像度化に伴い、画素ピッチは小さくなる傾向にある。しかし、個々のライン
センサチップ４の製造はダイシング等により切断されて行われるため、チップ間のギャッ
プの長さ（以下、チップギャップという）Ｇは、画素ピッチに比べると、大きくなる。
センサチップ４の製造はダイシング等により切断されて行われるため、チップ間のギャッ
プの長さ（以下、チップギャップという）Ｇは、画素ピッチに比べると、大きくなる。
例えば、図５において、解像度が１２００ｄｐｉで、チップ端部の切断面の凹凸により
チップギャップＧが３０μｍから５０μｍで、チップ端部から画素端部までの距離ｇは５
μｍから１０μｍとする。その結果、端部の画素２１1と２１n間の距離（Ｇ＋２ｇ）は、
４０μｍから７０μｍとなり、標準ピッチＰＳ（２１．１７μｍ）よりも大きくなる。
チップギャップＧが３０μｍから５０μｍで、チップ端部から画素端部までの距離ｇは５
μｍから１０μｍとする。その結果、端部の画素２１1と２１n間の距離（Ｇ＋２ｇ）は、
４０μｍから７０μｍとなり、標準ピッチＰＳ（２１．１７μｍ）よりも大きくなる。
従来技術において説明した第２及び第３の技術を用いると、ギャップ部における画素間
の距離がこのように大きい場合、画像の乱れが目立ってしまう。しかし、本実施の形態に
係る画素ピッチの場合、チップ端部の画素ピッチＰ１とＰ３は、標準ピッチＰＳよりも長
く、ギャップ部における画素間距離（Ｇ＋２ｇ）よりも短くすることにより、画像の乱れ
が目立たなくすることができる。
の距離がこのように大きい場合、画像の乱れが目立ってしまう。しかし、本実施の形態に
係る画素ピッチの場合、チップ端部の画素ピッチＰ１とＰ３は、標準ピッチＰＳよりも長
く、ギャップ部における画素間距離（Ｇ＋２ｇ）よりも短くすることにより、画像の乱れ
が目立たなくすることができる。
すなわち、本実施の形態では、解像度に応じた画素数ｎを維持するために、中央部の画
素群における画素ピッチを短くし、両側部の画素群の画素ピッチを標準ピッチよりも長く
するように、ラインセンサチップ４上に複数の画素を配列するようにした。その結果、本
実施の形態によれば、両側部の画素群では画素ピッチが長いため、ギャップ部の画像の乱
れを目立たなく、かつ中央部の画素群では画素ピッチを短くして、解像度に応じた画素数
を確保できるという効果を有する。
素群における画素ピッチを短くし、両側部の画素群の画素ピッチを標準ピッチよりも長く
するように、ラインセンサチップ４上に複数の画素を配列するようにした。その結果、本
実施の形態によれば、両側部の画素群では画素ピッチが長いため、ギャップ部の画像の乱
れを目立たなく、かつ中央部の画素群では画素ピッチを短くして、解像度に応じた画素数
を確保できるという効果を有する。
次に変形例を説明する。
図６から図９は、第１から第４の変形例を説明するための図である。上述した実施の形
態では、複数の画素を３つの画素群に分割し、画素ピッチは２種類あった。以下の変形例
では、図６から図９に示すように、１つのラインセンサチップ４において直線状に並んだ
複数の画素を、走査方向に沿って、複数の領域に、ここでは５つの領域Ｒ１１，Ｒ１２，
Ｒ１３，Ｒ１４，Ｒ１５の画素群に分け、画素ピッチは３種類となっている。なお、以下
の変形例では、５つの領域で３種類の画素ピッチであるが、さらに多い数の領域とさらに
多い種類の画素ピッチにしてもよい。第１から第４の変形例によれば、チップギャップの
存在に起因する画像の乱れを、より生じないようにしたラインセンサを実現することがで
きる。
図６から図９は、第１から第４の変形例を説明するための図である。上述した実施の形
態では、複数の画素を３つの画素群に分割し、画素ピッチは２種類あった。以下の変形例
では、図６から図９に示すように、１つのラインセンサチップ４において直線状に並んだ
複数の画素を、走査方向に沿って、複数の領域に、ここでは５つの領域Ｒ１１，Ｒ１２，
Ｒ１３，Ｒ１４，Ｒ１５の画素群に分け、画素ピッチは３種類となっている。なお、以下
の変形例では、５つの領域で３種類の画素ピッチであるが、さらに多い数の領域とさらに
多い種類の画素ピッチにしてもよい。第１から第４の変形例によれば、チップギャップの
存在に起因する画像の乱れを、より生じないようにしたラインセンサを実現することがで
きる。
図６に示す第１の変形例としては、各領域の画素群における画素ピッチを、中央部の領
域Ｒ１３では標準ピッチＰＳよりも短い画素ピッチＰ１３（＜ＰＳ）とし、中央部の領域
Ｒ１３に隣の領域Ｒ１２，Ｒ１４では標準ピッチＰＳと等しい画素ピッチＰ１２，Ｐ１４
（＝ＰＳ）し、領域Ｒ１２，Ｒ１４の外側の領域（すなわち最外側の領域）Ｒ１１，Ｒ１
５は、標準ピッチＰＳよりも長い画素ピッチＰ１１，Ｐ１５（＞ＰＳ）とする。このよう
に配列しても、上述した実施の形態と同様の効果を生じる。
域Ｒ１３では標準ピッチＰＳよりも短い画素ピッチＰ１３（＜ＰＳ）とし、中央部の領域
Ｒ１３に隣の領域Ｒ１２，Ｒ１４では標準ピッチＰＳと等しい画素ピッチＰ１２，Ｐ１４
（＝ＰＳ）し、領域Ｒ１２，Ｒ１４の外側の領域（すなわち最外側の領域）Ｒ１１，Ｒ１
５は、標準ピッチＰＳよりも長い画素ピッチＰ１１，Ｐ１５（＞ＰＳ）とする。このよう
に配列しても、上述した実施の形態と同様の効果を生じる。
さらに図７に示す第２の変形例としては、各領域の画素群における画素ピッチを、中央
部の領域Ｒ１３に隣の領域Ｒ１２，Ｒ１４では標準ピッチＰＳよりも短い画素ピッチＰ１
２，Ｐ１４（＜ＰＳ）とし、中央部の領域Ｒ１３では標準ピッチＰＳよりも短くかつ画素
ピッチＰ１２，Ｐ１４よりもさらに短い画素ピッチＰ１３（＜＜ＰＳ）とし、領域Ｒ１２
，Ｒ１４の外側の領域（すなわち最外側の領域）Ｒ１１，Ｒ１５では標準ピッチＰＳより
も長い画素ピッチＰ１１，Ｐ１５（＞ＰＳ）とする。このように配列しても、上述した実
施の形態と同様の効果を生じる。
部の領域Ｒ１３に隣の領域Ｒ１２，Ｒ１４では標準ピッチＰＳよりも短い画素ピッチＰ１
２，Ｐ１４（＜ＰＳ）とし、中央部の領域Ｒ１３では標準ピッチＰＳよりも短くかつ画素
ピッチＰ１２，Ｐ１４よりもさらに短い画素ピッチＰ１３（＜＜ＰＳ）とし、領域Ｒ１２
，Ｒ１４の外側の領域（すなわち最外側の領域）Ｒ１１，Ｒ１５では標準ピッチＰＳより
も長い画素ピッチＰ１１，Ｐ１５（＞ＰＳ）とする。このように配列しても、上述した実
施の形態と同様の効果を生じる。
さらに図８に示す第３の変形例としては、各領域の画素群における画素ピッチを、中央
部の領域Ｒ１３では標準ピッチＰＳよりも短い画素ピッチＰ１３（＜ＰＳ）とし、中央部
の領域Ｒ１３に隣の領域Ｒ１２，Ｒ１４では標準ピッチＰＳよりも長い画素ピッチＰ１２
，Ｐ１４（＞ＰＳ）とし、領域Ｒ１２，Ｒ１４の外側の領域（すなわち最外側の領域）Ｒ
１１，Ｒ１５では標準ピッチＰＳよりも長くかつ画素ピッチＰ１２，Ｐ１４よりもさらに
長い画素ピッチＰ１１，Ｐ１５（＞＞ＰＳ）とする。このように配列しても、上述した実
施の形態と同様の効果を生じる。
部の領域Ｒ１３では標準ピッチＰＳよりも短い画素ピッチＰ１３（＜ＰＳ）とし、中央部
の領域Ｒ１３に隣の領域Ｒ１２，Ｒ１４では標準ピッチＰＳよりも長い画素ピッチＰ１２
，Ｐ１４（＞ＰＳ）とし、領域Ｒ１２，Ｒ１４の外側の領域（すなわち最外側の領域）Ｒ
１１，Ｒ１５では標準ピッチＰＳよりも長くかつ画素ピッチＰ１２，Ｐ１４よりもさらに
長い画素ピッチＰ１１，Ｐ１５（＞＞ＰＳ）とする。このように配列しても、上述した実
施の形態と同様の効果を生じる。
さらに図９に示す第４の変形例として、ラインセンサチップ４の中央部から両端部に向
けて、画素ピッチが徐々に長くすなわち広くなるように、複数の画素を配置してもよい。
すなわち、中央部の画素ピッチを、標準ピッチよりも短い中央部の画素ピッチＰＣ（＜＜
ＰＳ）とし、両端部の画素ピッチを標準ピッチよりも長い両端部の画素ピッチＰＰ（＞＞
ＰＳ）とし、画素ピッチが中央部から両端部に向かって徐々に長くなるように画素を配置
するようにしてもよい。
けて、画素ピッチが徐々に長くすなわち広くなるように、複数の画素を配置してもよい。
すなわち、中央部の画素ピッチを、標準ピッチよりも短い中央部の画素ピッチＰＣ（＜＜
ＰＳ）とし、両端部の画素ピッチを標準ピッチよりも長い両端部の画素ピッチＰＰ（＞＞
ＰＳ）とし、画素ピッチが中央部から両端部に向かって徐々に長くなるように画素を配置
するようにしてもよい。
画素ピッチが中央部から両端部に向かって徐々に長くなるように複数の画素を配列する
方法としては、画素ピッチが中央部から両端部に向かって連続的に変化することによって
徐々に長くなる方法と、画素ピッチが中央部から両端部に向かって段階的、すなわち不連
続に変化することによって徐々に長くなる方法とがある。このように配列しても、上述し
た実施の形態と同様の効果を生じる。
方法としては、画素ピッチが中央部から両端部に向かって連続的に変化することによって
徐々に長くなる方法と、画素ピッチが中央部から両端部に向かって段階的、すなわち不連
続に変化することによって徐々に長くなる方法とがある。このように配列しても、上述し
た実施の形態と同様の効果を生じる。
以上のように、本実施の形態では、直線状に並んだ複数の画素において、中央部の画素
群の画素ピッチを標準ピッチＰＳよりも短くし、その両側に位置する画素群の画素ピッチ
を標準ピッチＰＳよりも短くする。このような配列状態に複数の画素をすることによって
、１つのチップ上では、解像度に応じた画素数ｎを確保して解像度を維持しながら、隣り
合うチップとのギャップ部における画像の乱れを緩和できる。
群の画素ピッチを標準ピッチＰＳよりも短くし、その両側に位置する画素群の画素ピッチ
を標準ピッチＰＳよりも短くする。このような配列状態に複数の画素をすることによって
、１つのチップ上では、解像度に応じた画素数ｎを確保して解像度を維持しながら、隣り
合うチップとのギャップ部における画像の乱れを緩和できる。
従って、本実施の形態及び各変形例によれば、複数のラインセンサを並べたときにチッ
プギャップの存在に起因する画像の乱れを生じないように、かつ解像度に応じた画素数を
確保できるラインセンサを実現することができる。
プギャップの存在に起因する画像の乱れを生じないように、かつ解像度に応じた画素数を
確保できるラインセンサを実現することができる。
（第２の実施の形態）
次に第２の実施の形態について説明する。
第２の実施の形態は、直線状に並んだ複数の画素において、中央部の画素群の画素ピッ
チを標準ピッチＰＳよりも短くし、その両側部の画素群の画素ピッチを標準ピッチＰＳと
等しくする。このような配列状態に複数の画素をすることによって、１つのラインセンサ
チップ上では、解像度に応じた画素数を確保して解像度を維持でき、１つのチップ上で画
素ピッチを中央部から両側に向かって変化させるようにして、隣り合うチップとのギャッ
プ部における画像の乱れを緩和できるようにしたものである。本実施の形態では、解像度
差をなだらかにすることによって、隣り合うチップとのギャップ部における画像の乱れを
目立たなくするようにしたものである。
次に第２の実施の形態について説明する。
第２の実施の形態は、直線状に並んだ複数の画素において、中央部の画素群の画素ピッ
チを標準ピッチＰＳよりも短くし、その両側部の画素群の画素ピッチを標準ピッチＰＳと
等しくする。このような配列状態に複数の画素をすることによって、１つのラインセンサ
チップ上では、解像度に応じた画素数を確保して解像度を維持でき、１つのチップ上で画
素ピッチを中央部から両側に向かって変化させるようにして、隣り合うチップとのギャッ
プ部における画像の乱れを緩和できるようにしたものである。本実施の形態では、解像度
差をなだらかにすることによって、隣り合うチップとのギャップ部における画像の乱れを
目立たなくするようにしたものである。
第２の実施の形態は、第１の実施の形態とは、各画素群における画素ピッチが異なるだ
けであるので、第１の実施の形態と同じ構成要素については、同一符号を用いて説明は省
略する。
図１０は、第２の実施の形態に係るラインセンサチップ４における画素間隔を説明する
ための図である。図１０に示すように、中央部の範囲Ｒ２２の画素群における画素ピッチ
Ｐ２２は、標準ピッチＰＳよりも短く、中央部の両側部の範囲Ｒ２１，Ｒ２３のそれぞれ
の画素群における画素ピッチＰ２１，Ｐ２３は、標準ピッチＰＳである。
けであるので、第１の実施の形態と同じ構成要素については、同一符号を用いて説明は省
略する。
図１０は、第２の実施の形態に係るラインセンサチップ４における画素間隔を説明する
ための図である。図１０に示すように、中央部の範囲Ｒ２２の画素群における画素ピッチ
Ｐ２２は、標準ピッチＰＳよりも短く、中央部の両側部の範囲Ｒ２１，Ｒ２３のそれぞれ
の画素群における画素ピッチＰ２１，Ｐ２３は、標準ピッチＰＳである。
例えば、範囲Ｒ２１とＲ２３の画素群では、画素ピッチＰ２１，Ｐ２３は、２１．１７
μｍ（＝標準ピッチＰＳ）であり、範囲Ｒ２２の画素群では、画素ピッチＰ２２は、１９
．３０μｍ（＜標準ピッチＰＳ）である。
μｍ（＝標準ピッチＰＳ）であり、範囲Ｒ２２の画素群では、画素ピッチＰ２２は、１９
．３０μｍ（＜標準ピッチＰＳ）である。
このような画素ピッチになるように複数の画素を配置することにより、各ラインセンサ
チップ４は、解像度に応じた個数以上の画素を含むことになるが、画像処理によりその解
像度に応じた個数の画像信号を得ることができる。
チップ４は、解像度に応じた個数以上の画素を含むことになるが、画像処理によりその解
像度に応じた個数の画像信号を得ることができる。
また、中央部に対して両側部の画素群の画素は、中央部の画素群の画素ピッチよりも長
くなっているので、中央部から両側部を介してギャップ部に向けて、画素ピッチが徐々に
変化する。従って、隣り合うチップとのギャップ部における画像の乱れを目立たなくする
ことができる。
くなっているので、中央部から両側部を介してギャップ部に向けて、画素ピッチが徐々に
変化する。従って、隣り合うチップとのギャップ部における画像の乱れを目立たなくする
ことができる。
次に変形例を説明する。
図１１は、第２の実施の形態の第１の変形例を説明するための図である。ここでも、図
１１に示すように、１つのラインセンサチップ４において直線状に並んだ複数の画素を、
走査方向に沿って、複数の領域に、ここでは５つの領域Ｒ３１，Ｒ３２，Ｒ３３，Ｒ３４
，Ｒ３５に分ける。
図１１は、第２の実施の形態の第１の変形例を説明するための図である。ここでも、図
１１に示すように、１つのラインセンサチップ４において直線状に並んだ複数の画素を、
走査方向に沿って、複数の領域に、ここでは５つの領域Ｒ３１，Ｒ３２，Ｒ３３，Ｒ３４
，Ｒ３５に分ける。
図１１に示すように、各領域の画素群における画素ピッチを、中央部の領域Ｒ３３に隣
の領域Ｒ３２，Ｒ３４では標準ピッチＰＳよりも短い画素ピッチＰ３２，Ｐ３４（＜ＰＳ
）とし、中央部の領域Ｒ３３では標準ピッチＰＳよりも短くかつ画素ピッチＰ３２，Ｐ３
４よりもさらに短い画素ピッチＰ３３（＜＜ＰＳ）とし、領域Ｒ３２，Ｒ３４の外側の領
域（すなわち最外側の領域）Ｒ３１，Ｒ３５では標準ピッチＰＳとする。このように配列
しても、上述した第２の実施の形態と同様の効果を生じる。
の領域Ｒ３２，Ｒ３４では標準ピッチＰＳよりも短い画素ピッチＰ３２，Ｐ３４（＜ＰＳ
）とし、中央部の領域Ｒ３３では標準ピッチＰＳよりも短くかつ画素ピッチＰ３２，Ｐ３
４よりもさらに短い画素ピッチＰ３３（＜＜ＰＳ）とし、領域Ｒ３２，Ｒ３４の外側の領
域（すなわち最外側の領域）Ｒ３１，Ｒ３５では標準ピッチＰＳとする。このように配列
しても、上述した第２の実施の形態と同様の効果を生じる。
さらに第２の変形例として、ラインセンサチップ４の中央部から両端部に向けて、画素
ピッチが徐々に長くすなわち広くなるように、複数の画素を配置してもよい。図９を用い
て、第２の変形例を説明すると、中央部の画素ピッチを、標準ピッチよりも短い中央部の
画素ピッチＰＣ（＜＜ＰＳ）とし、両端部の画素ピッチを標準ピッチＰＳとし、画素ピッ
チが中央部から両端部に向かって徐々に長くなるように画素を配置するようにしてもよい
。
ピッチが徐々に長くすなわち広くなるように、複数の画素を配置してもよい。図９を用い
て、第２の変形例を説明すると、中央部の画素ピッチを、標準ピッチよりも短い中央部の
画素ピッチＰＣ（＜＜ＰＳ）とし、両端部の画素ピッチを標準ピッチＰＳとし、画素ピッ
チが中央部から両端部に向かって徐々に長くなるように画素を配置するようにしてもよい
。
第１の実施の形態の第４の変形例と同様に、画素ピッチが中央部から両端部に向かって
徐々に長くなるように複数の画素を配列する方法としては、画素ピッチが中央部から両端
部に向かって連続的に変化することによって徐々に長くなる方法と、画素ピッチが中央部
から両端部に向かって段階的、すなわち不連続に変化することによって徐々に長くなる方
法とがある。このように配列しても、上述した第２の実施の形態と同様の効果を生じる。
徐々に長くなるように複数の画素を配列する方法としては、画素ピッチが中央部から両端
部に向かって連続的に変化することによって徐々に長くなる方法と、画素ピッチが中央部
から両端部に向かって段階的、すなわち不連続に変化することによって徐々に長くなる方
法とがある。このように配列しても、上述した第２の実施の形態と同様の効果を生じる。
以上のように、本発明の各実施の形態によれば、複数のラインセンサを並べたときにチ
ップギャップの存在に起因する画像の乱れを生じないように、かつ解像度に応じた画素数
を確保できるラインセンサを実現することができる。そして、上述した２つの実施の形態
に係るラインセンサチップをファクシミリなどの画像情報読取装置に利用すれば、ライン
センサのチップギャップの存在に起因する画像の乱れを生じない画像読取装置を実現する
ことができる。
本発明は、上述した各実施の形態に限定されるものではなく、本発明の要旨を変えない
範囲において、種々の変更、改変等が可能である。
ップギャップの存在に起因する画像の乱れを生じないように、かつ解像度に応じた画素数
を確保できるラインセンサを実現することができる。そして、上述した２つの実施の形態
に係るラインセンサチップをファクシミリなどの画像情報読取装置に利用すれば、ライン
センサのチップギャップの存在に起因する画像の乱れを生じない画像読取装置を実現する
ことができる。
本発明は、上述した各実施の形態に限定されるものではなく、本発明の要旨を変えない
範囲において、種々の変更、改変等が可能である。
１…画像読取装置、２…ラインセンサユニット、３…基板、４…ラインセンサチップ、
５…レンズ、６…ランプ、７…出力回路、１１…紙、２１…受光素子（画素）、２２…タ
イミングジェネレータ、２３…駆動回路、２４…走査回路、２５…増幅器。
５…レンズ、６…ランプ、７…出力回路、１１…紙、２１…受光素子（画素）、２２…タ
イミングジェネレータ、２３…駆動回路、２４…走査回路、２５…増幅器。
Claims (20)
- 標準ピッチと同じ画素ピッチを有する第１画素群及び第２画素群と、
前記第１画素群と前記第２画素群との間に形成され、前記標準ピッチよりも短い画素ピッチを有する第３画素群とを含む、ラインセンサチップ。 - 請求項１において、
前記第１画素群、前記第２画素群及び前記第３画素群は複数の受光素子を有し、
前記受光素子は、フォトダイオード形成領域を有し、
前記画素ピッチは、隣り合う前記フォトダイオード形成領域の中心間の距離である、ラインセンサチップ。 - 請求項１又は２において、
前記標準ピッチは、解像度の規格により定まる画像の読み取りピッチである、ラインセンサチップ。 - 請求項１乃至３のいずれかにおいて、
前記標準ピッチは、２１.１７μｍである、ラインセンサチップ。 - 請求項１乃至４のいずれかにおいて、
前記第１画素群及び前記第２画素群は、最外側に配置されている、ラインセンサチップ。 - 請求項１乃至５のいずれかにおいて、
前記第３画素群の前記画素ピッチは、１９.３０μｍである、ラインセンサチップ。 - ２１.１７μｍの画素ピッチを有する第１画素群及び第２画素群と、
前記第１画素群と前記第２画素群との間に形成され、２１.１７μｍよりも短い画素ピッチを有する第３画素群とを含む、ラインセンサチップ。 - 請求項７において、
前記第１画素群、前記第２画素群及び前記第３画素群は複数の受光素子を有し、
前記受光素子は、フォトダイオード形成領域を有し、
前記画素ピッチは、隣り合う前記フォトダイオード形成領域の中心間の距離である、ラインセンサチップ。 - 請求項７又は８において、
前記第１画素群及び前記第２画素群は、最外側に配置されている、ラインセンサチップ。 - 請求項７乃至９のいずれかにおいて、
前記第３画素群の前記画素ピッチは、１９.３０μｍである、ラインセンサチップ。 - 標準ピッチと同じ画素ピッチを有する第１画素群及び第２画素群と、
前記第１画素群と前記第２画素群との間に形成され、前記標準ピッチよりも短い画素ピッチを有する第３画素群及び第４画素群と、
前記第３画素群と前記第４画素群との間に形成され、前記第３画素群及び前記第４画素群の前記画素ピッチよりも短い画素ピッチを有する第５画素群とを含む、ラインセンサチップ。 - 請求項１１において、
前記第１画素群、前記第２画素群、前記第３画素群、前記第４画素群及び前記第５画素群は複数の受光素子を有し、
前記受光素子は、フォトダイオード形成領域を有し、
前記画素ピッチは、隣り合う前記フォトダイオード形成領域の中心間の距離である、ラインセンサチップ。 - 請求項１１又は１２において、
前記標準ピッチは、解像度の規格により定まる画像の読み取りピッチである、ラインセンサチップ。 - 請求項１１乃至１３のいずれかにおいて、
前記標準ピッチは、２１.１７μｍである、ラインセンサチップ。 - 請求項１１乃至１４のいずれかにおいて、
前記第１画素群及び前記第２画素群は、最外側に配置されている、ラインセンサチップ。 - 請求項１乃至１５のいずれかに記載のラインセンサチップを有する、ラインセンサ。
- 請求項１６に記載のラインセンサを有する、画像情報読取装置。
- 請求項１６に記載のラインセンサを有する、ファクシミリ。
- 請求項１６に記載のラインセンサを有する、スキャナ。
- 請求項１６に記載のラインセンサを有する、複写機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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Publications (2)
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|---|---|
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|---|---|---|---|---|
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|---|---|---|---|---|
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| JPH05110054A (ja) * | 1991-10-15 | 1993-04-30 | Canon Inc | 密着型イメージセンサ及び該センサを搭載した情報処理装置 |
| JPH0678111A (ja) * | 1992-08-25 | 1994-03-18 | Fuji Xerox Co Ltd | イメージセンサおよびそれを用いた原稿読取装置 |
-
2008
- 2008-06-03 JP JP2008145483A patent/JP4613980B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH05110054A (ja) * | 1991-10-15 | 1993-04-30 | Canon Inc | 密着型イメージセンサ及び該センサを搭載した情報処理装置 |
| JPH0678111A (ja) * | 1992-08-25 | 1994-03-18 | Fuji Xerox Co Ltd | イメージセンサおよびそれを用いた原稿読取装置 |
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| JP2008228348A (ja) | 2008-09-25 |
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