JP4910050B2 - 互い違いの画素を有する複数チップを使用する走査型撮像装置 - Google Patents

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Description

本発明は、固体撮像装置および画像取り込みシステムに関し、具体的には、2つ以上の一続きの画素を、ずらされる（offset）か互い違いに配列する画素の改善された構成へ向けられる。本発明は、さらに具体的には、端と端をつながれる2つ以上の撮像装置チップを可能にし、チップからチップへの望ましくない利得変動を回避する構成に関する。本発明は、望ましくは、低電力CMOS撮像装置の技術とずらされた一続きの画素を使用し、かつ付随するフィルタとマイクロレンズにより実施する。
発明の背景
固体撮像素子は極めて多様な応用で使用され、そのような応用について低コスト、高解像度、高信頼性撮像素子を追求することに多大な関心が払われた。CMOS撮像装置技術は、1つの電源電圧のみを必要とすること、その頑丈さ、およびその固有の低電力消費の理由から有利である。非常な高解像度を達成することにも大きな関心が払われたが、これは画素密度の増加を必要とする。
走査型システムは、多様な画像・取り込み応用、例えば、ウェブ検査ならびに文書複写およびアーカイブに使用される。従来、この型のスキャナは、接触画像センサ(CIS)モジュールまたはCCDを使用して、画像情報を取り込んだ。そのような走査型システムにおいて、CCD撮像装置は、サイズの点で、走査されている物体、例えば、写真またはテキストの幅の一部分だけに限定される。このサイズ限定は、大きな距離、即ち、ページ幅に匹敵する距離の上で電荷を転送することの困難性による。これは、文書の画像を合焦して撮像装置のサイズへ縮小することを必要とする。多数のCCD撮像装置を端から端へ連結して、単一の長い画像取り込みデバイスを有効に作成することが望ましいが、それを非実用的にする多くの欠点がある。
図1は、CCD固体撮像装置12を使用する先行技術のスキャナ配列または走査型システム10を示す。焦束レンズ系14は、走査されるべき物体、例えば、テキスト16のシートの縮小画像をCCD撮像装置12の上に合焦するように配置される。多くの実用的スキャナ配列では、ミラー(ここでは図示されない)を使用してもよい。出力バッファ18がCCD撮像装置12へ結合され、可撓性ケーブルを介してアプリケーション特定集積回路(ASIC)22を駆動するように使用される。入力バッファ20もCCD撮像装置12へ結合され、アナログ/ディジタル変換器(A/D)によってディジタル化された取り込み画像データをホストコンピュータ、ネットワーク、もしくは他の周辺デバイス、例えば、プリンタもしくはモデム、または幾つかの場合には、画像処理機能、モータ制御、光制御、シートフィーダ、およびユーザインタフェースASICデバイスを有する多機能周辺機器(MFP)の全もしくは幾つかの部分へインタフェースするために使用される。デスクトップシステムもモータおよび光源を含み、走査されるべき文書16の下で撮像装置を動かす。様々な異なる光源、例えば、蛍光管およびLED、および様々な異なる駆動モータ、例えば、ステッピングモータおよび同期電動機を使用することができる。これらは周知であって、ここでは示されないが、スキャナシステムの中に含まれることが理解される。CCD撮像装置は多くの欠点および制限、例えば、速度制限を有する。これらは、電荷転送効率の制限、および高い電力消費、および画素アレイへ他の機能を集積するときの厳しく制限された集積能力に起因する。さらに、CCD撮像装置において、画素は画素情報のスキップを許さない固定シーケンスで読み出されなければならない。
従来のCISベース走査型システム30を、図2に示す。このシステムにおいて、端と端を連結された複数のCISモジュール32(1)〜32(N)が存在する。CISモジュール32(1)〜32(N)は、相互に密接して設置され、取り込まれている画像と同じ幅の長い近接センサアレイを構築する。光カプラ34は、走査されるべき物体36に対面し、その画像をCISモジュールのアレイの上に合焦するように配置される。モジュール32(1)〜32(N)のアレイは、走査されるべき物体36と同じ幅である必要があるから、アレイはかなり大きくなければならない。CISモジュール32(1)〜32(N)の正確な配置は、物体の幅を横切るギャップまたはジャンプなしに画像全体をピックアップするのに必要であり、CISベースシステムの構築を高価なものにする。さらに、様々な個々のCISセンサの各々は、補正されなければならない個々の電圧オフセットを有し、これもシステムの複雑度を増加する。
Paceらの米国特許第6,084,229号（特許文献1）で開示されるように、最近、アクティブコラムセンサ(active column sensor)(ACS)アーキテクチャが開発された。これは、CCDまたはCID撮像装置によって達成される性能よりも良好または等しい性能を有するシングルチップビデオカメラとしてCMOS撮像素子を構築できるようにする。ACS撮像装置では、固定パターンノイズが非常に低い。Paceらの特許で開示および例証された原理は、走査の応用で使用される撮像装置へ有利に組み込むことができる。この特許は、参照により本明細書に組み入れられる。
米国特許第6,084,229号
本発明の目的および概要
したがって、本発明の目的は、走査型システムで使用可能であって先行技術の欠点を回避する固体撮像装置を提供することである。
他の目的は、テキスト文書を走査するために十分な幅の上で、経済的および効果的な撮像装置を提供することである。
他の目的は、単色またはカラー撮像装置の有効解像度を改善することである。
本発明の1つの局面によれば、固体区域または直線の撮像装置の集積回路は、2つ以上の一続きの画素として構成される画素素子のアレイとして作られる。ある一続きについての画素は相互にずらされる。即ち、画素位置は重複するか互い違いになっている。一続きの画素はそれぞれの出力バスへ読み出され、出力は水平方向または垂直方向に多重化されてもよい。これらの撮像装置ICの2つ以上が端と端をつながれて、広い撮像装置アセンブリを作り出すことができる。そのような場合、各々のIC上の出力バスも、チップ間の電圧オフセットを最小化するように接続される。
本発明の態様に従って画像を取り込むシステムは、CMOS撮像システム、画像焦束デバイス、およびCMOS撮像システムへ結合された画像制御処理システムを使用する。CMOS撮像システムは、少なくとも1つの一続きの画素を有する少なくとも1つのCMOS撮像装置を有する。画像焦束デバイスは、少なくとも1つの一続きの画素の少なくとも一部分の上に画像を向ける。
本発明の他の態様に従って画像を走査または取り込む方法は、CMOS撮像システムの少なくとも1つの一続きの画素の少なくとも一部分の上に画像を向けることを含む。次に、画像はCMOS撮像システムのCMOS撮像装置の少なくとも1つの一続きの画素で取り込まれる。CMOS撮像システムは、画像の取り込みおよび処理の間に制御される。
本発明の他の態様に従って画像を取り込むシステムは、少なくとも1つのCMOS撮像装置の中に第1の一続きの画素を含み、また少なくとも1つのCMOS撮像装置の中で第1の一続きの画素に少なくとも隣接した少なくとも1つのさらなる一続きの画素を含む。少なくとも1つの追加の一続きの画素は、第1の一続きの画素からずらされている。
本発明の他の態様に従って画像を取り込む方法は、少なくとも1つのCMOS撮像装置の第1の一続きの画素を、少なくとも1つのCMOS撮像装置の第1の一続きの画素に少なくとも隣接した少なくとも1つの他の一続きの画素からずらし、ずらされた第1の一続きの画素および少なくとも1つのさらなる一続きの画素の少なくとも一部分で画像を取り込み、取り込まれた画像の解像度を向上することを含む。
複数の一続きの画素が積み重ねられて、画素が連続的にずらされるとき、画素は斜行軸に沿って整列するように配列される。ずらされた一続きの画素は、ビデオ信号が共通のセンスノードの上にビニングされるように読み出し可能であり、カラーフィルタは、下方の画素によって形成された斜行部分の上に置くことができ、このようにして先行技術よりも多数の利点を可能にする。斜めに配向された画素およびカラーフィルタは、カラーのクロストークを最小にすることによってカラー純度の改善を可能にする。
本発明は、画像を取り込む先行技術のシステム、例えば、CCD撮像装置またはCIS撮像装置に依存するシステムよりも、大きな柔軟性および低いコストで画像を取り込むシステムを提供する。本発明はシャッタを含む。このシャッタによって、一続き、例えば、行または列（または斜行部分）内の画素が同じ露光期間を共有すること、各々のカラーの独立積分期間がカラーバランスを向上すること、多解像度撮像を得るため画素をスキップすること、互い違いの画素が小さな区域で高い解像度および高いカラー純度を提供すること、および異なる（または同じ）一続きの画素の画素信号をビニングすることが可能となる。ハンドヘルドおよびバッテリ作動デバイスの有用な計算能力の最近の進歩は、写真、テキスト、ビデオ、バーコード、生体認証であり得る画像を獲得するため、高度集積、低電力、小サイズシステムの付加を可能にし、その結果、マルチチップの電力渇望CCDベースシステムを著しく不利にしている。
好ましい態様によれば、CMOS撮像システムは、撮像区域の上で行および列の画素アレイとして配列され、列は互いに交互に並ぶ第1および第2の一続きの列へ分割され、各一続きの列の画素が他の一続きの列の画素から所定の量だけずらされる。各々の列は列増幅器FETを含み、このFETはソース電極およびドレイン電極を有する。第1の一続きの列に関連づけられた少なくとも一対の導体は、第1の一続きの列の列増幅器FETのソースおよびドレイン電極に結合される。第2の一続きの列に関連づけられた導体の他の一対は、第2の一続きの列の列増幅器FETのソースおよびドレイン電極へ結合される。第1および第2の出力増幅器の各々は、それぞれの一続きの列のそれぞれの導体対へ結合された追加のFETおよび帰還路を含む。前記撮像装置の画素へ結合され、それぞれの画素のタイミングおよびゲーティングを制御する画像制御回路が存在する。
好ましい配列において、第1および第2の一続きの列の対応する画素は、相互に斜めにずらされる。画素は画素制御領域の2つの側で斜めに配された画素領域の対として配列され、画素領域の対の各々が斜めに伸びている。これらは、その一続きについての画素領域の連続した対の間で斜行ゾーンを定める。他の一続きの画素の列の画素は、前記斜行ゾーンの中に位置する。
他の好ましい態様によれば、画像を走査するシステムは、端から端へと配列された複数のCMOS撮像装置、例えば、CMOS ICから形成されてもよい。各々のそのようなCMOS撮像装置は、相互に並んで位置する2つの一続きの画素を有するように構成され、一方の一続きの画素は他方の一続きの画素からずらされている。各々の撮像装置は、さらに、一続きの画素に沿って伸びる導体の2つの対を有し、導体対は前記CMOS撮像装置のそれぞれの一続きの画素に関連づけられる。各々の画素は、ソース電極およびドレイン電極を有するそれぞれの画素増幅器FETを含み、ソース電極およびドレイン電極は関連づけられた導体対の導体へ結合される。ジャンパ導体が、各々の前記CMOS撮像装置の各々の前記導体対の導体を、残りの撮像装置の対応する導体に接続する。一対の出力増幅器の各々は、少なくとも1つの前記CMOS撮像装置のそれぞれの導体対へ結合された追加のFETおよび帰還路を含む。前記撮像装置の一続きの画素へ結合された画像制御回路は、画素のタイミングおよびゲーティングを制御するように働く。関連づけられた画像焦束手段、即ち、レンズ群またはミラーまたはそのような焦束素子の組み合わせは、撮像装置のこの広いアセンブリの上に光学画像を形成する。ずらされた一続きの画素の出力は一緒にまたは別々に使用されて、走査速度および解像度を必要に応じて選択できるようにし、かつ他の効果、例えば、低照度応用で使用できる画素ビニングを可能にする。開示された配列は、撮像装置ICの全体のバッテリを単一のアクティブコラムセンサまたはACSとして構成し、出力増幅器は全ての連合撮像装置のそれぞれの一続きの画素の各々の画素に貢献する。これは電圧オフセットに起因する画像歪曲を除去する。なぜなら、画素出力増幅器の各々は、それぞれの出力増幅器の一部分を形成するからである。
本発明の多数の態様の中の任意の態様によれば、感光アレイは、任意の数の列および行として配列された複数の画素から構成される。本発明の2次元多色撮像装置の態様は、隣接画素の間の接触縁を最小にする利点を有し、したがってカラークロストークの機会は著しく減少する。類似したカラー画素は斜めに整列するように配列され、斜行リボンまたはストリップフィルタが使用される点で、カラーフィルタの製造は単純化される。マイクロレンズのアレイは撮像区域上に配置され、各マイクロレンズが複数の画素を覆う。説明する態様では、画素は共通の斜行軸に沿って整列される。
これらの態様において、画素の集束区域上への入射光エネルギーを増加し、各画素への量子エネルギーを増加するために、マイクロレンズのアレイが追加される。1つのマイクロレンズを複数の画素の上に光を集中するために置くことができる。カラー撮像装置において、カラークロストークを最小にするため、マイクロレンズは、主としてまたは全体的に、1つのカラーストリップの上に配置することができる。同じマイクロレンズの下側の画素は、空間サンプリングに関して有効に同じ点にあるので、2つ（またはそれ以上）の画素は入射光を均等に分離する。しかしながら、異なる画素については異なるように画素積分時間を制御することができ、このことは撮像装置のダイナミックレンジの拡大を助長することができる。
[本発明101]
各CMOS撮像装置が、
一方の一続きの画素が他方の一続きの画素からずらされて(offset)、相互に平行に置かれた2つの一続きの画素(150-1、150-2)と、
該一続きの画素に沿って延び、該CMOS撮像装置上のそれぞれの一続きの画素に関連づけられた二対の導体(S、D)と
を含み、かつ
各々の該画素がソース電極およびドレイン電極を有するそれぞれの画素増幅器FET(151)を含み、ソース電極およびドレイン電極が関連づけられた導体対の導体へそれぞれ結合されかつ該一続きについての全ての他の画素増幅器FETと並列である、
端から端へ配列された複数のCMOS撮像装置(146(1)、146(2))と、
各該CMOS撮像装置の該各導体対の導体を、残りの撮像装置の対応する導体に接続する複数のジャンパ導体(148)と、
少なくとも1つの該CMOS撮像装置のそれぞれの導体対へ結合された追加のFETおよび帰還路を各々が含む、出力増幅器対(160、162)と、
該撮像装置の一続きの画素へ結合された画像制御回路(152)と、
該複数の撮像装置の上へ光学画像を形成するための画像焦束手段(14)と
を備える、画像を走査するためのシステムであって、
該CMOS撮像装置が各々、画素の量子効率を増加するために、その画素全体にわたり該撮像装置上に配置されたマイクロレンズのアレイ(200、210)を含むことを特徴とする、システム。
[本発明102]
アレイ内のマイクロレンズ(210)の各々が、2つまたはそれ以上の画素の上に配置される、本発明101のシステム。
[本発明103]
マイクロレンズ(210)が、一方の一続きの画素の1つの画素および他方の一続きの画素の斜めにずれた画素の上に配置される、本発明102のシステム。
[本発明104]
各々の一続きの画素が、該一続き内のそれぞれの画素に位置する複数の第1の入力トランジスタと、その一続きについての画素に共通でありかつ第1の入力トランジスタへ接続されて帰還ループを作り出す第2の入力トランジスタとを有する単位差動増幅器を含む、本発明101のシステム。
[本発明105]
画像制御回路が、該一続きの画素の少なくとも1つにおけるそれぞれの画素について画素の積分時間を制御するためのシャッタコントローラ手段を備え、該画像制御回路が、各々の該マイクロレンズの下側の異なる画素について異なる積分時間を提供する、本発明101のシステム。
[本発明106]
画像制御回路が、該一続きの画素の少なくとも1つにおける画素の1つまたは複数の読み出しを選択的にスキップすることにより解像度の低減およびフレームレートの増加を可能にするための解像度調節手段を備える、本発明101のシステム。
[本発明107]
各々の一続きの画素のうちの画素が、画素制御領域の2つの側で斜めに配列された画素領域の対として配列され、それによって画素領域の対の各々が斜めに延びてその一続きについての画素領域の連続する対の間で斜行ゾーンを規定し、他の一続きの画素のうちの画素が該斜行ゾーン内に位置し、かつマイクロレンズが該斜行ゾーン内の画素の上に配列される、本発明101のシステム。
[本発明108]
画素領域が、赤色、青色、および緑色の感光区域へ分割され、それによって赤色、青色、および緑色の感光区域(191、192、193)が、該画素制御領域の反対側に配置された該画素領域の対応する感光区域と斜めに整列され、かつ赤色、青色、および緑色の光学フィルタが、それぞれの画素の感光区域を斜めに横切って延びるリボンフィルタとして配置された、本発明107のシステム。
[本発明109]
画素領域(191、192、193)が、類似の複数の異なるそれぞれの波長帯域に対して感度が良いそれぞれの複数の感光区域へ分割され、それによって複数の感光区域が、該画素制御領域の反対側に配置された画素領域の対応する感光区域と斜めに整列され、かつ光学フィルタがそれぞれの画素の感光区域を斜めに横切って延びるリボンフィルタとして配置された、本発明107のシステム。
[本発明110]
撮像区域上で行および列で配列された画素のアレイ(191、192、193)であって、該列が、互いに交互に並ぶ第1および第2の一続きの列へ分割され、それによって各一続きについての列の画素が、他の一続きについての列の画素から所定量だけずらされる、画素のアレイ(191、192、193)と、
ソース電極およびドレイン電極を有する列増幅器FET(200)を有する各々の該列と、
第1の一続きの列の列増幅器FETのソースおよびドレイン電極がそれぞれ接続されている、第1の一続きの列に関連づけられた少なくとも一対の導体(201)と、
第2の一続きの列の列増幅器FETのソースおよびドレイン電極がそれぞれ接続されている、第2の一続きの列に関連づけられた少なくとも一対の導体(202)と、
それぞれの一続きの列のそれぞれの導体対へ結合された追加のFETおよび帰還路を各々が含む第1および第2の出力増幅器と、
該撮像装置の画素へ結合された画像制御回路(203)と
を備える、CMOS撮像システムであって、
マイクロレンズのアレイ(210'、211)が撮像区域上に配置され、各マイクロレンズが複数の該画素を覆うことを特徴とする、システム。
[本発明111]
複数の画素の各々の画素が、画素制御領域の2つの側で斜めに配列された画素領域の対として配列され、それによって画素領域の対が各々斜めに延びてその一続きについての画素領域の連続する対の間で斜行ゾーンを規定し、他の複数の画素のうちの画素が該斜行ゾーン内に位置し、かつマイクロレンズが該斜行ゾーン内の画素の上に配列される、本発明110のシステム。
[本発明112]
画素領域が、赤色、青色、および緑色の感光区域へ分割され、それによって赤色、青色、および緑色の感光区域が、該画素制御領域の反対側に配置された画素領域の対応する感光区域と斜めに整列され、かつ赤色、青色、および緑色の光学フィルタが、それぞれの画素の感光区域を斜めに横切って延びるリボンフィルタとして配置された、本発明111のシステム。
[本発明113]
画素領域が、類似の複数の異なるそれぞれの波長帯域に対して感度が良い感光区域のそれぞれの群へ分割され、それによって感光区域の群が、該画素制御領域の反対側に配置された画素領域の感光区域の対応する群と斜めに整列され、かつ光学フィルタがそれぞれの画素の感光区域を斜めに横切って延びるリボンフィルタとして配置された、本発明111のシステム。
[本発明114]
第1および第2の一続きの列の対応する画素が、互いに斜めにずらされた、本発明110のCMOS撮像システム。
[本発明115]
前記画素が、画素制御領域の2つの側で斜めに配列された画素領域の対として配列され、それによって画素領域の対の各々が斜めに延びて、その一続きについての画素領域の連続する対の間で斜行ゾーンを規定し、かつ画素の他の一続きの列の画素が該斜行ゾーン内に位置する、本発明114のCMOS撮像システム。
[本発明116]
画素領域が、赤色、青色、および緑色の感光区域へ分割され、それによって赤色、青色、および緑色の感光区域が、該画素制御領域の反対側に配置された該画素領域の対応する感光区域と斜めに整列されかつ他の一続きの列の斜めに整列された画素の対応する赤色、青色、および緑色の感光区域とも整列され、かつ赤色、青色、および緑色の光学フィルタが、撮像区域を斜めに横切って延びるリボンフィルタとして配置された、本発明115のCMOS撮像システム。
[本発明117]
マイクロレンズが、前記リボンフィルタとの斜行部分に沿って配置された、本発明115のシステム。
[本発明118]
マイクロレンズが、前記リボンフィルタを横切る斜行部分に沿って配置された、本発明115のシステム。
[本発明119]
画像制御回路が、異なる積分時間を同じマイクロレンズの下側の異なる画素へ適用するための手段を含む、本発明110のシステム。
[本発明120]
物体の画像を複数のCMOS撮像装置上へ合焦するためのレンズ手段をさらに備える、本発明110のシステム。
[本発明121]
撮像区域上で行および列で配列された画素のアレイであって、該列が、互いに交互に並ぶ第1および第2の一続きの列へ分割され、それによって各一続きについての列の画素が、他の一続きについての列の画素から所定の量だけずらされており、かつ各々の該画素が感光画素区域を有する、画素のアレイと、
列増幅器を有する各々の該列と、
該撮像装置の画素へ結合された画像制御回路と
を備える、CMOS撮像システムであって、
マイクロレンズのアレイが撮像区域上に配置され、各マイクロレンズが複数の該画素を覆うことを特徴とする、システム。
[本発明122]
画素区域が、赤色、青色、および緑色の感光区域へ分割される領域にグループ化され、それによって赤色、青色、および緑色の感光区域が、斜行軸上でそこに隣接して配置された画素領域の対応する感光画素区域と整列され、かつ赤色、青色、および緑色の光学フィルタが、それぞれの画素の感光区域を斜めに横切って延びるリボンフィルタとして配置された、本発明121のシステム。
[本発明123]
画素区域が、類似の複数の異なるそれぞれの波長帯域に対して感度が良いそれぞれの複数の感光区域へ分割される領域にグループ化され、それによって複数の感光区域が斜行軸上でそこに隣接して配置される画素領域の対応する感光区域と整列され、かつ光学フィルタが、それぞれの画素の感光区域を斜めに横切って延びるリボンフィルタとして配置された、本発明121のシステム。
[本発明124]
物体の画像を合焦するためのレンズ(14)と、
該レンズの画像平面に置かれた光センサ(12)と、
ビデオ出力信号を生成するため該光センサへ結合された出力回路と
を備える、ビデオカメラであって、
該光センサが、
撮像区域上で行および列で配列された画素のアレイ(191、192、193)であって、該列が、互いに交互に並ぶ第1および第2の一続きの列へ分割され、それによって各一続きについての列の画素が、他の一続きについての列の画素から所定の量だけずらされている、画素のアレイ(191、192、193)と、
ソース電極およびドレイン電極を有する列増幅器FETを有する各々の該列と、
第1の一続きの列の列増幅器FETのソースおよびドレイン電極がそれぞれ接続されている、第1の一続きの列に関連づけられた少なくとも一対の導体と、
第2の一続きの列の列増幅器FETのソースおよびドレイン電極がそれぞれ接続されている、第2の一続きの列に関連づけられた少なくとも一対の導体と、
それぞれの一続きの列のそれぞれの導体対へ結合された追加のFETおよび帰還路を各々が含む第1および第2の出力増幅器と、
該撮像装置の画素へ結合された画像制御回路と
を含み、
第1および第2の一続きの列の対応する画素が、互いに斜めにずらされ、
該画素が、画素制御領域の2つの側で斜めに配列された画素領域の対として配列され、それによって画素領域の対の各々が斜めに延びて、その一続きについての画素領域の連続する対の間で斜行ゾーンを規定し、
画素の他の一続きの列の画素が該斜行ゾーン内に位置し、かつ
マイクロレンズのアレイ(210'、211)が該撮像区域上に配置され、そのマイクロレンズの各々がその複数の画素の上に配置されることを特徴とする、ビデオカメラ。
[本発明125]
前記マイクロレンズの各々の下側に配置される画素が、斜行部分に沿って整列される、本発明124のビデオカメラ。
本発明の上記および多くの他の目的、特徴、および利点は、好ましい例示的な態様の下記の説明から一層完全に理解される。この説明は、添付の図面と結びつけて読まれるべきである。
先行技術に従ったCCD走査型システムの略図である。 先行技術に従ったCIS走査型システムの略図である。 本発明の1つの態様に従って画像を取り込むCMOSシステムの概略ブロック図である。 本発明の1つの態様に従ったCMOS撮像システムの部分ブロック図および部分回路図である。 本発明の他の態様に従ったCMOS撮像システムのブロック図である。 図5で示されたCMOS撮像装置の、3セットのずらされた一続きの画素の図である。 他の態様における図4で示されたCMOS撮像システムで使用される1つの代替の画素構造の図である。 本発明の1つの可能な態様に従ったCMOS走査の略図である。 図8の態様の一部分の部分的略図である。 図4の態様で使用されてもよい一連のCMOS撮像装置ICを示す略図である。 本発明の態様に従って複数のずらされた一続きの画素を有する撮像装置を示す略図である。 本発明の態様に従った画素構造の図である。 マイクロレンズのアレイを組み込んだ撮像装置の概略図である。
好ましい態様の詳細な説明
ここで図面を参照する。最初に図３を参照すると、本発明の態様に従って物体42、例えば、テキストの画像を取り込むシステム40は、レンズ44、CMOS撮像システム46、画像制御処理システム47、および出力バス51を含む。他の同等の構成要素が使用可能である。画像制御処理システム47をCMOSセンサ46に含めて、別個の構成要素の必要性を除き、全体のコストを低減してもよい。本発明は、CCDまたはCIS技術を使用する先行システムよりも大きな柔軟性および低いコストで画像を取り込むシステムを提供する。さらに、本発明は、CMOS撮像システム46で使用される独特のずらされた画素構造を提供する。
図3で示すように、レンズ44がシステムの中に配置され、走査されているかまたは他の方法で取り込まれている画像をCMOS撮像システム46の上に合焦するかまたはそこへ向ける。この態様において、レンズ44は、走査されている画像をCMOS撮像システムの上に縮小するが、他のやり方、例えば、画像の縮小なし、または拡大あり、またはなしの直接転送として、画像を合焦するようにレンズを使用することができる。さらに、レンズ44を示すが、他の型の焦束および画像形成システム、例えば、ミラーまたはミラーとレンズの組み合わせを使用して、走査されるべき画像をCMOS撮像システムの上に合焦するかまたはそこへ向けてもよい。
ここで図4を参照すると、CMOS撮像システム46は、CMOSチップの上に形成され、CMOS撮像装置48を含む。CMOS撮像装置48は、一対の互い違いの一続きの画素51(1)〜50(4)および52(1)〜52(4)、例えば、画素の行または列、一対のアドレスデコーダ54(1)および54(2)、一対のリセットバイアス56(a)および56(2)、一対のリセット選択58(1)および58(2)、一対のフォトゲート選択60(1)および60(2)、一対の演算増幅器62(1)および62(2)、一対の相関二重サンプリング(CDS)64(1)および64(2)、画素選択および出力ドライバ66、および複数の電界効果トランジスタを有する。他の態様において、CMOS撮像システムは、光ダイオードのような他の構成要素および配列を含んでもよい。この態様において、「画素」という用語は、感光素子および画素制御回路を意味するが、画素が実質的に感光素子のみを包含する他の配列が可能である。
図4の態様において、第1および第2の一続きの画素50(1)〜50(4)および52(1)〜52(4)は相互に隣接し、第2の一続きの画素52(1)〜52(4)は、画素ピッチの1/2だけ第1の一続きの画素50(1)〜50(4)からずれている。他の態様において、第1および第2の一続きの画素50(1)〜50(4)および52(1)〜52(4)は、他の空間配列を有することができ、異なる量または異なるピッチだけずれていてもよい。一続きの画素は、異なる数の画素を有することができる。さらに、ずれた2つの一続きの画素50(1)〜50(4)および52(1)〜52(4)が示されるが、CMOS撮像装置48は他の構成、例えば、単一の一続きの画素または3つ以上の一続きの画素を有してもよい。複数の一続きの画素が含まれるのであれば、一続きの画素は、最適には、一続きの画素の総数の逆数だけずらされる。例えば、3つの一続きの画素が存在するならば、画素は1/3だけ相互からずらされ、4つの一続きの画素が存在するならば、画素は1/4だけ相互からずらされる。以下同様である。他の配列が使用可能である。例えば、一続きの画素が他の量だけずらされ、または幾つかの一続きの画素がずらされない。ずらされた一続きの画素50(1)〜50(4)および52(1)〜52(4)の場合、第1の一続きの画素50(1)〜50(4)からの出力は、走査運動と同期して、第2の一続きの画素52(1)〜52(4)からの出力とインタリーブすることができる。出力のインタリービングは、単一の一続きの画素のみを有するシステムよりも、システムまたはデバイスの全体の長さを増加することなく、かつコストを顕著に増加することなく、システム40の解像度を増加する。
CDS64(1)および64(2)の出力は出力ドライバ66へ結合され、出力ドライバ66は出力バス51へ結合され、各々の増幅器の出力はCDS 64(1)および64(2)の1つの入力へ結合される。FET80および90のソースならびにドレインは、増幅器62(2)の入力へ結合される。この態様において、画素50(1)および50(2)は、FET68のゲートの1つへ結合される同じセンスノード100を共有し、画素50(3)および50(4)は、FET74のゲートの1つへ結合される同じセンスノード102を共有し、画素52(1)および52(2)は、FET80のゲートの1つへ結合される同じセンスノード104を共有し、画素52(3)および52(4)は、FET90のゲートへ結合される同じセンスノード106を共有する。FET70のドレインはFET68の他のゲートへ結合され、FET70のソースは画素50(1)へ結合され、FET72のドレインはFET68の同じゲートへ結合され、FET70のソースは画素50(2)へ結合され、FET76のドレインはFET74の他のゲートへ結合され、FET76のソースは画素50(3)へ結合され、FET78のドレインはFET74の同じゲートへ結合され、FET78のソースは画素50(4)へ結合され、FET82のドレインはFET80の他のゲートへ結合され、FET82のソースは画素52(1)へ結合され、FET84のドレインはFET80の他のゲートへ結合され、FET82のソースは画素52(1)へ結合され、FET84のドレインはFET80の同じゲートへ結合され、FET84のソースは画素52(2)へ結合され、FET86のドレインはFET90の他のゲートへ結合され、FET86のソースは画素52(3)へ結合され、FET88のドレインはFET86の同じゲートへ結合され、FET88のソースは画素50(4)へ結合される。
アドレスデコーダ54(1)は、FET68の1つのゲートおよびFET74の1つのゲートへ結合され、アドレスデコーダ54(2)は、FET80の1つのゲートおよびFET90の1つのゲートへ結合される。アドレスデコーダ54(1)は、さらに、FET70、72、74、および76のゲートへ結合され、アドレスデコーダ54(2)は、さらに、FET82、84、86、および88のゲートへ結合される。アドレスデコーダ54(1)および54(2)は、さらに、一緒に結合されてクロック97およびスタートパルスへ結合される。リセットバイアス56(1)はFET92のソースおよびFET94のソースへ結合され、リセットバイアス56(2)はFET96のソースおよびFET98のソースへ結合される。FET92のドレインはFET70のソースおよびFET72のソースへ結合され、FET94のドレインはFET76のソースおよびFET78のソースへ結合され、FET96のドレインはFET82のソースおよびFET84のソースへ結合され、FET98のドレインはFET86のソースおよびFET88のソースへ結合される。リセット選択58(1)はFET92のゲートおよびFET94のゲートへ結合され、リセット選択58(2)はFET96のゲートおよびFET98のゲートへ結合される。フォトゲート選択60(2)は画素50(1)および50(3)へ結合され、フォトゲート選択60(1)は画素50(2)および50(4)へ結合される。フォトゲート選択60(3)は画素52(1)および52(3)へ結合され、フォトゲート選択60(4)は画素52(2)および52(4)へ結合される。
画像制御処理システム47は、CMOS撮像システム46内のリセット選択部58（1）および58（2）、アドレスデコーダ54（1）および54（2）、フォトゲート選択部60（1）および60（2）、ならびに出力ドライバ66に結合されてこれらを制御するが、画像制御処理システム47を他の構成要素に結合することができる。画像制御処理システム47は、バスシステムまたは他のリンクによってそれぞれ互いに結合される中央処理ユニット（CPU）、もしくはプロセッサ、または専用論理、メモリ、およびトランシーバシステムを含むが、画像制御処理システム47は他の構成要素および配列を備えていてもよい。画像制御処理システム47のプロセッサは、各一続きの画素の積分時間を制御して、均一な積分期間を保証し、または異なる一続きの画素において積分期間をそれが異なるカラーに関して異なるように制御し、画素の行または列などの一続きの画素のセット間の画素のビニングを制御し、およびいつ一続き内のどの画素がスキップされるのかを制御し、または対象の領域で分解能またはコントラストダイナミクスを高め、またはフレームレートを高めるなどの、画像処理のために記憶された命令、および例えばビデオ機能、プリンタモータ駆動制御、シートフィード制御、紙仕分け制御、プリントヘッド制御、ユーザインタフェース、ファックス、およびモデム能力のための他の命令からなる1つ以上のプログラムを実行する。
CPUまたはプロセッサまたは専用論理のいずれかについてのこれらのプログラムされた命令は、メモリの中に記憶されるが、これらのプログラムされた命令の幾つかまたは全ては、他のロケーションの一つまたは複数のメモリに記憶され、検索されてもよい。多様な異なるタイプのメモリ記憶デバイス、例えば、静的もしくは動的なランダムアクセスメモリ(RAM)またはシステム内の読み出し専用メモリ(ROM)またはフロッピーディスク、ハードディスク、CD ROM、またはプロセッサへ結合された磁気、光、または他の読み出しおよび/もしくは書き込みシステムから読み出されかつ/または書き込まれる他のコンピュータ読み取り可能メディアが、メモリとして使用可能である。トランシーバシステムが使用されて画像制御処理システム47へ機能的に結合され、画像制御処理システム47と他のシステム、例えば、CMOS撮像システム46との間で通信する。多様な異なるタイプのコンピュータインタフェース、例えば、赤外線、USB、ブルートゥース、811.XX、並列ポート、1394、カメラリンク、DVI、またはSMPTE 29Xが使用可能である。この特定の態様において、画像処理機能は図3の画像制御処理システム47の中にある。画像制御処理システム47は、CMOS撮像システム46と同じCMOSチップの上にあるが、他の配列が使用されてもよい。例えば、画像処理機能および他の機能、例えば、デスクトップスキャナまたはMFPの全てが、同じチップ上のCMOS撮像装置48に含まれるか、他のチップ上のCMOS撮像システム46とは別個の構成要素に含まれるようにし、次にこれらのチップが一緒に結合される。
電力監視システム45は、CMOS撮像システム46へ結合され、CMOSチップの上にあるが、電力監視システム45は、他のチップ上に設置された構成要素であってよく、この構成要素はCMOS撮像システム46を有するチップへ結合される。電力監視システム45は、CMOS撮像システム46を監視し、いつCMOS撮像システム46が使用されていないか、例えば、画像を取り込んでいないか、または画像を外へ転送していないかを検出し、非使用期間中には電力消費を遮断して電力を節約する。
図5を参照すると、カラー走査応用で使用されるCMOS撮像システム110は、3つのCMOS撮像装置112(1)〜112(3)を含む。CMOS撮像装置112(1)〜112(3)の各々は、異なるカラーバンドを表すが、他の配列が使用可能である。例えば、他の数のCMOS撮像装置を有し、かつ/またはCMOS撮像装置が同じカラーバンドを表し、または単色撮像装置を有することができる。CMOS撮像装置112(1)〜112(3)は、さらに、同じカラーバンドを取り込むために使用されてよく、または単色であってもよい。複数のCMOS撮像装置112(1)〜112(3)を使用すると、他の動作、例えば、CMOS撮像装置112(1)〜112(3)の1つの中にある1つの一続き内の画素からの信号と、CMOS撮像装置112(1)〜112(3)の他の1つの中にある1つの一続き内の画素からの信号とを、ビニングすることができる。本明細書において説明することを除いて、CMOS撮像装置112(1)〜112(3)の構造および動作は、図4を参照して説明したCMOS撮像装置46と同じであり、ここでは詳細に説明しない。CMOS撮像装置112(1)〜112(3)の各々は、図6で示す一続きの画素118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)のセットを有する。
この特定の態様において、CMOS撮像装置112(1)〜112(3)によって表されるカラーバンドは、赤色、緑色、および青色であるが、他のカラーバンド、例えば、シアン、マゼンタ、およびイエローが表現されてもよい。これらは、非可視バンド、例えば、UVまたはIRであってもよい。特定のカラーバンドのために、各々の一続きの画素118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)の上にカラーフィルタが置かれる。この特定の態様において、赤色、緑色、および青色のカラーフィルタが使用される。
この特定の態様において、画像制御処理システム114は、CMOS撮像装置112(1)〜112(3)と同じチップの上にあるが、画像制御処理システム114は、図3の態様で示すように、CMOS撮像装置112(1)〜112(3)へ結合された別個の構成要素の中に設置されてもよい。画像制御処理システム114の構造および動作は、図3および図4を参照して説明された画像制御処理システム47と同じである。画像制御処理システム47は、CMOS撮像装置112(1)〜112(3)の動作を制御するために使用される。制御の中には、各々のCMOS撮像装置112(1)〜112(3)の中の機能が含まれ、例えば、各々の一続きの画素の積分時間を制御して、均一の積分期間を保証するか、異なる一続きの画素のために積分期間を制御して、それが異なるカラーであるようにし、一続きの画素のセット、例えば、画素の行または列の間の画素のビニングを制御し、一続き内のどの画素がいつスキップされてフレームレートを増加するかを制御し、さらに他の命令、例えば、ビデオ機能、プリンタモータの駆動制御、シートフィード制御、紙の仕分け制御、プリントヘッドの制御、ユーザインタフェース、ファックスおよびモデム能力が含まれる。積分期間を制御し、画素をビニングし、画素をスキップする方法は、Paceらの米国特許第6,084,229号で開示されている。CMOS撮像システム110は、さらに、入力バッファ116を含む。入力バッファ116はCMOS撮像装置112(1)〜112(3)へ結合され、CMOS撮像装置112(1)〜112(3)を駆動および制御するために使用される。CMOS撮像装置112(1)〜112(3)は、アドレスデコーダ54(1)〜54(2)、リセット制御58(1)〜58(2)、CDS回路64(1)〜64(2)、フォトゲート60(1)〜60(4)、クロック97、およびスタート98、画素選択66、システム47のグローバルリセット、センスノードリセット100、102、104、および106、画素スキップまたは画素ビニング、および使用されていないときに電力消費を除くパワーダウンモードを含む。
図3および図4を参照して、画像を取り込むシステム40の動作をこれから説明する。レンズ系44は、走査されるかまたは他の方法で取り込まれている画像42の縮小画像を、CMOS撮像システム46のCMOS撮像装置48の一続きの画素50(1)〜50(4)および52(1)〜52(4)の少なくとも一部分の上に合焦するかまたはそこへ向けるが、画像42を向ける他の構成が使用可能である。例えば、CMOS撮像装置48の上に画像の実際のサイズ版または拡大版が向けられる。さらに、他のデバイス、例えば、ミラーを使用して、画像をCMOS撮像装置48の上に向けることができる。
画像42が、画像を取り込むために使用される感光素子を有する一続きの画素50(1)〜50(4)および52(1)〜52(4)の上へ向けられるとき、画素50(1)〜50(4)および52(1)〜52(4)は、画像制御処理システム47によって制御されるフォトゲート選択60(1)〜60(4)の状況に応じて、縮小画像の集積を開始する。読み出し動作シーケンスは、画素50(1)〜50(4)および52(1)〜52(4)の上に画像を取り込み、リセット制御58(1)〜(2)によってセンスノード100、102、104、および106の一つまたは複数をリセットし、CDSのリセットレベルを感知し、フォトゲート制御線60(1)〜(4)によって、共有された画素の一つまたは複数を各々のセンスノードへ転送することである。この特定の態様において、一つまたは複数のフォトゲート選択60(1)〜60(2)が1つの電圧レベル、例えば、単なる例として0ボルトへバイアスされたとき、画素の行は画像、例えば、文書または他の走査される物体を集積または取り込むことができない。一つまたは複数のフォトゲート選択60(1)〜60(4)が他の電圧、例えば、単なる例として3.3ボルトへバイアスされたとき、3.3にあるフォトゲート選択60(1)〜60(4)へ結合された画素の行は、画像を集積および取り込むことができる。一度、画像が取り込まれると、フォトゲート選択60(1)〜60(4)の1つから全ては、この例では0ボルトであった最初の電圧レベルへ戻される。フォトゲート選択60(1)〜60(4)の動作は、センスノード100、102、104、および106と連係して動作する。センスノード100の動作は、FET70および72のアドレスデコーダ選択およびFET92のリセットと連係する。図4では、同じセンスノード100を共有する2つの画素を示すが、これは単なる例である。同じセンスノードを共有する画素の数は、1から多数へ変動することができる。同じセンスノードを共有する画素が多くなれば、それだけ多くのフォトゲート制御60(X)線が必要であり、これはタイミングの複雑度を増加する。これは、画素とセンスノードとの間の中間記憶素子を使用して克服できるが、そのような中間記憶素子は画素構造の複雑度を増加する。これを達成する画素構造の1つの例は、図7で示され、フォトゲートおよび記憶ゲートを含む。次に、走査されている文書からの取り込み信号を有する画素は、読み取りのためにセンスノードへ転送される。フォトゲート制御線60(1)〜60(4)および関連したセンスノード100、102、104、および106は、読み取りのためにどの画素50(1)〜50(4)および52(1)〜52(4)が選択されるかを決定する。フォトゲート制御60(2)については、センスノードは100および102であり、読み取られるべき画素はそれぞれ50(1)および50(3)である。全ての画素信号はフォトゲート制御線60(1)〜(4)の各々について並列に転送され、したがって各々のフォトゲート制御60(1)〜(4)に関連づけられたアドレスデコーダ54(1)および54(2)からの画素選択線は、アドレスデコーダ54(1)または54(2)によって同時にオンにされなければならない。したがって、フォトゲート制御60(2)については、センスノードは100および102であり、読み取られるべき画素は50(1)および50(3)であり、転送FET70および76は、アドレスデコーダ54(1)によって並列に選択されなければならない。フォトゲート制御信号60(2)はゼロへ駆動され、画素50(1)および50(3)の電荷をセンスノード100および102へ転送する。次に、転送FET70および76がアドレスデコーダ54(1)によってオフにされ、フォトゲート制御60(1)は、この例では、3.3ボルトへ再びバイアスされ、画素50(1)および50(3)の下側のシリコンを空乏にして、次の集積フレームについて集積を開始する。ここで、フォトゲート制御60(2)に関連づけられた画素の全ては、画素情報をセンスノード100および102へシャッタされる。次に、アドレスデコーダは、Paceらへの米国特許第6,084,229号で説明されるように、センスノード100および102を選択し、FET68の制御ゲートを選択することによって読み取り、演算増幅器62(1)によってCDS回路64(1)へ出力し、必要ならば、次の順序の画素が、FET74の制御ゲートを選択するアドレスデコーダ54(1)によって読み取りのために選択され、102のセンスノードが演算増幅器62(1)によって再び読み取られる。
このプロセスは、画素50(2)および50(4)について再び反復される。画素50(2)および50(4)は、リセット制御58(1)によってリセットされた後にセンスノード100および102へ転送され、アドレスデコーダ54(1)によって転送FET72および78を選択し、次にフォトゲート制御信号60(1)がゼロへ駆動される。転送制御FET72および78はアドレスデコーダ54(1)によってオフにされ、信号をシャッタする。センスノード100および102は、FET68の制御ゲートをオンにすることによって、アドレスデコーダ54(1)によって読み取りのために選択され、演算増幅器62(1)およびCDS回路64(1)を介して画素を出力し、FET68の制御ゲートが再びオフにされる。所望される次の画素は、FET74の制御ゲートをオンにするアドレスデコーダ54(1)によって読み取りのために選択され、演算増幅器62(1)およびCDS回路64(1)を介して画素を出力し、FET74の制御ゲートが再びオフにされる。フォトゲート制御60(1)は3.3ボルトへ再びバイアスされ、所望であれば次の積分期間を開始する。
このプロセスは、画素52(1)および52(3)について再び反復される。画素52(1)および52(3)は、リセット制御58(2)によってリセットされた後にセンスノード104および106へ転送され、アドレスデコーダ54(2)によって転送FET82および86を選択し、次にフォトゲート制御信号60(3)がゼロへ駆動される。転送制御FET82および86はアドレスデコーダ54(2)によってオフにされ、信号をシャッタする。センスノードは、FET80の制御ゲートをオンにすることによって、アドレスデコーダ54(2)によって読み取りのために選択され、演算増幅器62(2)およびCDS回路64(2)を介して画素を出力し、FET80の制御ゲートが再びオフにされる。所望される次の画素は、FET90の制御ゲートをオンにするアドレスデコーダ54(2)によって読み取りのために選択され、演算増幅器62(2)およびCDS回路64(2)を介して画素を出力し、FET90の制御ゲートが再びオフにされる。フォトゲート制御60(3)は3.3ボルトへ再びバイアスされ、所望であれば次の積分期間を開始する。
このプロセスは、画素52(2)および52(4)について再び反復される。画素52(2)および52(4)は、リセット制御58(2)によってリセットされた後にセンスノード104および106へ転送され、アドレスデコーダ54(2)によって転送FET84および88を選択し、次にフォトゲート制御信号60(4)がゼロへ駆動される。転送制御FET84および88はアドレスデコーダ54(2)によってオフにされ、信号をシャッタする。センスノードは、FET80の制御ゲートをオンにすることによって、アドレスデコーダ54(2)によって読み取りのために選択され、演算増幅器62(2)およびCDS回路64(2)を介して画素を出力し、FET80の制御ゲートが再びオフにされる。所望される次の画素は、FET90の制御ゲートをオンにするアドレスデコーダ54(2)によって読み取りのために選択され、演算増幅器62(2)およびCDS回路64(2)を介して画素を出力し、FET90の制御ゲートが再びオフにされる。フォトゲート制御60(4)は3.3ボルトへ再びバイアスされ、所望であれば次の積分期間を開始する。
通常、一続きの画素のフォトゲート制御信号は、全て同時に3.3へ再びバイアスされ、均一の積分時間となるようにする。画素50(1)および50(2)、50(3)および50(4)、52(1)および52(2)、ならびに52(3)および52(4)それぞれの間の共有されたセンスノード100、102、104、および106は、連続している隣接した画素50(1)および50(2)、50(3)および50(4)、52(1)および52(2)、ならびに52(3)および52(4)が、共有されたセンスノードの双方の画素を同じ時間に転送することによって、一緒にビニングされることを可能にする。これは、アドレスデコーダ54(1)が転送FET70および72を同じ時間に選択し、フォトゲート制御60(1)および60(2)が同じく同時に作動されるとき、この例によって達成可能である。フォトゲート制御信号60(1)および60(2)へ接続された全ての画素50(1)〜50(4)は同じ時間に転送され、全ての転送ゲートは同じ時間に選択される必要がある。他方、センスノードのリセット、転送、および読み取りは、前述したことと同じである。一つまたは複数の画素50(1)〜50(4)および52(1)〜52(4)は、アドレスデコーダまたはシフトレジスタ54(1)および54(2)によって、所望であればスキップ可能である。より高いフレームレートについては、最大読み出し速度が維持される。さらに、Paceらへの米国特許第6,084,229号の増幅器構成を利用することによって、この例によれば、アドレスデコーダ54(1)および54(2)は、一続き内の画素50(1)〜50(4)および52(1)〜52(4)の複数のセンスノード100、102、104、および106を同じ時間に選択することができる。なぜなら、選択されたセンスノードの最も暗い信号は、演算増幅器62(1)の出力に優越するからである。最も暗い信号は、選択されたセンスノードについて最高レベルを有する信号であり、図4で示されたNFETのためにPaceらへの米国特許第6,084,229号の演算増幅器を完成するように飽和されるセンスノードである。複数のセンスノードが選択されるときに最も暗い画素を選択する方法は、「オートブラックビニング」(auto black binning)と呼ばれる。センスFET68、74、80、および90が、図4で示すようなNFETではなくPFETであれば、最も白い画素を選択することができ、この場合は「オートホワイトビニング」(auto white binnin)と呼ばれる。走査応用において、紙は、多くの場合、白であり、画像化されているテキストは黒である。画素50(1)〜50(4)および52(1)〜52(4)が読み取られる順序は、シフトレジスタまたはランダムアドレスデコーダ54(1)および54(2)、ならびに幾つの一続きの画素が画素選択および出力ドライバ66によって多重化またはインタリーブされるかの所定のシーケンスとして生じ得る。画素の順序を変更するためには、余分の制御線が必要とされる。この実現は当業者に明らかであり、ここでは示さない。全ての画素50(1)および50(2)、50(3)および50(4)、52(1)および52(2)、52(3)および52(4)をセンスノード100、102、104、および106の中でビニングするとき、シャッタ動作は完了するが、センスを別々に共有する画素を読み出すときに潜在的な問題が生じる。共有されたセンスノードの画素がフォトゲート制御信号の間で遅延を有するときに問題が生じ、異なる時間に電荷を転送する。これによって、同じ一続きについての画素が、幾分異なった積分時間を有するようになる。この問題への解決法は、図7で示すように画素当たりの記憶場所を設けることである。
増幅器62(1)および62(2)の出力からの信号はCDS 64(1)および64(2)へ供給され、CDS 64(1)および64(2)の出力は出力ドライバ66へ結合され、出力ドライバ66は、この例では信号を出力バス51へ出力する。したがって、本発明では、CMOS撮像システム46のCMOS撮像装置48の画素50(1)〜50(4)および52(1)〜52(4)からの信号は独立に選択され、所望される任意の順序で出力51へ結合される。例えば、画素50(1)〜50(4)および52(1)〜52(4)からの信号は、撮像システム46の長さまたはサイズを実質的に増加することなく解像度を増加するようにインタリーブすることができ、または、画素50(1)〜50(4)および52(1)〜52(4)の信号の幾つかが選択され、他の信号がスキップされるならば、フレームレートを増加することができるが、結果の画像の解像度は低くなる。
CMOS撮像システム46を置換し、CMOS撮像装置112(1)〜112(3)を有するCMOS撮像システム110を使用して画像を取り込むシステム40の動作を、これから図3、図5、および図6を参照して説明する。図5のCMOS撮像装置112(1)〜112(3)の各々の動作は、本明細書において説明するものを除いて、図4のCMOS撮像装置48と同じである。このシステムを使用するとき、レンズ44は、走査されるかまたは他の方法で取り込まれている画像の縮小画像をCMOS撮像システム110のCMOS撮像装置112(1)〜112(3)の一続きの画素118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)の上へ合焦するかまたはそこへ向けるが、再び、画像を向ける他の構成が使用されてもよい。例えば、画像の現実サイズ版または拡大版がCMOS撮像装置112(1)〜112(3)の上に向けられてもよい。さらに、他のデバイス、例えば、ミラーを使用し、画像をCMOS撮像装置112(1)〜112(3)の上に向けることができる。
この特定の態様において、CMOS撮像装置112(1)〜112(3)の一続きの画素118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)のセットの各々の上に、異なるフィルタがあり、これらのフィルタは、CMOS撮像装置112(1)の一続きの画素118(1)〜118(2)について赤色をフィルタし、CMOS撮像装置112(2)の一続きの画素120(1)〜120(2)について緑色をフィルタし、CMOS撮像装置112(3)の一続きの画素122(1)〜122(2)について青色をフィルタするが、CMOS撮像装置112(1)〜112(3)の各々は、他の情報を取り込むためにフィルタされるか、単色であってもよい。CMOS撮像装置112(1)〜112(3)の一続きの画素118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)の各々からの信号を取り込みかつ処理するプロセスは、図4のCMOS撮像装置48の一続きの画素50(1)〜50(4)および52(1)〜52(2)について上記で説明したことと同じである。
3つのCMOS撮像装置112(1)〜112(3)を有するCMOS撮像システム110については、異なるカラーバンドのCMOS撮像装置112(1)〜112(3)の各々における各々の一続きの画素118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)の積分時間は、独立に制御可能である。CMOS撮像装置112(1)〜112(3)の各々について積分時間を独立に制御するとき、CMOS撮像装置112(1)〜112(3)の各々は、光源から対応するカラーバンドのために異なる光量を受け取ることができる。各々のカラーが、若干異なる時間量で集積することを許されるならば、画像プロセッサによる事後処理ではなく、積分期間の間にカラーバランスを達成することができる。これは、走査または撮像動作を簡単にし、3カラーチャネルの信号対雑音バランスを改善する。任意で、黒の一続きの参照画素または少数の黒の参照画素が、CMOS撮像装置112(1)〜112(3)の各々の一続きの画素118(1)〜118(2)、120(1)〜120(2)、および122(1)〜122(2)へ付加される。他の選択肢は、単色の一続きの画素をCMOS撮像装置112(1)〜112(3)へ参照として付加し、線画およびテキストのみの走査応用を援助することである。
3つのCMOS撮像装置112(1)〜112(3)を有するCMOS撮像システム110では、他の方法も実行されてもよい。例えば、異なるCMOS撮像装置112(1)〜112(3)からの画素からの信号がビニングされ、出力される前に信号を組み合わせてもよい。ビニングは、より高いフレームレートで、より低い解像度を提供する。ビニングは、多くの場合、画素からの隣接信号またはデータの合計として定義され、画素からの1つより多い信号を同じノード、例えば、出力バス51へ転送することによって達成される。
一続き内の画素50(1)〜50(4)および52(1)〜52(4)への代替の画素構造を、図7で示す。この例では、図4の全ての他の回路局面は同じままである。全てのタイミングは、下記の例外を除いて前に説明したとおりである。図4で示す一続きの画素60(1)〜(4)のフォトゲート制御は同じままであり、これらのフォトゲート制御60(1)〜(4)の1つからの接続は、記憶ゲートのFET138への入力として示される。光子生成電荷をセンスノード100、102、104、および106へ転送する前に、この例では、最初に起こらなければならない2つの余分のタイミングステップが存在し、2つの余分のFET136および138が付加されて、一続き内全ての画素を均一に集積することを確実にする。画素50(1)〜50(4)および52(1)〜52(4)、例えば、画素50(1)〜50(4)および52(1)〜52(4)の1つを表す画素隣接FET134が、所望の期間信号を集積した後、全ての画素50(1)〜50(4)および52(1)〜52(4)は、TX1を介して光子生成電荷を転送されている。それは、FET136のゲートを選択して、この例では、FET138の下側の記憶ゲートを3.3ボルトへバイアスし、フォトゲート134を0ボルトへバイアスすることによってフォトゲート134をオフにし、TX1をオフにすることによって行われる。ここで、FET138の下側の記憶ゲートは、フォトゲート制御60(1)〜(4)の1つに代わり、タイミングは前述したことと同じである。画素の集積は、この例では、フォトゲート134を3.3ボルトへ再びバイアスすることによって即時に再開可能である。図7の配列は、全ての画素の均一な集積および画素のビニング、スキッピングの完全な制御を可能にし、所望される任意のシーケンスで「オートブラックビニング」または「オートホワイトビニング」を可能にする。
ここで図8を参照すると、走査型システム140は焦束システム142、例えば、レンズ群を含む。レンズ群は、縮小、拡大、または1倍率システムであってよく、走査されるべき文書144の画像をCMOS撮像システム146の上に形成する。撮像システム146は、端と端をつながれた一続きのCMOS撮像装置146(1)〜146(N)から形成される。これらの撮像装置146(1)〜146(N)の各々は、一つまたは複数の一続きの互い違いの画素、例えば、画素の行または列としての続きを使用し、Paceらの米国特許第6,084,229号によって教示されるアクティブコラムセンサ(ACS)と関連して説明した他の制御回路、タイミング回路、およびアドレスデコーダを含む。これらの撮像装置の各々は、各々の一続き(または対の続き)の画素について、一対の内部ビデオ接続を有する。この接続は、センサが配線されるとき内部の行または列のために分配増幅器を完成する。ソースおよびドレイン線を他の撮像装置の他のソースおよびドレイン線へ並列に接続して単一の有効システムにすることによって、これらの撮像装置の単一の1つの上にある増幅器のみを使用すればよい。ソースおよびドレイン線を並列に接続することによって、一続きの内の全ての画素は、アドレスされたとき、ただ1つの増幅器を完成し、撮像装置間のずれを最小にし、全ての画素は、ただ1つの演算増幅器が有するような同じ直線性を有する。ビデオ信号導体またはジャンパ148は、ここでは個々の撮像装置146(1)〜146(N)のソースおよびドレイン導体を相互に連結するように示す。
図8Aで一層詳細に示すように、この態様において、撮像装置146(1)〜146(N)の各々の中には、互い違いにするかまたはずらした一続きの画素、例えば、カラー走査のための赤色、青色、および緑色の三対の一続きの画素のセット150が存在し、端部の撮像装置146(N)をここで示す。各々のそのような撮像装置は、さらに、1つの縁に沿って伸びる制御および可能回路152、および各々の一続きの画素、または幾つかの態様では、一続きの画素の各々の対に関連づけられたそれぞれのビデオ出力増幅器160、162、164を有する。ACS撮像装置の設計に関連して前に説明したように、増幅器160、162、164の各々は、その入力を、ソースおよびドレイン導体対154またはそれぞれの一続きの画素へ連結される。この場合、ジャンパ148はこれらの導体154を1つのチップから次のチップへリンクし、この単一の撮像装置146(N)からの出力増幅器160、162、164のみが使用されて、ビデオ出力信号を次の段階へ引き渡す。
撮像装置IC146(1)〜146(N)をつなぐ接続原理を例証するため、簡単な単色配列を図9で示す。ここで、1つの撮像装置146(1)が第2の撮像装置146(2)につながれるように示され、ジャンパまたは導線148は、1つの撮像装置から次の撮像装置へソースおよびドレイン導体SおよびDを連結する。1つの一続きの画素150(1)は、ここでは、その個々の画素が第2の一続きの画素150(2)から1/2ピッチだけずらされるように示すが、他の応用では他のずれが使用されてもよい。各々の画素は出力FET151を有し、そのゲートは画素のフォトセンサPへ結合され、そのソースおよびドレイン電極は、それぞれ導体SおよびDへ結合される。タイミングおよび制御回路および他の補助回路は、ここでは省略される。これは図面を不明瞭にしないためであるが、実際の態様には存在することが理解される。前に説明した他の態様と同じく、制御回路は一つまたは複数の一続きの画素の中で画素読み取りの選択的スキップを有効にすることができ、これは解像度およびフレームレートに対する制御を可能にする。
これらの撮像装置のN番目の146(N)の中の出力増幅器160および162は、それらの入力をその撮像装置146(N)のソースおよびドレイン導体に結合させる。これらのソースおよびドレイン導体は、ジャンパ導体148によって、残りの撮像装置のそれぞれの導体へ接続され、これらの出力増幅器は次の段階へビデオ出力を提供する。前述したPaceらの米国特許第6,084,229号で分かるように、ここで相関二重サンプリング回路を含めてもよい。出力増幅器160および162の各々は平衡増幅器として構成され、画素が順次に読み出されるにつれて、1つのFETが各々のそれぞれの画素のFET151を順番に平衡させる。各々の出力増幅器160および162は帰還回路を形成する。これは前記のPaceらの米国特許第6,084,229号に説明されている。全ての個々の撮像装置ID156(1)〜156(N)の上の各々の一続きの画素について共通の増幅器を使用することは、1つのチップから次のチップへのビデオ出力信号の任意のオフセットを回避する。
先行技術のCISまたはCCDセンサベースシステムは、一続き内の画素間または複数の撮像装置を横切って、1つの増幅器の閉ループまたは共通帰還が存在することを欠いている。アクティブピクセルセンサ(Active Pixel Sensor)(APS)は、典型的には、ソースホロワバッファが開ループ構成であることから、随伴する利得変動およびオフセット変動を有するソースホロワとして構成される。
内部のソースおよびドレイン線を、図10で詳細に示す。図10は、1つの実用的な態様を例示する。この図において、ただ1つの撮像装置146(N)の一部分を略図で示す。ここでの画素は一続きの画素として配列され、ソース接続170(1)〜170(3)およびドレイン接続180(1)〜180(3)が示される。ソース接続およびドレイン接続はバイアス線である。これらのバイアス線は、全てのセンスノード(例えば、172および174)をFET176へ接続されるように示され、選択されたとき増幅器182(1)〜182(3)を完成する。これは、参照されてもよいPaceらの特許第6,084,229号によって教示されるACS構成である。この撮像装置146(N)のソースおよびドレイン接続は、全ての他の撮像装置146(1)〜146(N-1)の対応する接続と並列に配線される。画素取り込みシステムの各々のセンサからの全ての一続きの画素を他のセンサの対応する一続きの画素へ接続することによって、並列に配線された全ての画素は同じ増幅器を完成し、先行技術を悩ませたオフセット変動および利得変動を最小にする。各々のバッファおよび増幅器は自分自体の利得およびオフセットを有し、したがって各々の一続きの画素について1つだけの増幅器が存在する限り、利得およびオフセット変動は、1つの増幅器に限定される。CMOS撮像システムは、他の構成要素および配列を含んでもよい。この特定の態様において、画素という用語は、感光素子に関連画素制御回路を加えたものを意味するが、他の配列、例えば、画素が感光素子だけを含む配列が可能である。システムは、撮像装置の端と端をつないで、取り込まれる画像の有効長を延長するように構成することができる。単一チップシステムの長さは、半導体ウェーハの製造制約およびウェーハの歩留まり問題に起因して限界を有するが、撮像装置の端と端をつなぐことによって、そのような歩留まりおよび長さの限界を克服することができる。同じようにして、半導体ウェーハ製造装置のサイズおよび歩留まり限界までシステムを幅方向に延長することができ、ここで図示および説明したようにして多重撮像装置2次元システムを形成することができる。
図10で示すように、カラーシステムにおいて、所与のカラー(R、G、B)の画素は、所与の斜行軸に沿って整列するようにずらされ、斜めに整列した画素は、それぞれのカラーフィルタ190、191、192、193などで覆うことができる。このジオメトリは、連続リボンフィルタまたはストリップフィルタを相互に隣接して敷設し、製造を容易にする。さらに、この配列は、画素が、2つの側の一部分に沿ってのみ他のカラーの画素とつながるという利点を有し、これはカラー交差路の生起を低減する。
さらに、図10で示すように、この特定の態様において、複数の一続きの画素184(1)、184(2)、184(3)が存在し、一続きの画素は相互に隣接し、隣接する一続きの画素184(2)は、第1の一続きの画素184(1)から画素ピッチの1/2だけずらされるが、一続きの画素184(1)〜184(3)は他のピッチまたはずれを有することができる。第1、第2、および第3の一続きの画素184(1)〜184(3)は他の空間配列を有してよく、異なる一続きの画素は他の量だけずらされてよく、一続きの画素の各々は、一続き内の多数の画素を有することができる。各々の一続きの画素は、異なる配列によってずらすことができ、所望する場合、解像度を向上するため重複およびずらした一続きの画素を有することができる。
画素をずらした構成で配列し、かつシステムがカラーシステムである場合、関連したカラーフィルタは、一続きの画素に直交する一続きに沿ってまたは先行技術で普通に行われるようにマトリクス(例えば、Bayerマトリクス)で配列可能である。カラーフィルタは画素の直上に整列して、カラー不純物を生じる迷光を最小にする必要がある。ここで、相互にずらされた画素に沿ってカラーフィルタが整列するためには、カラーフィルタは事実上ある角度で配向される。これは斜行走査配列を作り出し、ずらされた画素およびカラーフィルタエイリアシングの有害効果の低減に起因して、解像度の向上を生じる(Dr. William E. Glenn,「A 1920 X 1080 60P System Compatible with a 1920 X 1080 30I Format」, SMPTE Journal,July/August 2002を参照)。
図11は、例証するために機能ブロックが付加された実際の撮像装置画素レイアウト190を示す。ここで、レイアウト190は斜行カラーフィルタ上敷きを有するように構成される。斜行カラーフィルタ191、192、193の各々は、フィルタの下側の画素設計とマッチする連続ストリップとして広げられる。ここで、各々の画素群194(1)は、制御トランジスタ196のセットの1つの側に赤色、緑色、および青色の画素のセット194を含み、制御トランジスタ196の反対の側に赤色、緑色、および青色の画素の類似のセット195を含む。画素領域は、斜行部分の上および画素制御領域の2つの対向する側の上に、配列される。奇数番号列の画素群は、それらの間に斜行ゾーンを定め、偶数番号画素群は、これらの斜行ゾーンの中に位置する。全体の群194(1)は斜行部分に沿って敷かれ、同じ行の隣接群194(2)に関して1/2画素のピッチでずらされる。群194(1)は、それ自体斜行部分で傾けられ、したがって連続する列の群は、下側の次の行の画素群と整列し、所与のカラーの画素は同じ斜行部分に沿って敷かれる。置かれたフィルタは、カラーのクロストークを最小にし、マトリクス型フィルタ、例えば、Bayer方法のカラーフィルタを使用する撮像装置と比較して、著しく良好な色弁別を有する。この改善は、クロストークを可能にする画素当たりの周辺部を最小にすることによって生じる。フィルタおよび画素を斜めに敷くことによって、各々の画素は、異なるカラーフィルタにつながる2つだけの側を有する。Bayerシステムでは、比較すると、各々の画素は全ての4つの側の異なるカラーフィルタと隣接する。図11で示す斜行ストリップカラーフィルタでは、各々の画素は異なるカラーのフィルタに隣接した2つの側のみを有する。さらに、カラー斜行サンプリングの解像度の利点は、米国特許出願公開2002-0175270および前述したGlennの文献によって教示されるように維持される。
図12は、画素の量子効率を増加するため、マイクロレンズ200のアレイを採用する本発明の態様を示す。ここで、図9を参照して上記で説明したような簡単な単色配列でマイクロレンズが採用され、一対の当接する撮像装置ICが相互に連結されている。この簡単な配列において、2つの一続きの画素150（1）および150（2）が存在し、1つの一続きの画素の中の個々の画素は、第2の一続きの画素の中の画素から、1/2ピッチだけずらされる。電子回路、制御、およびビデオ信号展開の詳細は、概ね図9に関して上記で説明したとおりである。しかしながら、ここでは個々の画素は感光素子Pを有する。素子Pの形状は、各一続きの画素からの1つの画素を包囲する斜行部分に沿って、即ち画素間のずれに沿って適合する形状に作られる。
マイクロレンズ配列200は、任意の周知かつ利用可能な技術によるものであってよい。ここで、マイクロレンズは破線で表される。レンズは、球面の性質を有するか、所与の撮像装置の実現について必要に応じて、有意の円筒形構成要素を有してもよい。Zaronowskiらの米国特許第7,057,150号で開示されるように、画素当たりのトランジスタ数を低減する技術の出現と共に、画素電子回路は、多くの場合、マイクロレンズよりもずっと小型化されるか、または画素の上に置かれるカラーフィルタよりも小型化され得る。結果として、各単一のマイクロレンズ200は、2つ以上の画素を覆うことができる。この例としては、図12に画素210で示している。2つ以上の画素、例えば、画素151および画素151の上に、単一のマイクロレンズが配置される場合、マイクロレンズが空間サンプリングに優越するという事実に起因して有効解像度が低減される。各マイクロレンズは、クロストークを最小にするために、主として（または、理想的には全体的に）斜行整列画素群の上に置かれるべきである。画素の形状は、マイクロレンズの焦点領域と一致する形状にすることができる。カラー撮像装置の場合、マイクロレンズは、カラークロストークを最小にするため、主として1つのカラーストリップフィルタ（図11の素子210'を参照）の上にあるべきである。ここでは、少数のマイクロレンズ210'のみを示しているが、これらのマイクロレンズのほぼ一様なアレイがデバイスの撮像区域の表面の上に配置されることを理解すべきである。マイクロレンズは、典型的には回折限界を達成しているので、各マイクロレンズは、マイクロレンズの下側の区域に入射光を合焦し、1つのマイクロレンズの下側の2つ以上の画素は、効果的に、空間サンプリングに関して1つの同じ点にある。言い換えれば、マイクロレンズの下側の画素の積分時間が等しい場合、同じマイクロレンズの下側の2つ以上の画素は入射光を均等に分離する。その結果、同じマイクロレンズの下側にある2つ以上の画素の各々は、マイクロレンズを通過する照明からの集束信号を平均し、同じ画素からの集束信号の合計は、マイクロレンズを通過した光を総合したものになる。しかしながら、同じマイクロレンズの下側にある異なる画素の積分時間が異なる場合、これの例外が起こる。例えば、1つの画素は積分期間が非常に短く、他の画素は積分期間が比較的長いこともある。これら2つの画素が読み出されるとき、信号は、結合された画素信号のダイナミックレンジを拡張する方法として結合されてもよい。結合される信号の各々は、信号が結合される前または後で、異なる利得またはアルゴリズムを適用され得る。最も基本的な配列では、2つの信号が合計されるが、3つ以上を合計することも可能である。
前述したように、マイクロレンズ210'は2つ以上の画素を覆ってもよく、1つまたは複数の斜行整列画素は、例えば、図10に関して説明したように、共通の斜行ストリップフィルタを共有してもよい。幾つかの態様において、ビデオ信号のカラーまたはクロミナンス成分を展開するため、共通の斜行カラーフィルタおよび共有マイクロレンズを有する撮像装置の中に、幾つかの斜行整列画素が存在してよく、残りの画素は輝度のためだけに用いられて解像度を向上する。もっとも、ある場合には、幾らかのカラークロストークを許容してしまう。所望の用途に依存して、マイクロレンズ210'は1つの斜行軸または他の斜行軸に沿うことができる（マイクロレンズ211について図示するように）。各マイクロレンズに関して、ここで各マイクロレンズの下側に置かれる異なる画素は、斜行部分に沿って整列される。
前に説明した態様のように、上記のマイクロレンズアレイを有する撮像装置は、文書走査または他の走査のための線形撮像装置として構成することができ、またはカラーまたは単色の2次元撮像装置として構成してもよく、任意の数の画素または画素群が任意の所望の数の行または列で配列される。
当技術分野でさらに理解されるように、アレイ内の様々なマイクロレンズは円形輪郭の球面レンズである必要はなく、入射光がそれぞれの画素の感光区域の上へ適切に合焦されることを確保する形状であってよい。

Claims (6)

  1. 撮像区域上に行および列へ配列される画素のアレイ（194（1））であって、該列が互いに交互に並ぶ2つまたはそれ以上の一続きの列へと分割され、それによって各一続きについての列の画素が他の一続きについての列の画素から所定量だけずらされる（offset）、画素のアレイ（194（1））と、
    撮像区域上に配置されるマイクロレンズのアレイ（210'、211）であって、各マイクロレンズが複数の該画素を覆う、マイクロレンズのアレイ（210'、211）と、
    列増幅器FET（200）を有する各々の該列と、
    該一続きの列と関連付けられる出力バス（202）と、
    撮像装置の画素に結合される画像制御回路（203）であって、該複数の画素のそれぞれにおいて、異なる制御された積分時間を、同じマイクロレンズ（210'、211）によって覆われる異なるそれぞれの画素に対して適用するための手段を含み、該同じマイクロレンズによって覆われる前記画素の第１が比較的短い積分時間が与えられ、前記画素の第２が比較的長い積分時間が与えられ、かつCMOS撮像システムのダイナミックレンジを広げるために、該第１および第２の画素の出力を結合させる画像制御回路（203）と
    を備える、CMOS撮像システム。
  2. 物体の画像を画素のアレイ上へ合焦させるための集束レンズ（44）を更に備える、請求項1記載のシステム。
  3. 前記画素が、赤色、青色、および緑色感光区域（R、B、G）へと分割される画素領域（194（1））へと配列され、それにより、赤色、青色、および緑色感光区域が、画素制御領域の反対側に配置される画素領域の対応する感光区域と斜めに整列されかつ他の一続きの列の斜めに整列された画素の対応する赤色、青色、および緑色感光区域とも整列され；赤色、青色、および緑色光学フィルタ（191、192、193）が撮像区域を斜めに横切って延びるリボンフィルタとして配置され、マイクロレンズ（210’、211）が、斜めに整列させた画素のグループを覆うようにそれぞれ配置されかつリボンフィルタ（191、192、193）と共に斜行部分に沿って配置される、請求項1記載のシステム。
  4. 撮像区域上に行および列へ配列される画素のアレイ（194（1））であって、該列が互いに交互に並ぶ第1および第2の一続きの列へと分割され、それによって各一続きについての列の画素が他の一続きについての列の画素から所定量だけずらされ、各該画素が感光画素区域を有し、各該列が列増幅器（200）を有する、画素のアレイ（194（1））を備え、
    ここにおいて、前記画素が、赤色、青色、および緑色感光区域へと分割される領域へグループ化され、それにより、赤色、青色、および緑色感光区域が、斜行軸上でそれと隣接して配置される画素領域の対応する感光区域と整列され、赤色、青色、および緑色光学フィルタがそれぞれの画素の感光区域を斜めに横切って延びるリボンフィルタとして配置され、
    さらに撮像区域上に配置されるマイクロレンズのアレイ（210'、211）であって、各マイクロレンズが斜めに沿って整列する複数の該画素を覆う、マイクロレンズのアレイ（210'、211）と、
    それぞれの画素の積分時間を制御するために撮像装置の画素に結合される画像制御回路（203）と、
    を備えるCMOS撮像システムであって、
    該画像制御回路が、該マイクロレンズのそれぞれ1つによって覆われる該複数の画素の各々において、異なる積分時間を、同じマイクロレンズによって覆われるそれらの異なる画素に対して適用するための手段、および画質が最適になるように異なる積分時間を与える手段を含むことを特徴とする、CMOS撮像システム。
  5. 画像制御回路（203）が、撮像システムのカラーバランスを制御するために、それぞれ赤色、青色、および緑色感光区域の異なる積分時間を与えるように作動することを更に特徴とする、請求項４記載のシステム。
  6. 撮像区域上に行および列へ配列される画素のアレイ（194（1））であって、該列が互いに交互に並ぶ第1および第2の一続きの列へと分割され、それによって各一続きについての列の画素が他の一続きについての列の画素から所定量だけずらされ、各該画素が感光画素区域を有し、各該列が列増幅器（200）を有する、画素のアレイ（194（1））と、
    撮像区域上に配置されるマイクロレンズのアレイ（210'、211）であって、各マイクロレンズが複数の該画素を覆い、そのためそれぞれのマイクロレンズによって覆われる複数の画素のそれぞれが斜めに沿って整列し、前記画素区域が、それぞれ複数の異なるそれぞれの波長帯域に対して感度が良いそれぞれの複数の感光区域へと分割される領域へグループ化され、それにより、複数の感光区域が、斜行軸上でそれと隣接して配置される画素領域の対応する感光区域と整列され、光学フィルタがそれぞれの画素の感光区域を斜めに横切って延びるリボンフィルタとして配置される、マイクロレンズのアレイ（210’、211）と
    それぞれの画素の積分時間を制御するために撮像装置の画素に結合される画像制御回路（203）と、
    を備えるCMOS撮像システムであって、
    該画像制御回路が、該マイクロレンズのそれぞれ1つによって覆われる該複数の画素の各々において、異なる積分時間を、同じマイクロレンズによって覆われるそれらの異なる画素に対して適用するための手段、および同じマイクロレンズによって覆われる異なる画素に対してそれぞれ異なる積分時間を与えるための手段を含むことを特徴とし、ここにおいて、画像制御回路が、撮像システムのカラーバランスを制御するために、それぞれの波長帯域に基づいてそれぞれの独立した積分時間を与えるように作動する、CMOS撮像システム。
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