JP4594088B2 - 容量的または光学的結合チップパッドを電気的にアラインメントするための方法、装置及びシステム - Google Patents
容量的または光学的結合チップパッドを電気的にアラインメントするための方法、装置及びシステム Download PDFInfo
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Description
技術分野
本発明は、集積回路間でデータを転送するプロセスに関する。さらに詳細には、本発明は、第1チップと第2チップ間のアラインメントの変化に耐えられるような方法で、第1チップ上の容量型送信機パッドを第2チップ上の容量型受信機パッドに整合させるための方法および装置に関する。
半導体技術の進化により、今では数千万個のトランジスタを含む大規模システムを1つの半導体チップに集積することが可能になった。このような大規模システムを1つの半導体チップに集積することにより、このシステムの作動速度が向上する。理由は、システム構成要素間の信号がチップ境界を越える必要がなく、距離的なチップ間伝播の遅延が起こりにくいためである。さらに、大規模システムを1つの半導体チップに集積することにより生産費用が低下できる。理由は、所定の計算タスクを実行するための半導体チップが少なくてすむからである。
本発明の1つの実施例は、容量型結合を通して半導体チップ間通信を容易にするため、異なる半導体チップ上でパッドを電子的に整合させるシステムを提供する。このシステムは、第1チップと第2チップとの間のアラインメントを測定することにより作動するが、ここで第1チップ上の発信機パッドが第2チップ上の受信機パッドと容量結合するよう、第1チップが第2チップと相対する。次に、第1チップ上の送信機を第2チップ上の隣接受信機パッドと関連付けるため、本システムは測定されたアラインメントを用いる。その後、送信機パッドに隣接する第2チップの対象受信機パッドに対してデータ信号が容量結合を通して通信するよう、本システムはデータ信号を第1チップ上の送信機パッドに対して選択的に発送する。
以下の説明は当業者が本発明の実施・利用を可能にするよう提示するものであり、特定の応用例とその要求事項で示す。開示された実施例においてさまざまな改造例は当業者であればすぐに明らかになるものであり、ここで定義された一般的な原理は、本発明の考え方や適用範囲から逸脱することなく他の実施例や応用例でも適用可能である。これにより、本発明は、示した実施例だけに限定されるものではなく、ここで開示された原理や特性と両立する最大限の適用範囲についてのものである。
図1は、送信機パッドと重なる整合受信機パッドを含む送信機・受信機構成の断面を図示したものである。この例では、各受信機パッドに対して1つの送信機パッドがある。
ここで、ずれに対する感受性を解析する数学的モデルを示す。モデル提示において、本モデルではx方向とy方向の両方の平行移動を個別に考え、パッドが四角形であると仮定する。本モデルにおける重要なパラメータは、チップ間でどの程度の電荷が移動するかというものである。電荷移動はキャパシタンスの重なりに関係する。パッドのピッチは、送信機から受信機までのパッド間隔よりも大きいことが想定できる(例えば、25:mパッドピッチに対して2:m間隔)ということに注意すること。したがって、パッドのエッジにおける縁取り部は一次解析では無視できる。これにより、受信機パッドと送信機パッド間のキャパシタンスは、送信機パッドと受信機パッド間の重なり面積にほぼ比例する。
図5は、電子的に調節できない固定送信機・受信機パッドに対する簡単なモデルを図示したものである。これらのパッドは特定の充填率をもつ。例えば、図1は、送信機パッドに対してほぼ100%の面積充填率、受信機パッドに対して25%(長さ寸法では50%)の面積充填率で構成した断面を図示したものである。ピッチpは、連続する受信機パッド間の中心間距離であることに注意すること。さらに、「充填率」という用語は、送信機パッドあるいは受信機パッドで覆われたチップ面積の比率ということに注意すること。
Csは信号送信する結合キャパシタンスである;
Ciは、受信機パッドが送信機パッドに対して非アラインメントになっている場合の隣接作動送信機パッドへの結合キャパシタンスである;
Cppは受信機パッドから周囲金属構造への金属対金属寄生キャパシタンスである;
Cpeは受信機感度増幅器の寄生入力キャパシタンスである;
pは隣接受信機パッド間のピッチである。
受信機が送信機に対して完全に整合する場合、受信機と送信機の両方に対する充填率が理想的には100%になり、受信信号振幅が最大になる。しかし、受信機が非整合の場合、受信機の面積充填率は100%より小さくなるはずである。送信信号に容量結合されていない受信機パッド部分は2つの方式で受信信号を減少させる。1つ目は、受信機パッドが、信号を寄生的にロードする裏板面積キャパシタンスをもつことである。2つ目は、受信機と隣接送信機パッドとの重なりで、さらに雑音を発生させることである。
本発明の1つの実施例において、受信機側で信号発送が行われる。この実施例は、受信機入力における寄生キャパシタンスに対して感受性が高い。受信機が、入力信号を検出するために感度増幅器を必要とし、これにより受信ノードが寄生キャパシタンスに対してさらに感受性が高くなるということに注意すること。これは問題になりうる。理由は、受信機入力で行う多重分離操作によりこれらの高感受性ノードに寄生キャパシタンスが加わるためである。感度増幅器の後で多重分離操作が別に行われる場合、データのリタイミングがさらに難しくなるという問題が起こりうる。
図7は送信機用多重化回路を図示する。図7で示されている通り、多数のデータビットが多重化回路を通してさらに多くの送信機パッドに発送される。図7の最上部における制御入力により、データ入力を適当な送信場所に導く。反対側のチップ上の対応受信機パッドに対して送信機パッドが整合されるよう、この多重化回路は構成される。
長方形の電子的調節可能送信機アレイは4つのパラメータで記述できる:
k−受信機パッドの空間周波数と送信機パッドの空間周波数の比;
m−信号送信で用いる列にある送信機パッド数
n−信号の逆送信で用いられる送信機パッド群サラウンドの幅(信号電流に対する戻り経路として用いられる);
r−特定の送信機ビットをシフトできる送信機パッド位置の数。
<1,1,0,0>−送信機パッドの空間周波数が受信機パッドの空間周波数と同じになる固定送信機アレイ;
<2,2,0,1>−2倍の送信機パッド空間周波数に増加するものであり、<1,1,0,0>と比較して非整合許容度がp/2追加に対して1つのパッド位置追加限界;
<3,2,0,3>−3倍の送信機パッド空間周波数に増加するものであり、<1,1,0,0>と比較して非整合許容度が1つの受信機パッドピッチpの追加に対して3つのパッド位置追加限界;
<4,3,1,4>−4倍の送信機パッド空間周波数に増加するものであり、4つのパッド位置追加限界があり、送信機パッド群が信号を送信する3×3のパッドと、信号電流を打ち消す逆信号を送信する7つの追加周囲パッドとを含むもの。
電子的調節を行う上で必要な多重化アレイは、第1アレイが第2アレイ内にフィードし、第2アレイが送信機パッドを作動させる行アレイと列アレイとで構成することができる。
本発明では多くの変形例が考えうるが、そのうちの一部を以下で簡単に説明する。
Claims (25)
- 容量結合を介した異なる半導体チップ間の通信を容易にするために該異なる半導体チップ上のパッドを電子的にアラインさせる方法であって、
該方法は、
第1チップと第2チップとの間のアライメントを測定することであって、該第1チップは、該第1チップ上の送信機パッドが該第2チップ上の受信機パッドと容量結合されるように該第2チップと対面するように配置され、該第1チップと該第2チップとの間のアライメントは、該第1チップ上の該送信機パッドと該第2チップ上の該受信機パッドとの間の位置関係を用いて測定される、ことと、
該測定されたアライメントを用いることにより、該第2チップ上の各1つの受信機パッドについて、該1つの受信機パッドに隣接する該第1チップ上の複数の送信機パッドを該1つの受信機パッドと関連付けることと、
該第2チップ上の各1つの受信機パッドについて、該1つの受信機パッドに関連付けられた該複数の送信機パッドが同一のデータ信号によって駆動されるように、データ信号を該第1チップ上の送信機パッドに対して選択的にルーティングすることと
を含む、方法。 - 前記データ信号を送信機パッドに対して選択的にルーティングすることは、前記第2チップ上の各1つの受信機パッドについて、前記関連付けられた複数の送信機パッドを駆動するために用いられる同一のデータ信号の逆である逆信号を用いて、該1つの受信機パッドに関連付けられた複数の送信機パッドに隣接する送信機パッドを駆動することをさらに含む、請求項1に記載の方法。
- 前記送信機パッドは、前記第1チップと前記第2チップとの間のアライメントの変動にかかわらず前記受信機パッドが該送信機パッドの近辺にとどまるように、全体として該受信機パッドよりも広い面積を覆う、請求項1に記載の方法。
- 前記送信機パッドは、前記第1チップの最上部金属層にあり、
前記受信機パッドは、前記第2チップの最上部金属層にある、請求項1に記載の方法。 - 前記送信機パッドは、前記第1チップのオーバーグラス層によって覆われ、
前記受信機パッドは、前記第2チップのオーバーグラス層によって覆われる、請求項4に記載の方法。 - 前記データ信号を送信機パッドに対して選択的にルーティングすることは、多重化アレイを用いることにより、該データ信号を選択的にルーティングすることを含む、請求項1に記載の方法。
- 前記方法は、定期的または連続的に実行される、請求項1に記載の方法。
- 前記送信機パッドは、前記第1チップ上で二次元アレイ状に配置され、
前記受信機パッドは、前記第2チップ上で二次元アレイ状に配置される、請求項1に記載の方法。 - 前記受信機パッドおよび前記送信機パッドは、四角形である、請求項1に記載の方法。
- 前記受信機パッドおよび前記送信機パッドは、四角形でない、請求項1に記載の方法。
- 容量結合を介した第1半導体チップと第2半導体チップとの間の通信を容易にするために該第1半導体チップおよび該第2半導体チップ上のパッドを電子的にアラインさせる装置であって、
該第1チップは、該第1チップ上の送信機パッドが該第2チップ上の受信機パッドと容量結合されるように該第2チップと対面するように配置され、
該装置は、
該第1チップと該第2チップとの間のアライメントを測定するように構成された測定機構と、
該測定されたアライメントを用いることにより、該第2チップ上の各1つの受信機パッドについて、該1つの受信機パッドに隣接する該第1チップ上の複数の送信機パッドを該1つの受信機パッドと関連付けるように構成された関連付け機構と、
該第2チップ上の各1つの受信機パッドについて、該1つの受信機パッドに関連付けられた該複数の送信機パッドが同一のデータ信号によって駆動されるように、データ信号を該第1チップ上の送信機パッドに対して選択的にルーティングするように構成されたルーティング機構と
を備える、装置。 - 前記ルーティング機構は、前記第2チップ上の各1つの受信機パッドについて、前記関連付けられた複数の送信機パッドを駆動するために用いられる同一データ信号の逆である逆信号を用いて、該1つの受信機パッドに関連付けられた複数の送信機パッドに隣接する送信機パッドを駆動するように構成される、請求項11に記載の装置。
- 前記送信機パッドは、前記第1チップと前記第2チップとの間のアライメントの変動にかかわらず前記受信機パッドが該送信機パッドの近辺にとどまるように、全体として該受信機パッドよりも広い面積を覆う、請求項11に記載の装置。
- 前記送信機パッドは、前記第1チップの最上部金属層にあり、
前記受信機パッドは、前記第2チップの最上部金属層にある、請求項11に記載の装置。 - 前記送信機パッドは、前記第1チップのオーバーグラス層によって覆われ、
前記受信機パッドは、前記第2チップのオーバーグラス層によって覆われる、請求項14に記載の装置。 - 前記データ信号を送信機パッドに対して選択的にルーティングすることは、多重化アレイを用いることにより該データ信号を選択的にルーティングすることを含む、請求項11に記載の装置。
- 前記装置は、定期的または連続的に作動する、請求項11に記載の装置。
- 前記送信機パッドは、前記第1チップ上で二次元アレイ状に配置され、
前記受信機パッドは、前記第2チップ上で二次元アレイ状に配置される、請求項11に記載の装置。 - 前記受信機パッドおよび前記送信機パッドは、四角形である、請求項11に記載の装置。
- 前記受信機パッドおよび前記送信機パッドは、四角形でない、請求項11に記載の装置。
- 容量結合を介した第1半導体チップと第2半導体チップとの間の通信を容易にするために該第1半導体チップおよび該第2半導体チップ上のパッドを電子的にアラインさせるコンピュータシステムであって、
該第1チップは、該第1チップ上の送信機パッドが該第2チップ上の受信機パッドと容量結合されるように該第2チップと対面するように配置され、該第2チップ上の受信機パッドよりも、該第1チップのより小さな送信機パッドの方が多くあり、
該システムは、
該第1チップと該第2チップとの間のアライメントを測定するように構成された測定機構と、
該測定されたアライメントを用いることにより、該第2チップ上の各1つの受信機パッドについて、該1つの受信機パッドに隣接する該第1チップ上の複数の送信機パッドを該1つの受信機パッドと関連付けるように構成された関連付け機構と、
該第2チップ上の各1つの受信機パッドについて、該1つの受信機パッドに関連付けられた該複数の送信機パッドが同一のデータ信号によって駆動されるように、データ信号を該第1チップ上の送信機パッドに対して選択的にルーティングするように構成されたルーティング機構と
を備える、システム。 - 容量結合を介した第1半導体チップと第2半導体チップとの間の通信を容易にするために該第1半導体チップおよび該第2半導体チップ上のパッドを電子的にアラインさせる装置であって、
該第1チップは、該第1チップ上の送信機パッドが該第2チップ上の受信機パッドと容量結合されるように該第2チップと対面するように配置され、該第2チップ上の受信機パッドよりも、該第1チップのより小さな送信機パッドの方が多くあり、
該装置は、
該第1チップと該第2チップとの間のアライメントを測定するように構成された測定機構と、
該測定されたアライメントを用いることにより、該第2チップ上の各1つの受信機パッドについて、該1つの受信機パッドに隣接する該第1チップ上の複数の送信機パッドを該1つの受信機パッドと関連付けるように構成された関連付け機構と、
該第2チップ上の各1つの受信機パッドについて、該1つの受信機パッドに関連付けられた該複数の送信機パッドが同一のデータ信号によって駆動されるように、該第2チップ上の受信機パッドからデータ信号を選択的にルーティングするように構成されたルーティング機構と
を備える、装置。 - 前記受信機パッドは、前記第1チップと前記第2チップとの間のアライメントの変動にかかわらず前記送信機パッドが該受信機パッドの近辺にとどまるように、全体として該送信機パッドよりも広い面積を覆う、請求項22に記載の装置。
- 前記受信機パッドからデータ信号を選択的にルーティングすることは、多重化アレイを用いることにより、該データ信号を選択的にルーティングすることを含む、請求項22に記載の装置。
- 光学的結合を介した異なる半導体チップ間の通信を容易にするために該異なる半導体チップ上のパッドを電子的にアラインさせる方法であって、
該方法は、
第1チップと第2チップとの間のアライメントを測定することであって、該第1チップは、該第1チップ上の送信機パッドが該第2チップ上の受信機パッドと光学的に結合されるように該第2チップと対面するように配置され、該第2チップ上の受信機パッドよりも、該第1チップのより小さな送信機パッドの方が多くあり、該第1チップと該第2チップとの間のアライメントは、該第1チップ上の該送信機パッドと該第2チップ上の該受信機パッドとの間の位置関係を用いて測定される、ことと、
該測定されたアライメントを用いることにより、該第2チップ上の各1つの受信機パッドについて、該1つの受信機パッドに隣接する該第1チップ上の複数の送信機パッドを該1つの受信機パッドと関連付けることと、
該第2チップ上の各1つの受信機パッドについて、該1つの受信機パッドに関連付けられた該複数の送信機パッドが同一のデータ信号によって駆動されるように、データ信号を該第1チップ上の送信機パッドに対して選択的にルーティングすることと
を含む、方法。
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US7200830B2 (en) * | 2003-09-05 | 2007-04-03 | Sun Microsystems, Inc. | Enhanced electrically-aligned proximity communication |
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EP1701384A1 (en) * | 2005-03-08 | 2006-09-13 | Sun Microsystems France S.A. | Network chip design for grid communication |
US20060234405A1 (en) * | 2005-04-13 | 2006-10-19 | Best Scott C | Semiconductor device with self-aligning contactless interface |
US7384804B2 (en) * | 2005-05-09 | 2008-06-10 | Sun Microsystems, Inc. | Method and apparatus for electronically aligning capacitively coupled mini-bars |
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WO2008102814A1 (ja) * | 2007-02-23 | 2008-08-28 | Nec Corporation | インダクタ結合を用いて信号伝送を行う半導体装置 |
US8975752B2 (en) * | 2008-01-09 | 2015-03-10 | Oracle America, Inc. | Multiple access over proximity communication |
US8358155B2 (en) * | 2008-01-29 | 2013-01-22 | Oracle America, Inc. | Circuit that facilitates proximity communication |
US8363989B2 (en) | 2008-03-24 | 2013-01-29 | Nec Corporation | Semiconductor optical interconnection device and semiconductor optical interconnection method |
US8569899B2 (en) | 2009-12-30 | 2013-10-29 | Stmicroelectronics, Inc. | Device and method for alignment of vertically stacked wafers and die |
FR2967815A1 (fr) * | 2010-11-22 | 2012-05-25 | St Microelectronics Sa | Procede de fabrication d'un dispositif a empilement de puces semiconductrices |
KR101232287B1 (ko) * | 2011-07-07 | 2013-02-12 | 성균관대학교산학협력단 | 정렬장치 |
JP2013038578A (ja) * | 2011-08-08 | 2013-02-21 | Fujitsu Ltd | 光ネットワーク装置 |
US9076663B2 (en) * | 2011-10-05 | 2015-07-07 | Oracle International Corporation | Determining spacing using a spatially varying charge distribution |
CN104637922B (zh) * | 2013-11-14 | 2018-04-27 | 中芯国际集成电路制造(上海)有限公司 | 用于栅介质完整性的测试结构及其测试方法 |
CN104716123B (zh) * | 2013-12-17 | 2018-06-08 | 中芯国际集成电路制造(上海)有限公司 | 一种测试方法和测试结构 |
KR102464814B1 (ko) * | 2015-10-15 | 2022-11-09 | 삼성디스플레이 주식회사 | 터치 감지부, 이를 포함하는 터치 스크린 패널 및 터치 스크린 패널의 구동 방법 |
JP6524986B2 (ja) * | 2016-09-16 | 2019-06-05 | 株式会社村田製作所 | 高周波モジュール、アンテナ付き基板、及び高周波回路基板 |
US11152707B1 (en) * | 2020-07-02 | 2021-10-19 | International Business Machines Corporation | Fast radio frequency package |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS562662A (en) * | 1979-06-22 | 1981-01-12 | Hitachi Ltd | Laminated electric circuit |
JPH05190770A (ja) * | 1992-01-09 | 1993-07-30 | Fujitsu Ltd | 半導体装置 |
US6728113B1 (en) * | 1993-06-24 | 2004-04-27 | Polychip, Inc. | Method and apparatus for non-conductively interconnecting integrated circuits |
US6551844B1 (en) * | 1997-01-15 | 2003-04-22 | Formfactor, Inc. | Test assembly including a test die for testing a semiconductor product die |
US6396712B1 (en) * | 1998-02-12 | 2002-05-28 | Rose Research, L.L.C. | Method and apparatus for coupling circuit components |
WO2000016107A1 (fr) * | 1998-09-16 | 2000-03-23 | Hitachi, Ltd. | Procede de fabrication d'un substrat d'inspection d'un dispositif a semi-conducteurs |
US6559531B1 (en) | 1999-10-14 | 2003-05-06 | Sun Microsystems, Inc. | Face to face chips |
JP2002214306A (ja) * | 2001-01-15 | 2002-07-31 | Hitachi Ltd | 半導体集積回路 |
US6600325B2 (en) * | 2001-02-06 | 2003-07-29 | Sun Microsystems, Inc. | Method and apparatus for probing an integrated circuit through capacitive coupling |
US6856788B2 (en) | 2001-04-20 | 2005-02-15 | Mastek International | Wireless IC interconnection method and system |
US6621294B2 (en) * | 2002-01-03 | 2003-09-16 | Ibm Corporation | Pad system for an integrated circuit or device |
US6630685B1 (en) * | 2002-06-24 | 2003-10-07 | Micron Technology, Inc. | Probe look ahead: testing parts not currently under a probehead |
-
2002
- 2002-07-29 US US10/207,671 patent/US6812046B2/en not_active Expired - Lifetime
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