KR20240050033A - 메모리 패키지 및 메모리 패키지를 포함하는 메모리 모듈 - Google Patents

메모리 패키지 및 메모리 패키지를 포함하는 메모리 모듈 Download PDF

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Abstract

메모리 패키지가 설명된다. 상기 메모리 패키지는 패키지 기판; 및 상기 패키지 기판 상에 실장된 적어도 하나의 메모리 칩 및 버퍼 칩을 포함한다. 상기 버퍼 칩은 M X N 개의 인터페이스 데이터 채널 버스들을 통하여 상기 메모리 칩으로부터 데이터를 수신할 수 있다. 상기 버퍼 칩은 M X N / 2n 개의 외부 데이터 채널 버스들을 통하여 상기 데이터를 출력할 수 있다. (M, N, n 은 자연수)

Description

메모리 패키지 및 메모리 패키지를 포함하는 메모리 모듈{Memory Package and a Memory Module Including the Memory Package}
본 개시는 메모리 패키지 및 메모리 패키지를 포함하는 메모리 모듈에 관한 것이다.
차세대 메모리 기술에서 데이터 전송 속도를 더 빠르게 하기 위한 다양한 기술들이 연구 및 개발되어야 한다.
본 개시의 실시예들이 해결하고자 하는 과제는 데이터 전송 속도를 높일 수 있는 효율적인 데이터 채널 버스 기술을 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 데이터 전송 속도를 높일 수 있는 데이터 스캐터링 기능을 가진 버퍼 칩을 포함하는 메모리 패키지를 제공하는 것이다.
본 개시의 실시예들이 해결하고자 하는 과제는 데이터 전송 속도를 높일 수 있는 데이터 스캐터링 기능을 가진 버퍼 칩을 포함하는 메모리 패키지들을 포함하는 메모리 모듈들을 제공하는 것이다.
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 메모리 패키지는 패키지 기판; 및 상기 패키지 기판 상에 실장된 적어도 하나의 메모리 칩 및 버퍼 칩을 포함한다. 상기 버퍼 칩은 M X N 개의 인터페이스 데이터 채널 버스들을 통하여 상기 메모리 칩으로부터 데이터를 수신할 수 있다. 상기 버퍼 칩은 M X N / 2n 개의 외부 데이터 채널 버스들을 통하여 상기 데이터를 출력할 수 있다. (M, N, n 은 자연수)
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 메모리 패키지는 패키지 기판; 상기 패키지 기판 상에 실장된 제1 메모리 칩, 제2 메모리 칩, 및 하나의 버퍼 칩을 포함한다. 상기 제1 메모리 칩과 상기 버퍼 칩은 제1 세트의 N 개의 인터페이스 데이터 채널 버스들을 통하여 통신할 수 있다. 상기 제2 메모리 칩과 상기 버퍼 칩은 제2 세트의 N 개의 인터페이스 데이터 채널 버스들을 통하여 통신할 수 있다. 상기 버퍼 칩은 외부 시스템과 N 개의 외부 데이터 채널 버스들을 통하여 통신할 수 있다. 상기 버퍼 칩은 호스트로부터 모드 선택 신호를 받아 상기 제1 및 제2 메모리 칩들로부터 데이터를 수신하여 연쇄적 데이터 처리 모드, 교번적 데이터 처리 모드, 랜덤 스크램블링 데이터 처리 모드, 인코딩 데이터 처리 모드, 및 XOR 데이터 처리 모드 중 하나의 모드로 선택적으로 동작하여 상기 데이터를 상기 외부 시스템으로 출력할 수 있다. (N은 자연수)
상기 과제를 해결하기 위한 본 개시의 일 실시예에 따른 메모리 모듈은 모듈 기판 상에 배치된 구동 칩 및 다수의 메모리 패키지들을 포함한다. 상기 메모리 패키지들은 각각, 패키지 기판; 상기 패키지 기판 상에 실장된 적어도 하나의 메모리 칩 및 버퍼 칩을 포함한다. 상기 버퍼 칩은 M X N 개의 인터페이스 데이터 채널 버스들을 통하여 상기 메모리 칩으로부터 데이터를 수신할 수 있다. 상기 버퍼 칩은 (M X N) / 2n 개의 외부 데이터 채널 버스들을 통하여 상기 데이터를 출력할 수 있다. (M, N, n 은 자연수)
본 개시의 실시예들에 의하면, 메모리 패키지들 및 메모리 모듈들의 데이터 출력 속도가 빨라 질 수 있다.
도 1a 및 1b는 본 개시의 실시예들에 의한 메모리 모듈들을 개략적으로 보이는 블록 다이어그램이다.
도 2a 내지 2i는 본 개시의 실시예들에 의한 메모리 패키지들을 개략적으로 보이는 블록 다이어그램들이다.
도 3a 내지 3d는 본 개시의 실시예들에 의한 메모리 패키지들의 회로를 간략하게 도시한 블록 다이어그램들이다.
도 4a 및 4d는 본 개시의 실시예들에 의한 메모리 패키지들의 데이터 콜렉팅/스캐터링 동작에 의해 데이터 채널 버스들을 통하여 데이터들이 전송되는 것을 간략하게 보이는 블록 다이어그램들이다.
도 5a 내지 5l은 본 개시의 실시예들에 의한 메모리 패키지들의 구성을 개략적으로 보이는 블록 다이어그램들이다.
도 1a 및 1b는 본 개시의 실시예들에 의한 메모리 모듈들(100A, 100B)을 개략적으로 보이는 블록 다이어그램이다. 도 1a 및 1b를 참조하면, 본 개시의 실시예들에 의한 메모리 모듈들(100A, 100B)은 각각, 모듈 기판(10) 상에 실장된 구동 칩(20) 및 다수의 메모리 패키지들(30)을 포함할 수 있다. 메모리 모듈들(100A, 100B)은 DIMM(Dual In-line Memory Module), UDIMM(Un-buffered DIMM), RDIMM(Registered DIMM), LRDIMM(Load Reduced Dual In-line Memory Module), 또는 MCR DIMM (Multiplexer Combined Rank DIMM) 중 하나들일 수 있다. 모듈 기판(10)은 인쇄 회로 기판(PCB, printed circuit board)를 포함할 수 있다. 구동 칩(20)은 RCD (Register Clock Driver)일 수 있다. 메모리 패키지들(30)은 하나의 메모리 칩 또는 다수의 메모리 칩들을 포함할 수 있다. 구동 칩(20)은 모듈 채널 버스들(15)을 통하여 메모리 패키지들(30)과 통신할 수 있다.
도 2a 내지 2g는 본 개시의 실시예들에 의한 메모리 패키지들(30A-30G)을 개략적으로 보이는 블록 다이어그램들이다. 도 2a를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(30A)는 패키지 기판(35) 상에 실장된 메모리 칩(40) 및 메모리 칩(40)과 전기적으로 연결된 버퍼 칩(50)을 포함할 수 있다. 버퍼 칩(50)은 메모리 칩(40)의 데이터를 버퍼링(e.g., 래칭), 콜렉팅, 및 스캐터링할 수 있다. 도 2b를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(30B)는 둘 이상의 메모리 칩들(40a, 40b) 및 하나의 버퍼 칩(50)을 포함할 수 있다. 둘 이상의 메모리 칩들(40a, 40b)은 하나의 버퍼 칩(50)과 공통적으로 연결될 수 있다. 예를 들어, 하나의 버퍼 칩(50)이 두 개의 메모리 칩들(40a, 40b)의 데이터를 각각 또는 동시에 버퍼링, 콜렉팅, 및 스캐터링할 수 있다.
도 2a 및 2b를 참조하면, 패키지 기판(35)은 인쇄 회로 기판(PCB) 또는 실리콘 층을 포함하는 재배선 층일 수 있다. 일 실시예에서, 메모리 칩들(40, 40a, 40b) 및 버퍼 칩(50)은 각각 개별적으로 패키징된 단위 패키지들일 수 있다. 예를 들어, 메모리 패키지들(30A, 30B)는 패키징된 메모리 칩들(40, 40a, 40b) 및 패키징된 버퍼 칩(50)을 포함할 수 있다. 일 실시예에서, 메모리 칩(40, 40a, 40b) 및 버퍼 칩(50)은 패키징되지 않은 웨이퍼 레벨의 베어(bare) 칩들일 수 있다. 예를 들어, 메모리 패키지들(30A, 30B)은 실리콘 층을 포함하는 재배선 층 상에 실장 및 본딩된 웨이퍼 레벨의 메모리 칩(40, 40a, 40b) 및 버퍼 칩(50)을 포함할 수 있다. 일 실시예에서, 메모리 칩(40, 40a,40b) 및 버퍼 칩(50) 중 적어도 하나는 칩렛(chiplet) 형태로 제공될 수 있다. 예를 들어, 재배선 층을 포함하는 패키지 기판(35) 상에 웨이퍼 레벨의 메모리 칩(40, 40a, 40b) 또는 버퍼 칩(50) 중 적어도 하나가 칩렛 형태로 실장될 수 있다.
도 2c를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(30C)는 패키지 기판(35) 상에 실장된 메모리 코어 칩(41), 메모리 코어 칩(41)과 전기적으로 연결된 메모리 로직 칩(42), 및 메모리 로직 칩(42)과 전기적으로 연결된 버퍼 칩(50)을 포함할 수 있다. 도 2d를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(30D)는 둘 이상의 메모리 코어 칩들(41a, 41b), 둘 이상의 메모리 로직 칩들(42a, 42b), 및 버퍼 칩(50)을 포함할 수 있다. 도 2a 및 2b에 도시된 메모리 칩들(40, 40a, 40b)이 각각 메모리 코어 칩들(41, 41a, 41b) 및 메모리 로직 칩들(42, 42a, 42b)로 분리될 수 있다. 메모리 코어 칩들(41, 41a, 41b)은 메모리 소자의 코어 영역(예를 들어, 셀 영역)만을 포함할 수 있다. 메모리 로직 칩들(42, 42a, 42b)는 메모리 소자의 주변 회로 영역을 포함할 수 있다. 각 메모리 코어 칩들(41, 41a, 41b)과 각 해당하는 메모리 로직 칩들(42, 42a, 42b)이 통신할 수 있다. 도 2d를 참조하면, 메모리 로직 칩들(42, 42a, 42b)은 버퍼 칩(50)과 공통적으로 연결될 수 있다.
도 2c 및 2d를 참조하면, 메모리 패키지들(30C, 30D)은 패키지 기판(35) 상에 본딩 및 실장된 메모리 코어 칩들(41, 41a, 41b), 해당하는 메모리 코어칩들(41, 41a, 41b)과 전기적으로 연결된 메모리 로직 칩들(42, 42a, 42b), 및 메모리 로직 칩들(42, 42a, 42b)과 공통적으로 전기적으로 연결된 버퍼 칩(50)을 포함할 수 있다. 메모리 코어 칩들(41, 41a, 41), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50) 중 적어도 하나는 패키징되지 않은 웨이퍼 레벨의 베어 칩(예를 들어, 칩렛) 상태일 수 있다. 예를 들어, 메모리 코어 칩들(41, 41a, 41b), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50) 중 적어도 하나는 칩렛 형태로 제공될 수 있다.
도 2e 내지 2g를 참조하면, 본 개시의 실시예에 의한 메모리 패키지들(30E-30G)은 패키지 기판(35) 상에 실장된 메모리 코어 칩들(41, 41a, 41b), 및 통합된(merged) 메모리 로직 칩들(42, 42a, 42b) 및 버퍼 칩(50)을 포함할 수 있다. 도 2c 및 2d와 비교하여, 메모리 로직 칩들(42, 42a, 42b)과 버퍼 칩(50)이 하나의 단위 칩 또는 하나의 단위 회로 블록으로 통합될 수 있다. 즉, 메모리 로직 칩들(42, 42a, 42b)과 버퍼 칩(50)이 동일한 실리콘 층 상에 집적 및 실장될 수 있다. 도 2g를 참조하면, 메모리 로직 칩들(42a, 42b)은 해당하는 메모리 코어 칩들(41a, 41b)과 각각 전기적으로 연결되도록 다수의 메모리 로직 칩들(42a, 42b)로 회로적으로 분리될 수 있다.
도 2a 내지 2g에 도시된 메모리 패키지들(30A-30G)은 하나의 패키지 내에 다수의 패키지들이 집적된 PIP (packages in a package) 구조 또는 하나의 패키지 내에 다수의 웨이퍼 레벨의 칩렛들이 집적된 CIP (chips in a package) 구조를 가질 수 있다.
도 3a 내지 3d는 본 개시의 실시예들에 의한 메모리 패키지들(31A-31D)의 회로를 간략하게 도시한 블록 다이어그램들이다. 도 3a을 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(31A)는 메모리 칩(40) 및 버퍼 칩(50)을 포함할 수 있다. 메모리 패키지(31A)는 메모리 칩(40)과 버퍼 칩(50)을 연결하는 인터페이스 데이터 채널 버스들(IB)을 더 포함할 수 있다. 메모리 패키지(31A)는 버퍼 칩(50)과 연결된 외부 데이터 채널 버스들(OB)을 통하여 호스트 같은 외부 시스템과 통신할 수 있다.
메모리 칩(40)은 DRAM 칩을 포함할 수 있다. 예를 들어, 메모리 칩(40)은 DRAM 칩의 셀 회로 (코어 회로) 및 주변 회로 (로직 회로)를 포함할 수 있다. 버퍼 칩(50)은 멀티플렉서들(53), 데이터 스캐터링 회로(55), 및 버퍼 데이터 채널 버스들(BB)을 포함할 수 있다. 버퍼 데이터 채널 버스들(BB)은 멀티플렉서들(53)과 데이터 스캐터링 회로(55)를 전기적으로 연결할 수 있다.
멀티플렉서들(53)은 각각 하나의 외부 데이터 채널 버스(65)와 다수의 버퍼 데이터 채널 버스들BB)을 선택적으로 연결할 수 있다. 멀티플렉서들(53)은 데이터 입력 모드 및 데이터 출력 모드에 따라 멀티플렉싱 동작 및 디-멀티플렉싱 동작을 할 수 있다. 멀티플렉서들(53)은 클록 신호(CLK)에 따라 동작할 수 있다. 클록 신호(CLK)는 클록 제어부(57)에 의해 각 멀티플렉서들(53)로 분배될 수 있다. 즉, 클록 제어부(57)는 동작 신호(So)를 각 멀티플렉서들(53)에 인가하여 각 멀티플렉서들(53)의 동작을 제어할 수 있다.
데이터 스캐터링 회로(55)는 데이터 입력 모드 및 데이터 출력 모드에 따라 데이터를 게더링(gathering) 또는 스캐터링(scattering)할 수 있다. 데이터 스캐터링 회로(55)에 제공되는 모드 신호(Sm)는 연쇄적 데이터 처리 모드 신호(concatenated data processing mode signal), 교번적 데이터 처리 모드 신호(interleaved data processing mode signal), 랜덤 스크램블링 데이터 처리 모드 신호(random scrambling data processing mode signal), 인코딩 데이터 처리 모드 신호(encoding data processing mode signal), 또는 XOR 데이터 처리 모드 신호(Exclusive-OR data processing mode signal)를 포함할 수 있다. 따라서, 데이터 스캐터링 회로(55)는 모드 신호(Sm)에 따라 다양한 동작을 할 수 있다.
클록 신호(CLK) 및 모드 선택 신호(Sm)는 호스트 같은 외부 시스템으로부터 클록 버스 및 커맨드/어드레스 채널 버스들 중 하나를 통하여 제공될 수 있다. 도 2a 내지 2g를 참조하여, 메모리 칩(40)은 다수 개의 칩들을 포함할 수 있다. 메모리 칩(40)은 버퍼칩(50)과 독립적으로 제어될 수 있다.
데이터 출력 모드에서, 데이터 스캐터링 회로(55)는 메모리 칩(40)으로부터 M X N 개의 인터페이스 데이터 채널 버스들(IB)을 통하여 데이터를 수신 및 콜렉팅/스캐터링하여 멀티플렉서들(53)로 제공할 수 있다. (M 및 N 은 자연수) 즉, 데이터는 M 세트로 분산되어 N 개의 멀티플렉서들(53)로 제공될 수 있다. 일 실시예에서, M 은 하나의 메모리 칩(40)의 데이터 채널 버스 세트들의 수일 수 있다. N은 각 데이터 채널 버스 세트들의 데이터 채널 버스들의 수일 수 있다. 예를 들어, 메모리 칩(40)이 2 세트의 인터페이스 데이터 채널 버스 세트들을 갖고(M = 2), 1 세트의 데이터 채널 버스들이 16 개(N = 16)라고 가정하면, 인터페이스 데이터 채널 버스들(IB)은 32 개일 수 있다. 멀티플렉서들(53)이 16개 라고 가정하면 (예를 들어, 멀티플렉서들(53)의 수와 한 세트의 인터페이스 데이터 채널 버스들(IB)의 수가 동일하면), 데이터 스캐터링 회로(55)는 32개의 인터페이스 데이터 채널 버스들(IB)을 16 세트들로 분산하여 각 멀티플렉서들(53)로 제공할 수 있다. 따라서, 각 멀티플렉서들(53)이 2:1 멀티 플렉싱 동작을 한다고 가정하면, M X N 개의 인터페이스 데이터 채널 버스들(IB)을 통하여 제공된 데이터들이 (M X N)/2의 외부 데이터 채널 버스들(OB)을 통하여 출력될 수 있다. 일 실시예에서, 멀티플렉서들(53)은 4:1 멀티 플렉싱 동작을 수행할 수 있다. 이 경우, 멀티플렉서들(53)의 수는 1 세트의 인터페이스 데이터 채널 버스들(IB)의 수의 1/2일 수 있다. 일 실시예에서, 멀티플렉서들(53)은 8:1 멀티 플렉싱 동작을 수행할 수 있다. 이 경우, 멀티플렉서들(53)의 수는 1 세트의 인터페이스 데이터 채널 버스들(IB)의 수의 1/4일 수 있다. 다른 실시예들에서, 멀티플렉서들(53)은 다양한 멀티 플렉싱 동작을 수행할 수 있고, 또한, 멀티플렉서들(53)의 수도 한 세트들의 인터페이스 데이터 채널 버스들(IB)의 수와 연관되어 다양하게 설정될 수 있다. 따라서, 본 개시의 기술적 사상에 의하면, 인터페이스 데이터 채널 버스들(IB)의 수와 외부 데이터 채널 버스들(OB)의 수는 다양한 상관 관계를 갖도록 설정될 수 있다.
도 3b를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(31B)는 두 개 이상의 메모리 칩들(40a, 40b) 및 공통 버퍼 칩(50)을 포함할 수 있다. 데이터 스캐터링 회로(55)는 각 메모리 칩들(40a, 40b)로부터 N 개의 인터페이스 데이터 채널 버스들(IB)을 통하여 데이터를 제공받을 수 있다. 일 실시예에서, 멀티플렉서들(53)은 N 개일 수 있다. 예를 들어, 멀티플렉서들(53)의 수는 각 메모리 칩들(40a, 40b)의 인터페이스 데이터 채널 버스들(IB)의 수와 동일할 수 있다. 일 실시예에서, 멀티플렉서들(53)은 인터페이스 데이터 채널 버스들(IB)의 수의 1/2n 일 수 있다. (n은 자연수) 일 실시예에서, M 은 메모리 칩(40)의 수일 수 있다.
도 3c를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(31C)는 메모리 코어 칩(41), 메모리 로직 칩(42), 및 버퍼 칩(50)을 포함할 수 있다. 도 3a의 메모리 패키지(31A)와 비교하여, 메모리 칩(40)이 메모리 코어 칩(41)과 메모리 로직 칩(42)으로 분리될 수 있다. 메모리 코어 칩(41)과 메모리 로직 칩(42) 사이에 메모리 데이터 채널 버스들(MB)이 형성될 수 있다. 메모리 데이터 채널 버스들(MB)과 인터페이스 데이터 채널 버스들(IB)은 동일한 개수를 가질 수 있다. 메모리 패키지(31C)는 메모리 코어 제어 회로(58)를 더 포함할 수 있다. 메모리 코어 제어 회로(58)는 커맨드/어드레스 신호(Sc)를 수신하여 메모리 코어 칩(41)의 동작을 제어하기 위한 신호들을 제공할 수 있다. 예를 들어, 메모리 코어 제어 회로(58)는 메모리 코어 칩(41) 내의 메모리 뱅크들 또는 메모리 블록들을 선택적으로 활성화시키거나 메모리 코어 칩(41)과 메모리 로직 칩(42) 사이에서 데이터 전달을 위한 동작을 제어할 수 있다. 메모리 패키지(31C)의 동작은 도 3a를 참조하여 이해될 수 있을 것이다.
도 3d를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(31D)는 메모리 코어 칩들(41a, 41b), 메모리 로직 칩들(42a, 42b), 및 버퍼 칩(50)을 포함할 수 있다. 도 3d의 메모리 패키지(31D)는 도 3a 내지 3c를 참조하여 이해될 수 있을 것이다. 도 3a 내지 3d에 도시된 메모리 패키지들(31A-31D)의 기술적 사상은 도 2a 내지 2g를 참조하여 설명된 메모리 패키지들(30A-30G)에 선택적으로 적용될 수 있다.
도 3a 내지 3d에 도시된 메모리 패키지들(31A-31D)은 호스트로부터 전송된 모드 신호(Sm)에 따라, 호스트, 프로세서, 또는 메모리 컨트롤러 등에서 요구하는 데이터 형식을 출력할 수 있다. 예를 들어, 모드 신호(Sm)가 연쇄적 데이터 처리 모드 신호인 경우, 버퍼 칩(50)은 데이터를 순차적으로 출력할 수 있고, 모드 신호(Sm)가 교번적 데이터 처리 모드 신호인 경우, 버퍼 칩(50)은 데이터를 N 개로 나누어 교번적으로 출력할 수 있고, 모드 신호(Sm)가 랜덤 스크램블링 데이터 처리 모드 신호인 경우, 버퍼 칩(50)은 데이터를 설정된 패턴에 따라 랜덤하게 스크램블링하여 출력할 수 있고, 모드 신호(Sm)가 인코딩 처리 모드 신호인 경우, 버퍼 칩(50)은 데이터를 인코딩 패턴에 따라 출력할 수 있고, 모드 신호(Sm)가 XOR 처리 신호 모드인 경우, 버퍼 칩(50)은 데이터를 XOR 처리하여 미리 데이터 값을 정의하여 출력할 수 있다. 따라서, 본 개시의 기술적 사상에 의한 메모리 패키지들(31A-31D)은 호스트 등에서 직접적으로 사용할 수 있는 데이터 형태를 제공할 수 있다. 이 외에도, 버퍼 칩(50)은 호스트가 요구하는 데이터 출력 형태를 지원하는 다양한 모드 기능을 포함할 수 있다. 메모리 칩(40)은 적어도 두 개 이상의 슈도 채널(pseudo channels)을 포함할 수 있다. 슈도 채널들은 각각 64 바이트 데이터를 출력할 수 있다. 슈도 채널들은 연쇄적 데이터 처리 모드 또는 교번적 데이터 처리 모드에서, 데이터 채널 버스들로 이용될 수 있다. 랜덤 스크램블링 데이터 처리 모드에서, 데이터는 슈도 채널들 상의 랜덤 씨드 같은 씨드를 통해 데이터 채널 버스들에 스크램블링될 수 있다. 인코딩 데이터 처리 모드 및 XOR 데이터 처리 모드에서 데이터는 슈도 채널들을 포함하여 모든 데이터 채널 버스들에 적용될 수 있다. 일 실시예서, 메모리 칩(40)은 슈도 채널들을 통하여 SDDC (Single Device Data Correction) 또는 Half-chipkill 같이 로우 어드레스 스트로브(RAS, Row Address Strobe) 신호를 최적화할 수 있는 기능을 가질 수 있다.
도 4a 내지 4d는 본 개시의 실시예들에 의한 메모리 패키지들(32A-32D)의 데이터 콜렉팅/스캐터링 동작에 의해 데이터 채널 버스들(IBa, 1Bb, OB)을 통하여 데이터들이 전송되는 것을 간략하게 보이는 블록 다이어그램들이다. 도 4a를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(32A)는 메모리 칩(40), 버퍼 칩(50), 메모리 칩(40)과 버퍼 칩(50) 사이의 2X 개의 인터페이스 데이터 채널 버스들(IBa, 1Bb), 및 버퍼 칩(50)과 외부 사이의 X 개의 외부 데이터 채널 버스들(OB)을 포함할 수 있다. (X는 자연수) 인터페이스 데이터 채널 버스들(IBa, IBb)은 각각 서로 다른 메모리 뱅크, 메모리 블록, 또는 메모리 영역(메모리 칩)과 버퍼 첩(50) 사이에 배치될 수 있다. 즉, 제1 인터페이스 데이터 채널 버스들(IBa)은 제1 메모리 뱅크, 제1 메모리 블록, 또는 제1 메모리 영역(제1 메모리 칩)과 버퍼 칩(50)을 전기적으로 연결하여 데이터를 전달할 수 있고, 제2 인터페이스 데이터 채널 버스들(IBb)은 제2 메모리 뱅크, 제2 메모리 블록, 또는 제2 메모리 영역(제2 메모리 칩)과 버퍼 칩(50)을 전기적으로 연결하여 데이터를 전달할 수 있다. 버퍼 칩(50)은 메모리 칩(40)으로부터 2X 개의 인터페이스 데이터 채널 버스들(IBa, 1Bb)을 통하여 출력되는 데이터를 X 개의 외부 데이터 채널 버스들(OB)을 통하여 외부로 제공할 수 있다. 또는, 버퍼부 (50)는 X 개의 외부 데이터 채널 버스들(OB)을 통하여 입력되는 데이터를 2X 개의 인터페이스 데이터 채널 버스들(IBa, IBb)을 통하여 메모리 칩(40)으로 제공할 수 있다. 외부 데이터 채널 버스들(OB)은 인터페이스 데이터 채널 버스들(IBa, IBb)보다 2 배 빠른 데이터 전송 속도를 가질 수 있다. 즉, 버퍼 칩(50)은 출력 모드에서 채널 폭을 1/2로 줄이고 전송 속도를 2배 빠르게 할 수 있다. 또한, 버퍼 칩(50)은 입력 모드에서 채널 폭을 2 배로 늘리고 전송 속도를 1/2로 늦출 수 있다.
도 4b를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(32B)는 메모리 코어 칩(41), 메모리 로직 칩(42), 버퍼 칩(50), 메모리 코어 칩(41)과 메모리 로직 칩(42) 사이의 2X 개의 메모리 데이터 채널 버스들(Mba, MBb), 메모리 로직 칩(42)과 버퍼 칩(50) 사이의 2X 개의 인터페이스 데이터 채널 버스들(IBa, IBb), 및 버퍼 칩(50)와 외부 사이의 X 개의 외부 데이터 채널 버스들(OB)을 가질 수 있다.
도 4c를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(32C)는 제1 메모리 칩(40a), 제2 메모리 칩(40b), 버퍼 칩(50), 제1 메모리 칩(40a)과 버퍼 칩(50) 사이의 X 개의 제1 인터페이스 데이터 채널 버스들(IBa), 제2 메모리 칩(40b)과 버퍼 칩(50) 사이의 X 개의 제2 인터페이스 데이터 채널 버스들(IBb), 및 버퍼 칩(50)과 외부 사이의 X 개의 외부 데이터 채널 버스들(OB)을 가질 수 있다. 제1 인터페이스 데이터 채널 버스들(IBa)의 개수, 제2 인터페이스 데이터 채널 버스들(IBb)의 개수, 및 외부 데이터 채널 버스들(OB)의 개수는 동일할 수 있다. 따라서, 버퍼 칩(50)은 X 개의 외부 데이터 채널 버스들(OB) 및 2X 개의 인터페이스 데이터 채널 버스들(IBa, IBb)과 연결될 수 있다.
도 4d를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(32D)는 제1 메모리 코어 칩(41a), 제2 메모리 코어 칩(41b), 제1 메모리 로직 칩(42a), 제2 메모리 로직 칩(42b), 버퍼 칩(50), 제1 메모리 코어 칩(41a)과 제1 메모리 로직 칩(42a) 사이의 X 개의 제1 메모리 데이터 채널 버스들(MBa), 제2 메모리 코어 칩(41b)과 제2 메모리 로직 칩(42b) 사이의 X 개의 제2 메모리 데이터 채널 버스들(MBb), 제1 메모리 로직 칩(42a)과 버퍼 칩(50) 사이의 X 개의 제1 인터페이스 데이터 채널 버스들(IBa), 제2 메모리 로직 칩(42b)과와 버퍼 칩(50) 사이의 X 개의 제2 인터페이스 데이터 채널 버스들(IBb), 및 버퍼 칩(50)과 외부 시스템 사이의 X 개의 외부 데이터 채널 버스들(OB)을 가질 수 있다. 제1 인터페이스 데이터 채널 버스들(IBa)의 개수, 제2 인터페이스 데이터 채널 버스들(IBb)의 개수, 및 외부 데이터 채널 버스들(OB)의 개수는 동일할 수 있다. 따라서, 버퍼 칩(50)은 X 개의 외부 데이터 채널 버스들(OB) 및 2X 개의 인터페이스 데이터 채널 버스들(IBa, IBb)과 연결될 수 있다.
도 4a 내지 4d를 참조하면, 메모리 패키지들(32A-32D)의 버퍼 칩(50)은 인터페이스 데이터 채널 버스들(IBa, IBb)의 총 채널 폭을 1/2로 줄이고 데이터 전송 속도를 두 배로 빠르게 하여 데이터들을 메모리 칩들(40, 40a, 40b) 또는 메모리 코어 칩들(41, 41a, 41b)로부터 외부 시스템으로 제공할 수 있다. 또는, 메모리 패키지들(32A-32D)의 버퍼 칩(50)은 외부 데이터 채널 버스들(OB)의 채널 폭을 두 배로 늘리고 전송 속도를 1/2로 줄여 데이터들을 외부 시스템으로부터 메모리 칩들(40, 40a, 40b) 또는 메모리 코어 칩들(41, 41a, 41b)로 제공할 수 있다.
본 개시의 기술적 사상에서, 메모리 패키지들(32A-32D)은 nX 개의 인터페이스 데이터 채널 버스들(IBa, IBb) 및 X 개의 외부 데이터 채널 버스들(OB)을 가질 수 있다. (X 및 n은 자연수) 다른 실시예들에서, X 및 n은 각각 2n 일 수 있다. 다른 실시예들에서, 외부 데이터 채널 버스들(OB)의 수는 인터페이스 데이터 채널 버스들(IBa, IBb)의 수와 비교하여 1/2n 개일 수 있다.
도 4a 내지 4d를 참조하여 설명된 메모리 패키지들(32A-32D)의 기술적 사상은 도 2a 내지 2g 및 도 3a 내지 3d를 참조하여 설명된 메모리 패키지들(30A-30G, 31A-31D)에 선택적으로 적용될 수 있다.
데이터 스캐터링 회로(55)가 연쇄적 데이터 처리 모드로 동작할 경우, 데이터 스캐터링 회로(55)는 각 인터페이스 데이터 채널 버스들(IB)을 통하여 제공된 데이터를 각 멀티플렉서들(53)로 제공할 수 있다. 동작 신호(So)에 따라, 멀티플렉서들(53)은 메모리 칩(40)의 a 세트(IBa), 또는 제1 메모리 칩(40a)의 인터페이스 데이터 채널 버스들(IBa)을 통해 제공된 데이터들을 먼저 출력하고, 다음으로 메모리 칩의 b 세트(IBb) 또는 제2 메모리 칩(40b)의 인터페이스 데이터 채널 버스들(IBb)을 통해 제공된 데이터들을 출력할 수 있다. (Ex. [IBa_0 / IBa_1 / IBa_2 / … / IBa_X / IBb_0 / IBb_1 / IBb_2 / … / IBb_X]) 멀티플렉서들(53)이 N:1 멀티 플렉싱 동작을 할 경우 (N은 3 이상의 자연수), 버퍼 칩(50)은 다음과 같은 순서로 인터페이스 데이터 채널 버스들(IB1~IBN)을 통해 제공된 데이터를 출력할 수 있다.
[IB1_0 / IB1_1 / IB1_2 / … / IB1_X / IB2_0 / IB2_1 / IB2_2 / … / IB2_X / … / IBN_0 / IBN_1 / IBN_2 / … / IBN_X]
데이터 스캐터링 회로(55)가 교번적 데이터 처리 모드로 동작할 경우, 데이터 스캐터링 회로(55)는 각 인터페이스 데이터 채널 버스들(IB)을 동일한 멀티플렉서들(53)로 제공할 수 있다. 동작 신호(So)에 따라, 멀티플렉서들(53)은 각 세트들(IBa, IBb) 또는 각 메모리 칩들(40a, 40b)의 인터페이스 데이터 채널 버스들(IBa, IBb)의 데이터를 교번적으로 출력할 수 있다. 예를 들어, 버퍼 칩(50)은 다음과 같은 순서로 데이터를 출력할 수 있다. [IBa_0 / IBb_0 / IBa_1 / IBb_1 / IBa_2 / IBa_2 / IBb_2 / … / IBa_X / IBb_X]
멀티플렉서들(53)이 N:1 멀티 플렉싱 동작을 할 경우, 버퍼 칩(50)은 다음과 같은 순서로 데이터를 출력할 수 있다.
[IB1_0 / IB2_0 / … / IBN_0 / IB1_1 / IB2_1 / … / IBN_1 / IB1_2 / IB2_2 / … / IBN_2 / … / IB1_X / IB2_X / … / IBN_X]
도 5a 내지 5l은 본 개시의 실시예들에 의한 메모리 패키지들(33A-33L)의 구성을 개략적으로 보이는 블록 다이어그램들이다. 도 5a 내지 5l을 참조하면, 본 개시의 실시예들에 의한 메모리 패키지들(33A-33L)은 패키지 기판(35) 상에 실장된 메모리 칩들(40a, 40b), 메모리 코어 칩들(41, 41a, 41b), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50)을 포함할 수 있다. 메모리 패키지들(33A-33L)은 메모리 칩들(40a, 40b), 메모리 코어 칩들(41, 41a, 41b), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50)을 덮는 봉지재(70)를 더 포함할 수 있다. 봉지재(70)는 에폭시 몰딩 컴파운드(EMC, Epoxy Molding Compound) 또는 폴리이미드(Polyimide)를 포함할 수 있다.
도 5a를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(33A)는 패키지 기판(35) 상에 실장된 메모리 칩들(40a, 40b), 및 버퍼 칩(50)을 포함할 수 있다. 도 5b를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(33B)는 패키지 기판(35) 상에 실장된 메모리 코어 칩들(41a, 41b), 메모리 로직 칩들(42a, 42b), 및 버퍼 칩(50)을 포함할 수 있다. 도 5c를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(33C)는 패키지 기판(35) 상에 실장된 메모리 코어 칩(41) 및 통합된 메모리 코어 칩(42) 및 버퍼 칩(50)을 포함할 수 있다. 메모리 코어 칩(42) 및 버퍼 칩(50)이 단일 칩으로 통합될 수 있다. 도 5d를 참조하면, 본 개시의 일 실시예에 의한 메모리 패키지(33D)는 패키지 기판(35) 상에 실장된 메모리 코어 칩들(41a, 41b), 및 통합된 메모리 로직 칩들(42a, 42b) 및 버퍼 칩(50)을 포함할 수 있다. 메모리 로직 칩들(42a, 42b)과 버퍼 칩(50)이 단일 칩으로 통합될 수 있다.
패키지 기판(35)은 인쇄 회로 기판(PCB) 또는 실리콘 층을 포함하는 재배선 층일 수 있다. 일 실시예에서, 메모리 칩들(40a, 40b), 메모리 코어 칩들(41, 41a, 41b), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50)은 본딩 와이어들(71)을 통하여 패키지 기판(35)과 전기적으로 연결될 수 있다. 메모리 칩들(40a, 40b), 메모리 코어 칩들(41, 41a, 41b), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50)은 각각 개별적으로 패키징된 단일 패키지들일 수 있다. 일 실시예에서, 메모리 칩들(40a, 40b), 메모리 코어 칩들(41, 41a, 41b), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50)은 웨이퍼 레벨의 베어(bare) 칩들, 예를 들어, 칩렛들일 수 있다. 메모리 칩들(40a, 40b), 메모리 코어 칩들(41, 41a, 41b), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50)은 범프들(72)을 통하여 패키지 기판(35)과 전기적으로 연결될 수 있다.
패키지 기판(35)은 기판 배선들(미도시) 또는 재배선들(미도시)을 포함할 수 있다. 재배선들을 통하여 메모리 칩들(40a, 40b), 메모리 코어 칩들(41, 41a, 41b), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50)이 전기적으로 연결될 수 있다.
도 5e 및 5f를 참조하면, 본 개시의 실시예들에 의한 메모리 패키지들(33E, 33F)은 각각 패키지 기판(35) 상에 실장된 메모리 칩들(40a, 40b), 및 버퍼 칩(50)을 포함할 수 있다. 도 5g 및 5h를 참조하면, 본 개시의 실시예들에 의한 메모리 패키지들(33G, 33H)은 각각 패키지 기판(35) 상에 실장된 메모리 코어 칩들(41a, 41b), 메모리 로직 칩들(42a, 42b), 및 버퍼 칩(50)을 포함할 수 있다. 도 5i 및 5j를 참조하면, 본 개시의 실시예들에 의한 메모리 패키지들(33I, 33J)은 각각 패키지 기판(35) 상에 실장된 메모리 코어 칩(41), 및 통합된 메모리 로직 칩(42) 및 버퍼 칩(50)을 포함할 수 있다. 즉, 메모리 로직 칩(42) 및 버퍼 칩(50)이 단일 칩으로 통합될 수 있다. 도 5k 및 5l을 참조하면, 본 개시의 실시예들에 의한 메모리 패키지들(33K, 33L)은 각각, 패키지 기판(35) 상에 실장된 메모리 코어 칩들(41a, 41b), 및 통합된 메모리 로직 칩들(42a, 42b) 및 버퍼 칩(50)을 포함할 수 있다. 메모리 로직 칩들(42a, 42b)과 버퍼 칩(50)이 단일 칩으로 통합될 수 있다.
메모리 칩들(40a, 40b), 메모리 코어 칩들(41, 41a, 41b), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50)은 범프들(72)을 이용하여 패키지 기판(35)과 전기적으로 연결될 수 있다. 범프들(72)은 솔더 볼들 또는 금속 패드들을 포함할 수 있다.
메모리 칩들(40a, 40b), 메모리 코어 칩들(41, 41a, 41b), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50)은 마이크로 범프들(73)을 통하여 서로 전기적으로 연결될 수 있다. 일 실시예에서, 마이크로 범프들(73)은 솔더 볼들을 포함할 수 있다. 일 실시예에서, 마이크로 범프들(73)은 금속 패드를 포함할 수 있다. 예를 들어, 메모리 칩들(40a, 40b), 메모리 코어 칩들(41, 41a, 41b), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50)은 하이브리드 본딩 구조로 적층될 수 있다.
도 5f, 5h, 5j, 및 5l을 참조하면, 메모리 패키지들(33F, 33H, 33J, 33K)은 메모리 칩들(40a, 40b), 메모리 코어 칩들(41, 41a, 41b), 메모리 로직 칩들(42, 42a, 42b), 및 버퍼 칩(50)을 수직으로 관통하는 관통 비아들(74)을 더 포함할 수 있다. 즉, 마이크로 범프들(73)은 관통 비아들(74)을 통하여 서로 전기적으로 연결될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100A, 100B: 메모리 모듈
10: 모듈 기판 15: 모듈 채널 버스
20: 구동 칩 30: 메모리 패키지
35: 패키지 기판 40: 메모리 칩
41: 메모리 코어부 42: 메모리 로직부
50: 버퍼 칩 53: 멀티 플렉서
55: 데이터 스캐터링 회로 57: 클록 제어부
58: 메모리 코어 제어 회로 CLK: 클록 신호
Sm: 모드 선택 신호 Sc: 코어 제어 신호
So: 동작 신호 70: 봉지재
71: 본딩 와이어 72: 범프
73: 마이크로 범프 74: 관통 비아

Claims (20)

  1. 패키지 기판; 및
    상기 패키지 기판 상에 실장된 적어도 하나의 메모리 칩 및 버퍼 칩을 포함하고,
    상기 버퍼 칩은 M X N 개의 인터페이스 데이터 채널 버스들을 통하여 상기 메모리 칩으로부터 데이터를 수신하고, 및
    상기 버퍼 칩은 M X N / 2n 개의 외부 데이터 채널 버스들을 통하여 상기 데이터를 출력하는 단일 메모리 패키지. (M, N, n 은 자연수)
  2. 제1항에 있어서, 상기 M은 상기 인터페이스 데이터 채널 버스들의 세트 수이고,
    상기 N은 상기 세트 당 상기 인터페이스 데이터 채널 버스들의 수인 단일 메모리 패키지.
  3. 제2항에 있어서,
    상기 버퍼 칩은 상기 메모리 칩으로부터 상기 M X N 개의 데이터를 수신하여 각 세트 별로 데이터를 순차적 출력하는 단일 메모리 패키지.
  4. 제3항에 있어서,
    상기 버퍼 칩은 상기 메모리 칩으로부터 a 세트의 N 개의 인터페이스 데이터 채널 버스들 및 b 세트의 N 개의 인터페이스 채널 버스들 상으로 2N 개의 데이터를 수신하여 다음과 같은 순서로 데이터를 순차적으로 출력하는 단일 메모리 패키지. [a_0 / a_1 / a_2 / … / a_N / b_0 / b_1 / b_2 / … / b_N]
  5. 제2항에 있어서,
    상기 버퍼 칩은 상기 메모리 칩으로부터 M X N 개의 데이터를 수신하여 각 세트의 데이터를 교번적으로 출력하는 단일 메모리 패키지.
  6. 제5항에 있어서,
    상기 버퍼 칩은 상기 메모리 칩으로부터 a 세트의 N 개의 인터페이스 데이터 채널 버스들 및 b 세트의 N 개의 인터페이스 채널 버스들 상으로 2N 개의 데이터를 수신하여 다음과 같은 순서로 데이터를 교번적으로 출력하는 단일 메모리 패키지. [a_0 / b_0 / a_1 / b_1 / a_2 / b_2 / … / aN / bN]
  7. 제1항에 있어서,
    상기 인터페이스 데이터 채널 버스들은 적어도 두 개의 슈도(pseudo) 채널 버스들을 더 포함하는 단일 메모리 패키지.
  8. 제7항에 있어서,
    상기 버퍼 칩은 상기 슈도 채널 버스들 상으로 씨드(seed) 신호를 인가하여 랜덤 스크램블 동작을 하는 단일 메모리 패키지.
  9. 제1항에 있어서,
    상기 패키지 기판은 인쇄 회로 기판 또는 재배선 층을 포함하고, 및
    상기 메모리 칩 및 상기 버퍼 칩은 각각 개별적으로 패키징된 단일 메모리 패키지.
  10. 제9항에 있어서,
    상기 메모리 칩 및 상기 버퍼 칩은 본딩 와이어들을 이용하여 상기 패키지 기판과 전기적으로 연결된 단일 메모리 패키지.
  11. 제1항에 있어서,
    상기 패키지 기판은 인쇄 회로 기판 또는 재배선 층을 포함하고, 및
    상기 메모리 칩 및 상기 버퍼 칩 중 적어도 하나는 칩렛인 단일 메모리 패키지.
  12. 제11항에 있어서,
    상기 버퍼 칩 및 상기 메모리 칩은 수직으로 적층되고, 및
    상기 기판, 상기 버퍼 칩, 및 상기 메모리 칩은 범프들을 이용하여 서로 전기적으로 연결된 단일 메모리 패키지.
  13. 제12항에 있어서,
    상기 범프들은 구리 패드들을 더 포함하고, 및
    상기 버퍼 칩 및 상기 메모리 칩은 하이브리드 본딩 방법으로 본딩되는 단일 메모리 패키지.
  14. 제13항에 있어서,
    상기 버퍼 칩을 수직으로 관통하는 관통 비아들을 더 포함하는 단일 메모리 패키지.
  15. 제1항에 있어서,
    상기 메모리 칩은 셀 영역을 포함하는 메모리 코어 칩 및 주변 회로 영역을 포함하는 메모리 로직 칩을 포함하고, 및
    상기 메모리 코어 칩과 상기 메모리 로직 칩은 분리된 단일 메모리 패키지.
  16. 제15항에 있어서,
    상기 메모리 로직 칩과 상기 버퍼 칩이 하나의 패키지로 집적된 단일 메모리 패키지.
  17. 제15항에 있어서,
    상기 버퍼 칩 상에 상기 메모리 로직 칩이 적층되고, 상기 메모리 로직 칩 상에 상기 메모리 코어 칩이 적층된 단일 메모리 패키지.
  18. 패키지 기판; 및
    상기 패키지 기판 상에 실장된 제1 메모리 칩, 제2 메모리 칩, 및 하나의 버퍼 칩을 포함하고,
    상기 제1 메모리 칩과 상기 버퍼 칩은 제1 세트의 N 개의 인터페이스 데이터 채널 버스들을 통하여 통신하고,
    상기 제2 메모리 칩과 상기 버퍼 칩은 제2 세트의 N 개의 인터페이스 데이터 채널 버스들을 통하여 통신하고,
    상기 버퍼 칩은 외부 시스템과 N 개의 외부 데이터 채널 버스들을 통하여 통신하고, 및
    상기 버퍼 칩은 호스트로부터 모드 선택 신호를 받아 상기 제1 및 제2 메모리 칩들로부터 데이터를 수신하여 연쇄적 데이터 처리 모드, 교번적 데이터 처리 모드, 랜덤 스크램블링 데이터 처리 모드, 인코딩 데이터 처리 모드, 및 XOR 데이터 처리 모드 중 하나의 모드로 선택적으로 동작하여 상기 데이터를 상기 외부 시스템으로 출력하는 단일 메모리 패키지. (N은 자연수)
  19. 제18항에 있어서,
    상기 버퍼 칩은 멀티 플렉서들 및 데이터 스캐터링 회로를 포함하고,
    상기 멀티 플렉서들은 외부 시스템으로부터 클럭 분배 카운터로 제공된 클럭 신호에 의해 동작하고, 및
    상기 데이터 스캐터링 회로는 상기 외부 시스템으로부터 제공된 모드 신호에 의해 상기 다양한 모드로 동작하는 단일 메모리 패키지.
  20. 모듈 기판 상에 배치된 구동 칩 및 다수의 메모리 패키지들을 포함하고,
    상기 메모리 패키지들은 각각,
    패키지 기판;
    상기 패키지 기판 상에 실장된 적어도 하나의 메모리 칩 및 버퍼 칩을 포함하고,
    상기 버퍼 칩은 M X N 개의 인터페이스 데이터 채널 버스들을 통하여 상기 메모리 칩으로부터 데이터를 수신하고, 및
    상기 버퍼 칩은 (M X N) / 2n 개의 외부 데이터 채널 버스들을 통하여 상기 데이터를 출력하는 메모리 모듈. (M, N, n 은 자연수)
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