CN100349287C - 通过电容性或光学耦合通信的方法和装置 - Google Patents

通过电容性或光学耦合通信的方法和装置 Download PDF

Info

Publication number
CN100349287C
CN100349287C CNB038181339A CN03818133A CN100349287C CN 100349287 C CN100349287 C CN 100349287C CN B038181339 A CNB038181339 A CN B038181339A CN 03818133 A CN03818133 A CN 03818133A CN 100349287 C CN100349287 C CN 100349287C
Authority
CN
China
Prior art keywords
chip
pad
bond pad
receiver
transmitter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
CNB038181339A
Other languages
English (en)
Other versions
CN1672259A (zh
Inventor
R·佐斯特
I·萨得兰德
G·帕帕多普洛斯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sun Microsystems Inc
Original Assignee
Sun Microsystems Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sun Microsystems Inc filed Critical Sun Microsystems Inc
Publication of CN1672259A publication Critical patent/CN1672259A/zh
Application granted granted Critical
Publication of CN100349287C publication Critical patent/CN100349287C/zh
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H04B5/22—
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

本发明的一个实施例提供一个电子对准在不同半导体芯片上的焊盘以利于半导体芯片之间通过电容耦合通信的系统。所述系统通过测量第一芯片和第二芯片之间的对准来工作，其中所述第一芯片与所述第二芯片面对面地设置，以便所述第一芯片上的发送器焊盘与所述第二芯片上的接收器焊盘电容性地耦合。然后，所述系统使用所测量的对准使所述第一芯片上的发送器焊盘与所述第二芯片上最接近的接收器焊盘耦合。所述系统然后选择地把数据信号发送到所述第一芯片上的发送器焊盘，以便所述数据信号通过电容耦合传给所述第二芯片上的最接近所述发送器焊盘的预定接收器焊盘。

Description

通过电容性或光学耦合通信的方法和装置
技术领域
本发明涉及在集成电路之间传送数据的过程。更具体地，本发明涉及用于将第一芯片上的电容发送器焊盘与第二芯片上的电容接收器焊盘对准的方法和装置，其对准方式容许在第一芯片和第二芯片之间存在对准偏差。
背景技术
目前，半导体技术的进步使将包括数千万晶体管的大规模系统集成到单个半导体芯片中成为可能。把这种大规模系统集成到单个半导体芯片上提高了这种系统能够工作的速度，因为系统组件之间的信号不需要穿过芯片边界，并且不会经受芯片到芯片的冗长的传播延迟。此外，把大规模系统集成到单个半导体芯片上显著降低了生产成本，因为执行给定的计算任务需要的半导体芯片较少。
遗憾的是，半导体技术的这些进步与相应的芯片内通信技术的进步还是不匹配。半导体芯片一般集成在包含用于芯片内通信的多层信号线的印刷电路板上。但是，半导体芯片上的信号线的聚集密度比印刷电路板上的信号线的聚集密度大约高100倍。因此，半导体芯片上的信号线只有一小部分被发送通过印刷电路板到达其他芯片。随着半导体集成密度继续提高，这个问题正在引起一个不断严重的瓶颈问题。
研究人员已经开始研究在半导体芯片之间通信的替代技术。一个有希望的技术是将电容发送器和接收器的阵列集成到半导体芯片上以利于芯片内的通信。如果第一芯片与第二芯片面对面地设置使得第一芯片上的发送器焊盘和第二芯片上的接收器焊盘电容性地耦合，那么就可能把来自第一芯片的信号直接传送给第二芯片，而不需要通过印刷电路板内的插入信号线来发送信号。
但是，恰当地对准芯片不是个简单的问题。一个可能的对准技术是在装配过程期间机械地对准芯片，然后用粘合剂把芯片接合到一起。遗憾的是，永久性接合的不完全测试的芯片可引起多芯片模块(MCM)问题，其中一个5美元的坏芯片能够毁坏一个1000美元的MCM。为了允许更换芯片，它们不能够牢固地互相相连。
所需要的是一种对准第一芯片上的电容发送器焊盘与第二芯片上的电容接收器焊盘的方法和装置，其对准方式能够容许第一芯片和第二芯片之间存在对准偏差。
注意，容许不对准的最简单方法是使发送器焊盘和/或接收器焊盘更大，但是这减少了能够集成到给定半导体芯片中的焊盘数量，因此减少了芯片之间通信带宽。
发明内容
本发明的一个实施例提供一种电子对准在不同半导体芯片上的焊盘以便于半导体芯片之间通过电容耦合通信的系统。所述系统通过测量第一芯片和第二芯片之间的对准来工作，其中第一芯片与第二芯片面对面地设置以使第一芯片上的发送器焊盘和第二芯片上的接收器焊盘电容性耦合。然后，所述系统使用测量的对准使第一芯片上的发送器焊盘和第二芯片上最接近的接收器焊盘耦合。所述系统然后选择地把数据信号发送到第一芯片上的发送器焊盘，以便数据信号通过电容耦合传给第二芯片上的最接近所述发送器焊盘的预定接收器焊盘。
在这个实施例的一个变化中，较小的发送器焊盘的数量比接收器焊盘的数量多得多，以便多个发送器焊盘能够驱动单个接收器焊盘。在这个变化中，在单个接收器焊盘之下，多个发送器焊盘被相同的信号驱动。
在这个实施例的一个变化中，用相同的信号驱动多个发送器焊盘另外包括用反向信号(inverse signal)驱动相邻的发送器焊盘以提供返回电流。
在这个实施例的一个变化中，发送器焊盘比接收器焊盘总体覆盖更大的区域，以便尽管第一芯片和第二芯片之间有对准偏差，但接收器焊盘仍然最接近发送器焊盘。
在这个实施例的一个变化中，发送器焊盘位于第一芯片的最高金属层中，而接收器焊盘位于第二芯片的最高金属层中。
在这个实施例的一个变化中，发送器焊盘被第一芯片上的玻璃罩层(overglass layer)覆盖，而接收器焊盘被第二芯片上的玻璃罩层覆盖。
在这个实施例的一个变化中，选择地把数据信号发送到发送器焊盘包括使用多路复用的阵列以选择地发送数据信号。
在这个实施例的一个变化中，对准过程是周期性地或连续地发生。
在这个实施例的一个变化中，发送器焊盘在第一芯片上以二维阵列排列，而接收器焊盘在第二芯片上以二维阵列排列。
在这个实施例的一个变化中，发送器焊盘和接收器焊盘是正方形的。
在这个实施例的一个变化中，发送器焊盘和接收器焊盘不是正方形。
根据本发明的另一个实施例，提供一种电子对准在不同半导体芯片上的焊盘以利于半导体芯片之间通过电容耦合通信的装置，包括：第一芯片；第二芯片；其中所述第一芯片与所述第二芯片面对面设置，以便所述第一芯片上的发送器焊盘与所述第二芯片上的接收器焊盘电容性地耦合；测量装置，其被配置测量所述第一芯片和所述第二芯片之间的对准；耦合装置，其被配置使用所测量的对准使所述第一芯片上的发送器焊盘与所述第二芯片上最接近的接收器焊盘耦合；以及发送装置，其被配置以选择地把数据信号发送到所述第一芯片上的发送器焊盘，以便所述数据信号通过电容耦合传给所述第二芯片上的最接近所述发送器焊盘的预定接收器焊盘。
在该实施例的一个变化中，较小的发送器焊盘的数量比接收器焊盘的数量多得多，以便多个发送器焊盘可以驱动单个接收器焊盘；以及选择地发送数据信号包括，用相同的信号驱动单个接收器焊盘之下的多个发送器焊盘。
在该实施例的一个变化中，所述发送装置被配置以使用反向信号驱动相邻的发送器焊盘以提供返回电流。
在该实施例的一个变化中，所述发送器焊盘比所述接收器焊盘总体覆盖更多的区域，以便尽管所述第一芯片与所述第二芯片之间存在对准偏差，但所述接收器焊盘仍然最接近发送器焊盘。
在该实施例的一个变化中，所述发送器焊盘位于所述第一芯片的最高金属层中；和所述接收器焊盘位于所述第二芯片的最高金属层中。
在该实施例的一个变化中，所述发送器焊盘被所述第一芯片上的玻璃罩层覆盖；和所述接收器焊盘被所述第二芯片上的玻璃罩层覆盖。
在该实施例的一个变化中，选择地把所述数据信号发送给发送器焊盘包括，使用多路复用阵列以选择地发送所述数据信号。
在该实施例的一个变化中，所述装置周期性地或者连续地工作。
在该实施例的一个变化中，所述发送器焊盘在所述第一芯片上以二维阵列排列；和所述接收器焊盘在所述第二芯片上以二维阵列排列。
在该实施例一个变化中，所述接收器焊盘和所述发送器焊盘是正方形。
在该实施例一个变化中，所述接收器焊盘和所述发送器焊盘不是正方形。
根据本发明的又一个实施例，提供一种电子对准在不同成分半导体芯片上的焊盘以利于半导体芯片之间通过电容耦合通信的计算机系统，包括：包含处理器的第一芯片；包含存储器的第二芯片；其中所述第一芯片与所述第二芯片面对面设置，以便所述第一芯片上的发送器焊盘与所述第二芯片上的接收器焊盘电容性地耦合；测量装置，其被配置以测量所述第一芯片与所述第二芯片之间的对准；耦合装置，其被配置以使用所测量的对准使所述第一芯片上的发送器焊盘与所述第二芯片上最接近的接收器焊盘耦合；以及发送装置，其被配置以选择地把数据信号发送到所述第一芯片上的发送器焊盘，以便数据信号通过电容耦合传给所述第二芯片上的最接近所述发送器焊盘的预定接收器焊盘。
根据本发明的又一个实施例，提供一种电子对准在不同半导体芯片上的焊盘以利于半导体芯片之间通过电容耦合通信的装置，包括：第一芯片；第二芯片；其中所述第一芯片与所述第二芯片面对面设置，以便所述第一芯片上的发送器焊盘与所述第二芯片上的接收器焊盘电容性地耦合；测量装置，其被配置测量所述第一芯片和所述第二芯片之间的对准；耦合装置，其被配置以使用所测量的对准使所述第一芯片上的发送器焊盘与所述第二芯片上最接近的接收器焊盘耦合；以及发送装置，其被配置以选择地发送来自所述第二芯片上的接收器焊盘的数据信号，以便选择的数据信号通过电容耦合从所述第一芯片上选定的发送器焊盘接收。
在该实施例的一个变化中，所述发送器焊盘比所述接收器焊盘总体覆盖更多的区域，以便尽管所述第一芯片与所述第二芯片之间存在对准偏差，但所述发送器焊盘仍然最接近接收器焊盘。
在该实施例的一个变化中，选择地发送来自接收器焊盘的所述数据信号包括，使用多路复用阵列以选择地发送所述数据信号。
根据本发明的一个实施例，提供一种电子对准在不同半导体芯片上的焊盘以利于半导体芯片之间通过光耦合通信的方法，包括：测量第一芯片和第二芯片之间的对准；其中所述第一芯片与所述第二芯片面对面设置，以便所述第一芯片上的发送器焊盘和所述第二芯片上的接收器焊盘光耦合；使用所测量的对准使所述第一芯片上的发送器焊盘与所述第二芯片上最接近的接收器焊盘耦合；以及选择地把数据信号发送到所述第一芯片上的发送器焊盘，以便所述数据信号通过光耦合传给所述第二芯片上的最接近所述发送器焊盘的预定接收器焊盘。
注意以上描述的技术放宽了精确的机械对准的需要并允许两个芯片在操作期间相对彼此移动。同样地，面对面设置的芯片不需要粘合剂接合。因此，这个技术便于容易地去除和替换坏的芯片，因此减少了对已知好的芯片的需求并提高了整体装配产量。
附图说明
图1图示说明依据本发明的实施例与接收器焊盘对准的发送器焊盘。
图2图示说明依据本发明的实施例发送器焊盘的几个不同的空间频率。
图3图示说明依据本发明的实施例与发送器焊盘重叠的对准的接收器焊盘。
图4图示说明依据本发明的实施例与发送器焊盘重叠的未对准的接收器焊盘。
图5图示说明依据本发明的实施例的电容的横截面。
图6给出依据本发明的实施例的作为不对准的函数的接收信号图。
图7图示说明依据本发明的实施例的多路复用器电路。
图8图示说明依据本发明的实施例的不同的发送器阵列。
图9图示说明依据本发明的实施例的不同的发送器阵列电分配(electrical assignment)。
图10图示说明依据本发明的实施例的另一个发送器阵列的不同电分配。
图11图示说明依据本发明的实施例的作为不对准的函数的接收信号图。
图12图示说明依据本发明的实施例的多路复用阵列。
图13图示说明依据本发明的实施例的3×3接收器阵列的发送器阵列电分配。
图14图示说明依据本发明的实施例的另一个多路复用阵列。
图15图示说明依据本发明的实施例的来自图14的多路复用阵列的水平和垂直多路复用器的真值表。
具体实施方式
以下给出的描述使本领域的任何技术人员能够进行和使用本发明，并且是在特定应用及其要求的背景下提供的。对所公开的实施例进行各种修改对于所属技术领域的技术人员而言是显而易见的，并且这里定义的一般原理在不偏离本发明的精神和范围的情况下可以应用于其他实施例和应用。因此，本发明不局限于所显示的实施例，而应以与这里所公开的原理和特征一致的最广泛范围为准。
在这个详细描述中的数据结构和代码一般存储在计算机可读的存储介质上，可以是能够存储由计算机系统使用的代码和/或数据的任何设备或介质。这包括但不限于磁和光存储装置比如磁盘驱动器、磁带、光盘(CD)、DVD(数字视频光盘或数字多用光盘)和包含在传输介质中的计算机指令信号(是否有载波取决于信号在哪个上面调制)。例如，传输介质可以包括通信网络比如因特网。
与发送器焊盘重叠的对准的接收器焊盘
图1图示接收器焊盘和发送器焊盘配置的横截面图，其包括与发送器焊盘重叠的对准的接收器焊盘。在这个例子中，每个接收器焊盘有一个发送器焊盘。
图2说明依据本发明实施例的具有增加的发送器空间频率的附加配置。这些增加的发送器空间频率是通过在每个接收器焊盘之间插入附加的较小发送器焊盘实现的。这些附加的发送器焊盘能够被用于选择地补偿发送器芯片和接收器芯片之间的对准偏差。在更细粒度的发送器焊盘之间选择能够允许比图1所示的固定焊盘更大的不对准。此外，使用更高的空间频率使接收器焊盘区域能够完全被正确的数据覆盖并且接收器焊盘之间的某些焊盘能够关闭或者传送反向信号以提供返回电流。
图3提供与发送器焊盘对准的接收器焊盘的4×10阵列概图，其中发送器焊盘比接收器焊盘的空间频率高4倍。在图3中，活动的发送器焊盘用断面线突出显示。
图4提供相同发送器焊盘和接收器焊盘的概图，但是接收器焊盘没有对准，有轻微的平移和转动误差。如在图3中的方式，活动的发送器焊盘被突出显示。图3显示如何激活发送器焊盘，以便尽管有中度的平移和转动误差，接收器焊盘还是被完全地覆盖。
位移灵敏度的模型
我们现在给出分析位移灵敏度的数学模型。在这样做时，该模型分别考虑在x和y两个方向的平移并假设焊盘是正方形的。在这个模型中的一个重要参数是在芯片之间转移多少电荷。此电荷转移与电容重叠有关。注意，可以预计焊盘间距比发送器焊盘到接收器焊盘的间隔大(例如，25∶m焊盘间距对2∶m间隔)。所以，在焊盘边界的边缘区域在第一次分析(first order analyis)中能够被忽略。因此，接收器焊盘和发送器焊盘之间的电容与接收器焊盘和发送器焊盘之间的重叠区域近似成比例。
固定的发送器焊盘和接收器焊盘的最大位移
图5说明非电子可调的固定的发送器焊盘和接收器焊盘的简单模型。这些焊盘有特定的填充率(fill factor)。例如，图1示意说明了一种配置的横截面，其发送器焊盘具有接近100％的区域填充率，而接收器焊盘为25％的区域填充率(线性尺寸中为50％)。注意间距p是连续的接收器焊盘之间的中心到中心的距离。还注意术语“填充率”指的是被发送器焊盘或接收器焊盘覆盖的芯片区域的百分比。
当接收器焊盘没有与发送器焊盘的中心水平地对准时，考虑电容信号耦合。假定发送器焊盘上的电压摆动为Vtx(发送器焊盘1上的电压摆动记为Vrxpad1)，那么接收器焊盘1上所接收的电压摆动Vrx(即记为Vrxpad1)可以用下面的方程建模模拟：
V rxpad 1 V txpad 1 = Cs - Ci Cs + Ci + Cpp + Cpe , 其中
Cs是发送信号的耦合电容；
Ci是当接收器焊盘和发送器焊盘未对准时，到邻近的驱动发送器焊盘的耦合电容；
Cpp是从接收器焊盘到周围的金属结构的金属到金属的寄生电容；
Cpe是接收器读出放大器的寄生输入电容；和
p是相邻的接收器焊盘之间的间距。
在最坏的情况，在发送器焊盘2上的信号变换与发送器焊盘1上的信号变换相反。在这种情况下，寄生耦合电容Ci出现在分子中，被从信号耦合电容中减去。
注意Cpp和Cpe是关于接收器不对准不变的。而且，如果发送器焊盘有接近100％的填充率且忽略边缘区域，那么Cs和Ci之和是关于接收器不对准不变的。因 此，如果接收器焊盘没有对准发送器焊盘，那么Cs减小而Ci增大。当不对准达到p/2时，那么Ci等于Cs并且信号被完全破坏。
接收器和发送器填充率
如果接收器和发送器理想地对准，那么接收器和发送器的填充率都理想地为100％以最大化接收的信号振幅。但是，如果接收器可能是不对准的，那么接收器的区域填充率可以小于100％。注意不与发送的信号电容性耦合的接收器焊盘部分以两种方式减少了接收的信号。首先，接收器焊盘具有背面板区域电容，其寄生地装载信号。第二，接收器焊盘与相邻发送器焊盘的重叠引入了额外的噪声。
考虑当接收器焊盘大约在其上的发送器焊盘和其下的屏蔽金属层之间的垂直中心的情况。为了简化分析，假设接收器读出放大器没有寄生电容，所以Cpe是0。给定这个假设，图6图示说明固定的发送器焊盘阵列的接收信号与线性不对准之间的关系。
从图6可以看出，不管发送器和接收器填充率是多少，当发送器和接收器焊盘在x或y方向上不重合1/2的焊盘间距时，电容性传送的信号下降到0。对于p/2的不对准，接收器焊盘要么与发送器焊盘之间的空白区重叠要么与相同量的有源驱动的焊盘和邻近焊盘重叠。在第一种情况中没有信号被耦合。在第二种情况中，两种信号被相等地耦合。对于某些数据模式(data pattern)，信号将具有相反的摆动，并且来自驱动焊盘和邻近焊盘的耦合信号互相消除。
如果Cpe不是0，那么25％填充率情况下传输的信号比100％填充率的情况减少得更多。但是，25％填充率情况下的传输的信号，对于达p/4的线性位移，仍然保持其最大值。
发送器100％的填充率提供更多的信号传输，但不为电容耦合的电流提供无源的返回路径。因此，对于固定的发送器和接收器焊盘，可能有必要用无驱动的金属线包围发送的焊盘。这些无驱动的线能够携带功率和接地电流，并且为信号流提供返回路径。
用发送器焊盘进行电子调整的优点
在本发明的一个实施例中，信号发送是在接收器端进行的。这个实施例对在接收器输入的寄生电容敏感。注意接收器可能需要读出放大器以检测输入信号，这使接收节点对寄生电容更加敏感。这可能是个问题，因为在接收器输入执行的多路分离操作(de-multiplexingoperation)可能给这些灵敏节点加上寄生电容。如果多路分离操作在读出放大器之后交替地执行，那么它能使重新定时数据的问题更加困难。
相反，发送器节点不如接收器节点那样对寄生电容敏感，并且由在发送器端的多路复用电路造成的延迟能够容易地包括在发送器等待时间内。
发送器电路的高级模型
图7说明用于发送器的多路复用电路。如图7所示，大量的数据比特通过多路复用电路被发送到更多的焊盘。在图7顶部的控制输入用于导引数据输入到正确的发送位置。这个多路复用电路被配置以便发送器焊盘与相对的芯片上对应的接收器焊盘对准。
电子可调整的发送器焊盘阵列的4元组指定
矩形的电子可调整的发送器阵列可以由4个参数描述：
k——发送器焊盘的空间频率与接收器焊盘的空间频率之比；
m——用于发送信号的一行发送器焊盘的数量；
n——用于发送相反信号(这被用于为信号流提供返回路径)的发送器焊盘组围绕的宽度；和
r——给定的发送器比特能够被移位的发送器焊盘位置的数量。
因此，每个发送器阵列能够由4元组<k，m，n，r>指定。以下是几个示例阵列：
<1，1，0，0>——固定的发送器阵列，其中发送器焊盘的空间频率和接收器焊盘的空间频率相同；
<2，2，0，1>——与<1，1，0，0>相比，对于附加的p/2的不对准容差，发送器焊盘的空间频率增加到两倍，具有一个附加的边缘焊盘位置；
<3，2，0，3>——与<1，1，0，0>相比，对于一个接收器焊盘间距p的不对准容差的附加距离，发送器焊盘的空间频率增加到3倍，具有3个附加的边缘焊盘位置；和
<4，3，1，4>——发送器焊盘的空间频率增加到4倍，具有4个附加的边缘焊盘位置，其中发送器焊盘组包括传输信号的3×3的焊盘和7个附加的围绕焊盘，其传输相反的信号以消除信号流。
图8中显示对于4×2的接收器焊盘阵列的这4个发送器排列的概图。
图9说明对于<2，2，0，1>发送器焊盘阵列的4个可能的发送器焊盘电分配。值1到8指定各个单独的发送器焊盘发送哪个信号。虽然它们没有图示在图9中，但是接收器焊盘1到8与它们相应的发送器焊盘重叠。
图10说明对于某些<4，*，*，4>阵列的发送器焊盘位置的电分配。<4，4，0，4>阵列为每个接收器驱动4×4的焊盘正方形。如果接收器焊盘足够小，例如具有25％的填充率，那么3×3的正方形足以驱动一个接收器焊盘。<4，3，0，4>阵列就是这样做的。
附加的组合显示在<4，3，1，4>阵列中。在这个阵列中，粗体字符显示在那里反向的信号被驱动到发送器焊盘上。注意驱动信号反向为被发送器焊盘驱动的信号提供了返回电流。
在<4，*，*，4>阵列中的焊盘的电分配可以从图10所示的分配被左移或者右移以及上移或者下移。<4，4，0，4>和<4，3，1，4>阵列有5个水平位置和5个垂直位置或者一共25个位置。<4，3，0，4>阵列有6个水平位置和6个垂直位置或者一共36个位置。
如果角度误差小，那么可以使用简单的行和列寻址。如果角度误差较大，那么可能有必要包括在跨越阵列的一个或更多位置“移动”行和列地址的能力。
图11说明由<4，3，1，4>发送器焊盘阵列提供的附加的横向对准界限(margin)。在图11中画出的函数曲线图使用的电容模型与图6使用的相同。这里假设接收器焊盘有25％的填充率。
一般，对于固定的阵列，传输曲线的水平部分从p/4扩展到
Hflat＝p·(1/4+r/2k)
并且对于固定的阵列，传输曲线零交叉从p/2扩展到
Hzero＝p·(1/2+r/2k)
多路复用电路
实现电调整所需的多路复用阵列可以由列阵列和行阵列组成，其中第一个阵列输入第二个阵列，而第二个阵列驱动发送器焊盘。
图12说明能够被用于驱动<2，2，0，1>发送器焊盘阵列的多路复用阵列。在图12中，H选择左或右输入到所有的水平多路复用器；V选择顶输入或底输入到所有的垂直多路复用器；并且Txdata1到Txdata4表示2×2接收器阵列的4个数据值。
在图12中，多路复用阵列有一些冗余，因此能够被简化。为了简单，图12中的电路被图示为所有的电路元件和所连接的输入。注意所有的垂直多路复用器利用识别(see)相同的V控制信号，而所有的水平多路复用器识别相同的H控制信号。
然后，我们考虑一个更复杂的例子，其包括正信号和反向信号以及发送器焊盘阵列中无驱动的焊盘。图13图示说明对于具有3个额外移动位置的焊盘的发送器焊盘的3x空间频率，3种可能的焊盘电分配。图14图示说明对于<3，2，1，3>发送器焊盘阵列的多路复用电路。这个多路复用阵列在每个水平和垂直选择控制线运行不同的移位值。这包括使用反向选择信号以在水平的多路复用器中选择反向的或者空闲的信号。在水平多路复用器中使用行和列反向信号以在4个发送器焊盘组之间的角落使发送器焊盘空闲。
在图14中，3×3阵列或者接收器焊盘的9个发送器数据值的每个值被6个多路复用器输入载入。类似地，多路复用的第二个阶段用6个多路复用器输入再次载入多路复用器的第一个阶段。此外，在发送器焊盘之间，需要5个水平的导线发送通道。平均来说，在发送器焊盘之间需要3个垂直的导线发送通道。
图15图示说明垂直和水平选择多路复用器的真值表(其中垂直选择信号记为Vsel，水平选择信号记为Hsel)。垂直多路复用器只是选择高于或低于多路复用器的传输值。水平多路复用器接收垂直和水平的反向选择信号，分别为Vinv和Hinv。该真值表显示如果两个反向选择之一是TRUE，那么水平多路复用器反转其输出。但是，如果Vinv和Hinv都是TRUE，那么输出在地上保持不变。这个逻辑功能建立了图13中显示的<3，2，1，3>阵列的电分配模式。注意这个分配模式有相同数量的信号和反向信号焊盘，为每个信号提供了返回电流以减少芯片中的噪声。
其他变化
本发明有许多可能的变化，以下简要讨论其中几个。
在一个变化中，在接收器焊盘而不是发送器焊盘进行电调整。在这个变化中，每个接收器焊盘接收一些数据，然后被分离(de-multiplexed)以补偿对准偏差。注意在最通常的情况，接收器焊盘和发送器焊盘都能够被电调整。
在一个变化中，发送器和接收器焊盘能够具有不是正方形的形状。可能的形状包括矩形、六边形、八边形和三角形。注意这些附加的形状可能增加发送器和接收器焊盘的最小重叠，并可能增加在确定启用哪些发送器焊盘时的复杂性。
在一个变化中，阵列可以是非矩形的。例如，阵列可以是椭圆形的、梯形的和L形的。
在一个变化中，x和y方向可以具有不同的空间频率、对准容差或者有源驱动程度或范围。如果一个方向能够比另一个方向被更精确地机械对准，那么这是有用的优化。
在一个变化中，发送器焊盘和接收器焊盘之间的耦合是光耦合而不是电容耦合。
前面描述的本发明的实施例仅仅为了说明和描述的目的。它们无意穷尽或者限制本发明仅为所公开的形式。据此，许多修改和变化对于本领域的技术人员将是明显的。此外，以上公开不打算限制本发明。本发明的范围由所附的权利要求限定。

Claims (27)

1.一种电子对准在不同半导体芯片上的焊盘以利于半导体芯片之间通过电容耦合通信的方法，包括：
测量第一芯片和第二芯片之间的对准；
其中所述第一芯片与所述第二芯片面对面设置，以便所述第一芯片上的发送器焊盘与所述第二芯片上的接收器焊盘电容性地耦合；
使用测量的对准使所述第一芯片上的发送器焊盘与所述第二芯片上最接近的接收器焊盘耦合；以及
选择地把数据信号发送到所述第一芯片上的发送器焊盘，以便数据信号通过电容耦合传给所述第二芯片上的最接近所述发送器焊盘的预定接收器焊盘。
2.如权利要求1所述的方法，
其中较小的发送器焊盘的数量比接收器焊盘的数量多得多，以便多个发送器焊盘能够驱动单个接收器焊盘；以及
其中选择地发送数据信号包括，用相同的信号驱动在单个接收器焊盘之下的多个发送器焊盘。
3.如权利要求2所述的方法，其中用相同的信号驱动多个发送器焊盘额外包括，用反向信号驱动相邻的发送器焊盘以提供返回电流。
4.如权利要求1所述的方法，其中所述发送器焊盘比所述接收器焊盘总体覆盖更多的区域，以便尽管所述第一芯片和所述第二芯片之间存在对准偏差，但所述接收器焊盘仍然最接近发送器焊盘。
5.如权利要求1所述的方法，
其中所述发送器焊盘位于所述第一芯片的最高金属层中；和
其中所述接收器焊盘位于所述第二芯片的最高金属层中。
6.如权利要求5所述的方法，
其中所述发送器焊盘被所述第一芯片上的玻璃罩层覆盖；和
其中所述接收器焊盘被所述第二芯片上的玻璃罩层覆盖。
7.如权利要求1所述的方法，其中选择地把所述数据信号发送给发送器焊盘包括，使用多路复用阵列以选择地发送所述数据信号。
8.如权利要求1所述的方法，其中所述方法周期性地或者连续地执行。
9.如权利要求1所述的方法，
其中所述发送器焊盘在所述第一芯片上以二维阵列排列；和
其中所述接收器焊盘在所述第二芯片上以二维阵列排列。
10.如权利要求1所述的方法，其中所述接收器焊盘和所述发送器焊盘是正方形。
11.如权利要求1所述的方法，其中所述接收器焊盘和所述发送器焊盘不是正方形。
12.一种电子对准在不同半导体芯片上的焊盘以利于半导体芯片之间通过电容耦合通信的装置，包括：
第一芯片；
第二芯片；
其中所述第一芯片与所述第二芯片面对面设置，以便所述第一芯片上的发送器焊盘与所述第二芯片上的接收器焊盘电容性地耦合；
测量装置，其被配置测量所述第一芯片和所述第二芯片之间的对准；
耦合装置，其被配置使用所测量的对准使所述第一芯片上的发送器焊盘与所述第二芯片上最接近的接收器焊盘耦合；以及
发送装置，其被配置以选择地把数据信号发送到所述第一芯片上的发送器焊盘，以便所述数据信号通过电容耦合传给所述第二芯片上的最接近所述发送器焊盘的预定接收器焊盘。
13.如权利要求12所述的装置，
其中较小的发送器焊盘的数量比接收器焊盘的数量多得多，以便多个发送器焊盘可以驱动单个接收器焊盘；以及
其中选择地发送数据信号包括，用相同的信号驱动单个接收器焊盘之下的多个发送器焊盘。
14.如权利要求13所述的装置，其中所述发送装置被配置以使用反向信号驱动相邻的发送器焊盘以提供返回电流。
15.如权利要求12所述的装置，其中所述发送器焊盘比所述接收器焊盘总体覆盖更多的区域，以便尽管所述第一芯片与所述第二芯片之间存在对准偏差，但所述接收器焊盘仍然最接近发送器焊盘。
16.如权利要求12所述的装置，
其中所述发送器焊盘位于所述第一芯片的最高金属层中；和
其中所述接收器焊盘位于所述第二芯片的最高金属层中。
17.如权利要求16所述的装置，
其中所述发送器焊盘被所述第一芯片上的玻璃罩层覆盖；和
其中所述接收器焊盘被所述第二芯片上的玻璃罩层覆盖。
18.如权利要求12所述的装置，其中选择地把所述数据信号发送给发送器焊盘包括，使用多路复用阵列以选择地发送所述数据信号。
19.如权利要求12所述的装置，其中所述装置周期性地或者连续地工作。
20.如权利要求12所述的装置，
其中所述发送器焊盘在所述第一芯片上以二维阵列排列；和
其中所述接收器焊盘在所述第二芯片上以二维阵列排列。
21.如权利要求12所述的装置，其中所述接收器焊盘和所述发送器焊盘是正方形。
22.如权利要求12所述的装置，其中所述接收器焊盘和所述发送器焊盘不是正方形。
23.一种电子对准在不同成分半导体芯片上的焊盘以利于半导体芯片之间通过电容耦合通信的计算机系统，包括：
包含处理器的第一芯片；
包含存储器的第二芯片；
其中所述第一芯片与所述第二芯片面对面设置，以便所述第一芯片上的发送器焊盘与所述第二芯片上的接收器焊盘电容性地耦合；
测量装置，其被配置以测量所述第一芯片与所述第二芯片之间的对准；
耦合装置，其被配置以使用所测量的对准使所述第一芯片上的发送器焊盘与所述第二芯片上最接近的接收器焊盘耦合；以及
发送装置，其被配置以选择地把数据信号发送到所述第一芯片上的发送器焊盘，以便数据信号通过电容耦合传给所述第二芯片上的最接近所述发送器焊盘的预定接收器焊盘。
24.一种电子对准在不同半导体芯片上的焊盘以利于半导体芯片之间通过电容耦合通信的装置，包括：
第一芯片；
第二芯片；
其中所述第一芯片与所述第二芯片面对面设置，以便所述第一芯片上的发送器焊盘与所述第二芯片上的接收器焊盘电容性地耦合；
测量装置，其被配置测量所述第一芯片和所述第二芯片之间的对准；
耦合装置，其被配置以使用所测量的对准使所述第一芯片上的发送器焊盘与所述第二芯片上最接近的接收器焊盘耦合；以及
发送装置，其被配置以选择地发送来自所述第二芯片上的接收器焊盘的数据信号，以便选择的数据信号通过电容耦合从所述第一芯片上选定的发送器焊盘接收。
25.如权利要求24所述的装置，其中所述发送器焊盘比所述接收器焊盘总体覆盖更多的区域，以便尽管所述第一芯片与所述第二芯片之间存在对准偏差，但所述发送器焊盘仍然最接近接收器焊盘。
26.如权利要求24所述的装置，其中选择地发送来自接收器焊盘的所述数据信号包括，使用多路复用阵列以选择地发送所述数据信号。
27.一种电子对准在不同半导体芯片上的焊盘以利于半导体芯片之间通过光耦合通信的方法，包括：
测量第一芯片和第二芯片之间的对准；
其中所述第一芯片与所述第二芯片面对面设置，以便所述第一芯片上的发送器焊盘和所述第二芯片上的接收器焊盘光耦合；
使用所测量的对准使所述第一芯片上的发送器焊盘与所述第二芯片上最接近的接收器焊盘耦合；以及
选择地把数据信号发送到所述第一芯片上的发送器焊盘，以便所述数据信号通过光耦合传给所述第二芯片上的最接近所述发送器焊盘的预定接收器焊盘。
CNB038181339A 2002-07-29 2003-07-10 通过电容性或光学耦合通信的方法和装置 Expired - Lifetime CN100349287C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/207,671 2002-07-29
US10/207,671 US6812046B2 (en) 2002-07-29 2002-07-29 Method and apparatus for electronically aligning capacitively coupled chip pads

Publications (2)

Publication Number Publication Date
CN1672259A CN1672259A (zh) 2005-09-21
CN100349287C true CN100349287C (zh) 2007-11-14

Family

ID=30770503

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB038181339A Expired - Lifetime CN100349287C (zh) 2002-07-29 2003-07-10 通过电容性或光学耦合通信的方法和装置

Country Status (6)

Country Link
US (1) US6812046B2 (zh)
EP (1) EP1535327B1 (zh)
JP (1) JP4594088B2 (zh)
CN (1) CN100349287C (zh)
AU (1) AU2003261156A1 (zh)
WO (1) WO2004012265A1 (zh)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1136960A1 (de) * 2000-03-24 2001-09-26 Infineon Technologies AG Individualanordnung
US7869974B2 (en) 2003-01-15 2011-01-11 Plishner Paul J Connector or other circuit element having an indirectly coupled integrated circuit
US7200830B2 (en) * 2003-09-05 2007-04-03 Sun Microsystems, Inc. Enhanced electrically-aligned proximity communication
US7218094B2 (en) * 2003-10-21 2007-05-15 Formfactor, Inc. Wireless test system
DE10351719B4 (de) * 2003-10-31 2012-05-24 Ihp Gmbh - Innovations For High Performance Microelectronics / Leibniz-Institut Für Innovative Mikroelektronik Prozessorbaustein
US7693424B1 (en) * 2004-04-02 2010-04-06 Sun Microsystems, Inc. Integrated proximity-to-optical transceiver chip
US8107245B1 (en) * 2004-04-02 2012-01-31 Oracle America, Inc. Proximity active connector and cable
EP1701384A1 (en) * 2005-03-08 2006-09-13 Sun Microsystems France S.A. Network chip design for grid communication
US20060234405A1 (en) * 2005-04-13 2006-10-19 Best Scott C Semiconductor device with self-aligning contactless interface
US7384804B2 (en) * 2005-05-09 2008-06-10 Sun Microsystems, Inc. Method and apparatus for electronically aligning capacitively coupled mini-bars
US7450535B2 (en) 2005-12-01 2008-11-11 Rambus Inc. Pulsed signaling multiplexer
US7949436B2 (en) * 2006-05-19 2011-05-24 Oracle America, Inc. Method and apparatus for automatically detecting and correcting misalignment of a semiconductor chip
US8588681B2 (en) * 2007-02-23 2013-11-19 Nec Corporation Semiconductor device performing signal transmission by using inductor coupling
US8975752B2 (en) * 2008-01-09 2015-03-10 Oracle America, Inc. Multiple access over proximity communication
US8358155B2 (en) * 2008-01-29 2013-01-22 Oracle America, Inc. Circuit that facilitates proximity communication
JP5429160B2 (ja) 2008-03-24 2014-02-26 日本電気株式会社 半導体光配線装置及び半導体光配線方法
US8569899B2 (en) 2009-12-30 2013-10-29 Stmicroelectronics, Inc. Device and method for alignment of vertically stacked wafers and die
FR2967815A1 (fr) * 2010-11-22 2012-05-25 St Microelectronics Sa Procede de fabrication d'un dispositif a empilement de puces semiconductrices
KR101232287B1 (ko) * 2011-07-07 2013-02-12 성균관대학교산학협력단 정렬장치
JP2013038578A (ja) * 2011-08-08 2013-02-21 Fujitsu Ltd 光ネットワーク装置
US9076663B2 (en) * 2011-10-05 2015-07-07 Oracle International Corporation Determining spacing using a spatially varying charge distribution
CN104637922B (zh) * 2013-11-14 2018-04-27 中芯国际集成电路制造(上海)有限公司 用于栅介质完整性的测试结构及其测试方法
CN104716123B (zh) * 2013-12-17 2018-06-08 中芯国际集成电路制造(上海)有限公司 一种测试方法和测试结构
KR102464814B1 (ko) * 2015-10-15 2022-11-09 삼성디스플레이 주식회사 터치 감지부, 이를 포함하는 터치 스크린 패널 및 터치 스크린 패널의 구동 방법
JP6524986B2 (ja) * 2016-09-16 2019-06-05 株式会社村田製作所 高周波モジュール、アンテナ付き基板、及び高周波回路基板
US11152707B1 (en) * 2020-07-02 2021-10-19 International Business Machines Corporation Fast radio frequency package

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629838A (en) * 1993-06-24 1997-05-13 Polychip, Inc. Apparatus for non-conductively interconnecting integrated circuits using half capacitors
WO2001028003A1 (en) * 1999-10-14 2001-04-19 Sun Microsystems, Inc. Face-to-face chips

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS562662A (en) * 1979-06-22 1981-01-12 Hitachi Ltd Laminated electric circuit
JPH05190770A (ja) * 1992-01-09 1993-07-30 Fujitsu Ltd 半導体装置
US6551844B1 (en) * 1997-01-15 2003-04-22 Formfactor, Inc. Test assembly including a test die for testing a semiconductor product die
US6396712B1 (en) * 1998-02-12 2002-05-28 Rose Research, L.L.C. Method and apparatus for coupling circuit components
WO2000016107A1 (fr) * 1998-09-16 2000-03-23 Hitachi, Ltd. Procede de fabrication d'un substrat d'inspection d'un dispositif a semi-conducteurs
JP2002214306A (ja) * 2001-01-15 2002-07-31 Hitachi Ltd 半導体集積回路
US6600325B2 (en) * 2001-02-06 2003-07-29 Sun Microsystems, Inc. Method and apparatus for probing an integrated circuit through capacitive coupling
US6856788B2 (en) * 2001-04-20 2005-02-15 Mastek International Wireless IC interconnection method and system
US6621294B2 (en) * 2002-01-03 2003-09-16 Ibm Corporation Pad system for an integrated circuit or device
US6630685B1 (en) * 2002-06-24 2003-10-07 Micron Technology, Inc. Probe look ahead: testing parts not currently under a probehead

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5629838A (en) * 1993-06-24 1997-05-13 Polychip, Inc. Apparatus for non-conductively interconnecting integrated circuits using half capacitors
WO2001028003A1 (en) * 1999-10-14 2001-04-19 Sun Microsystems, Inc. Face-to-face chips

Also Published As

Publication number Publication date
US6812046B2 (en) 2004-11-02
JP4594088B2 (ja) 2010-12-08
CN1672259A (zh) 2005-09-21
US20040018654A1 (en) 2004-01-29
EP1535327A1 (en) 2005-06-01
AU2003261156A1 (en) 2004-02-16
EP1535327B1 (en) 2017-06-28
JP2005535116A (ja) 2005-11-17
WO2004012265A1 (en) 2004-02-05

Similar Documents

Publication Publication Date Title
CN100349287C (zh) 通过电容性或光学耦合通信的方法和装置
US7546106B2 (en) Electronic circuit
KR102435975B1 (ko) 표시 장치
CN107180594B (zh) 一种显示面板和显示装置
CN100543523C (zh) 液晶显示器及其驱动方法
KR101871993B1 (ko) 표시 장치
US6438014B2 (en) High speed access compatible memory module
CN213042293U (zh) 单晶片元件、电子模组以及包括单晶片元件的电子装置
CN102313870B (zh) 集成电路并行测试方法、装置和系统
US6982694B2 (en) Source driver
CN106125366B (zh) 液晶显示面板的测试结构及制造方法
CN102859598A (zh) 平衡式裸片上终结
CN101592832B (zh) 硅基液晶面板
CN104699354A (zh) 触控面板及其驱动方法、触控显示装置
Drost et al. Electronic alignment for proximity communication
GB2405716A (en) Correcting misalignment when communicating between semiconductor dies via capacitive coupling.
KR20020004813A (ko) 액정 표시 장치
CN103219349B (zh) 矩阵基板、检测装置和检测系统
US6925411B1 (en) Method and apparatus for aligning semiconductor chips using an actively driven vernier
KR20170080211A (ko) 표시 장치 및 그의 패드 정렬 검사 방법
CN106292025A (zh) 触控显示装置
US20070194446A1 (en) Memory module comprising an electronic printed circuit board and a plurality of semiconductor components and method
KR101997218B1 (ko) 표시 장치
KR102352005B1 (ko) 모듈화된 고속 병렬 압력 측정 장치
CN208350863U (zh) 集成电路薄膜探针卡结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CX01 Expiry of patent term

Granted publication date: 20071114

CX01 Expiry of patent term