CN102313870B - 集成电路并行测试方法、装置和系统 - Google Patents

Abstract

一种集成电路测试方法、装置和系统，在共用基底上包含有复数个被测单元和复数个被测单元运行结果比较装置，不同被测单元执行同一输入激励，各自产生运行结果，运行结果由相应运行结果比较装置比较，产生比较特征，根据特征检测出失效被测单元。本发明能降低测试成本，缩短形成规模量产时间，降低漏测率。

Description

集成电路并行测试方法、装置和系统

技术领域

本发明属于集成电路领域，具体为一种集成电路的并行测试方法、装置和系统。

背景技术

典型的半导体制作过程是在一个薄而均匀的半导体材料晶片(wafer)上制作多个相同的矩形晶粒(die)。晶粒间被宽度为60～80微米的切割道(scribe line)所隔离。切割道上经常放置掩膜(mask)对准符(alignment mark)和生产过程中监测质量的晶片接受测试(wafer acceptance test，WAT)的测试元件。

在制作过程中，光刻机一次曝光一个区域，称作光刻区域(stepper field)，每个光刻区域包含一个或多个晶粒。当所有的制作工序完成后，晶片上的每个晶粒都要通过功能测试。晶片测试设备(wafer prober)使用针测卡(probe card)接触所要被测晶粒的焊垫(pad)，把测试程序生成的测试激励传递到被测晶粒中，被测晶粒响应输入产生相应输出，经针测卡传递到测试设备(tester)中与预期结果进行比较，若两者相等/匹配，则认为被测晶粒功能正确。一次测试一个晶粒。

当一个被测晶粒通过所有的测试程序后，其位置将被记录下来，为后续的封装做准备。没有通过测试的被测晶粒将使用墨水进行标记或把位置信息存入一个叫做晶片地图(wafermap)的文件。当所有的测试完成后，将沿着切割道切割晶片，被分离的功能正确的晶粒将被封装，失效的晶粒将被丢弃。封装后的芯片将进行封装后测试，功能正确的芯片将被交付给客户。

图1为一般晶片测试(wafer test)示意图，待测晶片(101)放在晶片测试设备(102)上，测试器(103)把测试向量产生器(104)所产生的测试激励通过输入电缆(105)传递给测试头(106)上的针测卡(107)，针测卡(107)把数据输入到待测晶粒(108)中，并从待测晶粒(108)中读出运行结果，通过测试头(106)和输出电缆(111)传递给测试器(103)，测试器(103)把该结果送入比较器(109)中，与预期结果(110)进行比较来判定该待测晶粒(107)是否失效。

随着集成电路生产工艺的发展，晶片的尺寸已经从1英寸增长到12英寸，使得晶粒生产的并行度不断的提高，每个晶片上能容纳近万个晶粒。但由于测试设备测试通道(channel)数的限制，使得晶片测试仍是串行进行，逐一测试每个晶粒，晶片测试时间和晶片上晶粒的数目成正比，测试时间变得极长，测试成本变得很高。在测试设备上，仅探针(probe)在测试完一个晶粒后移动到另一个晶粒的时间就为100ms～250ms，这段时间无法用于测试，被白白浪费。这进一步增加了测试时间，提高了测试成本。目前，在集成电路生产中，测试、封装成本已约占整个生产成本的25％～30％，甚至已经达到50％。

此外由于测试设备到晶粒的连线延迟限制了测试频率，测试只能在较低频率下进行。

为解决该问题，一种方法是使用多探针(multi-site)实现并行测试。但是该方法受到测试设备的通道数的限制；每个测试设备的通道数在128～1024之间，而一个晶粒的焊垫已成百上千，使得测试的并行度上升空间不大，一般在二到四路，且通道价格昂贵，增加通道将大幅增加测试设备的价格，提高了测试成本。

还有一种方法就是实现晶片上芯片自测试，以下三个专利涉及该方法，但与本专利不同。

专利号为200510008164.X的中国专利“可实施老化与电性测试的晶圆及其实施方法”提出一种可以在晶圆上同时进行老化和电性测试的方法。该方法在晶圆上设置了老化图案生成电路(aging pattern generation circuit)，该电路可以产生无功能意义、不断反转的激励送到晶粒中同时进行老化和电性测试，它不需要向测试设备输出测试结果。

专利号为200410046002.0的中国专利“具有测试电路之半导体晶圆及制造方法”提出一种可以在晶圆上精确测量芯片电压的方法。该方法在切割道上设置了测试电路，使输出阻抗远小于探针的阻抗，且其输入阻抗远大于晶粒的输出阻抗，便于探针可以精确的测出晶粒各电极垫的参考电压。

专利号为86105604的中国专利“用于测试集成电路元件的电路结构”提出了一种基于基片上的电路元件的测试电路结构。被测电路元件作为集成电路形成于一块公共基片上，并可经基片上的公共供电和输入线操作。该电路结构的测试电路和开关单元作为集成电路形成在同一基片上，开关单元可由测试电路控制并插在连接测试电路和电路元件的连线中，其预期值要传输到基片上用于与被测电路作比较。测试电路装有传递测试结果的输出电路，在测试电路元件时，自测试利用测试电路的中央单元比较实际和期望值来判别元件合格与否，并依次串行的进行测试。

综上所述，现有的集成电路测试方法、装置和系统，由于测试通道数的限制，每次只能测试一个或数个被测单元，无法做到被测单元的大规模同时/并行比较。测试通道数有限是制约测试效率提高的瓶颈。

发明内容

本发明提出一种在共用基底(common substrate)上并行(parallel)测试复数个功能相同的微电子电路(microelectronic circuit)的集成电路测试方法、装置和系统，在共用基底上包含有复数个执行同一测试激励被测单元，通过比较装置将复数个被测单元(device under test，DUT)输出端信号与预期结果作并行比较，或通过比较装置对复数个被测单元对应输出端的信号作相互比较，以检测出失效被测单元。本发明在基本不增加测试通道的前提下，实现了成千上万个被测单元的并行测试。

本发明提出一种在共用基底上并行测试复数个功能相同的微电子电路的集成电路测试方法；所述基底可以是晶圆(wafer)，也可以是单一个集成电路芯片(integrated circuit chip)，也可以是电路板；其中所述方法包括：

(a)通过输入途径，向基底上的复数个功能相同的被测单元输入相同的测试激励(stimulation)；

(b)通过比较装置，并行对复数个被测单元的相应输出作相互比较；

(c)通过输出途径，输出复数个比较装置的比较结果与位置信息；

(d)检测输出的比较结果与在基底上的位置信息，对相应被测单元分类，将比较结果相等/匹配的被测单元归为正常单元，并将比较结果不相等/不匹配的被测单元归为疑似失效单元。

本发明还提出一种在共用基底上并行测试复数个功能相同的微电子电路的集成电路测试方法；所述基底可以是晶圆，也可以是单一个集成电路芯片，也可以是电路板；其中所述方法包括：

(a)通过输入途径，向基底上的复数个功能相同的被测单元输入相同的测试激励；

(b)通过比较装置，将复数个被测单元的输出与从输入途径输入的相应位置的预期结果作并行比较；

(c)通过输出途径，输出复数个比较装置的比较结果与位置信息；

(d)检测输出的比较结果与在基底上的位置信息，对相应被测单元分类，将比较结果相等/匹配的被测单元归为正常单元，并将比较结果不相等/不匹配的被测单元归为失效单元。

本发明提出一种包含复数个功能相同的待测试晶粒的晶圆，所述复数个晶粒或复数个晶粒中对应的功能相同的功能模块即为被测单元；其中所述晶圆上还包括用半导体制程制作的辅助测试装置；所述辅助测试装置可以部分位于被测单元内部，也可以全部位于被测单元外部，包括：

(a)供电电路，连接辅助测试装置的电源输入端；

(b)输入途径，连接复数个被测单元的信号输入端；当预期结果存在时，所述输入途径还用于将预期结果传输到比较装置的一端；

(c)比较装置，一输入端与一被测单元的待测输出端相连，另一输入端与另一被测单元的相应(corresponding)待测输出端相连，或与用于输入预期结果的相应输入途径相连；

(d)寄存电路，连接比较装置输出端和输出电路，用于寄存比较装置的输出结果；

(e)输出电路，与复数个寄存电路相连，输出相应比较装置的比较结果及相应被测单元的位置信息。

当本发明所述晶圆上的辅助测试装置位于被测晶粒内部时，在被测晶粒正常工作时所述辅助测试装置能被置为不动作(disable)；当所述辅助测试装置位于被测晶粒外部时，辅助测试装置与被测晶粒的电性连接在晶圆切割时能被完全切断。

本发明所述晶圆上的测试时额外需要的测试垫可以放置在晶粒内，也可以放置在切割道(scribe line)内，也可以放置在晶粒未使用的角落垫(corner pad)位置，还可以放置在晶粒未使用的空置垫(no connection pad)位置；测试时，探针接触到所述晶圆上单数个或复数个晶粒对应的端口垫或测试垫，即可通过输入信道将电源和信号传输到所述晶圆上全部的或选定区域中的晶粒。

本发明所述晶圆上的被测单元可以通过电磁波的方式无线获得供电。

本发明所述晶圆上的供电电路还可以连接到复数个被测单元的电源输入端。

本发明所述晶圆上的供电电路可以由硬连线构成、或由可配置(configurable)开关线路构成、或由硬连线与可配置开关线路组合构成。

本发明所述晶圆上的输入途径可以通过连接到被测单元信号输入端的有线互联电路电性连接、或电磁波直接传输方式、或有线互联电路电性连接和电磁波直接传输的混合方式将数据信号和控制信号输入到所述晶圆上复数个被测单元。

本发明所述晶圆上的输入途径与被测单元及比较装置的有线连接均可以是由硬连线构成、或由可配置开关线路构成、或由硬连线与可配置开关线路组合构成。

本发明所述晶圆上的输入途径还可以包括与所述被测单元相连的转换装置，用于转换输入信号后再输入到输入端。所述转换包括但不限于数字信号向模拟信号的转换或模拟信号向数字信号的转换。

当本发明所述晶圆上的被测单元的有线互联电路可配置时，能够通过外部设备以并行或串行的配置方式对所述有线互联电路中电路连接的通断作配置。传输数据信号和控制信号或预期结果时，输入端对应的所述电路连接配置为导通，输出端对应的所述电路连接配置为断开。通过对不同被测单元对应输入端间的连接作配置，根据测试激励源所处的位置，导通远离测试激励源所处的位置的方向的连接并断开相反方向的连接，可以构成各被测单元间同一测试激励输入的传播网络，使复数个被测单元获得相同的测试激励。

在一个实施例中，本发明所述的有线互联电路包括各被测晶粒对应输入端间可断开的带驱动的连接。对不同被测晶粒对应输入端间带驱动的连接作配置，根据测试激励源所处的位置，导通离开测试激励源所处的位置的方向的带驱动的连接并断开相反方向的带驱动的连接，可以构成各被测晶粒间同一测试激励输入的传播网络，使各被测晶粒获得相同的测试激励。

本发明所述晶圆上的比较装置用于对复数个被测单元中的每一个被测单元的输出端的信号取样并与从输入途径输入的相应预期结果作并行比较，或对复数个被测单元中每一个被测单元的输出端与另一个被测单元的相应输出端的信号取样并作相互比较。

本发明所述晶圆上的比较装置可以包括与所述被测单元相连的转换装置，用于在比较前转换输出端上的信号。

本发明所述晶圆上的比较装置还可以包括结果归并压缩装置，用于对比较结果作时间上及空间上的归并压缩。所述时间上的归并压缩，即比较装置还可以包括与所述被测单元相连的累积(accumulate)电路，用于累积并寄存比较装置的输出结果。所述空间上的归并压缩即将同一个被测单元相邻复数个输出端的比较结果合并成一个结果。

本发明所述用于并行测试所述晶圆上被测单元的比较装置，用于对各被测单元的输入端施加同一激励后，对输出端输出取样、转换及比较这些输出端的输出与预期结果是否相等/匹配，或对复数个被测单元的对应输出端输出取样、转换及相互比较。所述输出端输出可以是被测单元对外输出端口上的信号值，也可以是被测单元内部的信号值。所述输出端输出取样点可以是被测单元对外输出端口，也可以是被测单元内部的取样点。所述取样的样本可以是任意形式的信号，包括但不限于数字信号、模拟信号。所述转换包括但不限于模拟如电流、电压、阻抗等信号向数字信号的转换或数字信号向模拟信号的转换。所述比较可以是各被测单元运行结果分别与传入的预期结果之间的并行比较，也可以是各被测单元运行结果之间的并行比较。

在利用本发明作晶粒并行测试时，可以对单数个或复数个被测单元的单数个或复数个输出端信号作取样判断，确保这个或这些输出端信号的变化是正确的，以避免因某些错误，如电源断路导致被测单元无法工作但运行结果均显示有效的误判断。所述单数个或复数个输出端信号可以是数字输出的单数个位或复数个位，也可以是仿真输出的一个或多个端口。所述多位或多个端口可以取自不同的被测单元。所述取样判断，可以对相应单数个或复数个运行结果信号作取样后送到外部设备作判断，也可以使用所述晶圆上的功能模块对相应单数个或复数个运行结果信号作取样后的判断。所述功能模块包括但不限于计数器。所述判断方法包括但不限于查看计数器记录的信号变化次数是否与预期一致。

可以以微处理器晶粒为例说明上述取样判断方法，该实施例是在本发明技术方案的前提下作实施，但本发明并不受该实施例限制。取该微处理器数据输出总线中的某一位信号作取样判断。相应计数器具有存储功能，能存储记录下来的数值。该计数器初始为零，开始运行测试向量后，在该微处理器每个内部时钟周期检测该信号的逻辑值，每检测到一个逻辑1，则相应计数器自增1。全部测试向量运行完毕后，如果相应计数器内存储的数值与预期数值一致，则表示本次测试是有效的，可以根据相应的测试特征确定被测单元是否有效。如果相应计数器内存储的数值与预期数值不一致，则表示本次测试是无效的，或被测单元是失效的。

以对被测单元作直流特性(DC)测试为例，测试得到的直流特性值经比较后可判定该直流特性值是否满足要求。所述比较包括但不限于与基准直流特性的比较、复数个被测单元直流特性值之间的比较。

所述比较装置可以是只包括取样及比较功能的装置，也可以是包含取样、转换与比较功能的装置。在本发明所述的比较装置中，可以先对运行结果取样，再对取样得到的样本作比较；也可以先对运行结果作连续比较，再对连续比较结果作取样，作为实际比较结果。

所述比较装置还可以包含失效判定功能。当预期结果存在时，具体判定方法为：如果被测单元的输出端输出信号与预期结果全部相等/匹配，则可以判定该被测单元为有效单元；如果被测单元的输出端输出信号与预期结果不相等/不匹配，则可以判定该被测单元为疑似失效单元。当预期结果不存在时，具体判定方法为：每个被测单元的输出端输出信号与相邻的单数个或复数个被测单元相应输出端的输出信号作比较，如果所有比较完全相等/匹配，则可以判定该被测单元为有效单元，否则可以判定该被测单元为疑似失效单元。对于疑似失效单元还可以根据简单规则作进一步判断，该判断可以在包含被测单元的晶圆上实现，也可以在包含被测单元的晶圆外实现。由于被测单元中有效单元的数目远多于失效单元的数目，因此对于疑似失效单元，可以按需单独作常规测试激励，确定是否为真实失效单元。

所述比较装置可以是用来判断两个输入是否相等的装置，即两个输入相等时比较结果为正确，两个输入不等时比较结果为错误；也可以是用来判断两个输入的差值是否处于一个预定区间范围内的装置，即两个输入的差值在所述预定区间范围内时比较结果为正确，两个输入的差值不在所述预定区间范围内时比较结果为错误。

如果本发明所述晶圆上的被测单元的端口(port)作为输入和测试/输出双向(bi-directional)复用，则在所述端口作为输出端时通过配置将连接到所述端口的相应输入途径置为高阻。对于探针直接接触的被测单元的输入和测试/输出双向复用端，还可以有对应该端口的额外输出端，用于测试该双向复用端口。所述输入和测试/输出双向复用端与所述额外输出端均连接到比较装置上。

本发明所述晶圆上的输出电路可以是由硬连线构成、或由可配置开关线路构成、或由硬连线与可配置开关线路组合构成。

本发明所述用于并行测试所述晶圆上被测单元的输出电路能输出复数个被测单元在所述晶圆中的位置信息及相应比较装置的结果到探针、探针卡或测试机台。所述输出电路可以是可配置的，也可以是固定的。当所述输出电路为可配置时，包括输出路径和连接开关，每条输出路径连接单数个或复数个比较装置。根据配置导通连接开关，可以将连接开关两端的不同输出路径连接为单数条输出路径，根据配置断开连接开关，连接开关两端的不同输出路径即为各自独立的输出路径。当本发明所述的输出电路以固定连线构成单数条或复数条输出路径时，可以省去连接开关。

所述输出电路的输出方式包括但不限于串行输出，如由单数条输出路径串行移位输出相应输出信息，或并行输出，如多探针并行从复数条输出路径获取相应输出信息，或串行并行混合输出相应输出信息。如果输出电路只包含单数条输出路径，可以用串行移位的方式依次取得所有输出信息。如果输出电路包含复数条输出路径，可以用多探针并行地从复数条输出路径同时依次获取比较结果，也可以用单数套或复数套探针轮流从复数条输出路径依次获取比较结果。

所述输出电路输出的输出信息可以是各被测单元是否失效的判定结论，也可以是被测单元输出端对应的比较装置输出的比较结果。

本发明所述用于并行测试所述晶圆上被测单元的输入信道和输出电路可以通过一次串行输入配置信息的方式同时建立，也可以通过多次输入配置信息的方式分步建立。所述输入通道可将输入激励和预期结果从探针所在的被测单元传输到所有被测单元。所述输出电路可以把所有被测单元或被测单元输出端的测试信息导出到探针所在的被测单元。本发明所述的输入信道和输出电路的设计比被测单元的设计可靠性更高，并具备自检测功能，可以在建立完成后先作一遍预测试，以保证所述的输入信道和输出电路本身的正确性。如果未通过预测试，则可以移动探针从另外的被测单元重新建立输入信道和输出电路，并重复所述自检测。举例而言，可以先通过输入通道将自测试用的测试激励传输到每个被测单元，再通过输出电路将上述自测试用的测试激励串行导出，即可实现对输入信道和输出电路的测试。

本发明所述用于并行测试所述晶圆上被测单元的输入信道可以位于所述包含被测单元的晶圆上，其在所述晶圆上的具体位置包括但不限于在被测单元内、部分在被测单元内部分在所述晶圆上被测单元外和全部在所述晶圆上被测单元外。用于构成输入信道或输出电路的连线可以放置在切割道内，也可以放置在晶粒内或穿过晶粒。所述放置在切割道内的装置和连线在晶粒切割时会被自动切除，不会影响晶粒本身功能。所述放置在角落垫和空置垫位置的测试垫也不会影响晶粒本身功能。在所述晶圆上，对准标记可以移到晶粒的角落垫位置。所述辅助测试装置可以放置在晶粒内，也可以放置在切割道内或放置在其它晶圆上，并与用于晶圆接受测试的测试结构共存。所述共存的方法可以是绕过晶圆接受测试(WAT)测试结构或在某些位置共享WAT测试结构，如借用WAT测试结构中的测试垫用于激励的输入。

此外，还可以在切割道内制作电容用于模仿被测晶粒输出所要驱动的负载，使测试更真实。

本发明所述晶圆上的辅助测试装置的部分或全部版图(layout)可以用计算机自动布局布线软件(place and route tool)基于少数几个(a few)基本单元(basiccells)自动生成。

因现有测试机台提供的电流不够大，使用现有的测试机台搭建的共用基底集成电路测试系统，难以用高时钟频率完成大规模的共用基底集成电路测试。一种解决方法是对共用基底集成电路作多次测试。所述多次测试可以先以低速作大量被测单元的完整长测试程序测试，完成功能测试，再分区以高速作少量被测单元的关键路径短测试程序测试，测试被测单元的速度。另一种解决方法是使用下述集成电路测试系统。

本发明提出一种集成电路并行测试系统，包括被测晶圆、探针卡(probe card)和测试机台；其中所述被测晶圆可以包括用半导体制程制作的全部或部分辅助测试装置；所述探针卡可以由包含部分或全部辅助测试装置的另一个基底构成；所述测试机台具有复数个电源(power supply)和相应限流器(current limiter)，能向晶圆上全部被测单元分路同时提供足够电流，确保所述被测单元能以给定工作频率工作，并在任意被测单元短路时能切断相应电源供应。

本发明所述系统能执行自测试来排除辅助测试装置本身的错误，包括能够在所述晶圆上建立输入途径和输出电路，并根据所述输入途径和输出电路的测试结果，保持或重建输入途径和输出电路。

本发明所述系统的辅助测试装置，包括：

(a)供电电路，连接辅助测试装置的电源输入端；

(b)输入途径，连接复数个被测单元的信号输入端；当预期结果存在时，所述输入途径还用于将预期结果传输到比较装置的一端；

(c)比较装置，一输入端与一被测单元的待测输出端相连，另一输入端与另一被测单元的相应待测输出端相连，或与用于输入预期结果的相应输入途径相连；

(d)寄存电路，连接比较装置输出端和输出电路，用于寄存比较装置的输出结果；

(e)输出电路，与复数个寄存电路相连，输出相应比较装置的比较结果及相应被测单元的位置信息。

本发明所述系统中，位于被测晶圆上晶粒外部的辅助测试装置与被测晶粒的电性连接在晶圆切割时能被完全切断。

本发明所述系统中被测单元可以通过电磁波的方式无线获得供电。

本发明所述系统中供电电路还可以连接到复数个被测单元的电源输入端。

本发明所述系统中的晶圆，其中有线的供电电路可以由硬连线构成、或由可配置开关线路构成、或由硬连线与可配置开关线路组合构成。

本发明所述系统中辅助测试装置中的输入途径可以通过连接到被测单元信号输入端的有线互联电路电性连接、或电磁波直接传输方式、或有线互联电路电性连接和电磁波直接传输混合的方式将数据信号和控制信号输入到所述晶圆上复数个被测单元。

本发明所述系统中辅助测试装置中的输入途径与被测单元及比较装置的有线连接均可以是由硬连线构成、或由可配置开关线路构成、或由硬连线与可配置开关线路组合构成。

本发明所述系统中辅助测试装置中的输入途径还可以包括与所述被测单元相连的转换装置，用于转换输入信号后再输入到输入端。

本发明所述系统中辅助测试装置中的比较装置用于对复数个被测单元的每一个被测单元的输出端的信号取样并与从输入途径输入的相应预期结果作并行比较，或对复数个被测单元中每一个被测单元的输出端与另一个被测单元的相应输出端的信号取样并作相互比较。

本发明所述系统中辅助测试装置中的比较装置可以包括与所述被测单元相连的转换装置，用于在比较前转换输出端上的信号。

本发明所述系统中辅助测试装置中的比较装置还可以包括结果归并压缩装置，用于对比较结果作时间上及空间上的归并压缩。

本发明所述系统中若所述被测单元的端口作为输入和测试/输出双向复用，则在所述端口作为输出端时通过配置将连接到所述端口的相应输入途径置为高阻。

本发明所述系统中辅助测试装置中的输出电路可以是由硬连线构成、或由可配置开关线路构成、或由硬连线与可配置开关线路组合构成。

本发明所述系统中构成探针卡的另一个基底包括但不限于晶圆或印刷电路板；所述另一个基底可以同时对被测晶圆上全部或部分被测单元的全部或部分电源及信号输入端口给予供电及测试激励。

本发明所述系统中探针卡与被测晶圆通过突块(bump)连接；所述突块可以位于探针卡上，也可以位于被测晶圆上，或在探针卡及被测晶圆上均有突块。所述另一个基底另一端连接到测试机台。

举例而言，可以由晶圆上的锡球作为探针，并将其它晶圆或其它电路板压覆到被测晶圆上，并行对被测晶圆上的部分或全部被测单元作测试。在所述包含其它晶圆或其它电路板的测试系统中，测试用的比较器可以位于被测晶圆上，也可以位于所述其它晶圆或其它电路板上。所述其它晶圆在制程上包括但不限于与被测晶圆相同的制程、比被测晶圆落后的制程。所述其它晶圆或其它电路板在面积上包括但不限于与被测晶圆相同大小的晶圆或电路板、比被测晶圆大的晶圆或电路板。所述其它晶圆或其它电路板在结构上包括但不限于通过硅通孔(TSV，through silicon via)的晶圆或有通孔和金属导线的电路板、双面有集成电路模块(block)的晶圆。

也可以用布有金属导线的印刷电路板作探针卡，用锡球作为探针，使电源和测试激励通过金属导线经锡球被传输到被测晶圆上全部或部分被测单元的全部或部分输入端口。

本发明所述系统中探针卡除电性连接被测晶圆外，还可以通过电磁波方式向复数个被测单元并行传输测试激励和/或供电。

本发明所述系统中测试机台特征包括：

(a)能够生成或存储对应晶圆上被测单元及辅助测试装置间的连接关系的配置信息，并能够根据当前探针所在晶粒的坐标，调整相应的配置信息后向晶圆传输所述配置信息；

(b)能够从晶圆中读出被测单元在基底中的位置信息及相应比较装置的结果。

本发明所述系统中测试机台特征可包括能够生成或存储对应晶圆上被测单元测试用的数据信号和控制信号，即测试激励，并能向晶圆传输所述测试激励。

本发明所述系统中测试机台特征可包括能够生成或存储对应测试激励的预期结果，并能向晶圆传输所述预期结果。

本发明所述系统中测试机台特征可包括能够根据比较结果是否满足测试要求对被测单元分类，记录并输出所述被测单元在晶圆上或在晶圆上及晶粒内的位置信息。

本发明提出一种包含复数个功能相同的待测试功能模块的集成电路芯片，所述复数个功能相同的功能模块即为待测试的被测单元；其中所述集成电路芯片内还包括辅助测试装置；所述辅助测试装置仅当所述集成电路芯片处于测试模式(test mode)时工作；所述测试模式包括但不限于复数个被测单元并行运行相同的输入激励；所述辅助测试装置可以部分位于被测单元内部，也可以全部或部分位于被测单元外部，包括：

(a)供电电路，连接复数个被测单元的电源输入端；

(b)输入电路，连接复数个被测单元的信号输入端；当存在预期结果时，所述输入电路还用于将预期结果传输到比较装置的一端；

(c)比较装置，一输入端与一被测单元的待测输出端相连，另一输入端与另一被测单元的相应待测输出端相连，或与用于输入预期结果的相应输入电路相连；

(d)寄存电路，连接比较装置输出端和输出电路，用于寄存比较装置的输出结果；

(e)输出电路，与复数个比较装置的输出端相连，输出相应比较装置的比较结果及相应被测单元的位置信息。

本发明所述集成电路芯片中输入电路可以通过连接到被测单元信号输入端的有线互联电路电性连接将数据信号和控制信号输入到所述集成电路芯片内的被测单元。

本发明所述集成电路芯片中输入电路还可以包括与所述被测单元相连的转换装置，用于转换输入信号后再输入到输入端。

本发明所述集成电路芯片中输入电路与被测单元及比较装置的连接均可以是由硬连线构成、或由可配置开关线路构成、或由硬连线与可配置开关线路组合构成。

本发明所述集成电路芯片中生成所述数据信号和控制信号的测试激励源可以在所述集成电路芯片外部，也可以在所述集成电路芯片内部，还可以由外部生成测试激励后存储在所述集成电路芯片内。

本发明所述集成电路芯片中比较装置还可以包括与所述被测单元相连的转换装置，用于在比较前转换输出端上的信号。

本发明所述集成电路芯片中比较装置还可以包括结果归并压缩装置，用于对比较结果作时间上及空间上的归并压缩。

本发明所述集成电路芯片中输出电路可以是由硬连线构成、或由可配置开关线路构成、或由硬连线与可配置开关线路组合构成。

本发明所述集成电路芯片可以通过输出电路将被测单元在基底中的位置及相应比较装置的结果输出，也可以将测试结果保存在集成电路芯片内部的内存中。

本发明所述集成电路芯片可以根据所述内存中保存的测试结果，标记失效的被测功能模块，在与失效功能模块功能相同的有效功能模块有冗余的情况下，包含有所述集成电路芯片的软/硬件系统可以用冗余的有效功能模块替代失效功能模块，实现自修复。

本发明提出一种包含复数个相同功能被测单元的电路板，所述被测单元即为待测试封装后集成电路芯片(packaged chip)；其中所述电路板上有复数个插槽(chip socket)，用于连接所述被测单元；所述电路板还有用于连接测试机台的接口(interface)；所述电路板还有辅助测试装置，包括：

(a)至少一个比较芯片；

(b)与所述所述比较芯片、所述复数个被测单元及所述测试机台接口连接的电性连接。

本发明所述的电路板，其中还可以包括至少一个缓冲芯片，通过电性连接与所述被测单元及所述测试机台接口相连。

本发明所述的电路板，其中所述被测单元的测试激励可以从测试机台直接经电路板上的电性连接传输到复数个被测单元，或从测试机台经所述缓冲芯片缓冲后通过电性连接传输到复数个被测单元，或从测试机台经电磁波生成器以电磁波的形式传输到复数个被测单元。

本发明所述电路板中每个所述比较芯片有复数组专用输入端口，所有所述比较芯片的全部组所述专用输入端口分别通过电性连接一一对应连接所述复数个插槽的输出端口和输入输出复用端口；所述比较芯片能够通过电性连接接收被测单元运行测试激励后的输出信号，并将接收到的每一被测单元的每一输出信号与其它被测单元的相应输出信号并行比较，生成比较结果。

本发明所述电路板中每个所述比较芯片有复数组专用输入端口，所有所述比较芯片的全部组所述专用输入端口分别通过电性连接一一对应连接所述复数个插槽的输出端口和输入输出复用端口；所述比较芯片还有与测试机台接口的电性连接，用于接收预期结果；所述比较芯片能够通过电性连接接收被测单元运行测试激励后的输出信号，并将接收到的每一被测单元的每一输出信号与相应预期结果并行比较，生成比较结果。

本发明所述电路板中所述比较芯片还可以包括结果归并压缩装置，用于对比较结果作时间上及空间上的归并压缩，生成测试结果。

本发明所述电路板中所述比较芯片对被测单元的测试结果通过电性连接传输回测试机台。

本发明所述电路板中还可以只包括一种芯片；所述芯片包含比较芯片和缓冲芯片的功能。

本发明所述电路板中所述电路板的完整功能可以由复数块电性连接的电路板共同实现；所述复数块电路板中的一块电路板可实现所述完整功能或完整功能的一部分。

本发明提出的集成电路并行测试方法、装置和系统与现有的方法、装置和系统的本质区别在于：

1、采用本发明的技术方案能通过输入通道将同一测试激励和/或预期结果一次性传送到所述基底上选定区域内的所有被测单元，而现有的方法、装置和系统均只能将测试激励和/或预期结果一次传送到一个被测单元，即便采用多探针测试机台，本质上还是依次测试，不可能对所有被测单元并行测试；

2、采用本发明的技术方案能对所述基底上选定区域内的所有被测单元作并行测试，而现有的方法、装置和系统均只能对所有被测单元依次轮流作测试；

3、本发明的技术方案中的比较可以是所有被测单元的输出端信号与预期结果的并行比较，而现有的方法、装置和系统均是将被测单元的输出端信号与预期结果分别各自比较；

4、本发明的技术方案中的比较也可以是未知是否有效的被测单元间输出端信号之间的并行比较，而现有的方法、装置和系统均是将被测单元的输出端信号与已知参照值比较，已知参照值包括存储在测试仪器中的值或已知有效单元的运行结果。

有益效果：

目前在集成电路测试领域努力的方向主要是以下三个方面：

1、降低测试成本(Test Cost)；

2、缩短形成规模量产时间(Time to Market)；

3、降低漏测率(Defective Parts Per Million)；

本发明采用多个被测集成电路并行测试的方法，一次运行输入激励可以测试单数个或复数个被测集成电路，相对于传统一次测试单个被测集成电路且逐个测试的方法测试N个晶粒需要N*(M+L)测试时间，本发明的测试方法只需要M+L+N*R测试时间(其中M为移动针测卡或移动被测封装后集成电路的时间，L为执行测试激励的时间，R为输出测试特征的时间，R远小于M+L)，因此本发明可以成数量级减少集成电路测试时间，降低了测试成本，也缩短了产品形成规模量产时间；本发明因为大幅减少输入激励运行次数，可以适当增加测试激励的长度，提高测试覆盖率，有效降低漏测率。本发明对测试台通道数没有额外要求，有助于降低测试成本；对于晶圆测试，当比较装置集成在晶圆上时，可避免高频信号经电缆传输的延迟，因此可以进行更高频率的测试，也可以用低端的测试台进行高端测试。

附图说明

虽然该发明可以以多种形式的修改和替换来扩展，说明书中也列出了一些具体的实施图例并进行详细阐述。应当理解的是，发明者的出发点不是将该发明限于所阐述的特定实施例，正相反，发明者的出发点在于保护所有基于由本权利声明定义的精神或范围内进行的改进、等效转换和修改。

图1是一般晶圆测试示意图(现有技术)。

图2是本发明所述共用基底集成电路测试装置在有预期结果情况下作测试的流程图。

图3是本发明所述共用基底集成电路测试装置在无预期结果情况下作测试的流程图。

图4是晶粒输出与预期结果相比较的结构示意图。

图5是晶粒输出相互比较的结构示意图。

图6是比较器在晶粒内和晶粒外时的示意图。

图7是测试过程中晶粒失效情况判定示意图。

图8是本发明中相邻被测单元位置关系的实施例。

图9是运行结果为模拟信号比较示意图。

图10是本发明针对供电方式的实施例。

图11是本发明针对对准标记位置的实施例与针测垫在晶圆上的可能位置分布图。

图12是晶圆上光刻区域内部输入信道结构图和输出电路结构图。

图13是本发明针对晶粒相互比较时电路连线配置的实施例。

图14是本发明针对配置方法的实施例。

图15是一晶圆测试输入路径和测试特征导出路径示意图。

图16是一种具有大电源界面的晶圆示意图。

图17是射频晶粒的晶圆测试示意图。

图18是自测试晶圆示意图。

图19是一种新型晶圆测试系统图。

图20是多运算单元/多核集成电路芯片内部测试结构图。

图21是晶粒输出到比较器的连线方式示意图。

图22是利用其它晶圆对被测晶圆上晶粒测试的四个实施例。

图23是对被测晶粒作DC测试的实施例。

图24是对互补式金属氧化层半导体(complementarymetal-oxide-semiconductor，CMOS)图像传感器测试的实施例。

图25是一种能在额定电压下提供够指定数量被测单元测试用的足够电源的晶圆测试机台的实施例。

图26是利用本发明测试集成电路芯片中功能模块时用于存储测试结果的测试结果表的示意图。

图27是一种与预期结果相比较的测试电路图。

图28是利用电路板作晶圆测试的剖视图。

图29是封装后集成电路测试装置实施例。

图30A-B和图31A-B是本发明的四个实施例。

具体实施方式

本发明的技术思路是结构和功能相同的多个被测集成电路/晶粒/功能芯片执行同一输入激励，各自产生运行结果，运行结果被并行相互比较或者与预期结果作并行比较以检测出失效集成电路/晶粒/功能芯片。

请参阅图2，图2是本发明所述共用基底集成电路测试装置在有预期结果情况下作测试的流程图。本实施例中比较装置不包括失效判定功能。首先进入步骤一(202)，输入激励，再进入步骤二(203)并行运行各被测单元。之后进入步骤三(205)对各被测单元的运行结果作取样，并与预期结果作并行比较，记录比较结果，该取样比较的次数取决于测试精度的要求。对全部测试激励的运行结果取样比较完成后，进入步骤四(206)，作结果判定，产生被测单元的位置信息及相应判定结果。最后进入步骤五(207)，输出被测单元的位置信息及相应判定结果。

请参阅图3，图3是本发明所述共用基底集成电路测试装置在无预期结果情况下作测试的流程图。本实施例中比较装置包括失效判定功能。首先进入步骤一(302)，输入激励，再进入步骤二(303)并行运行各被测单元。之后进入步骤三(304)对各被测单元的运行结果作取样，作被测单元间的运行结果的取样比较，并记录比较特征。该取样比较的次数取决于测试精度的要求。对全部测试激励的运行结果取样比较完成后，进入步骤四(306)，产生被测单元的判定结果。最后进入步骤五(307)，输出被测单元的位置信息及相应判定结果。测试特征为疑似失效单元或失效单元判定结果。该判定结果可以是失效单元坐标信息或其它可以定位失效单元的信息。完成共用基底集成电路测试后，可以根据需要对疑似失效单元作再测试，也可以根据需求简单地认为疑似失效单元是真正失效的。失效单元可以通过物理的方式标记出来。

图4是晶粒输出与预期结果相比较的结构示意图。双向开关(403)、双向开关(404)、双向开关(443)、双向开关(444)配置为向右传输，有线互联电路(402)将左边传入的激励(401)通过输入焊垫(406)、输入焊垫(407)、输入焊垫(408)分别传入晶粒(409)、晶粒(410)、晶粒(411)。预期结果(412)从左边传入，通过连接电路(413)传入比较器(414)、比较器(415)、比较器(416)，晶粒(409)、晶粒(410)、晶粒(411)下边的运行结果通过各自输出焊垫(425)、输出焊垫(426)、输出焊垫(427)分别传入比较器(414)、比较器(415)、比较器(416)。比较器(414)、比较器(415)、比较器(416)的比较/判定结果分别存储在特征寄存器(417)、特征寄存器(418)、特征寄存器(419)内。所有特征寄存器的初值由外部控制信号统一设置，或是由自激励产生。当比较器两组输入不相等/不匹配时，特征寄存器内部值改变，且只改变一次，即相邻晶粒的输出只要有一次比较不相等/不匹配，就标志相关晶粒为疑似失效晶粒。特征寄存器(417)、特征寄存器(418)、特征寄存器(419)与其它特征寄存器可以连接成移位寄存器链(420)，用于输出被测晶粒的位置信息及相应比较/判定结果。激励(401)可不通过输入焊垫(406)、输入焊垫(407)、输入焊垫(408)直接用金属线与内部模块连接，比较/判定结果也可不通过输出焊垫(425)、输出焊垫(426)、输出焊垫(427)直接用金属线将其输出。所述比较器可以有单数或复数个输入。

图5是晶粒输出相互比较的结构示意图。双向开关(503)、双向开关(504)配置为向右传输，有线互联电路(502)将左边传入的激励(501)通过输入焊垫(505)、输入焊垫(506)、输入焊垫(507)分别传入晶粒(508)、晶粒(509)、晶粒(510)。晶粒(509)下边的运行结果通过输出焊垫(512)传送给比较器(514)、比较器(515)，晶粒(508)下边的运行结果通过输出焊垫(511)传送给比较器(514)与晶粒(509)的输出作比较。晶粒(510)下边的运行结果通过输出焊垫(513)传送给比较器(515)与晶粒(509)的输出作比较。比较器(514)，比较器(515)的比较/判定结果分别存储在特征寄存器(516)、特征寄存器(517)内。所有特征寄存器的初值由外部控制信号统一设置，或是由自激励产生。当比较器两组输入不相等/不匹配时，特征寄存器内部值改变，且只改变一次，即相邻晶粒的输出只要有一次比较不相等/不匹配，就标志相关晶粒为疑似失效晶粒。特征寄存器(516)、特征寄存器(517)与其它特征寄存器可以连接成移位寄存器链(518)，用于输出被测晶粒的位置信息及相应比较/判定结果测试特征值。激励(501)可不通过输入焊垫(505)、输入焊垫(506)、输入焊垫(507)直接用金属线与内部模块连接，比较/判定结果也可不通过输出焊垫(511)、输出焊垫(512)、输出焊垫(513)直接用金属线将其输出。所述比较器可以有单数或复数个输入。

图6(a)是比较器在晶粒内时的示意图。传输网络(601)把预期结果或相邻晶粒的运行结果通过输入输出端(I/O pin)(602)的焊垫(603)输入到当前晶粒中，与当前晶粒的相应运行结果(604)使用比较器(605)作比较。此时输入输出端口(602)中输出驱动器(606)设置为高阻，输入驱动器(608)打开。

图6(b)是比较器在晶粒外时的示意图。当前晶粒的运行结果(611)通过输出驱动器(612)与其焊垫(613)输出到比较器(614)中与焊垫(616)传来的预期结果或相邻晶粒的运行结果(615)作比较。

图7是测试过程中晶粒失效情况判定示意图。在该示意图中，每个被测晶粒四个边上的运行结果分别与相邻的被测晶粒相应边上的运行结果通过比较装置作比较，其中，比较结果为相等/匹配的比较装置图标为白色，比较结果为不相等/不匹配的比较装置图标为黑色。在该实施例中，所有判定晶粒是否失效的装置可以在晶圆上，也可以在晶圆外测试机台上。如图所示，图7(a)是无失效晶粒时的测试情况示意图，其中被测晶粒(701)在四个边上的运行结果分别通过连线(707)与被测晶粒(702)、被测晶粒(703)、被测晶粒(704)、被测晶粒(705)相应边的运行结果作比较，比较器(706)图示为白色表示被测晶粒(701)与被测晶粒(704)相应边的比较相等/匹配，图中四个边上的比较完全相等/匹配，因此可以判定被测晶粒(701)为正常晶粒。

图7(b)是一个被测晶粒部分失效时的测试情况示意图，被测晶粒(711)在四个边上分别与被测晶粒(712)、被测晶粒(713)、被测晶粒(714)、被测晶粒(715)相应边的运行结果比较，其中比较器(716)和比较器(717)图示为黑色，分别表示被测晶粒(711)与被测晶粒(712)和被测晶粒(714)的比较不相等/不匹配，连线(718)、连线(719)为其相应的连线。而被测晶粒(711)和被测晶粒(713)、被测晶粒(715)相应边上的比较相等/匹配，因此可以判定被测晶粒(711)为部分失效。

图7(c)是一个被测晶粒完全失效时的测试情况示意图，被测晶粒(721)和被测晶粒(722)、被测晶粒(723)、被测晶粒(724)、被测晶粒(725)在四个边上相应运行结果的比较全部不相等/不匹配，如图所示的比较器(726)、比较器(727)、比较器(728)、比较器(729)、比较器(730)、比较器(731)、比较器(732)、比较器(733)全部为黑色，其中连线(734)为被测单元(721)与比较器(726)之间的连线。因此可以判定被测晶粒(721)为失效晶粒。在作比较时，各端口的比较结果可以通过逻辑电路相与，只输出一个比较结果，实现比较结果在空间上的压缩；也可以通过累积电路累积比较结果，实现比较结果在时间上的压缩。经压缩后，可以降低输出电路的带宽需求，加快测试过程。

图8是本发明中相邻被测单元位置关系的实施例。其中A、B、C、D为被测单元的四个角，如图所示，图8(a)为普通放置位置示意图，被测单元(801)、被测单元(802)、被测单元(803)、被测单元(804)按照统一朝向放置，每个被测单元输出端口通过连线与相邻被测单元相应边上的输出端口作比较，如被测单元(801)的输出端口与被测单元(802)的相应输出端口作比较。图中连线(813)为被测单元(802)和被测单元(804)相应输出端口间作比较的连线。

图8(b)为旋转放置位置示意图，每个被测单元的放置位置与相邻被测单元的放置位置呈旋转关系，如被测单元(806)的放置位置分别与被测单元(805)和被测单元(808)的放置位置呈180度旋转关系，被测单元(808)的放置位置分别与被测单元(806)和被测单元(807)的放置位置呈180度旋转关系。这样在作测试时，每个被测单元的输出端口和相邻被测单元的输出端口相邻，缩短走线距离且易于连接。如图所示，其中连线(814)为被测单元(806)与被测单元(808)相应输出端口之间作比较的连线。

图8(c)为镜像放置位置示意图，每个被测单元的放置位置与相邻被测单元的放置位置呈镜像关系，如被测单元(809)的放置位置分别与被测单元(810)和被测单元(811)的放置位置呈镜像关系，被测单元(811)的放置位置分别与被测单元(809)和被测单元(812)的放置位置呈镜像关系。被测单元的输出端口与相邻被测单元的相应输出端口位置更临近，连接走线更加方便。如图所示，其中连线(815)为被测单元(810)与被测单元(812)相应输出端口之间作比较的连线。该实施例更适合于RFID等无方向性芯片的测试。

图9是运行结果为模拟信号比较示意图。晶粒(901)的运行结果为模拟信号，则利用模拟数字转换器(902)对信号的采样作转换，再把转换后的结果送到数字比较器(903)中，产生两晶粒是否相等/匹配的比较/判定结果，并把比较/判定结果存入特征寄存器(904)中。晶粒(901)的输入可以为直接的模拟信号输入，也可以是数字信号经数字模拟转换后输入。

图10是本发明针对供电方式的实施例。晶圆内所有晶粒(1001)的电源焊垫(1002)可全部连入全局电源网络(1003)，或分区电源连接在一起，形成多个局部电源网络。接地焊垫(1004)也可全连入接地网格(1005)或分区连接形成多个局部接地网络。全局或分区中的接地焊垫可以全部连接在一起，每一个电源焊垫各自经过一个大尺寸PMOS器件连接到全局或分区电源网络，这些PMOS器件的栅极连接到一可配置网络，控制每个晶粒电源的通断。焊垫由金属构成，置于晶粒外侧或晶粒上，可以用金属连线与本发明所述结构连接。

图11(a)是本发明针对对准标记位置的实施例。晶圆上每个晶粒之间有60微米-80微米的切割道(1101)，对准标记(1102)用于每层掩模版的对准，通常处于切割道(1101)内，且占用所有版图层。由于本发明需要在切割道(1101)内设计长连线，为了不与对准标记冲突，可将对准标记移到晶粒的角落垫(1104)位置。输入信道、比较装置和输出电路可与用于晶圆接受测试的WAT测试结构相共存。共存方法可以是绕过WAT测试结构或在某些位置共享WAT测试结构，如借用WAT测试结构中的针测垫用于激励的输入。

图11(b)是一种针测垫在晶圆上的可能位置分布图。在本发明中，需要为测试网络提供针测垫以供传入时钟，配置信息等。如果在晶粒(1111)中有未被使用的空置焊垫，则可以作为针测垫使用，如A位置(1112)，B位置(1113)两个位置；也可以把针测垫设在晶粒(1111)的角落垫，如C位置(1114)。也可以把针测垫设在切割道(1101)中，如D位置(1117)，E位置(1118)两个位置。

图11(c)是针测垫在使用覆晶封装或晶圆级芯片封装时可能的位置图。在使用覆晶封装时，探针卡可以使用晶粒(1121)上的空置焊垫(1122)来作为针测垫使用。

请参阅图12，图12是晶圆上光刻区域内部输入信道结构图和输出电路结构图。其中图12(a)为晶圆上光刻区域内部输入信道结构图，图12(b)为晶圆上光刻区域内被测晶粒输出电路结构图。

如图12(a)所示，测试激励经由针测卡(1201)并通过晶圆上切割道上的连线(如连线(1202))分别传输到该光刻区域(1206)内的各个被测晶粒(如被测晶粒(1203))，其中切割道上的连线在版图阶段已经确定，且在整个测试阶段不可更改，各被测晶粒运行测试激励，产生运行结果，经比较装置相互比较或者与预期结果比较后形成比较/判定结果。

如图12(b)所示，在该光刻区域(1206)内，各被测晶粒的比较/判定结果由以移位寄存器与硬连线构成的输出电路(1204)连接起来，并通过输出电路经针测卡(1201)输出到外部设备，这里的输出电路在版图阶段已经确定，且在整个测试阶段不可更改。

图13是本发明针对晶粒相互比较时电路连线配置的实施例，图13(a)是该实施例的顶视图，图13(b)显示其中三个晶粒间的连接细节。针测卡(1316)的探针落在一个晶粒(1311)上，传入的输入激励可通过有线互联电路(1302)传输到晶粒(1310)、晶粒(1312)的相应输入焊垫上。有线互联电路(1302)由众多基本传输单元(1303)组成。基本传输单元(1303)通过双向开关(1304)保证信号可以从左边(右边)传到右边(左边)，或从上边(下边)传到下边(上边)，双向开关由配置网络作配置，从而使针测卡(1316)在任一晶粒的输入激励都可传输到所有晶粒。传输输入激励时，双向开关(1304)为单向导通，作为输出比较时，双向开关(1304)均断开。双向开关(1304)为单向导通时，其导通方向可以由配置内存(1308)决定，也可以由被测单元输入/输出控制焊垫(1309)与配置内存(1308)共同决定。基本传输单元(1303)的驱动器(driver)(1305)使信号传输不产生衰减。如果衰减不大，有线互联电路也可以没有驱动器(1305)。如果需要也可以在有线互联电路上加锁存器，按流水线方式传输信号。在比较阶段，双向开关(1304)配置为均断开，焊垫(1301)作为输出焊垫将晶粒运行结果传出，此时比较器(1306)工作。上述实施例中焊垫(1301)是输入/输出焊垫，单独的输入焊垫或输出焊垫的连接方法是此实施例的子集。

图14是本发明针对配置方法的实施例。有线互联电路与输出电路具有不同的拓扑结构，输入激励是要求从探针落点向四方以最短路径传输，输出电路要串行经过每一个待测单元。在每一个节点上，有线互联电路与输出电路传递方向并不一定一致。本实施例的目的是用串行配置的方式同时建立一条把所有待测单元的比较/判定结果串行输出到探针所在的被测单元以及配置从探针所在的被测单元向四方传输输入激励的有线互联电路。所采取的方式是以逐点配置逐点传递的方式从探头所在位置建立经过每一个待测单元的链，这条链的逆向就是真实的比较/判定结果传递方向，在建立这条链的同时，也配置了有线互联电路的传输方向。通过这条链传递的每个节点的配置信息包括：有线互联电路结构配置信息、输出电路结构配置信息。具体做法是将从探针位置(1401)来的配置信息及时钟(1427)通过网络(1402)串行传输到所有节点，如图14(a)所示。对于节点(1408)来说，时钟信号和节点配置信息(1427)从上面传来，配置该节点(1408)上激励信号的传输方向的配置内存(1308)以及控制输出电路输出方向的导出方向配置寄存器(1407)。导出方向配置寄存器(1407)指示向右建比较/判定结果输出电路(包括顺向的时钟传递、顺向的配置信息传递及逆向的比较/判定结果传递通道)。配置内存(1308)指示向下传递输入激励(1414)。对于节点(1403)来说，时钟信号和节点配置信息从左边节点(1408)到达本节点(1403)，配置该节点(1403)上激励信号的传输方向的配置内存(1308)以及控制比较/判定结果导出方向配置寄存器(1407)。导出方向配置寄存器(1407)指示继续向右建比较/判定结果输出电路(包括顺向的时钟传递、顺向的配置信息传递及逆向的比较/判定结果传递通道)。配置内存(1308)指示向下传递输入激励(1404)。对于节点(1406)来说，时钟信号和节点配置信息从左边节点(1403)到达本节点(1406)，配置该节点(1406)上激励信号的传输方向的配置内存(1308)以及控制比较/判定结果导出方向配置寄存器(1407)。导出方向配置寄存器(1407)指示继续向右建比较/判定结果输出电路(包括顺向的时钟传递、顺向的配置信息传递及逆向的比较/判定结果传递通道)。配置内存(1308)指示向下传递输入激励(1488)。每个节点一次配置后，配置内存(1308)及导出方向配置寄存器(1407)不因后续通过该节点的配置信息改变。但在断电及外部送入复位信号时，全部置为初始值。如此通过节点配置信息和时钟传输路径(1427)、节点配置信息和时钟传输路径(1415)、节点配置信息和时钟传输路径(1405)、节点配置信息和时钟传输路径(1420)依次传递所有节点配置信息与时钟，按需求传输到需要的链路节点。通过比较/判定结果传输路径(1429)、比较/判定结果传输路径(1430)、比较/判定结果传输路径(1431)等建立逆向的比较/判定结果输出电路，将所有比较特征输出，输入激励的传输方向配置也在建立输出电路的同时配置完成。图14(b)是节点(1408)、节点(1403)、节点(1406)的连接示意图。

图15(a)是一晶圆测试输入通道示意图，该图是一种顶视图；针测卡(1501)通过待测晶圆(1502)上的输入通道(1503)把激励传输给各个晶粒(1504)，其中输入信道(1503)可以作配置来选择激励传输路径。使用这种结构，针测卡(1501)不需要移动就可以完成测试激励的传递，节省测试时间；也可以通过配置，选择部分区域传输激励，作分区域测试。

图15(b)是一晶圆比较/判定结果输出电路示意图，该图也系一种顶视图；被测晶圆(1502)上有一条比较/判定结果输出电路(1505)，该输出电路连接所有的待测晶粒(1504)的特征寄存器；所有的特征寄存器组成一个移位寄存器，其比较/判定结果可以通过该移位寄存器串行移位读出，不需要移动针测卡(1501)就可以读出所有的比较/判定结果。也可以通过配置只导出部分区域的比较/判定结果。比较/判定结果输出电路(1505)可以在建立完成后先作一遍预测试，以保证所示的输入通道和比较/判定结果输出电路本身的正确性，其输入可以从针测卡(1501)通过节点(1506)传入，经过比较/判定结果输出电路后，再通过针测卡(1501)从节点(1507)读出，两者相互比较，相等/匹配则表示通过预测试，否则，则未通过预测试。如果未通过预测试，则可以移动针测卡(1501)从另一个被测单元重新建立输入信道和比较/判定结果输出电路，并重复所述自检测。在自测试模式下，先通过输入通道将自测试用的激励传输到每个被测单元，再通过比较/判定结果输出电路将上述自测试用的激励串行导出。

图15(a)和图15(b)使用了图14中建立的输入通道和比较/判定结果输出电路。

图16是一种具有大电源界面的晶圆示意图；在一块晶圆(1601)上除了拥有一般的晶粒(1602)外，还可以有几个大电源接口(1603)，该接口(1603)通过硬连线连接周围一般晶粒的电源。由于其可以通过较大的电源，可以同时供给一个区域内的多个晶粒使用，并使得晶粒可以在较高的频率下作测试。这需要配合专用的可以通过大电源的探头使用。

图17是射频晶粒的晶圆测试示意图。如图所示，在作射频晶粒的晶圆测试时，针测卡(1703)对晶圆(1701)上每个被测晶粒(如晶粒(1702))的天线输入焊垫都有一个相应的接收天线或耦合器(如接收天线及耦合器(1704))，以电磁波传输的方式经天线对相应的被测射频晶粒(如被测射频晶粒(1702))输入测试激励与供电，各被测射频晶粒(如被测射频晶粒(1702))运行测试激励，将运行结果通过晶圆(1701)上的联连线传输到相应的比较装置，通过各被测晶粒(如被测射频晶粒(1702)运行结果的相互比较或者与预期结果作比较后得出比较/判定结果，比较/判定结果通过针测卡(1703)上的输出探针传输到特征标记装置，从而实现射频晶粒的晶圆测试。测试激励与供电可以采取分区的方式传递给被测晶粒。对于已经包含了天线的晶粒，则可以直接以电磁波传输的方式输入测试激励及供电。

图18是自测试晶圆示意图，如图所示，该晶圆(1803)上集成了测试激励产生装置(1801)，其产生的测试激励通过联连线传输到各个被测晶粒(如被测晶粒(1802))，且各被测晶粒(如被测晶粒(1802))的输出端口也通过连线连接到晶圆(1803)上相应的比较装置上，整个晶圆(1803)上已经形成了完整的测试环境，在通电的情况下，整个晶圆(1803)不需要外部测试机台的参与就可以独立完成所有晶粒的测试，并将比较/判定结果通过针测卡上的输出探针输出到特征标记装置。在该实施例中，测试激励产生装置(1801)也可以集成在晶圆(1803)上的切割道(1804)内，而不占用晶粒位置。

图19是一种新型晶圆测试系统图；在该结构中包含一测试器(1901)，一专用测试装置(1902)，两者通过电缆(1903)连接，可对晶圆测试机台(1904)上的被测晶圆(1905)作测试。该专用测试装置(1902)能提供大电源，该专用测试装置(1902)上的探针(1906)可以与被测晶圆(1905)上所有晶粒的电源/地接触，实现对被测晶圆(1905)全晶圆或部分晶圆区域供电。可通过专用测试装置(1902)把测试器(1901)所产生的激励并行传递给多个被测单元，驱动被测晶圆(1905)上全部或部分被测晶粒，各晶粒同时高速运行输入激励；比较/判定结果将通过专用测试装置(1902)与电缆(1903)导出到测试器(1901)中，若测试结果为比较结果，则测试器(1901)将根据输出的比较结果判定疑似失效单元。该系统还能根据运行结果对疑似失效单元单独测试，并具有标记失效单元的功能。

图20是多运算单元/多核集成电路芯片内部测试结构图，如图所示，在该多运算单元/多核集成电路芯片(2011)内部，测试激励生成器(2001)产生测试激励，并传输到各个被测单元(如被测单元(2002)、被测单元(2004)、被测单元(2007)、被测单元(2009))，这里被测单元为多运算单元/多核集成电路芯片内部的运算单元或者处理器核。各被测单元(如被测单元(2002)、被测单元(2004)、被测单元(2007)、被测单元(2009))运行测试激励，运行结果传输到相应的比较器(如比较器(2003)、比较器(2005)、比较器(2006)、比较器(2008))作相互比较得出比较/判定结果，测试结果写入特征寄存器(2010)，从而实现芯片内部多运算单元/多核的测试。在该实施例中，各个被测单元(如被测单元(2002)、被测单元(2004)、被测单元(2007)、被测单元(2009))的运行结果之间通过相互比较作测试，在具体实施中，也可以通过被测单元的运行结果和预期结果比较来作测试。

图21是晶粒输出到比较器的连线方式示意图。比较器(2103)、比较器(2104)位于切割道可能被切割区域(2107)、切割区域(2109)内，晶粒(2101)、晶粒(2102)的输出焊垫(2110)、输出焊垫(2108)与比较器(2103)、比较器(2104)之间的连线都必须经过切割道确定被切断区域(2105)，以保证比较器只在芯片测试时能够工作，芯片切割完成后晶粒的输出焊垫与比较器间的连线全部被切断，比较器不对输出焊垫产生负载作用。

图22是利用其它晶圆对被测晶圆上晶粒测试的四个实施例。在第一个实施例中，图22(a)中测试晶圆(2201)作为测试系统的组成部分覆盖在晶圆(2202)上方以作测试。在本实施例中，测试晶圆(2201)被划分为与被测晶圆(2202)相同的结构，在图22(b)中，测试晶圆(2201)上与被测晶圆(2202)晶粒对应的位置(2204)用于放置锡球(2205)以便将测试用电源/测试激励传输到被测晶粒，测试晶圆(2201)边角上的空余位置(2203)用于连接测试电缆(2206)。图22(c)是本实施例的剖面图，测试晶圆(2201)上的锡球(2205)与被测晶圆(2202)上的焊垫一一对应，压平装置(2210)压在测试晶圆(2201)上，使两晶圆的焊垫和锡球紧紧接触。利用焊垫和锡球相压形成的两晶圆之间的间隙，测试电缆(2206)可以通过固定件(2208)直接连接到测试晶圆(2201)边角上的空余位置(2203)。测试时测试用电源/测试激励通过固定件(2208)经测试电缆(2206)传输到测试晶圆(2201)，通过测试晶圆(2201)上的锡球(2205)传输到被测晶圆(2202)上的每个晶粒的相应焊垫，作为测试的输入。测试激励的执行结果可以在被测晶圆上比较，也可以传输回测试晶圆，利用测试晶圆上的比较器比较。

图22(d)是第二个实施例。测试晶圆(2211)是比被测晶圆(2202)大的晶圆，测试电缆(2206)可以通过固定件(2208)直接连接到测试晶圆(2211)伸出被测晶圆(2202)的部分，这样可以解决图22(c)中测试电缆(2206)不能太粗的问题。在本实施例中，测试时测试用电源/测试激励经测试电缆传输到测试晶圆(2211)，通过测试晶圆(2211)上的锡球(2212)传输到被测晶圆(2202)上的每个晶粒的相应焊垫，作为测试的输入。测试激励的执行结果可以在被测晶圆上比较，也可以传输回测试晶圆，利用测试晶圆上的比较器比较。

图22(e)是第三个实施例，在本实施例中，被测晶圆(2215)与测试晶圆(2211)原本大小相同，但被测晶圆(2215)被切去一边，测试晶圆(2211)是完整的晶圆，测试时测试用电源/测试激励经测试电缆传输到测试晶圆(2211)，通过测试晶圆(2211)上的锡球(2212)传输到被测晶圆(2215)上的每个晶粒的相应焊垫，作为测试的输入。测试激励的执行结果可以在被测晶圆上比较，也可以传输回测试晶圆，利用测试晶圆上的比较器比较。本实施例中被测晶圆(2215)只被切去一边，但在实际应用中，可以根据不同需要切去多边。

图22(f)是第四个实施例，测试晶圆(2214)是带有硅通孔(TSV)的晶圆。在本实施例中，测试电缆(2216)不需要直接连接到测试晶圆(2214)的正面，而是连接到测试晶圆(2214)的背面，通过TSV通孔将测试用电源/测试激励传输到被测晶圆(2202)。为更清楚地阐明本实施例的技术思路，图中压平装置和固定件被省略。

在实施例22(a)、22(b)、22(c)、22(d)、22(e)、22(f)中，除用测试晶圆上的锡球接触被测晶圆上的焊垫外，还可以用测试晶圆上的焊垫接触被测晶圆上的锡球，及测试晶圆上的锡球接触被测晶圆上的锡球等多种接触方法。

图23是对被测晶粒作DC测试的实施例。在本实施例中，被测晶粒(2301)的一个焊垫/锡球(2302)上接有一电流源(2303)，测试时，该电流源(2303)通过焊垫/锡球(2302)给予被测晶粒(2301)一定量的电源，此时焊垫/锡球(2302)对应于地(GND)产生一电势差，通过一模拟数字转换装置(2304)即可知焊垫/锡球(2302)上电压值。将此电压值与基准直流特性电压值比较，即可判定该直流特性值是否满足要求。

图24是对互补式金属氧化层半导体(CMOS)图像传感器测试的实施例。本实施例中，晶圆(2401)上的晶粒是CMOS图像传感器。有一发光装置(2404)能向晶圆(2401)上部分乃至全部CMOS图像传感器发出不同亮度和色度的光。专用针测卡(2403)的探针(2405)不挡住发光装置(2404)发出的光，并与晶圆(2401)上的一个CMOS图像传感器的的相应焊垫接触。通过并行比较不同CMOS图像传感器接受到的亮度和色度值，或将CMOS图像传感器接受到的亮度和色度值并行与基准值比较，并将判定结果经输出电路从探针(2405)传回专用针测卡(2403)，即可实现在共用基底上对大量CMOS图像传感器的并行比较。

图25是一种能在额定电压下提供够指定数量被测单元测试用的足够电源的晶圆测试机台的实施例。电源提供装置(2501)能提供够全部被测晶粒同时测试用的电源。测试时，测试主机(2502)中的测试激励和电源提供装置(2501)提供的电源从测试接口(2503)经探针(2505)并行传输到被测晶圆(2504)中的全部被测晶粒，实现全部被测晶粒的同时测试。在本实施例中，测试接口(2503)可以用晶圆实现，也可以用电路板实现。

图26是利用本发明测试集成电路芯片中功能模块时用于存储判定结果的测试结果表的示意图。判定结果保存在测试结果表(2601)中，每一个标号(2602)对应系统中一个被测单元，该位置上的信息表示被测单元的状态，其中“？”表示对应的被测单元未测，“X”表示对应的被测单元失效，“0”表示对应的被测单元正常。该测试结果表可以在集成电路芯片内，也可以在集成电路芯片外。其存储媒介可以是挥发性的，也可以是非挥发性的；可以是一次写入不再更改的，也可以是可擦除可多次写入的。当与失效功能模块功能相同的有效功能模块有冗余时，失效的功能模块被旁路，用冗余的有效功能模块替代失效功能模块，即可保证系统可以正常运行，提高良率，实现系统的自修复功能。

图27是一种与预期结果相比较的测试电路图。测试探针落在切割道中的焊垫(2703)或焊垫(2704)上，输入的信号为晶粒(2701)、晶粒(2702)的预期运行结果。预期运行结果通过传输路径(2705)传入比较器(2708)与比较器(2709)中，分别与晶粒(2701)的输出(2713)，晶粒(2702)的输出(2714)作比较，比较/判定结果存入寄存器(2711)、寄存器(2712)中。

图28是利用电路板作晶圆测试的剖视图。电路板(2801)通过固定件(2803)被固定在被测晶圆(2805)上方。电路板(2801)上拥有多个走线通道(2807)。除此之外，电路板(2801)上还可以拥有与走线通道(2807)相连接的锡球(2804)，其位置和被测晶圆(2805)的全部焊垫位置相对应，压平装置(2811)压在电路板(2801)上，使得锡球(2804)与焊垫紧紧接触。通过测试电缆(2813)就可以把电源、测试激励通过电路板(2801)的走线通道(2807)和锡球(2804)传递给被测晶圆(2805)，使得被测晶圆(2805)上全部晶粒的所有电源、测试激励都通过电路板(2801)上的锡球(2804)传入。同时测试设备通过测试电缆(2813)及电路板(2801)上的走线通道(2807)与锡球(2804)从被测晶圆(2805)上接收测试结果。在本实施例中，电路板(2801)上的锡球(2804)位置也可以与被测晶圆(2805)上的焊垫部分对应，此时，晶粒的部分输入电路板(2801)上的锡球(2804)传入，部分输入通过被测晶圆(2805)上的输入通道从经其它晶粒的焊垫传入。电路板(2801)上也可以不包含锡球(2804)，而拥有和走线通道(2807)相连接的焊垫。此时，被测晶圆(2805)上的测试焊垫需要连接相应的锡球，电路板(2801)上的焊垫位置和被测晶圆(2805)上的锡球位置全部或部分对应。本实施例中测试装置未被画出。

图29(a)为一种封装后集成电路测试装置实施例。在测试电路板(2901)上有复数个被测单元(2902)，一块缓冲比较芯片(2903)，以及用于与测试机台通信的输入输出接口(2904)。被测单元(2902)位于电路板的插槽中，其输入端与缓冲比较芯片(2903)的缓冲输出端相连；被测单元(2902)的输出端与缓冲比较芯片(2903)的一组用于比较的输入端相连；缓冲比较芯片(2903)的其余输入端与接口(2904)相连，用于接收测试激励与预期结果。

缓冲比较芯片(2903)包含用于信号驱动的缓冲电路和用于进行比较的比较电路，其中缓冲电路可以对测试激励进行驱动放大，使之能被传输到测试电路板(2901)上的复数个被测单元(2902)，同时也可以对比较结果进行驱动放大，使之能被送回测试机台。

测试机台所产生的测试激励可以通过输入输出接口(2904)经缓冲比较芯片(2903)输入到复数个被测单元(2902)进行测试，被测单元(2902)的运行结果输入到缓冲比较芯片(2903)与测试机台通过接口(2904)输入的预期结果进行比较，并把比较结果通过接口(2904)传递回测试机台，判定被测单元(2902)是否有效。

其中缓冲比较芯片(2903)的两组用于比较的输入端可以与不同被测单元(2902)的相应输出端相连，利用不同被测单元(2902)的输出相互比较，此时不需要测试机台提供预期结果就可以进行被测单元(2902)有效与疑似失效的判定。

在本实施例中，不同被测单元执行测试激励可以是同时(或并行)实时运行(或执行)的；被测单元运行结果与预期结果或与其他被测单元运行结果的比较可以是同时(或并行)实时运行(或执行)的。

在本实施例中，如果从测试机台来的测试激励的驱动足够大，那么可以省去对测试激励进行驱动放大的缓冲电路；如果从比较电路来的比较结果的驱动足够大，那么可以省去对比较结果进行驱动放大的缓冲电路。所述比较电路或缓冲电路也可以位于与测试电路板相连接的其他电路板上。

被测单元(2902)的输入激励也可以来自电磁波。

图29(b)为另一种封装后集成电路测试装置实施例。在测试电路板(2911)上只有复数个被测单元(2915)和电性连接接口(2912)。在另一块电路板(2918)上含有多个缓冲比较芯片(2916)、电性连接接口(2914)，以及用于与测试机台通信的输入输出接口(2919)。多块测试电路板(2911)通过电性连接接口(2912)与电路板(2918)上电性连接接口(2914)相连，组成一套测试装置，其三维效果图如图29(c)所示。测试电路板(2911)上的被测单元(2915)的输入输出端口与电性连接接口(2912)相连。测试机台通过输入输出接口(2919)，电性连接接口(2914)与电性连接接口(2912)向被测单元(2915)输入测试激励，通过输入输出接口(2919)向缓冲比较芯片(2916)输入预期结果。缓冲比较芯片(2916)通过电性连接接口(2914)与电性连接接口(2912)接收被测单元(2915)的运行结果与预期结果相比，判定被测单元(2915)是否有效。

其中缓冲比较芯片(2916)也可以作不同待测单元(2915)相应输出的互相比较，此时不需要测试机台提供预期结果就可以进行被测单元(2915)有效与疑似失效的判定。

被测单元(2915)的输入激励也可以部分或全部来自电磁波。

为清晰起见，以上两个实施例中的测试机台，各部件间的互连未显示。

图30A-B和图31A-B是采用本发明的测试系统的四个实施例。在图30A-B和图31A-B的四个实施例中，相同的部件使用相同的编号。对于在一实施例中描述过的部件，其相同部件在其他实施例中不再另外描述。

在图30A-B和图31A-B中仅针对晶圆测试的实施例作了说明，但对于本领域的人来说，这些实施例采用的技术思路同样适用于封装后芯片在电路板上的测试，如图29实施例所示，或适用于芯片内部复数个功能单元的测试，如图20实施例所示。

如图30A-B和图31A-B所示，测试系统3000包括晶圆3009和与晶圆3009相连的测试器3002。晶圆3009上含有复数个被测晶粒3001，每个晶粒中含有一被制造的功能单元，如加法器、存储器、微处理器、SOC、逻辑运算器、实现某种功能的射频电路、CMOS传感器等。

如图30A-B和图31A-B所示本发明的测试辅助电路包括输入线路3008和输出线路3009。测试器3002通过输入线路3008和输出线路3009和各个被测晶粒3001中的功能单元进行双向通讯。输入线路3008与各被测晶粒(或功能单元)3001的接入端3003相连。晶粒的接出端3006与各比较器3005的一输入端相连。输入线路3008可用于向各被测晶粒3001传输测试激励。数字电路测试激励典型地包括操作指令、数据、控制信号、时钟、供电等内容；而模拟电路测试激励典型地包括模拟信号、控制信号与供电等内容。在本发明中，测试激励中还可包括被测晶粒的运行预期结果。

在如图30A所示本发明的测试辅助电路中，各比较器3005的另一输入端和输入线路3008相连，用于接收从输入线路3008传送来的预期结果。各个寄存器3004的输入端与相应比较器3005的输出端相连，而各个寄存器3004的输出端与输出线路3009相连。在测试操作时，位于所述晶圆外的测试器3002通过输入线路3008，经各被测晶粒3001的接入端3003向同一晶圆上的每个被测晶粒3001传输测试激励(可以包括各被测晶粒的运行预期结果)。测试器3002还通过输入线路3008，将预期结果传输到各比较器3005的一个接入端。所述被测晶粒3001(或功能单元)按其设计功能可以同时(或并行)实时运行(或执行)测试激励，并从各被测晶粒的输出端3006输出运行结果至比较器3005的另一个接入端。比较器3005对运行结果和预期结果进行比较，被测晶粒3001(或功能单元)的比较结果可以同时(或并行)存入与比较器3005的输出端相连的相应寄存器3004。各个寄存器3004中的比较结果均通过输出线路3009传输回测试器3002，由测试器3002根据各个传回的比较结果判定对应被测晶粒3001是否功能正常(即，被测功能单元是正常单元或失效单元)。

在如图30B所示本发明的测试辅助电路中，各比较器3005的另一输入端不与输入线路3008相连，而是与和其一相邻的晶粒的接出端3006相连。和该比较器3005相连的相应晶粒接出端3006与另一相邻晶粒的比较器3005的输入端相连，形成晶粒接出端3006的链接。在如图30B中，其他的线路连接和如图30A所示本发明的测试辅助电路相同。在如图30B所示本发明的测试辅助电路中，其输入线路3008只传输测试激励，不传输预期结果。在测试操作时，位于所述晶圆外的测试器3002通过输入线路3008，经各被测晶粒(3001、3013)的接入端3003向同一晶圆上的多个被测晶粒(3001、3013)传输测试激励。所述被测晶粒可以同时(或并行)实时运行(执行)测试激励，并从各被测晶粒的输出端将运行结果传输至复数个比较器的接入端。以左上角被测晶粒3013为例，其输出端3006输出的运行结果不但传输到比较器3015的接入端，还通过内部连线3011传输到其相邻比较器3014的接入端，同时参与两个比较器中进行的比较。再以比较器3015为例，其一个接入端接收从被测晶粒3013输出端3006输出的运行结果，另一个接入端接收通过内部连线3010传输来的其他被测晶粒的运行结果，对两者进行比较，从而得到比较结果。之后与图30A所述实施例相同，被测晶粒(或功能单元)的比较结果可以同时(或并行)存入与比较器的输出端相连的寄存器3004。各个寄存器3004中的比较结果均通过输出线路3009传输回测试器3002，由测试器3002根据各个传回的比较结果判定对应被测晶粒(3001、3013)是否功能正常(即，被测功能单元是正常单元或失效单元)。

在如图31A所示本发明的测试辅助电路中，在每一被测晶粒上设有传感区3018，该传感区3018能将光转变成模拟信号、数字信号或图像信号。这种带有传感区的晶粒可以是CMOS传感器晶粒。测试时，通过位于所述晶圆外光源3102以光线形式3019发送部分测试激励，由各被测晶粒3101的传感器3018接收。其余测试激励由测试器3002通过输入线路3008经各被测晶粒3101的接入端3103向同一晶圆上的复数个被测晶粒(3101)传输。在本实施例中，测试器3002还通过输入线路3008，将预期结果传输到比较器3005的一个接入端。所述被测晶粒可以同时(或并行)实时运行(或执行)测试激励，并从各被测晶粒的输出端3106输出运行结果至比较器3005的另一个接入端。比较器3005对运行结果和预期结果进行比较，被测晶粒(或功能单元)的比较结果可以同时(或并行)存入与比较器3005的输出端相连的寄存器3004。各个寄存器3004中的比较结果均通过输出线路3009传输回测试器3002，由测试器3002根据各个传回的比较结果判定对应被测晶粒3101是否功能正常(即，被测功能单元是正常单元或失效单元)。也可以采用类似图30B所示实施例中的方法，对各被测晶粒的运行结果进行相互比较，并将比较结果传输回测试器3002，判定对应被测晶粒3101是否功能正常(即，被测功能单元是正常单元或失效单元)。通过图31A实施例检测的晶粒，其光转变成模拟信号、数字信号或图像信号的功能通路也得到了检测。

在如图31B所示本发明的测试辅助电路中，在每一被测晶粒上设有收/发天线3017，该收/发天线3017能将磁信号变成模拟信号或、数字信号。这种带有收/发天线的晶粒可以是射频标签(RFID)晶粒。在测试操作时，测试器3002通过电缆3021将部分测试激励传输到接收/发射装置3020，通过接收/发射装置3020的收/发天线3117进行无线信号发送，由各被测晶粒3201的收/发天线3017接收。其余测试激励由测试器3002通过输入线路3008经各被测晶粒3201的接入端3203向同一晶圆上的所有被测晶粒3201传输。所述收/发天线3017可以是用半导体工艺制造在同一晶圆上的，也可以是在测试时临时连接上的。在测试操作中，测试器3002还通过输入线路3008，将预期结果传输到比较器3005的一个接入端。所述被测晶粒3201可以同时(或并行)实时运行(或执行)测试激励，并从各被测晶粒的输出端3206输出运行结果至比较器3005的另一个接入端。比较器3005对运行结果和预期结果进行比较，被测晶粒3001(或功能单元)的比较结果可以同时(或并行)存入与比较器3005的输出端相连的寄存器(3004)。各个寄存器(3004)中的比较结果均通过输出线路3009传输回测试器3002，由测试器3002根据各个传回的比较结果判定对应被测晶粒3201是否功能正常。也可以采用类似图30B所示实施例中的方法，对各被测晶粒的运行结果进行相互比较，并将比较结果传输回测试器3002，判定对应被测晶粒3201是否功能正常(即，被测功能单元是正常单元或失效单元)。通过图31B实施例检测的晶粒，其天线收发功能通路也得到了检测。

在图30A-B和图31A-B中，晶圆3000上仅示意性的示出2x2的晶粒阵列。但对于本领域的人来说，本发明的原则同样适用于任何MxN的晶粒阵列。典型的晶粒阵列在图15和16和相关说明被描述。

本发明的测试辅助电路包括输入线路3008和输出线路3009对于被测晶粒的通路可以动态设置。对输入线路3008和输出线路3009动态设置的实施例在图12-15和相关说明被描述。

本发明的测试辅助电路的输出线路3009包括一个控制电路，可将被测晶粒的比较结果串行的输出，从而能找出每一个晶粒的比较结果在晶圆上的对应位置。该控制电路的实施例在图14和15和相关说明中被描述。

本发明的测试辅助电路上还有供电电路，用于向所有或部分功能单元、输入电路、输出电路和判断电路供电。该供电电路的实施例在图10和相关说明中被描述。

在本发明中，晶圆上的某个区域专用于和测试探针接触，以便向功能单元、输入电路、输出电路、及判断电路输入电源和激励以及读出判断结果。其实施例在图16和相关说明中被描述。

在本发明中，测试辅助电路的一部分或全部设置在晶圆的切割道。其实施例在图1，4，5和11和相关说明中被描述。

在本发明中，测试辅助电路能被自测试。其实施例在图16和相关说明中被描述。

在本发明中，测试辅助电路是用晶圆制造工艺制成的。其实施例在图16和相关说明中被描述。

在图4、5、6、7、9、13、20、21、27、29、30和31中，比较器可以是用来判断两个输入是否相等的装置，即两个输入相等时比较结果为正确，两个输入不等时比较结果为错误；也可以是用来判断两个输入的差值是否处于一个预定区间范围内的装置，即两个输入的差值在所述预定区间范围内时比较结果为正确，两个输入的差值不在所述预定区间范围内时比较结果为错误。

Claims (26)

1.一种用于测试在晶圆(wafer)上多个功能相同晶粒(die)的装置，每个晶粒包括一个功能单元，所述测试装置包括一个测试辅助电路，包括：

设置在晶圆上的输入电路，该输入电路通过每个功能单元的接入点与每个功能单元相连接，用于向每个功能单元输入测试激励，所述功能单元按照测试激励执行预定功能，并产生执行结果；

设置在晶圆上的多个判断电路，每个判断电路和被测功能单元(DUT，deviceunder test)连接，用于判断被测功能单元的执行结果是否正确；所述判断电路包括：一个比较器，其一输入端和一被测功能单元的执行结果输出相连，其另一输入端和另一被测功能单元的执行结果输出相连，所述比较器将一被测功能单元的执行结果和另一被测功能单元的执行结果进行比较；

设置在晶圆上的输出电路，输出电路和所有判断电路相连，用于输出所有判断电路的判断结果；

所述判断结果用于决定每个被测功能单元是正常单元或失效单元。

2.根据权利要求1所述的装置，还包括：

设置在晶圆上的供电电路，用于向所有或部分功能单元、输入电路、输出电路和判断电路供电。

3.根据权利要求1所述的装置，其特征在于所述装置测试晶圆上的全部或部分晶粒。

4.根据权利要求1所述的装置，其特征在于一个测试探针和所述装置中的一个功能单元的接入点相接触，所述输入电路包括：将激励和/或电源通过该功能单元相连的接入点送到全部或一部分功能单元、输入电路、输出电路、及判断电路的线路。

5.根据权利要求1所述的装置，其特征在于所述

所述比较器的输出和一寄存器的输入相连，所述寄存器的输出和输出电路相连。

6.根据权利要求1所述的装置，其特征在于一个测试探针和所述装置中的输出电路相连接。

7.根据权利要求1所述的装置，其特征在于一个测试探针和所述装置中的一个功能单元的接入点相接触，根据该功能单元在晶圆上的位置，所述输入电路和输出电路与功能单元的连接通路可被动态设置。

8.根据权利要求1-7中所述的任一装置，其特征在于：

每个功能单元包括或连接到一收/发天线，该功能单元包括无线收/发信号功能的线路，该线路的输入与收/发天线相连接，用于接收从收/发天线送来的部分或全部测试激励，或发射该功能单元的全部或部分执行结果。

9.根据权利要求8中所述的任一装置，其特征在于：

所述功能单元为射频标签(RFID)晶粒。

10.根据权利要求1-7中所述的任一装置，其特征在于：

每个功能单元包括一光电转换区域，该功能单元光电转换区域的输出和功能单元内电路相连接，用于接收从光源发送来的部分或全部测试激励。

11.根据权利要求10中所述的任一装置，其特征在于：

所述功能单元为CMOS传感器(CMOS sensor)或其他成像芯片。

12.根据权利要求1-7中所述的任一装置，其特征在于：

晶圆上的某个区域专用于和测试探针接触，以便向功能单元、输入电路、输出电路、及判断电路输入电源和激励以及读出判断结果。

13.根据权利要求1-7中所述的任一装置，其特征在于：

输入电路、输出电路、及判断电路的线路设置在切割道(scribe line)。

14.根据权利要求11中所述的任一装置，其特征在于：

测试辅助电路中位于切割道中与晶粒连接的线路，其连接线延伸到切割道的中线区域，以保证在切割时被切断。

15.根据权利要求1-7中所述的任一装置，其特征在于：

所述测试辅助电路能被自测试。

16.根据权利要求1-7中所述的任一装置，其特征在于：

所述测试辅助电路是用晶圆制造工艺制成的。

17.一种用于测试在晶圆上多个功能相同晶粒的方法，每个晶粒包括一个功能单元，所述方法包括如下步骤：

在晶圆上设置输入电路，输入电路通过每个功能单元的接入点与每个功能单元相连接；

在晶圆上设置多个判断电路，每个判断电路和两个相邻的被测功能单元连接；

在晶圆上设置输出电路，输出电路和所有判断电路相连；

通过输入电路向每个功能单元输入测试激励；

所述每个功能单元按照测试激励执行预定功能，并产生执行结果；

通过判断电路判断所述两个相邻的被测功能单元的执行结果是否相同，并以此产生被测功能单元运行结果是否正确的判断结果；

通过用于输出电路输出判断电路的判断结果；

根据判断结果决定每个被测功能单元是正常单元或失效单元。

18.根据权利要求17所述的方法，还包括如下步骤：

在晶圆上设置供电电路；

通过供电电路向所有或部分功能单元、输入电路、输出电路和判断电路供电。

19.根据权利要求17所述的方法，还包括如下步骤：

用一个测试探针和一个功能单元的接入点相接触；

根据该功能单元在晶圆上的位置，动态设置所述输入电路和输出电路与功能单元的连接通路。

20.根据权利要求17中所述的方法，其特征在于还包括如下步骤：

在晶圆上设置某个区域专用于和测试探针接触，

通过专用区域向功能单元、输入电路、输出电路、及判断电路输入电源和激励以及读出判断结果。

21.根据权利要求17-20中所述的任一方法，其特征在于：

输入电路、输出电路、及判断电路的线路被设置在切割道。

22.一种用于测试在电路板(circuit board)上多个功能相同芯片的装置，所述测试装置包括一个测试辅助电路，包括：

设置在电路板上的输入电路，该输入电路通过电路板上的测试接触点与每个芯片的引脚相连，用于向每个芯片输入测试激励所述芯片按照测试激励执行预定功能，并产生执行结果；

设置在电路板上的多个判断电路，每个判断电路和被测芯片连接，用于判断被测芯片的执行结果是否正确；所述判断电路包括：一个比较器，其一输入端和一被测芯片的执行结果输出相连，其另一输入端和另一被测芯片的执行结果输出相连，所述比较器将一被测芯片的执行结果和另一被测芯片的执行结果进行比较；

设置在电路板上的输出电路，输出电路和所有判断电路相连，用于输出所有判断电路的判断结果；

所述判断结果用于决定每个被测芯片是正常单元或失效单元。

23.根据权利要求22所述的装置，还包括：

设置在电路板上的供电电路，用于向芯片、输入电路、输出电路和判断电路供电。

24.根据权利要求22所述的装置，其特征在于一个测试接触点和所述装置中的一个芯片的引脚相接触，所述输入电路包括：将激励和/或电源通过该芯片相连的测试接触点送到其他芯片、输入电路、输出电路、及判断电路的线路。

25.根据权利要求22所述的装置，其特征在于所述

所述比较器的输出和一寄存器的输入相连，所述寄存器的输出和输出电路相连。

26.根据权利要求22所述的装置，其特征在于一个测试接触点和所述装置中的输出电路相连接。