JP4593717B2 - 回路基板及びそれを用いた回路装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、抵抗，コンデンサ，発光素子，受光素子等の電子部品を積層はんだを介して実装するための回路基板（実装基板）、及び電子部品を回路基板に実装した回路装置に関し、特に、積層はんだとしてＡｕ（金）−Ｓｎ（錫）系はんだを用いた回路基板に関し、光通信用装置に使用される回路基板に発光素子や受光素子等の光半導体素子を実装して成る回路装置（光回路・電子回路混在装置）に関する。
【０００２】
【従来の技術】
従来、回路基板上へのレーザダイオード（以下、ＬＤという）やフォトダイオード（以下、ＰＤという）等の光半導体素子の接合には、ＡｕＳｎ共晶はんだが使用されてきた。
【０００３】
しかし、ＡｕＳｎ共晶はんだは酸化し易いため、還元雰囲気中で回路基板と光半導体素子とを接合させなければならない。また、光半導体素子と回路基板との接合において、その微小な接合部に対応して安定なはんだを供給しつつ、サブミクロンオーダの高精度でかつ高信頼性の位置決め固定が要求される。
【０００４】
これら要求に対応するため、ＡｕＳｎ共晶はんだとして、Ａｕ−Ｓｎ系合金の単層膜を用いることや、Ａｕ薄膜とＳｎ薄膜とを交互に積層し多層はんだとすることが提案されている。
【０００５】
このような多層はんだは、中間層を形成しているＳｎ薄膜の厚みを０．３μｍ以下にすることで表面粗さを改善し、はんだの溶融時に生起する溶融はんだの合金以前の酸化を防止したり（例えば特開平10−6073号公報を参照）、Ａｕ薄膜及びＳｎ薄膜の各１層分の膜厚を０．００１〜１．０μｍとし、はんだ組成をＳｎ過剰に設定することで濡れ性を向上させている（例えば特開平9−283909号公報を参照）。そして、これらの例では、いずれも高精度位置決めの必要性から多層はんだの総膜厚を１．０〜２．０μｍに設定している。
【０００６】
【発明が解決しようとする課題】
しかしながら、本発明者等は光半導体素子の回路基板への数多くの実装実験からはんだ厚みの考察を行った結果、上記例のような２μｍ以下のはんだ膜厚では、以下に示す主に２つの問題が生じることが明らかになった。
【０００７】
▲１▼平行度の問題
光半導体素子を回路基板にダイボンドする際に、両者の平行度が重要となるが、例えば、光半導体素子の実装部分のサイズが１ｍｍ角の場合、平行度を１μｍに抑えるためには、およそ１×１０^-3ｒａｄの機械精度（ボンディングする前の回路基板の配置精度）が必要となる。すなわち、はんだを薄くした場合、回路基板に光半導体素子を密着させるためにはかかる機械精度が必要となるので、多層はんだの厚みが２μｍ以下では対応が困難であり、接合ムラが発生する。
【０００８】
この機械精度は光半導体素子の実装機の性能に依存し、実装機の機械精度が向上すれば、はんだの厚みを薄くすることは高さ精度の点で有利である。しかし、機械精度を上記精度で常時確保することは容易ではない。従って、実際の工程でははんだの厚みをある程度厚くすることが不可欠となる。
【０００９】
▲２▼適正組成の問題
通常、回路基板や光半導体素子のメタライズ厚みは０．５μｍ程度であり、これに対しはんだを薄くすることは、メタライズに対しスケール的には同程度となる。すなわち、メタライズの量がはんだに対して無視できなくなり、溶融時におけるＡｕの組成が変動する。
【００１０】
したがって、従来のはんだの厚みでは、はんだを溶融した場合にメタライズが食われるため、はんだ組成がＡｕリッチになる等の組成シフトが生じる。これにより、予想できない合金相が生じたり、均質にＡｕやＳｎが溶融しない等の問題が発生する。
【００１１】
これらの点から、はんだの体積はできるだけ大きいことが望まれる。勿論、この場合は高さ精度という点では不利となる。このように組成の安定化のためにも、はんだの厚みはある程度の厚みを有することが必要となる。
【００１２】
そこで本発明は、高さ精度を維持しつつ、電子部品と回路基板の密着強度にも優れ、しかもはんだの溶融後も安定した組成を保持することで高精度かつ高信頼性を有する回路基板、及びそれを用いた回路装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明の回路基板は、基板上（基板に直接、又は基板に被着形成された下地接着層上）に、Ａｕ薄膜とＳｎ薄膜の交互多層膜から成る積層はんだを形成した回路基板において、積層はんだの最上層及び最下層をＡｕ薄膜にするとともに、Ａｕ薄膜の合計膜厚よりＳｎ薄膜の合計膜厚が大であることを特徴とする。
【００１４】
特に、積層はんだの最上層の膜厚が、積層はんだのそれ以外の層を構成するＡｕ薄膜と同等以上であること。積層はんだの最上層の膜厚が０．２μｍ以上であること。積層はんだの全体の厚みが３〜５μｍであり、かつ交互多層膜の積層数が7以上であること。積層はんだの重量組成比Ａｕ：Ｓｎが７０〜８０：３０〜２０の範囲内であることを特徴とする。
【００１５】
また、本発明の回路装置は、上記回路基板上に、前記積層はんだを介して電子部品を載置したことを特徴とする。すなわち、上記積層はんだを溶融せしめ、該積層はんだを介して電子部品を回路基板上に載置し、溶融している積層はんだを固化させて成る。
【００１６】
ここで、交互多層膜における中間層のＡｕ薄膜の膜厚を最上層及び最下層のＡｕ薄膜と同等以下としたのは、経済的な理由の他に合金化を容易にするためであり、Ｓｎ薄膜の総厚みをＡｕ薄膜の総厚みより大に設定したのは上記と同様な理由と濡れ性を良くするためである。
【００１７】
また、最上層のＡｕ薄膜の膜厚を０．２μｍ以上としたのは、その下層にあるＳｎ薄膜の酸化防止のため最低限必要な膜厚としたからである。また、最下層のＡｕ薄膜を交互多層膜における中間層のＡｕ薄膜より厚くしたのは、その直上に位置するの薄膜のＳｎ成分が下地電極のＡｕ等と混合するのを防止するためであり、このＡｕ薄膜の膜厚が薄いと下地接着層の食われが多くなり、組成比管理が困難になるためである。
【００１８】
さら、重量組成比Ａｕ：Ｓｎを７０〜８０：３０〜２０の範囲内に設定したのは、接合すべき電子部品の搭載（配設）面でのメタライズ状態に大きく依存するが、たいていの場合、上記範囲内であれば、濡れ性を考慮しても十分実用レベルの安定した実装が可能であることによる。
【００１９】
上述したように、実際の電子部品のフリップチップ実装において、その回路基板（実装基板）の加熱、電子部品への加圧圧着により、通常、約１μｍ前後の電子部品の沈み込みが生じることから、はんだ付け時の実装条件のバラツキを考慮し、積層はんだの厚みは３〜５μｍを好適範囲とする。なお、５μｍ以上では電子部品の高精度実装が困難となる。
【００２０】
また、交互多層膜における積層数が7以下では、Ｓｎ薄膜の合計膜厚よりＡｕ薄膜の合計膜厚を大きくする構成としているため、溶融時にかなりＳｎリッチな組成となり、濡れ性が良すぎて表面へのＳｎ成分の露出による酸化やＡｕＳｎ化合物層の形成を抑制できず、電子部品の高精度で高信頼性の実装ができない。
【００２１】
一般的には交互多層膜における積層数が多い方が良いが、あまり積層数が多いと生産性とコスト面で問題があるため、積層数は１０程度が適当である。
【００２２】
【発明の実施の形態】
以下、図面に基づき本発明の実施形態を詳細に説明する。
【００２３】
図１に示すように、基板１上又は基板１上に被着形成された下地接着層２上に、Ａｕ薄膜とＳｎ薄膜の交互多層膜（図中、３，４，５）から成る積層はんだＨを形成した回路基板Ｓ１は、積層はんだＨの最上層５及び最下層３をＡｕ薄膜にし、積層はんだＨを構成するＡｕ薄膜の合計膜厚より、積層はんだＨを構成するＳｎ薄膜の合計膜厚が大としている。
【００２４】
また、積層はんだＨの最上層５の膜厚を、積層はんだＨの最上層５以外の層を構成するＡｕ薄膜と同等以上としている。また、積層はんだＨの最上層５の膜厚は０．２μｍ以上である。また、積層はんだＨの厚みは３〜５μｍが好適範囲であり、かつ交互多層膜の積層数は７〜１０が好適範囲である。さらに、積層はんだＨの重量組成比Ａｕ：Ｓｎは７０〜８０：３０〜２０の範囲内としている。なお、図中４は、最下層２上に形成された交互多層膜の中間層であり、４ａはＳｎ薄膜、４ｂはＡｕ薄膜である。
【００２５】
ここで、基板１はアルミナなどのセラミック基板や単結晶Ｓｉなどから成る半導体基板等が用いられる。また、この上に積層はんだＨを密着性良好に被着形成させるため、下地接着層２として金属薄膜が単層若しく２種以上の金属からなる複数層で形成される。下地接着層２は、例えば下層／上層がＣｒ／ＡｕやＴｉ／Ｐｔ／Ａｕ等が適宜選択して用いられる。積層のための成膜方法としてはスパッタリング法やＥＢ蒸着法が採用され、ＡｒやＮ₂などの不活性雰囲気下で薄膜形成を行う。
【００２６】
このようにして、下地接着層２が形成された後、最下層３のＡｕ薄膜が同様な成膜方法でその上に積層される。Ａｕ薄膜から成る最下層３の膜厚は直下の下地接着層２の厚さと同等以上の厚みが望ましい。これは最下層３の膜厚があまり薄いと溶融合金化の際に下地接着層２の影響を直接受け、接合不良を惹起するためである。
【００２７】
最下層３の形成に引き続き、Ｓｎ薄膜４ａとＡｕ薄膜４ｂが交互に積層される。交互積層膜の最後は最上層５のＡｕ薄膜が成膜される。最上層５は上述したように、接合する素子等の電子部品のメタライジング状態によりその膜厚は制約を受けるが、基本的には最上層５の直下のＳｎ薄膜４ａの酸化を防止することができる程度の膜厚が必要である。
【００２８】
本発明では、鋭意実験の結果、接合する電子部品側の最上層５を構成するＡｕ薄膜の膜厚を０．２μｍ以上とすれば、Ｓｎ薄膜４ｂの膜厚をそれほど薄層化せずとも、大抵の電子部品（特に光半導体素子）に対応可能であることを見出した。
【００２９】
次に、電子回路装置として光通信分野で使用される光モジュールを適用した場合の一例について図４に基づいて説明する。なお、図中Ｌは光軸であり、図４（ｂ）は図４（ａ）における光軸Ｌを含む断面線Ａ−Ａでの端面図である。
【００３０】
図４（ａ），（ｂ）に示す光回路・電子回路混在装置である回路装置は光送信用の光モジュールＭであり、シリコン単結晶等の異方性エッチングが可能な材料から成る基板１１には、水酸化ナトリウムや水酸化カリウム等の水溶液であるアルカリ性水溶液の異方性エッチングで光導波体用溝１２（深いＶ溝）、反射溝１３（浅いＶ溝）が設けられている。そして、光導波体用溝１２に光ファイバや光導波路体などの光導波体１４を実装し、この光導波体１４の一端部で反射溝１３の一端部にはＬＤ（半導体レーザ）等の発光素子１５を、導体パターンである下地接着層１６及び上記Ｈと同様な積層はんだ１７を介して基板１１上に配設している。反射溝１３には内部の全面もしくは一部の面がＡｕのメタライズ等で反射膜が形成され、この反射溝１３を跨ぐようにして面受光型のモニター用ＰＤである受光素子１８を発光素子１５と同様にして下地接着層１６及び積層はんだ１７を介して配設している。
【００３１】
ここで、発光素子１５は、例えばＩｎＧａＡｓＰを用い、受光素子１８は、例えばＧｅ，ＩｎＧａＡｓ，ＩｎＧａＡｓＰ，ＡｌＧａＡｓＳｂ，ＩｎＧａＳｂ等から成るIII-Ｖ族多元半導体多結晶を用いた面受光型のＰＤを用いるものとする。
【００３２】
以上のように構成された光モジュールＭにおいて、発光素子１５は前方及び後方に光を出射するが、後方への出射光は受光素子１８により検出され、この検出により発光素子１５の前方への出射光を制御し、この出射光を光導波体１４へ光結合させる。
【００３３】
かくして、発光素子１５及び受光素子１８が安定した積層はんだ１７上に載置されることになるので、発光素子１５と光導波体１４、発光素子１５と受光素子１８とが正確に光結合されるので、結合効率の優れた光モジュールＭを提供できる。
【００３４】
なお、本実施形態では光回路と電子回路を混在させた光モジュールを例にとり説明したが、光回路だけの回路装置や電子回路だけの回路装置でも適用可能である。
【００３５】
【実施例】
以下に本発明のより具体的な実施例について説明する。
［実施例１］
図２に示すように、光回路用として用いるＳｉ単結晶から成る基板（厚み約５００μｍ）１の上に、３００μｍ角で接合部分が約２５０μｍ角のＬＤ素子（不図示）をフリップチップ実装した回路基板Ｓ２とした。
【００３６】
この際、基板１は前もって熱酸化処理を行い、表面に約１μｍ厚みの熱酸化膜１ａを施した。この上にスパッタ法でＣｒ薄膜から成る第１下地接着層２ａを０．０５μｍ、Ａｕ薄膜から成る第２下地接着層２ｂを０．５μｍの厚みで成膜し下地接着層２を形成した。
【００３７】
ついで、Ａｕ薄膜から成る最下層３を０．２μｍ、ＡｕＳｎ交互層の中間層４においてＳｎ薄膜４ａを０．３μｍ、Ａｕ薄膜４ｂを０．２μｍ、そしてＡｕ薄膜から成る最上層５を０．５μｍの厚みで成膜し、合計１１層で３μｍ厚のＡｕＳｎ積層はんだＨを形成した。また、比較のため、７層で２μｍ厚（最下層０．１μｍ、交互積層膜の中間層におけるＳｎ薄膜０．３３μｍ、交互積層膜の中間層におけるＡｕ薄膜０．２５μｍ、最上層０．４μｍ）のサンプル（以下、２μｍ／７層サンプルという）と、7層で３μｍ厚（最下層０．２３３μｍ、交互積層膜の中間層におけるＳｎ薄膜０．５μｍ、交互積層膜の中間層におけるＡｕ薄膜０．２３３μｍ、最上層０．８μｍ）のサンプル（以下、３μｍ／７層サンプルという）の積層はんだも同様なプロセスで形成した。重量組成比Ａｕ：Ｓｕは８０：２０とした。
【００３８】
また、実装条件を同一にし、条件毎に１０個のサンプルを作製した。素子のはんだ接合強度をせん断強度評価装置にて測定したところ、３６０℃での加熱条件下では、２μｍ／7層サンプルは平均２．８８Ｎと高いシェア強度を示すものの、その反面、バラツキがσ＝１２４．２と大きく安定した強度は得られなかった。
【００３９】
また、３μｍ／7層サンプルは第１層目から積層が困難となり、結果成膜後の平均シェア強度は０．５９Ｎと最低であり、実用レベルの強度は得られなかった。
【００４０】
これらの比較サンプルに比べて本実施品は、実用レベルを上回る平均強度２．６１Ｎを示し、かつ強度のバラツキもσ＝３８．９と小さかった。
【００４１】
［実施例２］
図３に示すように、アルミナから成るＰＤキャリアである基板１にＡｕＳｎ積層はんだＨを形成し、その実装性能を評価した。使用したチップサイズは５００×３００μｍで、接合面は約１００μｍ角とした。
【００４２】
ＡｕＳｎ積層はんだを形成するため、まず基板１にメタライズを行った。メタライズは膜厚２μｍの下層／上層がＭｏ膜２ａ／Ｍｎ膜２ｂ、膜厚１μｍのＮｉ膜２ｃ、そして密着性向上のため膜厚１μｍのＡｕ膜２ｄさらにバリヤー層として膜厚０．４μｍのＰｔ膜２ｅを順に成膜して下地接着層２を形成した。
【００４３】
このように形成した下地接着層２に、実施例１と同様にＡｕ薄膜とＳｎ薄膜を交互に積層した。本実施例では、１１層で５μｍ厚（最下層３を０．２８μｍ、中間部４の交互多層膜のＳｎ薄膜４ａを０．６μｍ、中間部４の交互多層膜のＡｕ薄膜４ｂを０．２８μｍ、最上層５を０．６μｍ）のＡｕＳｎ積層はんだＨを形成した。この場合は下地接着層２が厚いため、濡れ広がり性を考慮してあらかじめ重量組成比Ａｕ：Ｓｎは７５：２５とＳｎリッチの組成とした。
【００４４】
また、比較のため１１層で３μｍ厚のサンプル（以下３μｍ／１１層サンプルという）と７〜９層で３μｍ厚のサンプル（以下３μｍ／７〜９層サンプルという）を作製した。これらサンプルは、最下層０．４μｍ、Ｓｎ薄膜層０．３６μｍ、Ａｕ薄膜層０．１２５μｍ、最上層０．４μｍとした。また、これらサンプルでは重量組成比Ａｕ：Ｓｎは８０：２０〜７０：３０まで変化させた。
【００４５】
以上のように作製した基板１にＰＤをフリップチップ実装し、その濡れ性と接合強度を評価した。
【００４６】
その結果、本発明の実施例では、濡れ広がり性が良好で実用レベルの強度０．４９Ｎに対し、安定した平均接合強度約０．６９Ｎが得られた。これに対して３μｍ／１１層の比較サンプルでは、濡れ広がり性にやや劣り平均接合強度は０．４４Ｎであった。
【００４７】
また、３μｍ／７〜９層サンプルの場合は、積層が困難でかつ平均接合強度も０．１Ｎ以下と小さく使用に耐えないものであった。また、重量組成比Ａｕ：Ｓｎは、Ｓｎリッチ組成の場合、加熱温度が高い程、加熱時間を極短時間に抑えれば、７０：３０付近でも実用レベルのはんだ付けには問題ないことが分かった。
【００４８】
【発明の効果】
以上詳述したように、本発明の回路基板及びそれを用いた電子回路装置によれば、大抵の電子部品、特に光半導体素子を回路基板上に１μｍ程度の高精度でかつ実用レベルの接合強度を維持しながら安定してはんだ付けを行うことができ、ひいては、電子部品と回路基板の密着強度にも優れ、しかも積層はんだの溶融後も安定したはんだ組成を保持する、高精度で高信頼性を有する回路基板及びそれを用いた電子回路装置を提供できる。
【図面の簡単な説明】
【図１】本発明に係る回路基板の一実施形態を模式的に説明する断面図である。
【図２】本発明に係る回路基板の一実施例を模式的に説明する断面図である。
【図３】本発明に係る回路基板の他の実施例を模式的に説明する断面図である。
【図４】本発明に係る電子回路装置の一実施形態を説明する模式図であり、（ａ）は斜視図、（ｂ）は（ａ）のＡ−Ａ線端面図である。
【符号の説明】
１ ：基板
２ ：下地接着層
２ａ：第１下地接着層 ２ｂ：第２下地接着層３ ：最下層
４ ：交互多層膜
４ａ ：Ｓｎ薄膜層
４ｂ ：Ａｕ薄膜層
５ ：最上層
Ｈ：積層はんだ
Ｓ１〜Ｓ３：回路基板
Ｍ：光モジュール（回路装置）

Claims (5)

1. 基板上にＡｕ薄膜とＳｎ薄膜の交互多層膜から成る積層はんだを形成した回路基板において、前記積層はんだの最上層及び最下層をＡｕ薄膜にするとともに、前記Ｓｎ薄膜の合計膜厚が前記Ａｕ薄膜の合計膜厚より大きく、前記積層はんだの厚みが３〜５μｍであり、かつ前記交互多層膜の積層数が１１以上であり、前記積層はんだの最上層および最下層の膜厚が、前記積層はんだの他の層を構成するＡｕ薄膜より大きいことを特徴とする回路基板。
2. 前記積層はんだの最上層の膜厚が０．５μｍ以上であることを特徴とする請求項１に記載の回路基板。
3. 前記積層はんだの重量組成比Ａｕ：Ｓｎが７０〜７５：３０〜２５の範囲内であることを特徴とする請求項１または２に記載の回路基板。
4. 前記基板と前記積層はんだとの間に下地接着層がさらに設けられ、前記はんだの最下層の膜厚が、前記下地接着層の膜厚と同等以上である請求項１乃至３のいずれかに記載の回路基板。
5. 請求項１乃至４に記載の回路基板上に、前記積層はんだを介して、発光素子と前記発光素子からの出射光を検出するための受光素子とを載置したことを特徴とする回路装置。

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