JP4591808B2

JP4591808B2 - 半導体装置

Info

Publication number: JP4591808B2
Application number: JP2003179043A
Authority: JP
Inventors: 誠司成井; 隆郎安達; 正行中村; 晋也岩佐; 賢太田; 渡辺　　賢一
Original assignee: Elpida Memory Inc; Nippon Systemware Co Ltd
Current assignee: Nippon Systemware Co Ltd; Micron Memory Japan Ltd
Priority date: 2003-06-24
Filing date: 2003-06-24
Publication date: 2010-12-01
Anticipated expiration: 2023-06-24
Also published as: JP2005019498A

Description

【０００１】
【発明の属する技術分野】
本発明は、レーザーを用いて溶断されるフューズと、フューズの２つの接点を引き出すための第１及び２の配線とを有する半導体装置に関し、特に、フューズの多段積みを可能にした半導体装置に関する。
【０００２】
【従来の技術】
従来の半導体装置の構成を図１０を参照して説明する。
【０００３】
従来の半導体装置では、フューズ１０１、各接点の引き出し線、共通線１０２及びスルーホール１０４（ＴＨ１）を用いており、図１０のように魚の骨のようなレイアウト（フィッシュボーンタイプ）を用いていた。
【０００４】
しかし、この構成下では、１開口１０３当りフューズ１０１を２段までしか積むことができず、更にフューズ１０１が必要な場合は、開口１０３を別にしてフューズ１０１を配置するしかなかったが、パッシベーション膜の開口１０３は幅、間隔それぞれが２０ｕｍ程度必要であり、面積のオーバーヘッドが大きかった。
【０００５】
同一開口１０３に２つのフィッシュボーンタイプのフューズ１０１を積むことも可能ではあるが、引き出し配線を他のフューズ１０１の間に通す必要があり、レーザーのスポットの中に入らないようにフューズ間隔を広げなくてはならず、結局、面積が増大してしまう。
【０００６】
共通線１０２についてもフューズ１０１より太い２ｕｍ程度の幅を確保しているが、レーザースポットに入らないよう更にマージンをもたせており、面積増大の一因にもなっている。また、共通線１０２が線状であることから、切断時のレーザーによるダメージに弱く、数箇所切れてしまうとその共通線１０２に繋がるフューズ１０１が使えなくなってしまうという問題がある。
【０００７】
また、フィッシュボーンタイプのフューズ１０１は、切断に大きなエネルギーが必要であり、その分、周囲に与える影響が大きいという問題がある。
【０００８】
【特許文献１】
特開昭５７−７５４４２号公報
【０００９】
【特許文献２】
特開平９−１７８７２号公報
【００１０】
【特許文献３】
特開２００２−３５３３１１号公報
【００１１】
【発明が解決しようとする課題】
そこで、本発明は、上記従来技術の問題点に鑑みて成されたものであり、その目的とするところは、高密度にレイアウト可能な面積効率の高いフューズを有する半導体装置を提供することにある。
【００１２】
また、本発明の他の目的は、切断性が良く、耐湿性など信頼度の高いフューズを有する半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明では、レーザーを用いて溶断されるフューズと、フューズの２つの接点を引き出すための第１及び２の配線とを有する半導体装置であって、上記フューズと第１及び２の配線とはそれぞれ異なる材料で形成されると共に、第１の配線は第２の配線を覆うように面状に形成されていることを特徴とする。
【００１４】
ここで、前記第１及び２の配線は、同一工程で形成されるスルーホールを介してヒューズにそれぞれ接続されていることが好ましい。
【００１５】
また、前記ヒューズと第１及び２の配線は、パッシベーション膜の開口部分に形成されていることが好ましい。
【００１６】
前記第１の配線は第２の配線を覆うことにより、レーザーによるダメージや水分などから第２の配線を保護する。
【００１７】
また、前記第１の配線を複数のフューズで共用することにより、フューズをマトリックス状に配置することが可能になる。
【００１８】
例えば、前記第１の配線は、第２の配線とフューズとを接続するためのスルーホール部分のみ開口され、このスルーホール部分を除いた部分において第１の配線は第２の配線を覆う。
【００１９】
好ましくは、前記フューズはアルミを主成分とする材料により形成され、第１の配線は窒化チタンもしくはポリシリコンを主成分とする材料により形成され、第２の配線はタングステンを主成分とする材料により形成されている。
【００２０】
また、前記フューズはメインワード線もしくはカラム選択線と同一工程で形成され、第１の配線は容量電極の対極と同一工程で形成され、第２の配線はビット線と同一工程で形成されることが好ましい。
【００２１】
例えば、前記第２の配線をゲート配線材料で形成し、第１の配線と第２の配線とをコンタクトを介して接続するようにしても良い。
【００２２】
【発明の実施の形態】
（第１の実施の形態）
最初に、図１及び図２を参照して、本発明の第１の実施の形態による半導体装置について説明する。ここで、図１は第１の実施の形態による半導体装置の平面図を、図２はそのＡ−Ａ’断面図を示す。
【００２３】
本発明の第１の実施の形態の特徴は、従来のようにフューズに切断、非切断の判定を行うための電位、信号を供給する配線材料を線状にレイアウトするのではなく、面状にレイアウトすることによりフューズの他端を引き出す配線を覆ったことにある。
【００２４】
具体的には、図１及び図２に示すように、基板１０上に、フューズ１１の両端に形成されたスルーホール１２を介して、第１の配線としての共通線１３と第２の配線としての引き出し線１４とがフューズ１１にそれぞれ接続されている。このフューズ１１、スルーホール１２、共通線１３及び引き出し線１４は、層間膜１５内に形成されている。
【００２５】
本発明では、面状の共通線１３によって、他方の引き出し線１４の上を覆う構造を有している。この面状の共通線１３が引き出し線１４の上を覆うことにより、フューズ１１の切断時のレーザーによる損傷や、パッシベーション膜１６の開口１７から進入する水分から引き出し線１４を保護する。
【００２６】
また、面状であることから、共通線１３自身に多少の損傷を受けても、フューズ情報の読み出しには影響ない。さらに、フューズ１１自体が小さいことから、切断時のレーザーのエネルギーも小さくでき、損傷も少なくなる。
【００２７】
従って、後述のように、１つのパッシベーション膜１６の開口１７当り、何段にもフューズ１１を積んで配置することができ、パッシベーション膜１６の開口１７を含めたフューズレイアウトの大幅な面積低減という効果が得られる。１ＧＤＲＡＭでは、１チップ当りのフューズ本数が２万本を越える予定であり、本発明による効果は著しい。
【００２８】
また、本発明では、フューズ１１と共通線１３及び引き出し線１４とは、それぞれ異なる材料で形成されている。例えば、フューズ１１はアルミを主成分とする材料により形成され、共通線１３は窒化チタンもしくはポリシリコンを主成分とする材料により形成され、引き出し線１４はタングステンを主成分とする材料により形成されている。また、上記共通線１３及び引き出し線１４は、同一工程で形成されるスルーホール１２を介してフューズ１１にそれぞれ接続されている。
【００２９】
（第２の実施の形態）
次に、図３、図４及び図５を参照して、本発明の第２の実施の形態について説明する。第２の実施の形態では、半導体装置の一例としてＤＲＡＭを適用した場合について説明する。ここで、図３は第２の実施の形態の半導体装置の平面図を示し、図４及び図５はそのＢ−Ｂ’線、Ｃ−Ｃ’線にそれぞれ沿った断面図を示す。
【００３０】
第２の実施の形態によるＤＲＡＭでは、基板３０上に、フューズ３１として第２メタル（Ｍ２）、共通線３３としてメモリセル対極（ＰＬ）、引き出し線３４として第１メタル（Ｍ１）を使用している。フューズ３１は、第１スルーホール３２（ＴＨ１）により、共通線３３としてのメモリセル対極（ＰＬ）と引き出し線３４として第１メタル（Ｍ１）の両方に一括で接続される。また、これらの構造はフューズ３１の切断性から、パッシベーション膜３６（ＰＩＱ）の開口３７に形成される。
【００３１】
また、フューズ３１、共通線３３引き出し線３４及び第１スルーホール３２は、層間膜３５内に形成されている。
【００３２】
そして、本発明に従って、共通線３３は面状にレイアウトされ、複数のフューズ３１で共有されている。また、共通線３３は、引き出し線３４とフューズ３１とを接続するのに用いる第１スルーホール３２の部分のみ穴が開き、引き出し線３４はこの部分を除き共通線３３の下に配置されている。
【００３３】
上記構成おいては、引き出し配線３４が共通線３３によって覆われているため、レーザー照射時に切断するフューズ３１に繋がる引き出し線３４以外の引き出し線３４は損傷を受けにくくなっている。また、共通線３３自体は面状に配置されているため、レーザーにより一部を損傷しても完全に断線しオープンになることはない。このため、図５に示すように、フューズ３１とフューズ３１の間を他のフューズ３１の引き出し線を通すことができる。
【００３４】
従って、１つのパッシベーション膜３６の開口３７に対して、フューズ３１を何段も積むことができるという効果がもたらされる。パッシベーション膜３６は、２０ｕｍ程度の幅及び間隔が必要であるから、大幅な面積の低減が可能となる。
【００３５】
また、フューズ３１はメインワード線もしくはカラム選択線と同一工程で形成され、共通線３３は容量電極の対極（プレート）と同一工程で形成され、引き出し線３４はビット線と同一工程で形成される。
【００３６】
また、隣り合うフューズ３１の間には、ガードを挿入するようにしても良い。
【００３７】
（第３の実施の形態）
次に、図６及び図７を参照して、本発明の第３の実施の形態について説明する。
【００３８】
前記第２の実施の形態では、本発明の半導体装置をＤＲＡＭに適応したが、本発明はＤＲＡＭ以外の半導体装置についても適用することができる。
【００３９】
本発明をＤＲＡＭ以外に適応した場合の半導体装置の平面図を図６に示す。また、図６のＤ−Ｄ’線の断面図を図７に示す。
【００４０】
本第３の実施の形態では、基板６０上に、第２メタル（Ｍ２）としてのフューズ６１、第１メタル（Ｍ１）としての共通線６３、ゲート配線（ＧＡＴＥ）としての引き出し線６４を使用している。図７に示すように、フューズ６１は、共通線６３と第１スルーホール６２（ＴＨ１）で接続されている。他方、引き出し側は第１スルーホール６２により一旦共通線６３と接続され、更にコンタクト６７（ＣＮＴ）によりゲート配線としての引き出し線６４に接続されている。勿論、引出し側のＭ１は共通線のＭ１とは、囲まれているだけで接続されていない。これらの構造はフューズ６１の切断性から、パッシベーション膜６５（ＰＩＱ）の開口６６に形成される。
【００４１】
従って、このような場合でも、引き出し線６４を共通線６３で覆うことが可能であるので、前記実施の形態と同様な効果が得られる。しかも、ＤＲＡＭに特有のメモリセル対極（ＰＬ）を使わないので、他の製品にも適用可能である。勿論、ＤＲＡＭにも適用することも可能である。
【００４２】
本第３の実施の形態では、共通線６３（Ｍ１），引き出し線６４（Ｍ２）として、他のメタル層を用いてもよい。さらには、ゲート配線６４の代わりに拡散層を用いてもよい。
【００４３】
（第４の実施の形態）
第４の実施の形態では、引き出し線に対しさらに複数の層を重ねて信頼度高めることができる。そのための構成を、第４の実施の形態として図８及び図９に示す。
【００４４】
ここで、図８は第４の実施の形態の半導体装置の平面図を示し、図９はそのＥ−Ｅ’線に沿った断面図を示す。
【００４５】
本第４の実施の形態は、ＰＬ６８をフューズ６１（Ｍ２）と共通線６３（Ｍ１）との間に入れた点以外は、上記第３の実施の形態と同じなので、その構成の説明は省略する。本第４の実施の形態では、引き出し線６４に対するレーザー照射による損傷を更に低減でき、本発明の目的が達成されることは勿論、共通線６３も損傷を低減可能であり、より一層の信頼度が向上する。
【００４６】
上記実施の形態において、ゲート配線（ＧＡＴＥ）、共通線（Ｍ１）、フューズ（Ｍ２）、ＰＬは他の層に変更してもよい。また、共通線をＰＬとし、引出し線にＭ１、ＧＡＴＥの両方を使用することにより引き出せる配線の本数を増やしフューズの段数を更に増やすことも可能である。
【００４７】
【発明の効果】
本発明によれば、高密度にレイアウト可能な面積効率の高いフューズを有する半導体装置を提供することができる。その理由は、本発明では、フューズをパッシベーション膜の１開口当り多段（２段以上）に積むことが可能となったからである。
【００４８】
また、本発明によれば、切断性が良く、耐湿性など信頼度の高いフューズを有する半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の平面図である。
【図２】本発明の第１の実施の形態による半導体装置の図１のＡ−Ａ’断面図である。
【図３】本発明の第２の実施の形態による半導体装置の平面図である。
【図４】本発明の第２の実施の形態による半導体装置の図３のＢ−Ｂ’断面図である。
【図５】本発明の第２の実施の形態による半導体装置の図３のＣ−Ｃ’断面図である。
【図６】本発明の第３の実施の形態による半導体装置の平面図である。
【図７】本発明の第３の実施の形態による半導体装置の図６のＤ−Ｄ’断面図である。
【図８】本発明の第４の実施の形態による半導体装置の平面図である。
【図９】本発明の第４の実施の形態による半導体装置の図８のＥ−Ｅ’断面図である。
【図１０】従来の半導体装置の平面図である。
【符号の説明】
１０基板
１１フューズ
１２スルーホール
１３共通線
１４引き出し線
１５層間膜
１６パッシベーション膜
１７開口

Claims

レーザーを用いて溶断されるフューズと、前記フューズの２つの接点を引き出すための第１及び２の配線とを有する半導体装置であって、
前記フューズと前記第１及び２の配線とはそれぞれ異なる材料で形成されると共に、前記第１の配線は、複数の前記フューズによって共有され、前記第１及び第２の配線は、前記フューズの下方に形成されるスルーホールを介して前記フューズにそれぞれ接続され、前記第１の配線は、前記第２の配線と前記フューズとを接続するためのスルーホール部分のみ開口され、このスルーホール部分を除いた部分において前記第１の配線は、前記第２の配線を覆うように面状に形成されていることを特徴とする半導体装置。
前記フューズと前記第１及び２の配線は、パッシベーション膜の開口部分に形成されていることを特徴とする請求項１に記載の半導体装置。
前記第１の配線は前記第２の配線を覆うことにより、前記レーザーによるダメージや水分などから前記第２の配線を保護することを特徴とする請求項１に記載の半導体装置。
前記フューズはアルミを主成分とする材料により形成され、前記第１の配線は窒化チタンもしくはポリシリコンを主成分とする材料により形成され、前記第２の配線はタングステンを主成分とする材料により形成されていることを特徴とする請求項１に記載の半導体装置。
前記フューズはメインワード線もしくはカラム選択線と同一工程で形成され、前記第１の配線は容量電極の対極と同一工程で形成され、前記第２の配線はビット線と同一工程で形成されることを特徴とする請求項１に記載の半導体装置。
前記第２の配線はゲート配線材料で形成されており、前記第１の配線の前記開口部に前記第１の配線に囲まれているが接続されていない第３の配線が形成され、前記第３の配線は、前記スルーホールを介して前記フューズに接続され、前記第３の配線と前記第２の配線とはコンタクトを介して接続されていることを特徴とする請求項１に記載の半導体装置。
半導体基板上に形成された層間膜と、
前記層間膜を覆うパッシベーション膜と、
前記パッシベーション膜に設けられ、前記層間膜上面の第１領域を露出させる開
口部と、
前記第１領域下の前記層間膜内に形成された複数のフューズと、
前記層間膜内のうち前記複数のフューズよりも下層に形成され、第１のスルーホールによって前記複数のフューズと個別に接続された複数の引き出し線と、
前記層間膜内のうち前記複数のフューズよりも下層に形成され、第２のスルーホールによって前記複数のフューズと共通に接続された共通線であって、前記第１領域下では前記第１のスルーホールと前記複数の引き出し線との接続個所を除いて前記複数の引き出し線を覆うような面状に形成された前記共通線と、
を有することを特徴とする半導体装置。