JP4590744B2

JP4590744B2 - Nonvolatile semiconductor memory device and manufacturing method thereof

Info

Publication number: JP4590744B2
Application number: JP2001016773A
Authority: JP
Inventors: 俊治鈴木; 浩青笹
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-01-25
Filing date: 2001-01-25
Publication date: 2010-12-01
Anticipated expiration: 2021-01-25
Also published as: JP2002222875A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＭＩＳ型ＬＳＩにおいて使用されるデータの記憶素子であって、素子の電源のＯＮ／ＯＦＦに関わりなくデータを保持することのできる不揮発性半導体記憶素子に関する。
【０００２】
【従来の技術】
ＭＩＳ型ＬＳＩにおいては、素子の電源のＯＮ／ＯＦＦに関わりなくデータを保持することのできる不揮発性半導体記憶素子が数多く使用されている。不揮発性半導体記憶素子としては、様々なタイプのものが知られているが、ＭＩＳ型構造のゲート絶縁膜の中間にポリＳｉ等からなるフローティングゲート電極を設け、Ｓｉ基板からフローティングゲート電極に、Ｓｉ基板とフローティングゲート電極との間の絶縁膜（トンネル酸化膜）を介してホットキャリア、トンネル電流等により電荷を注入し、フローティングゲート電極を帯電させることによりＭＩＳ型トランジスタの閾値電圧を変化させて記憶を保持させる、所謂、フローティングゲート型フラッシュメモリーが実用化されている。
【０００３】
しかしながら、フローティングゲート型フラッシュメモリーは、フローティングゲート電極とＳｉ基板との間のトンネル酸化膜に部分的にでもリークがあると、フローティングゲート電極に蓄積された電荷の全てが失われてしまうので、トンネル酸化膜の薄膜化が極めて困難である。その結果、データの書き込み電圧を１７Ｖ程度以下には低くすることができず、対応するドレイン等の構造を微細化することが困難となり、０．１３μｍ世代以降の微細な不揮発性記憶素子としては実用化が困難であると考えられている。
【０００４】
これに対し、金属（ゲート電極）、Ｓｉ酸化膜、Ｓｉ窒化膜、Ｓｉ酸化膜（トンネル酸化膜）、Ｓｉ基板からなるＭＯＮＯＳ構造を形成し、Ｓｉ窒化膜中、及びゲート電極側のＳｉ酸化膜とＳｉ窒化膜との界面近傍に存在する離散的トラップに電荷を蓄積することによりトランジスタの閾値を変化させてデータを保持する、所謂ＭＯＮＯＳ型フラッシュメモリーが開発されている。
【０００５】
ＭＯＮＯＳ型フラッシュメモリーは、図４に示すように製造される。まず、Ｓｉ基板１にウェル分離あるいは素子分離膜２を通常のロコス法、シャロートレンチ法等により形成し、閾値電圧調整のための埋込層３をイオン注入法により形成する（同図（ａ））。
【０００６】
次に、この基板に８００℃、１５分程度の熱酸化により厚さ３ｎｍ程度のＳｉ酸化膜（トンネル酸化膜）４を形成し（同図（ｂ））、その上にＬＰ−ＣＶＤあるいはプラズマＣＶＤ等により、厚さ８ｎｍ程度のＳｉ窒化膜５を形成する。そしてこのＳｉ窒化膜５を再酸化することにより厚さ３〜５ｎｍ程度のＳｉ酸化膜６を形成し、Ｓｉ酸化膜６、Ｓｉ窒化膜５、Ｓｉ酸化膜（トンネル酸化膜）４からなるＯＮＯ構造のゲート絶縁膜７を得る（同図（ｃ））。
【０００７】
次に、Ｓｉ酸化膜６上にゲート電極Ｇとなる、リン等を高濃度に含むポリＳｉ及びＷＳｉを順次堆積してゲート電極層８を形成し（同図（ｄ））、この構造に対してリソグラフィー技術及びＲＩＥ技術を用いてパターニングし、ゲート電極Ｇを形成し、このゲート電極Ｇをマスクとして、リンあるいは砒素を、例えば５×１０^１３／ｃｍ^２程度の濃度でイオン注入することにより低濃度領域ＬＤＤ_ａ、ＬＤＤ_ｂを形成する（同図（ｅ））。
【０００８】
次に、通常のＣＶＤとエッチバック法を用いてゲート電極Ｇの側壁９をＳｉ酸化膜で形成し、これをマスクとして、例えば、リン等を５×１０^１５／ｃｍ^２程度の濃度でイオン注入することによりソースＳ及びドレインＤの不純物を導入する。そしてこの不純物を活性化するため、電気炉加熱で９００℃、３０分程度の熱処理を行うか、あるいは急速熱処理（ＲＴＰ）装置で１０５０℃、１０秒程度の熱処理を行う（同図（ｆ））。
【０００９】
次に、Ｓｉ酸化膜などの層間絶縁膜１０を形成し（同図（ｇ））、接続孔を開口してＷあるいはポリＳｉ等からなるプラグ１１を形成し、ｎ−ＭＩＳ型トランジスタからなＭＯＮＯＳ型フラッシュメモリー１００を得る（同図（ｈ））。
【００１０】
【発明が解決しようとする課題】
上述のように作製されたＭＯＮＯＳ型フラッシュメモリー１００では、ゲート絶縁膜７が、Ｓｉ酸化膜６、Ｓｉ窒化膜５、Ｓｉ酸化膜（トンネル酸化膜）４からなるＯＮＯ構造を有しているが、このＯＮＯ構造では再酸化により形成されたゲート電極側のＳｉ酸化膜６とＳｉ窒化膜５との界面近傍にＳｉＯＮ遷移層が形成され、そのＳｉＯＮ遷移層とＳｉ窒化膜５とに電荷を蓄積する深い順位のトラップが形成されると考えられている。
【００１１】
このトラップは蓄積電荷としての寿命が長く、データの保持に有利となる。また、このトラップは離散的に形成されているので、トンネル酸化膜４に部分的なリークがあっても蓄積電荷の大部分が失われるということはない。そのため、トンネル酸化膜４の膜厚を３ｎｍ程度と、フローティングゲート型フラッシュメモリーに比して相当に薄くすることができ、その結果、書き込み電圧を１０Ｖ程度以下にまで低くできる可能性を有している。
【００１２】
しかしながら、ＭＯＮＯＳ型フラッシュメモリー１００でのトラップ密度は１０^１２〜１０^１３個／ｃｍ^２であり、フローティングゲート型フラッシュメモリーに比して５桁程度も低い。また、ＭＯＮＯＳ型フラッシュメモリー１００のトラップ密度を再現性よく、かつ制御性よく形成することは容易でない。このため、微細化されたＭＯＮＯＳ型フラッシュメモリー１００ではデータの保持時間（Data Retention）、書き込み／消去繰り返し耐性（エンデュランス）が必ずしも十分ではない。
【００１３】
これに対し、本発明は、ＭＯＮＯＳ型フラッシュメモリーに類した不揮発性半導体記憶素子において、データの保持特性、書き込み／消去繰り返し耐性を向上させることを目的とする。
【００１４】
【課題を解決するための手段】
本発明者は、従来のＭＯＮＯＳ型フラッシュメモリー１００では、ゲート絶縁膜７中のトラップとして、Ｓｉ窒化膜５と、このＳｉ窒化膜５の熱酸化により形成されるＳｉ酸化膜６との界面近傍に離散的に形成されるＳｉＯＮ遷移層を使用しているが、ゲート絶縁膜中に、原子層化学的気相成長法（Atomic Layer Chemical Vapor Deposition: ALCVD）等により高融点金属を含む離散的極薄層を形成するとこれがトラップとなること、この高融点金属を含む離散的極薄層からなるトラップは高密度で制御性よく、所望の深さに形成することができ、データの保持特性、書き込み／消去繰り返し耐性を向上させることができること、また、このトラップによればメモリー効果としての閾値電圧の差を大きくとることができるので、多値化にも有利となることを見出した。
【００１５】
即ち、本発明は、ＭＩＳ型トランジスタのゲート電極と半導体基板との間に離散的トラップを有するゲート絶縁膜が設けられており、トラップに充放電させることによりデータの記憶、消去を行う不揮発性半導体記憶素子であって、ゲート絶縁膜中にトラップの形成層として原子層化学的気相成長法により成膜された高融点金属を含む離散的極薄膜が設けられていることを特徴とする不揮発性半導体記憶素子を提供する。
【００１６】
また、この不揮発性半導体記憶素子の製造方法として、ＭＩＳ型トランジスタのゲート電極と半導体基板との間に離散的トラップを有するゲート絶縁膜が設けられており、トラップに充放電させることによりデータの記憶、消去を行う不揮発性半導体記憶素子の製造方法であって、半導体基板上にＳｉ酸化膜を形成後、そのＳｉ酸化膜上にトラップの形成層として、原子層化学的気相成長法により高融点金属を含む離散的極薄膜を形成し、さらに絶縁膜を積層することによりゲート絶縁膜を形成することを特徴とする不揮発性半導体記憶素子の製造方法を提供する。
【００１７】
なお、本発明において離散的とは、フローティングゲート型フラッシュメモリーのフローティングゲート電極のような電気的に連続な膜ではなく、電気的に不連続な膜が形成されている状態をいう。また、高融点金属を含む離散的な膜が極薄であるとは、平均膜厚が０．１ｎｍ以下であることをいう。
【００１８】
【発明の実施の形態】
以下、図面を参照しつつ本発明を具体的に説明する。なお、各図中、同一符号は同一又は同等の構成要素を表している。
【００１９】
実施例１
図１は、本発明の不揮発性半導体記憶素子の一実施例の製造工程図である。
【００２０】
まず、Ｓｉ基板１等の半導体基板に、ウェル分離あるいは素子分離膜２を通常のロコス法、シャロートレンチ法等により形成し、閾値電圧調整のための埋込層３をイオン注入法により形成し（同図（ａ））、この基板に８００〜８５０℃、１５〜２０分程度の熱酸化により、Ｓｉ酸化膜（トンネル酸化膜）４を形成する（同図（ｂ））。ここで、Ｓｉ基板１としては、シリコン単結晶ウエハ等の半導体基板や、任意の基板上に形成したエピタキシャルシリコン層、ポリシリコン層、アモルファスシリコン層等を使用することができる。また、本発明において半導体基板としては、上述のＳｉ基板の他、任意の基板上に形成された半導体層を有する基板を使用することができる。
【００２１】
また、Ｓｉ酸化膜（トンネル酸化膜）４の最適膜厚は、イオン注入の機構によって異なり、例えば、Fowler Mordheimトンネル電流によってイオン注入する場合、約２．５〜３．５ｎｍ程度とし、チャネルホットキャリアによりイオン注入する場合、約７ｎｍ程度とする。
【００２２】
次に、原子層化学的気相成長法を用いてＷ、ＷＮ、ＴｉＮ、ＭｏＮ等の高融点金属を含む離散的極薄膜１２をトンネル酸化膜４上に形成する。より具体的には、原子層化学的気相成長法の場合、まず、形成しようとする離散的極薄膜１２の膜種に応じてその前駆体のガスを選択する。例えば、Ｗ膜を形成する場合にはＷＦ_６、ＷＮ膜を形成する場合にはＷＦ_６／ＮＨ_３、ＴｉＮ膜を形成する場合にはＴｉＣｌ_４／ＮＨ_３、ＭｏＮ膜を形成する場合にはＭｏＣｌ_５／ＮＨ_３を使用する。そして、チャンバー内で前駆体のガスを温度３００〜４００℃でトンネル酸化膜４上に吸着させ、次いで前駆体のガスの供給を止め、チャンバー内にアンモニア、あるいは水素（又は水素ラジカル）を導入し、それぞれ窒化あるいは還元による熱分解を行い、Ｗ、ＷＮ、ＴｉＮ、ＭｏＮ等の薄膜を堆積させる。この１サイクルの堆積により、前駆体の分子の大きさにも依存するが、トンネル酸化膜４上の表面吸着サイトの１／３から１／１０程度を覆う原子層あるいは分子層が形成される。したがって、離散的極薄膜１２を制御性よく形成することが可能となり、トラップ密度を１〜５×１０^１４個／ｃｍ^２程度に形成することができる。ここで、トラップ密度は、電子注入前後のＶ_ＦＢの差により測定される値である（IEEE Elect.Dev.,ED30(2),122(1983)）。
【００２３】
また、この方法で離散的極薄膜１２の離散度合を大きくするためには、比較的大きな分子の前駆体を用い、形成される極薄膜の表面占有率を低くすればよい。
【００２４】
なお、原子層化学的気相成長法によれば、極薄膜の堆積処理を数サイクルから１０サイクル程度繰り返すことにより、１原子層あるいは１分子層の連続膜を形成することが可能となるが、本発明ではトラップを離散的に形成するので、１原子層あるいは１分子層の連続膜は形成しない。
【００２５】
高融点金属を含む離散的極薄膜１２の形成後、通常のＣＶＤ法により厚さ５〜１０ｎｍ程度のＳｉ酸化膜１３を形成する。こうして、高融点金属を含む離散的極薄膜１２をトラップとして有するゲート絶縁膜７を形成することができる。
【００２６】
なお、本実施例のように、高融点金属を含む離散的極薄膜１２上へＳｉ酸化膜１３を形成すると、Ｓｉ酸化膜１３は禁制帯幅が広く、電荷がリークし難く、ゲート絶縁膜７の構造も単純であるため素子の信頼性を向上させることができるが、本発明において、高融点金属を含む離散的極薄膜１２上に形成する層は、ゲート電極Ｇと良好な密着性を持つ限り、特に制限はない。例えば、図４に示したＭＯＮＯＳ型フラッシュメモリーと同様に、Ｓｉ窒化膜をＣＶＤ法により堆積した後、再酸化する方法等で形成する。
【００２７】
Ｓｉ酸化膜１３の形成後は、図４に示したＭＯＮＯＳ型フラッシュメモリーと同様に、リン等を高濃度に含むポリＳｉ及びＷＳｉを順次堆積してゲート電極層８を形成し（同図（ｄ））、それをリソグラフィー技術及びＲＩＥ技術を用いてパターニングしてゲート電極Ｇを形成し、このゲート電極Ｇをマスクとして、リンあるいは砒素を、例えば５×１０^１３／ｃｍ^２程度の濃度でイオン注入することにより低濃度領域ＬＤＤ_ａ、ＬＤＤ_ｂを形成する（同図（ｅ））。
【００２８】
次に、通常のＣＶＤとエッチバック法を用いてゲート電極Ｇの側壁９をＳｉ酸化膜で形成し、これをマスクとして、例えば、リン等を５×１０^１５／ｃｍ^２程度の濃度でイオン注入することによりソースＳ及びドレインＤの不純物を導入する。次いでこの不純物を活性化するため、電気炉加熱で９００℃、３０分程度の熱処理を行うか、あるいは急速熱処理（ＲＴＰ）装置で１０５０℃、１０秒程度の熱処理を行う（同図（ｆ））。
【００２９】
次に、Ｓｉ酸化膜などの層間絶縁膜１０を形成し（同図（ｇ））、接続孔を開口してＷあるいはポリＳｉ等からなるプラグ１１を形成する。こうして、図４のＭＯＮＯＳ型フラッシュメモリー１００に類した不揮発性半導体記憶素子２００を得る（同図（ｈ））。
【００３０】
実施例２
図２は、本発明の不揮発性半導体記憶素子の他の実施例の製造工程図であり、ダミーゲート法を用いて形成したダミー溝に、高融点金属を含む極薄膜を形成した例である。
【００３１】
即ち、上述の実施例１と同様に、Ｓｉ基板１にウェル分離あるいは素子分離膜２を通常のロコス法、シャロートレンチ法等により形成し、閾値電圧調整のための埋込層３をイオン注入法により形成する（同図（ａ））。
【００３２】
次に、この基板に８００〜８５０℃、１５〜２０分程度の熱酸化によりＳｉ酸化膜（トンネル酸化膜）４を形成する。ここで、Ｓｉ酸化膜（トンネル酸化膜）４の最適膜厚は、イオン注入の機構によって異なり、例えば、Fowler Mordheimトンネル電流によってイオン注入する場合、約２．５〜３．５ｎｍ程度とし、チャネルホットキャリアによりイオン注入する場合、約７ｎｍ程度とする。
【００３３】
Ｓｉ酸化膜（トンネル酸化膜）４の上には、ダミーゲートＤＧとなる厚さ５００〜６００ｎｍ程度のポリＳｉ膜１４をＬＰ−ＣＶＤ等により形成する（同図（ｂ））。
【００３４】
この積層構造に対してリソグラフィー技術及びＲＩＥ技術を用いてパターニングすることにより例えば、０．１３μｍ幅のダミーゲートＤＧを形成し、ダミーゲートＤＧをマスクとして、例えば、リンあるいは砒素を５×１０^１３／ｃｍ^２程度の濃度でイオン注入することにより低濃度領域ＬＤＤ_ａ、ＬＤＤ_ｂを形成する（同図（ｃ））。
【００３５】
次に、通常のＣＶＤとエッチバック法を用いてダミーゲートＤＧに側壁９をＳｉ酸化膜で形成し、これをマスクとして、例えば、リン等を５×１０^１５／ｃｍ^２程度の濃度でイオン注入することによりソースＳ及びドレインＤの不純物を導入し、これらを活性化するため電気炉加熱で８５０〜９５０℃、２０〜３０分程度の熱処理を行うか、あるいは急速熱処理（ＲＴＰ）装置で１０００〜１１００℃、５〜１０秒程度の熱処理を行う（同図（ｄ））。
【００３６】
次に、Ｓｉ酸化膜などを堆積させることによりダミーゲートＤＧとその周囲を覆う層間絶縁膜１０を形成する。そして、ＣＭＰ等の平坦化技術により層間絶縁膜１０を平坦化してダミーゲートＤＧを露出させ、露出したダミーゲートＤＧをエッチング法により除去し、ゲート溝１５を形成する（同図（ｅ））。
【００３７】
ダミーゲートＤＧの下地になっていたトンネル酸化膜４は、ダミーゲートＤＧのエッチング後に残るようにしてもよく、あるいはダミーゲートＤＧの除去に引き続き、エッチングにより除去してもよい。トンネル酸化膜４を除去した場合には、ゲート溝１５の底面にトンネル酸化膜４を再度形成する。
【００３８】
次に、ゲート溝１５内の底面及び側面の全面に、原子層化学的気相成長法を用いてＷ、ＷＮ、ＴｉＮ、ＭｏＮ等の高融点金属を含む離散的極薄膜１２を形成する。この場合も、高融点金属を含む離散的極薄膜１２の、Ｓｉ酸化膜の吸着サイトの被覆率は、１／３から１／１０程度とすることが好ましい。離散的極薄膜１２上には、通常のＣＶＤ法によりＳｉ酸化膜１３を厚さ５〜１０ｎｍ程度形成する（同図（ｆ））。
【００３９】
次に、全面にリン等を高濃度に含むポリＳｉとＷＳｉの層間絶縁膜１０を成膜してゲート溝１５を埋め込む。そして、ＣＭＰ法により不要なＷＳｉとポリＳｉを除去することにより平坦化し、ゲート電極Ｇを形成する（同図（ｇ））。そして層間絶縁膜１０に接続孔を開口してＷあるいはポリＳｉ等からなるプラグ１１を形成し、本発明の不揮発性半導体記憶素子２０１を得る（同図（ｈ））。
【００４０】
この不揮発性半導体記憶素子２０１では、トラップとなる、高融点金属を含む離散的極薄膜１２の形成前に、ソースＳあるいはドレインＤの不純物を導入するイオン注入を行うので、高融点金属を含む離散的極薄膜１２の形成後には４５０℃以上に加熱する工程がない。そのため、一旦形成されたトラップは安定な状態で存在する。また、これによりトラップのセンターとなる、高融点金属の拡散が少なくなるため、トンネル酸化膜４を薄く形成することができる。よって、書き込み電圧を低くすることができる。
【００４１】
実施例３
図３は、本発明のさらに異なる実施例の製造工程図であり、高融点金属を含む離散的極薄膜とＳｉ酸化膜とを多層化し、書き込み電圧を多値化したものである。
【００４２】
即ち、この不揮発性半導体記憶素子２０２の製造工程においては、実施例１と同様に、高融点金属を含む離散的極薄膜１２を形成し、その上に厚さ０．５〜１．０ｎｍ程度のＳｉ酸化膜１３を形成し（図３（ａ））、引き続き、再度、高融点金属を含む離散的極薄膜１２の形成とＳｉ酸化膜１３の形成を繰り返し、高融点金属を含む離散的極薄膜１２とＳｉ酸化膜１３の多層膜１６を形成することによりゲート絶縁膜７を形成する（図３（ｂ））。次に、多層膜１６上に、リン等を高濃度に含むポリＳｉ及びＷＳｉを順次堆積してゲート電極層８を形成し（同図（ｃ））、それをゲート電極Ｇにパターニングし（同図（ｄ））、低濃度領域ＬＤＤ_ａ、ＬＤＤ_ｂ、の形成、側壁９の形成、ソースＳ及びドレインＤの不純物の導入、層間絶縁膜１０の形成、プラグ１１の形成を順次行う（同図（ｅ））。
【００４３】
こうして得られた不揮発性半導体記憶素子２０２のゲート絶縁膜７は、より密度の高いトラップを有するので、ＯＮ／ＯＦＦに対応する閾値電圧の差を大きくとることができる。
【００４４】
【発明の効果】
本発明の不揮発性半導体記憶素子によれば、ＭＯＮＯＳ型フラッシュメモリーのゲート絶縁膜中のトラップを、原子層化学的気相成長法等により、高融点金属の離散的極薄膜で形成するので、トラップの位置、密度等について制御よく形成することができ、データの保持特性や、書き込み／消去の繰り返しに対するエンデュランスを向上させることができる。
【００４５】
また、本発明の不揮発性半導体記憶素子は、ＯＮ／ＯＦＦに対応する閾値電圧の差を大きくとることができるので、メモリーの多値化にも適したものとなる。
【００４６】
さらに、高融点金属の離散的極薄膜の形成を、ソースあるいはドレインへのイオン注入後に行うことにより、素子作製時の熱履歴を少なくすることができる。よって、ゲート絶縁膜中でのトラップの拡散を少なくすることができ、さらに書き込み電圧を低くすることができる。
【００４７】
また、高融点金属の離散的極薄膜とＳｉ酸化膜とを多層化することにより総トラップ密度を高くすることができ、ＯＮ／ＯＦＦの閾値電圧の差をさらに大きくとることが可能となる。
【図面の簡単な説明】
【図１】実施例の不揮発性半導体記憶素子の製造工程の説明図である。
【図２】実施例の不揮発性半導体記憶素子の製造工程の説明図である。
【図３】実施例の不揮発性半導体記憶素子の製造工程の説明図である。
【図４】従来のＭＯＮＯＳ型フラッシュメモリーの製造工程の説明図である。
【符号の説明】
１…Ｓｉ基板、２…素子分離膜、３…埋込層、４…トンネル酸化膜、５…Ｓｉ窒化膜、６…Ｓｉ酸化膜、７…ゲート絶縁膜、８…ゲート電極層、９…側壁、１０…層間絶縁膜、１１…プラグ、１２…高融点金属を含む離散的極薄膜、１３…Ｓｉ酸化膜、１４…ポリＳｉ膜（ダミーゲート）、１５…ゲート溝、１６…高融点金属を含む離散的極薄膜とＳｉ酸化膜の多層膜、２００、２０１、２０２…不揮発性半導体記憶素子、ＤＧ…ダミーゲート、Ｇ…ゲート電極、[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a data storage element used in a MIS type LSI, and relates to a nonvolatile semiconductor storage element capable of holding data regardless of ON / OFF of the power supply of the element.
[0002]
[Prior art]
In the MIS type LSI, a large number of nonvolatile semiconductor memory elements that can hold data regardless of whether the power of the element is on or off are used. Various types of nonvolatile semiconductor memory elements are known, but a floating gate electrode made of poly-Si or the like is provided in the middle of a gate insulating film having a MIS structure, and a Si gate is transferred from the Si substrate to the floating gate electrode. Storage is performed by changing the threshold voltage of the MIS transistor by injecting charges by hot carriers, tunnel current, etc. through an insulating film (tunnel oxide film) between the substrate and the floating gate electrode, and charging the floating gate electrode. A so-called floating gate type flash memory that holds the memory is put into practical use.
[0003]
However, in the floating gate type flash memory, if there is a partial leak in the tunnel oxide film between the floating gate electrode and the Si substrate, all of the charge accumulated in the floating gate electrode is lost. It is very difficult to reduce the thickness of the oxide film. As a result, the data write voltage cannot be lowered to about 17 V or less, and it becomes difficult to miniaturize the structure of the corresponding drain and the like, and it is practical as a fine nonvolatile memory element after the 0.13 μm generation. It is considered difficult to make.
[0004]
On the other hand, a MONOS structure comprising a metal (gate electrode), Si oxide film, Si nitride film, Si oxide film (tunnel oxide film), and Si substrate is formed, and the Si oxide film in the Si nitride film and on the gate electrode side A so-called MONOS type flash memory has been developed that stores data by changing the threshold value of a transistor by accumulating charges in discrete traps existing near the interface between the silicon nitride film and Si nitride film.
[0005]
The MONOS type flash memory is manufactured as shown in FIG. First, a well isolation or element isolation film 2 is formed on a Si substrate 1 by a normal LOCOS method, a shallow trench method, or the like, and a buried layer 3 for adjusting a threshold voltage is formed by an ion implantation method (FIG. 1A). ).
[0006]
Next, a Si oxide film (tunnel oxide film) 4 having a thickness of about 3 nm is formed on the substrate by thermal oxidation at 800 ° C. for about 15 minutes (FIG. 5B), and LP-CVD or plasma CVD is formed thereon. The Si nitride film 5 having a thickness of about 8 nm is formed by, for example. The Si nitride film 5 is reoxidized to form a Si oxide film 6 having a thickness of about 3 to 5 nm. The ONO structure is composed of the Si oxide film 6, the Si nitride film 5, and the Si oxide film (tunnel oxide film) 4. The gate insulating film 7 is obtained (FIG. 2C).
[0007]
Next, poly-Si and WSi containing a high concentration of phosphorus or the like, which becomes the gate electrode G, are sequentially deposited on the Si oxide film 6 to form the gate electrode layer 8 (FIG. 4D). Then, patterning is performed using a lithography technique and an RIE technique to form a gate electrode G. Using this gate electrode G as a mask, phosphorus or arsenic is ion-implanted at a concentration of, for example, about 5 × 10 ¹³ / cm ^2. Concentration regions LDD _a and LDD _b are formed (FIG. 5E).
[0008]
Next, the side wall 9 of the gate electrode G is formed of a Si oxide film by using a normal CVD and etch back method, and using this as a mask, for example, phosphorus is ion-implanted at a concentration of about 5 × 10 ¹⁵ / cm ^2. Thus, impurities of the source S and the drain D are introduced. In order to activate this impurity, heat treatment is performed at 900 ° C. for about 30 minutes by heating in an electric furnace, or heat treatment is performed at about 1050 ° C. for about 10 seconds with a rapid heat treatment (RTP) apparatus ((f) in FIG. 5). .
[0009]
Next, an interlayer insulating film 10 such as a Si oxide film is formed (FIG. 5G), a connection hole is opened to form a plug 11 made of W or poly-Si, and a MONOS made of an n-MIS type transistor. A mold flash memory 100 is obtained ((h) in the figure).
[0010]
[Problems to be solved by the invention]
In the MONOS type flash memory 100 manufactured as described above, the gate insulating film 7 has an ONO structure including the Si oxide film 6, the Si nitride film 5, and the Si oxide film (tunnel oxide film) 4. In this ONO structure, a SiON transition layer is formed in the vicinity of the interface between the Si oxide film 6 on the gate electrode side and the Si nitride film 5 formed by reoxidation, and charges are accumulated in the SiON transition layer and the Si nitride film 5. It is believed that deep traps are formed.
[0011]
This trap has a long life as an accumulated charge, which is advantageous for data retention. Further, since the traps are formed discretely, even if there is a partial leak in the tunnel oxide film 4, most of the accumulated charge is not lost. Therefore, the thickness of the tunnel oxide film 4 can be reduced to about 3 nm as compared with the floating gate type flash memory. As a result, the write voltage can be lowered to about 10 V or less. Yes.
[0012]
However, the trap density in the MONOS type flash memory 100 is 10 ¹² to 10 ¹³ / cm ^2, which is about five orders of magnitude lower than that of the floating gate type flash memory. Further, it is not easy to form the trap density of the MONOS type flash memory 100 with good reproducibility and good controllability. For this reason, the miniaturized MONOS flash memory 100 does not necessarily have sufficient data retention time (data retention) and repeated write / erase endurance (endurance).
[0013]
On the other hand, an object of the present invention is to improve data retention characteristics and write / erase repetition resistance in a nonvolatile semiconductor memory element similar to a MONOS type flash memory.
[0014]
[Means for Solving the Problems]
In the conventional MONOS type flash memory 100, the present inventor has a trap in the gate insulating film 7 near the interface between the Si nitride film 5 and the Si oxide film 6 formed by thermal oxidation of the Si nitride film 5. A discretely formed SiON transition layer is used, but the gate insulating film is a discrete ultrathin film containing a refractory metal by atomic layer chemical vapor deposition (ALCVD) or the like. When a layer is formed, it becomes a trap, and a trap made of a discrete ultrathin layer containing a refractory metal can be formed at a desired depth with high density and good controllability. It can be seen that the erasure repeatability can be improved, and that the threshold voltage difference as a memory effect can be increased according to this trap, which is advantageous for multi-leveling. It was.
[0015]
That is, according to the present invention, a non-volatile semiconductor in which a gate insulating film having a discrete trap is provided between a gate electrode of a MIS transistor and a semiconductor substrate, and data is stored and erased by charging and discharging the trap. A non-volatile memory device comprising a discrete ultrathin film containing a refractory metal formed by atomic layer chemical vapor deposition as a trap formation layer in a gate insulating film A semiconductor memory element is provided.
[0016]
Further, as a method for manufacturing this nonvolatile semiconductor memory element, a gate insulating film having a discrete trap is provided between the gate electrode of the MIS transistor and the semiconductor substrate, and data is stored by charging and discharging the trap. A method of manufacturing a non-volatile semiconductor memory element that performs erasing, and after forming a Si oxide film on a semiconductor substrate, a trap forming layer on the Si oxide film has a high melting point by atomic layer chemical vapor deposition Provided is a method for manufacturing a nonvolatile semiconductor memory element, wherein a gate insulating film is formed by forming discrete ultrathin films containing metal and further laminating insulating films.
[0017]
In the present invention, discrete means a state in which an electrically discontinuous film is formed instead of an electrically continuous film such as a floating gate electrode of a floating gate type flash memory. Further, that the discrete film containing a refractory metal is extremely thin means that the average film thickness is 0.1 nm or less.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, the present invention will be specifically described with reference to the drawings. In each figure, the same numerals indicate the same or equivalent components.
[0019]
Example 1
FIG. 1 is a manufacturing process diagram of an embodiment of a nonvolatile semiconductor memory element of the present invention.
[0020]
First, a well isolation or element isolation film 2 is formed on a semiconductor substrate such as a Si substrate 1 by a normal LOCOS method, a shallow trench method, or the like, and an embedded layer 3 for adjusting a threshold voltage is formed by an ion implantation method ( In FIG. 6A, an Si oxide film (tunnel oxide film) 4 is formed on the substrate by thermal oxidation at 800 to 850 ° C. for 15 to 20 minutes (FIG. 5B). Here, as the Si substrate 1, a semiconductor substrate such as a silicon single crystal wafer, an epitaxial silicon layer, a polysilicon layer, an amorphous silicon layer, or the like formed on an arbitrary substrate can be used. In addition, as the semiconductor substrate in the present invention, a substrate having a semiconductor layer formed on an arbitrary substrate other than the above-described Si substrate can be used.
[0021]
The optimum film thickness of the Si oxide film (tunnel oxide film) 4 differs depending on the ion implantation mechanism. For example, when ion implantation is performed by Fowler Mordheim tunnel current, the thickness is about 2.5 to 3.5 nm, and channel hot carriers are used. When the ion implantation is performed by the above, the thickness is about 7 nm.
[0022]
Next, a discrete ultrathin film 12 containing a refractory metal such as W, WN, TiN, or MoN is formed on the tunnel oxide film 4 using atomic layer chemical vapor deposition. More specifically, in the case of atomic layer chemical vapor deposition, first, the precursor gas is selected according to the type of the discrete ultrathin film 12 to be formed. For example, WF ₆ is formed when a W film is formed, WF ₆ / NH ₃ is formed when a WN film is formed, TiCl ₄ / NH ₃ is formed when a TiN film is formed, and MoCl is formed when a MoN film is formed. ₅ / NH ₃ is used. Then, the precursor gas is adsorbed on the tunnel oxide film 4 at a temperature of 300 to 400 ° C. in the chamber, then the supply of the precursor gas is stopped, and ammonia or hydrogen (or hydrogen radical) is introduced into the chamber. Then, thermal decomposition is performed by nitriding or reduction, respectively, to deposit a thin film of W, WN, TiN, MoN or the like. This one-cycle deposition forms an atomic layer or molecular layer that covers about 1/3 to 1/10 of the surface adsorption sites on the tunnel oxide film 4 depending on the molecular size of the precursor. Therefore, the discrete ultrathin film 12 can be formed with good controllability, and the trap density can be formed at about 1 to 5 × 10 ¹⁴ pieces / cm ² . Here, the trap density is a value measured by the difference in V _FB before and after electron injection (IEEE Elect. Dev., ED30 (2), 122 (1983)).
[0023]
Further, in order to increase the discrete degree of the discrete ultrathin film 12 by this method, it is only necessary to use a relatively large molecular precursor and reduce the surface occupation ratio of the formed ultrathin film.
[0024]
In addition, according to the atomic layer chemical vapor deposition method, it is possible to form a continuous film of one atomic layer or one molecular layer by repeating the ultra-thin film deposition process for several cycles to about 10 cycles. In the present invention, since traps are formed discretely, a continuous film of one atomic layer or one molecular layer is not formed.
[0025]
After the formation of the discrete ultrathin film 12 containing a refractory metal, a Si oxide film 13 having a thickness of about 5 to 10 nm is formed by an ordinary CVD method. Thus, the gate insulating film 7 having the discrete ultrathin film 12 containing a refractory metal as a trap can be formed.
[0026]
When the Si oxide film 13 is formed on the discrete ultrathin film 12 containing a refractory metal as in this embodiment, the Si oxide film 13 has a wide forbidden band and is difficult to leak electric charges, and the gate insulating film 7 However, in the present invention, the layer formed on the discrete ultrathin film 12 containing a refractory metal has good adhesion to the gate electrode G. As long as there is no limit. For example, similarly to the MONOS type flash memory shown in FIG. 4, a Si nitride film is deposited by a CVD method and then reoxidized.
[0027]
After the formation of the Si oxide film 13, the gate electrode layer 8 is formed by sequentially depositing poly-Si and WSi containing phosphorus or the like at a high concentration in the same manner as the MONOS type flash memory shown in FIG. )), Which is patterned using a lithography technique and an RIE technique to form a gate electrode G. Using this gate electrode G as a mask, phosphorus or arsenic is ion-implanted at a concentration of, for example, about 5 × 10 ¹³ / cm ^2. As a result, the low concentration regions LDD _a and LDD _b are formed (FIG. 5E).
[0028]
Next, the side wall 9 of the gate electrode G is formed of a Si oxide film by using a normal CVD and etch back method, and using this as a mask, for example, phosphorus is ion-implanted at a concentration of about 5 × 10 ¹⁵ / cm ^2. Thus, impurities of the source S and the drain D are introduced. Next, in order to activate these impurities, heat treatment is performed at 900 ° C. for about 30 minutes by heating in an electric furnace, or heat treatment is performed at about 1050 ° C. for about 10 seconds using a rapid heat treatment (RTP) apparatus ((f) in the figure). .
[0029]
Next, an interlayer insulating film 10 such as a Si oxide film is formed (FIG. 5G), and a connection hole is opened to form a plug 11 made of W or poly-Si. In this way, a nonvolatile semiconductor memory element 200 similar to the MONOS type flash memory 100 of FIG. 4 is obtained ((h) in FIG. 4).
[0030]
Example 2
FIG. 2 is a manufacturing process diagram of another embodiment of the nonvolatile semiconductor memory element of the present invention, in which an ultrathin film containing a refractory metal is formed in a dummy groove formed using a dummy gate method.
[0031]
That is, in the same manner as in the first embodiment, the well isolation or the element isolation film 2 is formed on the Si substrate 1 by the normal LOCOS method, the shallow trench method or the like, and the buried layer 3 for adjusting the threshold voltage is formed by the ion implantation method. (FIG. 2A).
[0032]
Next, a Si oxide film (tunnel oxide film) 4 is formed on the substrate by thermal oxidation at 800 to 850 ° C. for 15 to 20 minutes. Here, the optimum film thickness of the Si oxide film (tunnel oxide film) 4 differs depending on the ion implantation mechanism. For example, when ion implantation is performed by the Fowler Mordheim tunnel current, the optimum film thickness is about 2.5 to 3.5 nm. In the case of ion implantation using carriers, the thickness is about 7 nm.
[0033]
On the Si oxide film (tunnel oxide film) 4, a poly-Si film 14 having a thickness of about 500 to 600 nm to be a dummy gate DG is formed by LP-CVD or the like (FIG. 5B).
[0034]
For example, by patterning using a lithography technique and RIE technique with respect to the laminated structure, forming a dummy gate DG of 0.13μm width, the dummy gate DG as a mask, for example, phosphorus or arsenic 5 × ^{10 13} / Low concentration regions LDD _a and LDD _b are formed by ion implantation at a concentration of about cm ² (FIG. 3C).
[0035]
Next, the sidewall 9 is formed of a Si oxide film on the dummy gate DG using normal CVD and etch back, and using this as a mask, for example, phosphorus is ion-implanted at a concentration of about 5 × 10 ¹⁵ / cm ^2. Thus, impurities in the source S and drain D are introduced, and in order to activate them, heat treatment is performed at 850 to 950 ° C. for about 20 to 30 minutes by electric furnace heating, or 1000 to 100000 in a rapid heat treatment (RTP) apparatus. Heat treatment is performed at 1100 ° C. for about 5 to 10 seconds ((d) in the figure).
[0036]
Next, an interlayer insulating film 10 covering the dummy gate DG and its periphery is formed by depositing a Si oxide film or the like. Then, the interlayer insulating film 10 is flattened by a flattening technique such as CMP to expose the dummy gate DG, and the exposed dummy gate DG is removed by an etching method to form a gate trench 15 ((e) in the figure).
[0037]
The tunnel oxide film 4 that has been the base of the dummy gate DG may remain after the etching of the dummy gate DG, or may be removed by etching following the removal of the dummy gate DG. When the tunnel oxide film 4 is removed, the tunnel oxide film 4 is formed again on the bottom surface of the gate groove 15.
[0038]
Next, a discrete ultrathin film 12 containing a refractory metal such as W, WN, TiN, MoN or the like is formed on the entire bottom and side surfaces in the gate trench 15 by using atomic layer chemical vapor deposition. Also in this case, the coverage of the adsorption site of the Si oxide film of the discrete ultrathin film 12 containing a refractory metal is preferably about 1/3 to 1/10. On the discrete ultrathin film 12, a Si oxide film 13 having a thickness of about 5 to 10 nm is formed by a normal CVD method (FIG. 5F).
[0039]
Next, an interlayer insulating film 10 of poly-Si and WSi containing phosphorus or the like at a high concentration is formed on the entire surface, and the gate groove 15 is buried. Then, unnecessary WSi and poly-Si are removed by CMP to planarize and form the gate electrode G ((g) in the figure). Then, a connection hole is opened in the interlayer insulating film 10 to form a plug 11 made of W, poly-Si, or the like, thereby obtaining the nonvolatile semiconductor memory element 201 of the present invention ((h) in the figure).
[0040]
In this nonvolatile semiconductor memory element 201, ion implantation for introducing impurities of the source S or the drain D is performed before the formation of the discrete ultrathin film 12 containing a refractory metal serving as a trap. There is no step of heating to 450 ° C. or higher after the target ultrathin film 12 is formed. Therefore, the trap once formed exists in a stable state. In addition, since the diffusion of the refractory metal serving as the trap center is reduced, the tunnel oxide film 4 can be formed thin. Therefore, the writing voltage can be lowered.
[0041]
Example 3
FIG. 3 is a manufacturing process diagram of still another embodiment of the present invention, in which a discrete ultrathin film containing a refractory metal and a Si oxide film are multi-layered and the write voltage is multivalued.
[0042]
That is, in the manufacturing process of the nonvolatile semiconductor memory element 202, as in the first embodiment, the discrete ultrathin film 12 containing a refractory metal is formed, and a thickness of about 0.5 to 1.0 nm is formed thereon. Then, the Si oxide film 13 is formed (FIG. 3A). Subsequently, the formation of the discrete ultrathin film 12 containing the refractory metal and the formation of the Si oxide film 13 are repeated again, thereby the discrete ultrathin film containing the refractory metal. The gate insulating film 7 is formed by forming the multilayer film 16 of 12 and the Si oxide film 13 (FIG. 3B). Next, poly-Si and WSi containing phosphorus or the like at a high concentration are sequentially deposited on the multilayer film 16 to form the gate electrode layer 8 (FIG. 10C), and this is patterned into the gate electrode G (see FIG. (D), formation of the low concentration regions LDD _a and LDD _b, formation of the side wall 9, introduction of impurities of the source S and drain D, formation of the interlayer insulating film 10, and formation of the plug 11 are sequentially performed. (E)).
[0043]
Since the gate insulating film 7 of the nonvolatile semiconductor memory element 202 obtained in this way has traps with higher density, a difference in threshold voltage corresponding to ON / OFF can be increased.
[0044]
【The invention's effect】
According to the nonvolatile semiconductor memory element of the present invention, the trap in the gate insulating film of the MONOS type flash memory is formed as a discrete ultrathin film of a refractory metal by atomic layer chemical vapor deposition or the like. The position, density, etc. can be formed with good control, and the data retention characteristics and the endurance against repeated writing / erasing can be improved.
[0045]
Further, since the nonvolatile semiconductor memory element of the present invention can take a large difference in threshold voltage corresponding to ON / OFF, it is suitable for multilevel memory.
[0046]
Furthermore, by forming a discrete ultrathin film of a refractory metal after ion implantation into the source or drain, the thermal history during device fabrication can be reduced. Accordingly, trap diffusion in the gate insulating film can be reduced, and the write voltage can be further reduced.
[0047]
In addition, the total trap density can be increased by multilayering the refractory metal discrete ultrathin film and the Si oxide film, and the difference between the ON / OFF threshold voltages can be further increased.
[Brief description of the drawings]
FIG. 1 is an explanatory diagram of a manufacturing process of a nonvolatile semiconductor memory element according to an example.
FIG. 2 is an explanatory diagram of a manufacturing process of the nonvolatile semiconductor memory element in the example.
FIG. 3 is an explanatory diagram of a manufacturing process of the nonvolatile semiconductor memory element in the example.
FIG. 4 is an explanatory diagram of a manufacturing process of a conventional MONOS type flash memory.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 1 ... Si substrate, 2 ... Element isolation film, 3 ... Embedded layer, 4 ... Tunnel oxide film, 5 ... Si nitride film, 6 ... Si oxide film, 7 ... Gate insulating film, 8 ... Gate electrode layer, 9 ... Side wall , 10 ... Interlayer insulating film, 11 ... Plug, 12 ... Discrete ultrathin film containing a refractory metal, 13 ... Si oxide film, 14 ... Poly-Si film (dummy gate), 15 ... Gate groove, 16 ... Refractory metal Including a multilayer of discrete ultrathin film and Si oxide film, 200, 201, 202 ... non-volatile semiconductor memory element, DG ... dummy gate, G ... gate electrode,

Claims

A non-volatile semiconductor memory element in which a gate insulating film having a discrete trap is provided between a gate electrode of a MIS transistor and a semiconductor substrate, and data is stored and erased by charging and discharging the trap. A non-volatile semiconductor memory element comprising a discrete ultrathin film containing a refractory metal formed by atomic layer chemical vapor deposition as a trap forming layer in a gate insulating film.

2. The nonvolatile semiconductor memory element according to claim 1, wherein the trap forming layer is made of a discrete ultrathin film of W, WN, TiN or MoN formed by an atomic layer chemical vapor deposition method.

3. The nonvolatile semiconductor memory element according to claim 1, further comprising a Si oxide film formed by thermal oxidation on a semiconductor substrate side of a discrete ultrathin film containing a refractory metal, and a Si oxide film formed by a CVD method on the gate electrode side of the trap. .

3. The nonvolatile semiconductor memory element according to claim 1, further comprising a Si oxide film formed by thermal oxidation on a semiconductor substrate side of a discrete ultrathin film containing a refractory metal, and a Si nitride film formed by a CVD method on the gate electrode side of the trap. .

The nonvolatile semiconductor element according to claim 1, wherein a plurality of discrete ultrathin layers containing a refractory metal and a plurality of Si oxide films or Si nitride films are alternately stacked in the gate insulating film.

A non-volatile semiconductor memory element manufacturing method in which a gate insulating film having a discrete trap is provided between a gate electrode of a MIS transistor and a semiconductor substrate, and data is stored and erased by charging and discharging the trap. Then, after forming an Si oxide film on a semiconductor substrate, a discrete ultrathin film containing a refractory metal is formed on the Si oxide film as a trap formation layer by atomic layer chemical vapor deposition, and further insulated A method of manufacturing a nonvolatile semiconductor memory element, wherein a gate insulating film is formed by stacking films.

The method for manufacturing a nonvolatile semiconductor element according to claim 6, wherein a discrete ultrathin film of W, WN, TiN, or MoN is formed as a trap forming layer.

A Si oxide film is formed on the surface of the semiconductor substrate by thermal oxidation, a discrete ultrathin layer containing a refractory metal is formed on the Si oxide film by atomic layer chemical vapor deposition, and Si oxide is formed thereon. 8. The method for manufacturing a nonvolatile semiconductor memory element according to claim 6, wherein the film is formed by a CVD method.

A Si oxide film is formed on the surface of the semiconductor substrate by thermal oxidation, a discrete ultrathin layer containing a refractory metal is formed on the Si oxide film by atomic layer chemical vapor deposition, and Si nitride is formed thereon. 8. The method for manufacturing a nonvolatile semiconductor memory element according to claim 6, wherein the film is formed by a CVD method.

The method for manufacturing a nonvolatile semiconductor memory element according to claim 6, wherein a discrete ultrathin layer containing a refractory metal is formed after forming the source and drain of the transistor.

The method for manufacturing a nonvolatile semiconductor element according to claim 6, wherein the formation of discrete ultrathin layers containing a refractory metal and the formation of a Si oxide film or a Si nitride film are alternately repeated a plurality of times.