JP4583565B2 - 電荷結合素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は電荷結合素子（以下ＣＣＤという）に関し、特にフローティングディフュージョンに残っている電荷をリセットするためのＦＥＴスイッチ部の改良に関するものである。
【０００２】
【従来の技術】
図３は従来のＣＣＤの構造を示す図であり、１１はＨＪＦＥＴ構造の２相駆動のＣＣＤ電荷転送部、１２は電荷リセット用のデュアルゲートＦＥＴスイッチ部である。
【０００３】
本ＣＣＤは、ＧａＡｓ半絶縁性基板１３に、厚さ２０００ÅのＡｌＧａＡｓのバッファ層１４、厚さ１５０ÅのノンドープＧａＡｓ層１５、電子供給層となるＳｉを３×１０17ｃｍ-3ドープした厚さ３００Åのｎ−ＡｌＧａＡｓ層１６、及び厚さ３００ÅのノンドープＡｌＧａＡｓ層１７を順にエピタキシャル成長で形成して、その基板の２カ所にオーミック接合を形成するためＳｉイオン打ち込みによるｎ+ 領域１８，１９を基板１３に達するよう形成している。
【０００４】
そして、その領域１８，１９の上にＡｕ／Ｇｅのオーミックメタル２０を被着してソース電極３３とドレイン電極３６を形成し、またこの電極３３，３６の間にはＴｉ／Ｐｔ／Ａｕなどのショットキメタル２１を被着して、第１ゲート電極３４’、第２ゲート電極３５を形成している。これらの部分でＦＥＴスイッチ部１２が形成されている。
【０００５】
ソース電極３３の図３において左側は２相駆動のＣＣＤ電荷転送部１１となっており、選択エッチングで残されたｉ−ＧａＡｓ層２２の上にＴｉ／Ｐｔ／Ａｕなどのショットキーメタル２１を被着して段差のある転送電極３１，３２を形成している。
【０００６】
４１，４２は２相駆動のＣＣＤ電荷転送部１１を駆動する互いに逆相の転送クロック信号φ１，φ２を供給するクロック信号源、４３はソース電極３３で検出された電荷信号を増幅する高入力インピーダンスの増幅器、４４はバイアス電源、４５はリセット信号φ３のリセット信号源、４６は電源である。
【０００７】
図示しない電荷入力機構から半導体内部に注入された電荷は、クロック信号源４１，４２による２相の転送クロック信号φ１，φ２により電荷転送部１１を図３の左側から右側へと転送される。転送された電荷は最終的にフローティング電極であるソース電極３３に到達する。到達した電荷は、そのソース電極３３の周辺の寄生容量を充電し、電圧に変換されて増幅器４３から出力端子ＯＵＴへと出力される。
【０００８】
ソース電極３３の周辺に充電された電荷は、電荷転送部１１から次に到来する電荷を受け入れ可能にするために、前述したＦＥＴスイッチ部１２によりリセットされる。
【０００９】
まず、ソース電極３３に近い第１ゲート電極３４’は、後述する第２ゲート電極３５のリセット信号φ３のソース電極３３方向へのフィードスルー（漏れ）を防ぐためのガード電極として機能し、バイアス電源４４により直流電圧Ｖ１を与えておく。この直流電圧Ｖ１は、ソース電極３３の電位より低く、かつＦＥＴスイッチ部１２のＯＮ抵抗が大きくならないようにピンチオフ電圧よりも十分高く設定する。第２ゲート電極３５に印加するリセット信号φ３は、そのハイレベルがピンチオフ電圧よりも高く、ローレベルがピンチオフ電圧よりも低くなるよう設定する。ドレイン電極３６は電源４６に接続されている。
【００１０】
この状態で第２ゲート電極３５のリセット信号φ３をハイレベルにして、ＦＥＴスイッチ部１２を導通させると、ソース電極３３に蓄えられた電荷は、ドレイン電極３６に到達しそこから電源４６に除去され、リセットが行われる。この後に、このソース電極３３に電荷転送部１１からの次の電荷を受け入れ可能にするために、第２ゲート電極３５に印加しているリセット信号φ３をローレベルにしてＦＥＴスイッチ部１２を遮断する。
【００１１】
【発明が解決しようとする課題】
この従来例のＣＣＤの場合、送られてくる電荷は電子であり、したがってフローティング電極であるソース電極３３に現れる信号は、リセットレベル（大略電源４６の電圧Ｖ０に一致する）から負の側に振れることになる（図４，図５参照）。
【００１２】
ところが、ＨＪＦＥＴやＭＥＳＦＥＴなどの半導体障壁を利用したＦＥＴの場合、信号源（ソース電極３３側）の信号Ｖinが大きく負（ｎ型ＦＥＴの場合）の方向に振れると、ソース電極３３と第１ゲート電極３４’の間のダイオードが導通してしまい、ソース電極３３に蓄えられた電荷が失われてしまうという問題がある（図４の破線の信号Ｖin参照。なおＶＧ１は第１ゲート電極４４によるバイアス値、ＶＴＨはＦＥＴのしきい値電圧である）。
【００１３】
そこで、これを回避するためには、図５に示すように十分にピンチオフ電圧の深いＦＥＴを設計すればよいが、今度はＦＥＴスイッチをオン／オフするリセット信号φ３を大きく負に持っていく必要があり、システムを設計する上で使い難くくなるという問題がある。特にＣＣＤでは、転送クロック信号とリセット信号を共用する場合があるが、これができなくなる。
【００１４】
本発明は以上のような点に鑑みてなされたもので、その目的は、ＦＥＴスイッチ部の負側への入力範囲を広くして上記した問題を解決した電荷結合素子を提供することである。
【００１５】
【課題を解決するための手段】
このために第１の発明は、電荷転送部と、該電荷転送部から転送されてきた電荷信号を出力側に取り出した後に残留している電荷を電源に除去する半導体障壁を利用したＦＥＴスイッチ部とを具備する電荷結合素子において、前記ＦＥＴスイッチ部を、前記電荷転送部から転送されてきた電荷を取り出すための取出電極として機能するフローティングのソース電極と、電源に接続されたドレイン電極と、該ドレイン電極と前記ソース電極の間に設けられ直流バイアスが印加される第１ゲート電極と、該第１ゲート電極と前記ドレイン電極の間に設けられリセット信号が印加される第２ゲート電極とから構成し、前記第１ゲート電極のピンチオフ電圧を、入力信号よりも深く、且つ前記第２ゲート電極のピンチオフ電圧よりも深く設定した。
【００１６】
第２の発明は、第１の発明において、前記第１ゲート電極の活性層を前記第２ゲート電極の活性層より厚く形成した。
【００１７】
【発明の実施の形態】
本発明の１つの実施形態を図１に示す。図１において、１１は２相駆動のＣＣＤ電荷転送部、１２は電荷リセット用のデュアルゲートＦＥＴスイッチ部、１３はＧａＡｓ半絶縁性基板、１４は厚さ２０００ÅのＡｌＧａＡｓのバッファ層、１５は厚さ１５０ÅのノンドープＧａＡｓ層、１６は電子供給層となるＳｉを３×１０17ｃｍ-3ドープした厚さ３００Åのｎ−ＡｌＧａＡｓ層、１７は厚さ３００ÅのノンドープＡｌＧａＡｓ層、１８，１９はＳｉイオン打ち込みによるｎ+ 領域、２０はＡｕ／Ｇｅのオーミックメタル、２１はＴｉ／Ｐｔ／Ａｕなどのショットキメタル、２２はｉ−ＧａＡｓ層である。また、３１，３２は転送電極、３３はソース電極、３５は第２ゲート電極、３６はドレイン電極である。さらに、４１，４２は２相駆動のＣＣＤ電荷転送部１１を駆動する互いに逆相の第１，第２の転送クロックφ１，φ２のクロック信号源、４３は検出された電荷信号を増幅する高入力インピーダンスの増幅器、４４はバイアス電源、４５はリセット信号φ３のリセット信号源、４６は電源である。以上は、図３に示したものと同じである。
【００１８】
本発明が図３の従来例と異なるところは、第１ゲート電極３４として、図３で説明したノンドープＡｌＧａＡｓ層１７の上に厚さ約６００ÅのノンドープＧａＡｓ層２２を積み、この後に第２ゲート電極３５の直下に位置するそのＧａＡｓ層２２をそのゲート電極３５の形成前に選択エッチングで除去して、その後に転送電極３１，３２用、第１ゲート電極３４用、第２ゲート電極３５用として使用するＴｉ／Ｐｔ／Ａｕなどのショットキメタル２１を被着した点である。なお、この第１ゲート電極３４のＧａＡｓ層２２の形成時は、転送電極３１，３２のＧａＡｓ層２２も同時に形成する。
【００１９】
このようにして、本発明は、ストッパ層を用いた選択エッチングなどの半導体プロセス手段で活性層厚を変える（第１ゲート電極３４部分の活性層を、ＧａＡｓ層２２の分だけ第２ゲート電極３５部分の活性層より厚くする）ことにより、ピンチオフ電圧を部分的に変化させる。
【００２０】
以上によって、第１ゲート電極３４のピンチオフ電圧は負の側により深くなり、バイアス源４４によるバイアスＶＧ１を深くしても、ＦＥＴのＯＮ抵抗はさほど大きくならず、ＦＥＴスイッチ部１２のしきい値電圧ＶＴＨは図２に示すようなプロフィールを示すようになり、フローティング電極であるソース電極３３への入力範囲が拡がることになる。一方、第２ゲート電極３５のピンチオフ電圧は従来と同様に浅くなる。このため、ソース電位に近い側で大きく振ることができるで、システム全体の電源設計等の制約が小さくなる。
【００２１】
本発明者が実測したピンチオフ電圧は、第１ゲート電極３４が−1.2Ｖ、第２ゲート電極３５が−0.2Ｖであった。図１の構造において、ＦＥＴのゲート幅が５０μｍで、ソース電極３３と転送電極３２との間、ソース電極３３と増幅器４３の出力端子ＯＵＴとの間、及びソース電極３３と第１ゲート電極３４との間の合計容量が0.6ｐＦのとき、０Ｖから−0.6Ｖ振幅の信号をソース電極３３からドレイン電極３６側にリセットする時間として600ｐｓを実現できた。
【００２２】
【発明の効果】
以上から本発明によれば、第１ゲート電極のしきい値電圧が部分的に低くなるので負側への入力範囲が大きくなり、また、第２ゲート電極のしきい値は従来と同じであるので従来と同様なリセット信号を利用できる。よって、入力範囲を拡大できると同時に、リセット信号として転送クロックを転用することも可能となり、使い易く駆動の容易なＦＥＴスイッチ部を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態のＣＣＤの説明図である。
【図２】図１のＣＣＤのＦＥＴスイッチ部の動作説明図である。
【図３】従来のＣＣＤの説明図である。
【図４】図３のＣＣＤのＦＥＴスイッチ部の動作説明図である。
【図５】図３のＣＣＤのＦＥＴスイッチ部の別の動作説明図である。
【符号の説明】
１１：２相駆動のＣＣＤ電荷転送部、１２：電荷リセット用ＦＥＴスイッチ部、１３：半絶縁性基板、１４：バッファ層、１５：ＧａＡｓ層、１６：電子供給層、１７：ＡｌＧａＡｓ層、１８，１９：ｎ+ 領域、２０：オーミックメタル、２１：ショットキメタル、２２：ｉ−ＧａＡｓ層
３１，３２：転送電極、３３：ソース電極、３４’，３４：第１ゲート電極、３５：第２ゲート電極、３６：ドレイン電極
４１，４２：クロック信号源、４３：増幅器、４４：バイアス電源、４５：リセット信号源、４６：電源
【発明の属する技術分野】
本発明は電荷結合素子（以下ＣＣＤという）に関し、特にフローティングディフュージョンに残っている電荷をリセットするためのＦＥＴスイッチ部の改良に関するものである。
【０００２】
【従来の技術】
図３は従来のＣＣＤの構造を示す図であり、１１はＨＪＦＥＴ構造の２相駆動のＣＣＤ電荷転送部、１２は電荷リセット用のデュアルゲートＦＥＴスイッチ部である。
【０００３】
本ＣＣＤは、ＧａＡｓ半絶縁性基板１３に、厚さ２０００ÅのＡｌＧａＡｓのバッファ層１４、厚さ１５０ÅのノンドープＧａＡｓ層１５、電子供給層となるＳｉを３×１０17ｃｍ-3ドープした厚さ３００Åのｎ−ＡｌＧａＡｓ層１６、及び厚さ３００ÅのノンドープＡｌＧａＡｓ層１７を順にエピタキシャル成長で形成して、その基板の２カ所にオーミック接合を形成するためＳｉイオン打ち込みによるｎ+ 領域１８，１９を基板１３に達するよう形成している。
【０００４】
そして、その領域１８，１９の上にＡｕ／Ｇｅのオーミックメタル２０を被着してソース電極３３とドレイン電極３６を形成し、またこの電極３３，３６の間にはＴｉ／Ｐｔ／Ａｕなどのショットキメタル２１を被着して、第１ゲート電極３４’、第２ゲート電極３５を形成している。これらの部分でＦＥＴスイッチ部１２が形成されている。
【０００５】
ソース電極３３の図３において左側は２相駆動のＣＣＤ電荷転送部１１となっており、選択エッチングで残されたｉ−ＧａＡｓ層２２の上にＴｉ／Ｐｔ／Ａｕなどのショットキーメタル２１を被着して段差のある転送電極３１，３２を形成している。
【０００６】
４１，４２は２相駆動のＣＣＤ電荷転送部１１を駆動する互いに逆相の転送クロック信号φ１，φ２を供給するクロック信号源、４３はソース電極３３で検出された電荷信号を増幅する高入力インピーダンスの増幅器、４４はバイアス電源、４５はリセット信号φ３のリセット信号源、４６は電源である。
【０００７】
図示しない電荷入力機構から半導体内部に注入された電荷は、クロック信号源４１，４２による２相の転送クロック信号φ１，φ２により電荷転送部１１を図３の左側から右側へと転送される。転送された電荷は最終的にフローティング電極であるソース電極３３に到達する。到達した電荷は、そのソース電極３３の周辺の寄生容量を充電し、電圧に変換されて増幅器４３から出力端子ＯＵＴへと出力される。
【０００８】
ソース電極３３の周辺に充電された電荷は、電荷転送部１１から次に到来する電荷を受け入れ可能にするために、前述したＦＥＴスイッチ部１２によりリセットされる。
【０００９】
まず、ソース電極３３に近い第１ゲート電極３４’は、後述する第２ゲート電極３５のリセット信号φ３のソース電極３３方向へのフィードスルー（漏れ）を防ぐためのガード電極として機能し、バイアス電源４４により直流電圧Ｖ１を与えておく。この直流電圧Ｖ１は、ソース電極３３の電位より低く、かつＦＥＴスイッチ部１２のＯＮ抵抗が大きくならないようにピンチオフ電圧よりも十分高く設定する。第２ゲート電極３５に印加するリセット信号φ３は、そのハイレベルがピンチオフ電圧よりも高く、ローレベルがピンチオフ電圧よりも低くなるよう設定する。ドレイン電極３６は電源４６に接続されている。
【００１０】
この状態で第２ゲート電極３５のリセット信号φ３をハイレベルにして、ＦＥＴスイッチ部１２を導通させると、ソース電極３３に蓄えられた電荷は、ドレイン電極３６に到達しそこから電源４６に除去され、リセットが行われる。この後に、このソース電極３３に電荷転送部１１からの次の電荷を受け入れ可能にするために、第２ゲート電極３５に印加しているリセット信号φ３をローレベルにしてＦＥＴスイッチ部１２を遮断する。
【００１１】
【発明が解決しようとする課題】
この従来例のＣＣＤの場合、送られてくる電荷は電子であり、したがってフローティング電極であるソース電極３３に現れる信号は、リセットレベル（大略電源４６の電圧Ｖ０に一致する）から負の側に振れることになる（図４，図５参照）。
【００１２】
ところが、ＨＪＦＥＴやＭＥＳＦＥＴなどの半導体障壁を利用したＦＥＴの場合、信号源（ソース電極３３側）の信号Ｖinが大きく負（ｎ型ＦＥＴの場合）の方向に振れると、ソース電極３３と第１ゲート電極３４’の間のダイオードが導通してしまい、ソース電極３３に蓄えられた電荷が失われてしまうという問題がある（図４の破線の信号Ｖin参照。なおＶＧ１は第１ゲート電極４４によるバイアス値、ＶＴＨはＦＥＴのしきい値電圧である）。
【００１３】
そこで、これを回避するためには、図５に示すように十分にピンチオフ電圧の深いＦＥＴを設計すればよいが、今度はＦＥＴスイッチをオン／オフするリセット信号φ３を大きく負に持っていく必要があり、システムを設計する上で使い難くくなるという問題がある。特にＣＣＤでは、転送クロック信号とリセット信号を共用する場合があるが、これができなくなる。
【００１４】
本発明は以上のような点に鑑みてなされたもので、その目的は、ＦＥＴスイッチ部の負側への入力範囲を広くして上記した問題を解決した電荷結合素子を提供することである。
【００１５】
【課題を解決するための手段】
このために第１の発明は、電荷転送部と、該電荷転送部から転送されてきた電荷信号を出力側に取り出した後に残留している電荷を電源に除去する半導体障壁を利用したＦＥＴスイッチ部とを具備する電荷結合素子において、前記ＦＥＴスイッチ部を、前記電荷転送部から転送されてきた電荷を取り出すための取出電極として機能するフローティングのソース電極と、電源に接続されたドレイン電極と、該ドレイン電極と前記ソース電極の間に設けられ直流バイアスが印加される第１ゲート電極と、該第１ゲート電極と前記ドレイン電極の間に設けられリセット信号が印加される第２ゲート電極とから構成し、前記第１ゲート電極のピンチオフ電圧を、入力信号よりも深く、且つ前記第２ゲート電極のピンチオフ電圧よりも深く設定した。
【００１６】
第２の発明は、第１の発明において、前記第１ゲート電極の活性層を前記第２ゲート電極の活性層より厚く形成した。
【００１７】
【発明の実施の形態】
本発明の１つの実施形態を図１に示す。図１において、１１は２相駆動のＣＣＤ電荷転送部、１２は電荷リセット用のデュアルゲートＦＥＴスイッチ部、１３はＧａＡｓ半絶縁性基板、１４は厚さ２０００ÅのＡｌＧａＡｓのバッファ層、１５は厚さ１５０ÅのノンドープＧａＡｓ層、１６は電子供給層となるＳｉを３×１０17ｃｍ-3ドープした厚さ３００Åのｎ−ＡｌＧａＡｓ層、１７は厚さ３００ÅのノンドープＡｌＧａＡｓ層、１８，１９はＳｉイオン打ち込みによるｎ+ 領域、２０はＡｕ／Ｇｅのオーミックメタル、２１はＴｉ／Ｐｔ／Ａｕなどのショットキメタル、２２はｉ−ＧａＡｓ層である。また、３１，３２は転送電極、３３はソース電極、３５は第２ゲート電極、３６はドレイン電極である。さらに、４１，４２は２相駆動のＣＣＤ電荷転送部１１を駆動する互いに逆相の第１，第２の転送クロックφ１，φ２のクロック信号源、４３は検出された電荷信号を増幅する高入力インピーダンスの増幅器、４４はバイアス電源、４５はリセット信号φ３のリセット信号源、４６は電源である。以上は、図３に示したものと同じである。
【００１８】
本発明が図３の従来例と異なるところは、第１ゲート電極３４として、図３で説明したノンドープＡｌＧａＡｓ層１７の上に厚さ約６００ÅのノンドープＧａＡｓ層２２を積み、この後に第２ゲート電極３５の直下に位置するそのＧａＡｓ層２２をそのゲート電極３５の形成前に選択エッチングで除去して、その後に転送電極３１，３２用、第１ゲート電極３４用、第２ゲート電極３５用として使用するＴｉ／Ｐｔ／Ａｕなどのショットキメタル２１を被着した点である。なお、この第１ゲート電極３４のＧａＡｓ層２２の形成時は、転送電極３１，３２のＧａＡｓ層２２も同時に形成する。
【００１９】
このようにして、本発明は、ストッパ層を用いた選択エッチングなどの半導体プロセス手段で活性層厚を変える（第１ゲート電極３４部分の活性層を、ＧａＡｓ層２２の分だけ第２ゲート電極３５部分の活性層より厚くする）ことにより、ピンチオフ電圧を部分的に変化させる。
【００２０】
以上によって、第１ゲート電極３４のピンチオフ電圧は負の側により深くなり、バイアス源４４によるバイアスＶＧ１を深くしても、ＦＥＴのＯＮ抵抗はさほど大きくならず、ＦＥＴスイッチ部１２のしきい値電圧ＶＴＨは図２に示すようなプロフィールを示すようになり、フローティング電極であるソース電極３３への入力範囲が拡がることになる。一方、第２ゲート電極３５のピンチオフ電圧は従来と同様に浅くなる。このため、ソース電位に近い側で大きく振ることができるで、システム全体の電源設計等の制約が小さくなる。
【００２１】
本発明者が実測したピンチオフ電圧は、第１ゲート電極３４が−1.2Ｖ、第２ゲート電極３５が−0.2Ｖであった。図１の構造において、ＦＥＴのゲート幅が５０μｍで、ソース電極３３と転送電極３２との間、ソース電極３３と増幅器４３の出力端子ＯＵＴとの間、及びソース電極３３と第１ゲート電極３４との間の合計容量が0.6ｐＦのとき、０Ｖから−0.6Ｖ振幅の信号をソース電極３３からドレイン電極３６側にリセットする時間として600ｐｓを実現できた。
【００２２】
【発明の効果】
以上から本発明によれば、第１ゲート電極のしきい値電圧が部分的に低くなるので負側への入力範囲が大きくなり、また、第２ゲート電極のしきい値は従来と同じであるので従来と同様なリセット信号を利用できる。よって、入力範囲を拡大できると同時に、リセット信号として転送クロックを転用することも可能となり、使い易く駆動の容易なＦＥＴスイッチ部を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態のＣＣＤの説明図である。
【図２】図１のＣＣＤのＦＥＴスイッチ部の動作説明図である。
【図３】従来のＣＣＤの説明図である。
【図４】図３のＣＣＤのＦＥＴスイッチ部の動作説明図である。
【図５】図３のＣＣＤのＦＥＴスイッチ部の別の動作説明図である。
【符号の説明】
１１：２相駆動のＣＣＤ電荷転送部、１２：電荷リセット用ＦＥＴスイッチ部、１３：半絶縁性基板、１４：バッファ層、１５：ＧａＡｓ層、１６：電子供給層、１７：ＡｌＧａＡｓ層、１８，１９：ｎ+ 領域、２０：オーミックメタル、２１：ショットキメタル、２２：ｉ−ＧａＡｓ層
３１，３２：転送電極、３３：ソース電極、３４’，３４：第１ゲート電極、３５：第２ゲート電極、３６：ドレイン電極
４１，４２：クロック信号源、４３：増幅器、４４：バイアス電源、４５：リセット信号源、４６：電源
Claims (2)
- 電荷転送部と、該電荷転送部から転送されてきた電荷信号を出力側に取り出した後に残留している電荷を電源に除去する半導体障壁を利用したＦＥＴスイッチ部とを具備する電荷結合素子において、
前記ＦＥＴスイッチ部を、前記電荷転送部から転送されてきた電荷を取り出すための取出電極として機能するフローティングのソース電極と、電源に接続されたドレイン電極と、該ドレイン電極と前記ソース電極の間に設けられ直流バイアスが印加される第１ゲート電極と、該第１ゲート電極と前記ドレイン電極の間に設けられリセット信号が印加される第２ゲート電極とから構成し、
前記第１ゲート電極のピンチオフ電圧を、入力信号よりも深く、且つ前記第２ゲート電極のピンチオフ電圧よりも深く設定したことを特徴とする電荷結合素子。 - 請求項１に記載の電荷結合素子において、
前記第１ゲート電極の活性層を前記第２ゲート電極の活性層より厚く形成したことを特徴とする電荷結合素子。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000275878A JP4583565B2 (ja) | 2000-09-12 | 2000-09-12 | 電荷結合素子 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002094043A JP2002094043A (ja) | 2002-03-29 |
| JP4583565B2 true JP4583565B2 (ja) | 2010-11-17 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2000275878A Expired - Fee Related JP4583565B2 (ja) | 2000-09-12 | 2000-09-12 | 電荷結合素子 |
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6265571A (ja) * | 1985-09-13 | 1987-03-24 | ゼネラル・エレクトリック・カンパニイ | 出力ビデオ信号発生回路 |
| JPS63209175A (ja) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | 電荷検出回路 |
| JPH06151798A (ja) * | 1992-11-09 | 1994-05-31 | Mitsubishi Electric Corp | 電荷転送装置 |
| JPH11150685A (ja) * | 1997-11-14 | 1999-06-02 | Sony Corp | 固体撮像装置およびその駆動方法、並びにカメラ |
| JP2001060683A (ja) * | 1999-08-23 | 2001-03-06 | New Japan Radio Co Ltd | 電荷結合装置 |
| JP2001119015A (ja) * | 1999-10-22 | 2001-04-27 | New Japan Radio Co Ltd | 電荷結合素子及びその製造方法 |
-
2000
- 2000-09-12 JP JP2000275878A patent/JP4583565B2/ja not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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