JP4577425B2 - Semiconductor device - Google Patents

Semiconductor device Download PDF

Info

Publication number
JP4577425B2
JP4577425B2 JP2008186427A JP2008186427A JP4577425B2 JP 4577425 B2 JP4577425 B2 JP 4577425B2 JP 2008186427 A JP2008186427 A JP 2008186427A JP 2008186427 A JP2008186427 A JP 2008186427A JP 4577425 B2 JP4577425 B2 JP 4577425B2
Authority
JP
Japan
Prior art keywords
terminal
transistor element
semiconductor device
current
insulated gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008186427A
Other languages
Japanese (ja)
Other versions
JP2009135414A (en
Inventor
豊 福田
憲司 河野
幸夫 都築
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2008186427A priority Critical patent/JP4577425B2/en
Priority to US12/289,852 priority patent/US8125002B2/en
Priority to DE102008056388A priority patent/DE102008056388A1/en
Priority to CN2008101748334A priority patent/CN101431075B/en
Publication of JP2009135414A publication Critical patent/JP2009135414A/en
Application granted granted Critical
Publication of JP4577425B2 publication Critical patent/JP4577425B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Description

本発明は、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、これらが逆並列に接続されてなる半導体装置に関する。   The present invention relates to a semiconductor device in which an insulated gate transistor element and a diode element are formed on the same semiconductor substrate and are connected in antiparallel.

絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、前記絶縁ゲートトランジスタ素子と前記ダイオード素子が逆並列に接続されてなる半導体装置が、例えば、特開2007−214541号公報(特許文献1)、特開2005−317751号公報(特許文献2)および特開2007−134625号公報(特許文献3)に開示されている。   A semiconductor device in which an insulated gate transistor element and a diode element are formed on the same semiconductor substrate and the insulated gate transistor element and the diode element are connected in antiparallel is disclosed in, for example, Japanese Patent Application Laid-Open No. 2007-214541 (Patent Document 1). ), JP-A-2005-317751 (Patent Document 2) and JP-A-2007-134625 (Patent Document 3).

図19は、特許文献1に開示された半導体装置100の模式的な断面図である。   FIG. 19 is a schematic cross-sectional view of the semiconductor device 100 disclosed in Patent Document 1. In FIG.

図19に示す半導体装置100は、IGBTセル100iとダイオードセル100dが、同じ半導体基板1に併設されてなる半導体装置である。   A semiconductor device 100 illustrated in FIG. 19 is a semiconductor device in which an IGBT cell 100 i and a diode cell 100 d are provided on the same semiconductor substrate 1.

半導体装置100では、側壁に形成された絶縁膜7を介して第1トレンチT1内に埋め込まれたポリシリコン等からなる第1電極層8を、IGBTセル100iのゲート電極としている。また、半導体基板1の主面側の表面上には、アルミニウム等からなる第2電極層10が形成されている。第2電極層10は、第2トレンチT2内にも埋め込まれている。第2電極層10は、主面側N導電型領域3aおよび主面側P導電型領域4aを貫通してこれらを短絡すると共にP導電型層2aに電気的に接続される構造を有しており、IGBTセル100iのエミッタ電極およびダイオードセル100dのアノード電極となっている。半導体基板1の裏面側の表層部には、不純物を高濃度に含有する裏面側P導電型(P+)領域5と裏面側N導電型(N+)領域6が形成されている。半導体装置100では、裏面側P導電型領域5および裏面側N導電型領域6に電気的に共通接続してこれらを短絡する第3電極層11を、IGBTセル100iのコレクタ電極およびダイオードセル100dのカソード電極としている。尚、半導体装置100および以下で説明する各半導体装置については、便宜上、図19に示すように、主面側においてトレンチゲート電極が形成されている領域の直下で、裏面側P導電型領域5が形成されている領域をIGBT領域と呼び、裏面側N導電型領域6が形成されている領域をダイオード領域と呼ぶ。   In the semiconductor device 100, the first electrode layer 8 made of polysilicon or the like embedded in the first trench T1 via the insulating film 7 formed on the side wall is used as the gate electrode of the IGBT cell 100i. A second electrode layer 10 made of aluminum or the like is formed on the surface on the main surface side of the semiconductor substrate 1. The second electrode layer 10 is also embedded in the second trench T2. Second electrode layer 10 has a structure that penetrates main surface side N conductivity type region 3a and main surface side P conductivity type region 4a and short-circuits them, and is electrically connected to P conductivity type layer 2a. The emitter cell of the IGBT cell 100i and the anode electrode of the diode cell 100d. In the surface layer portion on the back surface side of the semiconductor substrate 1, a back surface side P conductivity type (P +) region 5 and a back surface side N conductivity type (N +) region 6 containing impurities in a high concentration are formed. In the semiconductor device 100, the third electrode layer 11 that is electrically connected to the back side P-conductivity type region 5 and the back side N-conductivity type region 6 and short-circuits them is connected to the collector electrode of the IGBT cell 100i and the diode cell 100d. The cathode is used. For convenience, in the semiconductor device 100 and each semiconductor device described below, as shown in FIG. 19, the back side P-conductivity type region 5 is formed immediately below the region where the trench gate electrode is formed on the main surface side. The formed region is referred to as an IGBT region, and the region in which the back surface side N conductivity type region 6 is formed is referred to as a diode region.

図19に示す半導体装置100のように、絶縁ゲートトランジスタ素子(例えばIGBT素子)とダイオード素子が逆並列に接続されてなる半導体装置、すなわち、絶縁ゲートトランジスタ素子の第1端子(例えばコレクタ端子)とダイオード素子のカソード端子が高電位側で接続され、絶縁ゲートトランジスタ素子の第2端子(例えばエミッタ端子)とダイオード素子のアノード端子が低電位側で接続されてなる半導体装置は、インバータ回路に組み入れられ、負荷をPWM(Pulse Width Modulation)制御するものとしてよく用いられる。
特開2007−214541号公報 特開2005−317751号公報 特開2007−134625号公報
19, a semiconductor device in which an insulated gate transistor element (for example, an IGBT element) and a diode element are connected in antiparallel, that is, a first terminal (for example, a collector terminal) of the insulated gate transistor element A semiconductor device in which a cathode terminal of a diode element is connected on the high potential side and a second terminal (eg, an emitter terminal) of the insulated gate transistor element and an anode terminal of the diode element are connected on the low potential side is incorporated in an inverter circuit. The load is often used for PWM (Pulse Width Modulation) control.
JP 2007-214541 A JP 2005-317751 A JP 2007-134625 A

図19に示す半導体装置100のようなダイオード内蔵IGBT素子をインバータ回路に組み入れた場合、IGBT素子のゲート信号は、原則、上下アームに位相反転した信号となるため、例えば、ダイオード素子がフリーホイール動作するタイミングでもIGBT素子にゲート信号が入力される。つまり、ダイオード素子の動作とIGBT素子の動作とが、同時に起こる。このように、ダイオード素子の動作とIGBT素子の動作とが同時に起こると、上記のように各電極が共通とされているため、IGBT素子のチャネルがオンすると、ダイオード素子のアノードとカソードとが同電位になろうとする。これにより、IGBT素子のゲート電位によって、ボディーダイオードが順方向動作しにくくなる。その結果、ダイオード素子の順方向電圧Vfが増加し、ダイオード素子の順方向損失が増加してしまうという問題があった。   When a diode built-in IGBT element such as the semiconductor device 100 shown in FIG. 19 is incorporated in an inverter circuit, the gate signal of the IGBT element is in principle a signal whose phase is inverted between the upper and lower arms. The gate signal is also input to the IGBT element at the timing to perform. That is, the operation of the diode element and the operation of the IGBT element occur simultaneously. As described above, when the operation of the diode element and the operation of the IGBT element occur at the same time, the electrodes are common as described above. Therefore, when the channel of the IGBT element is turned on, the anode and the cathode of the diode element are the same. Trying to become a potential. This makes it difficult for the body diode to operate in the forward direction due to the gate potential of the IGBT element. As a result, there is a problem that the forward voltage Vf of the diode element increases and the forward loss of the diode element increases.

上記問題点に鑑み、ダイオード内蔵IGBT素子を備えた半導体装置において、ダイオード素子の動作とIGBT素子の動作との干渉を回避して、ダイオードの順方向損失増加を防止することのできる新たな半導体装置が発明され、特許出願中である(出願2007−229959)。   In view of the above problems, in a semiconductor device including an IGBT element with a built-in diode, a new semiconductor device capable of avoiding an interference between the operation of the diode element and the operation of the IGBT element and preventing an increase in forward loss of the diode Is invented and patent pending (application 2007-229959).

図20は、上記特許出願中の半導体装置90の回路図で、該半導体装置90は、図に示されるように、AND回路50と、ダイオード内蔵IGBT素子20と、センス抵抗30と、フィードバック回路40とを備えて構成されている。   FIG. 20 is a circuit diagram of the semiconductor device 90 for which the above patent application is pending. As shown in the figure, the semiconductor device 90 includes an AND circuit 50, a diode built-in IGBT element 20, a sense resistor 30, and a feedback circuit 40. And is configured.

AND回路50は、入力されるすべての信号がHiレベルのときHiレベルの信号を出力するロジック回路で、ダイオード内蔵IGBT素子20を駆動するための外部からのPWMゲート信号とフィードバック回路40の出力とが入力されるようになっている。   The AND circuit 50 is a logic circuit that outputs a Hi level signal when all input signals are at a Hi level. The AND circuit 50 outputs an external PWM gate signal for driving the diode built-in IGBT element 20 and the output of the feedback circuit 40. Is entered.

ダイオード内蔵IGBT素子20は、IGBT部21とダイオード部22とにより構成され、IGBT部21とダイオード部22とが同一の半導体基板に形成されたものである。IGBT部21は、負荷等に接続されるメイン用のIGBT素子21aと、メイン用のIGBT素子21aに流れる電流を検出するために用いられる電流検出用のIGBTセンス素子21bとを備えている。これらメイン用のIGBT素子21aおよび電流検出用のIGBTセンス素子21bにおけるゲート電圧の制御は、AND回路50を通過したPWMゲート信号によって行われるようになっている。電流検出セル側のIGBTセンス素子21bのエミッタはセンス抵抗30の一端に接続されており、センス抵抗30の両端の電位差Vsがフィードバック回路40にフィードバックされるようになっている。また、ダイオード部22はIGBT素子21aに流れる負荷電流を転流させるためのものであり、IGBT素子21aに接続されるメイン用のダイオード素子22aと、メイン用のダイオード素子22aに流れる電流を検出するために用いられる電流検出用のダイオードセンス素子22bとを備えている。ダイオードセンス素子22bのアノードも、センス抵抗30の一端に接続されている。   The diode built-in IGBT element 20 includes an IGBT part 21 and a diode part 22, and the IGBT part 21 and the diode part 22 are formed on the same semiconductor substrate. The IGBT unit 21 includes a main IGBT element 21a connected to a load or the like, and a current detection IGBT sense element 21b used for detecting a current flowing through the main IGBT element 21a. Control of the gate voltage in the main IGBT element 21 a and the current detection IGBT sense element 21 b is performed by the PWM gate signal that has passed through the AND circuit 50. The emitter of the IGBT sense element 21b on the current detection cell side is connected to one end of the sense resistor 30, and the potential difference Vs between both ends of the sense resistor 30 is fed back to the feedback circuit 40. The diode section 22 is for commutating the load current flowing through the IGBT element 21a, and detects the main diode element 22a connected to the IGBT element 21a and the current flowing through the main diode element 22a. And a diode sensing element 22b for current detection used for this purpose. The anode of the diode sense element 22 b is also connected to one end of the sense resistor 30.

フィードバック回路40は、ダイオード素子22aに電流が流れているか否か、IGBT素子21aに過剰電流が流れているか否かを判定し、判定結果に従ってAND回路50に入力されるPWMゲート信号の通過を許可または停止させるものである。このようなフィードバック回路40は、IGBT素子21aを駆動する場合、AND回路50に入力されるPWMゲート信号の通過を許可する出力をする一方、センス抵抗30の両端の電位差Vsを入力し、当該電位差Vsがダイオード電流検知閾値Vth1よりも小さい場合もしくは過電流検知閾値Vth2よりも大きい場合、AND回路50に入力されるPWMゲート信号の通過を停止させる出力をする。   The feedback circuit 40 determines whether or not a current is flowing through the diode element 22a and whether or not an excessive current is flowing through the IGBT element 21a, and permits the passage of the PWM gate signal input to the AND circuit 50 according to the determination result. Or stop it. Such a feedback circuit 40, when driving the IGBT element 21a, outputs an output that allows passage of the PWM gate signal input to the AND circuit 50, and inputs the potential difference Vs between both ends of the sense resistor 30. When Vs is smaller than the diode current detection threshold Vth1 or larger than the overcurrent detection threshold Vth2, an output for stopping the passage of the PWM gate signal input to the AND circuit 50 is output.

図20に示す半導体装置90においては、ダイオード素子22aが順方向動作する際に、IGBT素子21aのゲート信号との干渉を回避して、順方向電圧の増加を回避することができるので、ダイオード素子22aの順方向動作時の損失増加を防止することができる。他方、IGBT素子21aに過剰電流が流れる場合、上記と同様にフィードバック回路40の出力によってAND回路50に入力されるPWMゲート信号の通過が停止され、IGBT素子21aの駆動が停止される。こうして、IGBT素子21aに流れる過剰電流によってIGBT素子21aが破壊されてしまうことを防止することができる。   In the semiconductor device 90 shown in FIG. 20, when the diode element 22a operates in the forward direction, interference with the gate signal of the IGBT element 21a can be avoided and an increase in the forward voltage can be avoided. It is possible to prevent an increase in loss during forward operation of 22a. On the other hand, when an excess current flows through the IGBT element 21a, the output of the feedback circuit 40 stops the passage of the PWM gate signal input to the AND circuit 50 as described above, and the drive of the IGBT element 21a is stopped. In this way, it is possible to prevent the IGBT element 21a from being destroyed by the excessive current flowing through the IGBT element 21a.

本発明は、図20に示す半導体装置90の性能をさらに向上させることを目的としたもので、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、これらが逆並列に接続されてなる半導体装置であって、応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加や過剰電流による絶縁ゲートトランジスタ素子の破壊を防止できる小型の半導体装置を提供することを目的としている。   The object of the present invention is to further improve the performance of the semiconductor device 90 shown in FIG. 20, in which an insulated gate transistor element and a diode element are formed on the same semiconductor substrate, and these are connected in antiparallel. A small-sized semiconductor device that has excellent responsiveness and can prevent an increase in loss during forward operation of a diode element and destruction of an insulated gate transistor element due to excessive current even when there is an instantaneous operation or excessive input The purpose is to provide.

請求項1に記載の半導体装置は、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、前記絶縁ゲートトランジスタ素子の第1電流端子と前記ダイオード素子のカソード端子とが高電位側で接続され、前記絶縁ゲートトランジスタ素子の第2電流端子と前記ダイオード素子のアノード端子とが低電位側で接続されてなる半導体装置であって、前記ダイオード素子が、該ダイオード素子に流れる電流に比例した電流を取り出すセンスアノード端子を有してなり、前記センスアノード端子と前記アノード端子の間に、第1センス抵抗が接続され、前記ダイオード素子に電流が流れた場合に、前記絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第1制御トランジスタ素子が、前記半導体基板に形成され、前記第1制御トランジスタ素子の制御端子が、前記アノード端子に接続され、前記第1制御トランジスタ素子の第1電流端子が、前記ゲート端子に接続され、前記第1制御トランジスタ素子の第2電流端子が、前記センスアノード端子に接続されてなることを特徴としている。 The semiconductor device according to claim 1, wherein the insulated gate transistor element and the diode element are formed on the same semiconductor substrate, and the first current terminal of the insulated gate transistor element and the cathode terminal of the diode element are connected on the high potential side. A semiconductor device in which a second current terminal of the insulated gate transistor element and an anode terminal of the diode element are connected on a low potential side, wherein the diode element is a current proportional to a current flowing through the diode element. A sense anode terminal for taking out the gate electrode of the insulated gate transistor element when a first sense resistor is connected between the sense anode terminal and the anode terminal and a current flows through the diode element. The first control transistor for turning off the gate of the insulated gate transistor element. Register element is formed on the semiconductor substrate, a control terminal of the first control transistor element is connected to the anode terminal, the first current terminal of the first control transistor element is connected to said gate terminal, said The second current terminal of the first control transistor element is connected to the sense anode terminal .

上記半導体装置は、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成されてなる半導体装置である。上記半導体装置においては、絶縁ゲートトランジスタ素子の第1電流端子とダイオード素子のカソード端子とが高電位側で接続され、絶縁ゲートトランジスタ素子の第2電流端子とダイオード素子のアノード端子とが低電位側で接続されている。すなわち、上記半導体装置における絶縁ゲートトランジスタ素子とダイオード素子は逆並列に接続されており、該半導体装置は、後述するように、インバータ回路に組み入れられ、負荷をPWM(Pulse Width Modulation)制御する半導体装置として利用することができる。   The semiconductor device is a semiconductor device in which an insulated gate transistor element and a diode element are formed on the same semiconductor substrate. In the semiconductor device, the first current terminal of the insulated gate transistor element and the cathode terminal of the diode element are connected on the high potential side, and the second current terminal of the insulated gate transistor element and the anode terminal of the diode element are on the low potential side. Connected with. That is, the insulated gate transistor element and the diode element in the semiconductor device are connected in antiparallel, and the semiconductor device is incorporated in an inverter circuit and controls a load by PWM (Pulse Width Modulation), as will be described later. Can be used as

また、上記半導体装置においては、前記ダイオード素子が、該ダイオード素子に流れる電流に比例した電流を取り出すセンスアノード端子を有してなり、前記センスアノード端子と前記アノード端子の間に、第1センス抵抗が接続され、ダイオード素子に順方向電流が流れた場合に、絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第1制御トランジスタ素子が、半導体基板に形成され、前記第1制御トランジスタ素子の制御端子が、前記アノード端子に接続され、前記第1制御トランジスタ素子の第1電流端子が、前記ゲート端子に接続され、前記第1制御トランジスタ素子の第2電流端子が、前記センスアノード端子に接続されている。
上記半導体装置においては、ダイオード素子に順方向電流が流れた場合に、センスアノード端子(従って第1センス抵抗)にも前記順方向電流に比例した電流が流れ、第1制御トランジスタ素子の制御端子−第2電流端子間に第1センス抵抗の両端電圧が印加されるため、第1制御トランジスタ素子がオンすることとなる。その結果、絶縁ゲートトランジスタ素子のゲート端子の電位が下がって、該絶縁ゲートトランジスタ素子の第2電流端子の電位に近づき、該絶縁ゲートトランジスタ素子のゲートがオフして、前述したダイオード素子の順方向動作時の損失増加を防止する効果が得られることとなる。
上記半導体装置における第1制御トランジスタ素子は、前述した特許出願中の半導体装置において、フィードバック回路がダイオード素子に電流が流れているか否かを判定し、該判定結果に従ってAND回路に入力されるPWMゲート信号の通過を許可または停止させる機能と同等の機能を果たすことができる。従って、上記半導体装置においても、前述した特許出願中の半導体装置と同様に、ダイオード素子が順方向動作する際に、絶縁ゲートトランジスタ素子のゲート信号との干渉を回避して、順方向電圧の増加を回避することができるので、ダイオード素子の順方向動作時の損失増加を防止することができる。
In the semiconductor device, the diode element includes a sense anode terminal that extracts a current proportional to a current flowing through the diode element, and a first sense resistor is provided between the sense anode terminal and the anode terminal. Are connected, and when a forward current flows through the diode element, a first control transistor element is formed on the semiconductor substrate that lowers the potential of the gate terminal of the insulated gate transistor element to turn off the gate of the insulated gate transistor element. A control terminal of the first control transistor element is connected to the anode terminal; a first current terminal of the first control transistor element is connected to the gate terminal; and a second current of the first control transistor element A terminal is connected to the sense anode terminal .
In the semiconductor device, when a forward current flows through the diode element, a current proportional to the forward current also flows through the sense anode terminal (and thus the first sense resistor), and the control terminal of the first control transistor element− Since the voltage across the first sense resistor is applied between the second current terminals, the first control transistor element is turned on. As a result, the potential of the gate terminal of the insulated gate transistor element decreases, approaches the potential of the second current terminal of the insulated gate transistor element, the gate of the insulated gate transistor element turns off, and the forward direction of the diode element described above An effect of preventing an increase in loss during operation can be obtained.
Said first control transistor element in the semiconductor device is a semiconductor device in patent application mentioned above, PWM gate feedback circuit determines whether a current flows in the diode element, is input to the AND circuit in accordance with the determination result A function equivalent to the function of permitting or stopping the passage of the signal can be achieved. Therefore, in the semiconductor device as well, as in the above-mentioned patent-pending semiconductor device, when the diode element operates in the forward direction, the forward voltage increases by avoiding interference with the gate signal of the insulated gate transistor element. Therefore, an increase in loss during forward operation of the diode element can be prevented.

一方、上記半導体装置における第1制御トランジスタ素子は、前述した特許出願中の半導体装置におけるフィードバック回路と異なり、該第1制御トランジスタ素子のみで上記機能を果たすことができ、小型化が可能である。また、該第1制御トランジスタ素子は、絶縁ゲートトランジスタ素子やダイオード素子に隣接して配置することができ、配線も短くて済むため、応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加を防止することができる。   On the other hand, the first control transistor element in the semiconductor device can perform the above function only by the first control transistor element unlike the feedback circuit in the above-mentioned patent pending semiconductor device, and can be downsized. Further, the first control transistor element can be disposed adjacent to the insulated gate transistor element or the diode element, and the wiring can be shortened. Therefore, the first control transistor element is excellent in responsiveness, and has instantaneous operation and excessive input. Also, it is possible to prevent an increase in loss during forward operation of the diode element.

上記半導体装置においては、請求項に記載のように、前記絶縁ゲートトランジスタ素子に過剰電流が流れた場合に、該絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第2制御トランジスタ素子が、前記半導体基板に形成されてなり、前記絶縁ゲートトランジスタ素子が、該絶縁ゲートトランジスタ素子に流れる電流に比例した電流を取り出すセンス第2電流端子を有してなり、前記センス第2電流端子と前記第2電流端子の間に、第2センス抵抗が接続され、前記第2制御トランジスタ素子の制御端子が、前記センス第2電流端子に接続され、前記第2制御トランジスタ素子の第1電流端子が、前記ゲート端子に接続され、前記第2制御トランジスタ素子の第2電流端子が、前記絶縁ゲートトランジスタ素子の第2電流端子に接続されてなる構成とすることが好ましい。 In the semiconductor device, as described in claim 2 , when an excess current flows through the insulated gate transistor element, the potential of the gate terminal of the insulated gate transistor element is lowered to reduce the gate of the insulated gate transistor element. A second control transistor element that is turned off on the semiconductor substrate, and the insulated gate transistor element has a sense second current terminal that extracts a current proportional to a current flowing through the insulated gate transistor element. A second sense resistor is connected between the sense second current terminal and the second current terminal, a control terminal of the second control transistor element is connected to the sense second current terminal, and the second control A first current terminal of a transistor element is connected to the gate terminal, and a second current terminal of the second control transistor element is It is preferable that the serial which are connected to the second current terminal of the insulated-gate field effect transistor structure.

当該半導体装置においては、前述したダイオード素子の順方向動作時における損失増加防止効果だけでなく、第2制御トランジスタ素子により、前述した特許出願中の半導体装置におけるフィードバック回路と同様の絶縁ゲートトランジスタ素子に過剰電流が流れた場合の過電流保護効果を発揮させることができる。すなわち、当該半導体装置においては、絶縁ゲートトランジスタ素子に過剰電流が流れた場合に、センス第2電流端子(従って第2センス抵抗)にも該過剰電流に比例した電流が流れ、第2制御トランジスタ素子の制御端子−第2電流端子間に第2センス抵抗の両端電圧が印加されるため、該第2制御トランジスタ素子がオンすることとなる。その結果、絶縁ゲートトランジスタ素子のゲート端子の電位が下がって、該絶縁ゲートトランジスタ素子の第2電流端子の電位に近づき、該絶縁ゲートトランジスタ素子のゲートがオフして、過電流に対する保護効果を発揮することができる。   In the semiconductor device, in addition to the effect of preventing the loss increase during the forward operation of the diode element described above, the second control transistor element can be used as an insulated gate transistor element similar to the feedback circuit in the above-mentioned patent pending semiconductor device. The overcurrent protection effect when an excess current flows can be exhibited. That is, in the semiconductor device, when an excess current flows through the insulated gate transistor element, a current proportional to the excess current also flows through the sense second current terminal (and hence the second sense resistor), and the second control transistor element. Since the voltage across the second sense resistor is applied between the control terminal and the second current terminal, the second control transistor element is turned on. As a result, the potential of the gate terminal of the insulated gate transistor element is lowered to approach the potential of the second current terminal of the insulated gate transistor element, the gate of the insulated gate transistor element is turned off, and an overcurrent protection effect is exhibited. can do.

一方、当該半導体装置における第2制御トランジスタ素子は、前述した特許出願中の半導体装置におけるフィードバック回路と異なり、該第2制御トランジスタ素子のみで上記効果を発揮することができ、小型化が可能である。また、該第2制御トランジスタ素子は、絶縁ゲートトランジスタ素子やダイオード素子に隣接して配置することができ、配線も短くて済むため、応答性に優れ、瞬間的な動作や過大入力がある場合においても絶縁ゲートトランジスタ素子に対する過電流保護効果を発揮することができる。
請求項3に記載のように、前記第2制御トランジスタ素子については、例えば、バイポーラトランジスタ素子またはMOSトランジスタ素子であり、前記第2制御トランジスタ素子の制御端子が、それぞれ、ベース端子またはゲート端子であり、前記第2制御トランジスタ素子の第1電流端子が、それぞれ、コレクタ端子またはドレイン端子であり、前記第2制御トランジスタ素子の第2電流端子が、それぞれ、エミッタ端子またはソース端子である構成とすることができる。
また、前記第2制御トランジスタ素子については、配線を短くして応答性を高めるため、請求項4に記載のように、前記絶縁ゲートトランジスタ素子または前記ダイオード素子に隣接して、前記半導体基板に配置されてなることが好ましい。
On the other hand, the second control transistor element in the semiconductor device, unlike the feedback circuit in the above-mentioned patent-pending semiconductor device, can exhibit the above-described effect only by the second control transistor element, and can be downsized. . Further, the second control transistor element can be disposed adjacent to the insulated gate transistor element or the diode element, and the wiring can be shortened. Therefore, the second control transistor element is excellent in responsiveness, and has instantaneous operation and excessive input. Also, an overcurrent protection effect for the insulated gate transistor element can be exhibited.
The second control transistor element is, for example, a bipolar transistor element or a MOS transistor element, and a control terminal of the second control transistor element is a base terminal or a gate terminal, respectively. The first current terminal of the second control transistor element is a collector terminal or a drain terminal, respectively, and the second current terminal of the second control transistor element is an emitter terminal or a source terminal, respectively. Can do.
Further, the second control transistor element is arranged on the semiconductor substrate adjacent to the insulated gate transistor element or the diode element to shorten the wiring and enhance the responsiveness. It is preferable to be made.

請求項5に記載の半導体装置は、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、前記絶縁ゲートトランジスタ素子の第1電流端子と前記ダイオード素子のカソード端子とが高電位側で接続され、前記絶縁ゲートトランジスタ素子の第2電流端子と前記ダイオード素子のアノード端子とが低電位側で接続されてなる半導体装置であって、前記ダイオード素子が、該ダイオード素子に流れる電流に比例した電流を取り出すセンスアノード端子を有してなり、前記絶縁ゲートトランジスタ素子が、該絶縁ゲートトランジスタ素子に流れる電流に比例した電流を取り出すセンス第2電流端子を有してなり、前記センスアノード端子と前記センス第2電流端子の間に、第1センス抵抗が接続され、前記センス第2電流端子と前記第2電流端子の間に、第2センス抵抗が接続され、前記第1センス抵抗の抵抗値が、前記第2センス抵抗の抵抗値より大きく設定されてなり、前記ダイオード素子に電流が流れた場合に、前記絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第1制御トランジスタ素子が、前記半導体基板に形成され、前記第1制御トランジスタ素子の制御端子が、前記センス第2電流端子に接続され、前記第1制御トランジスタ素子の第1電流端子が、前記ゲート端子に接続され、前記第1制御トランジスタ素子の第2電流端子が、前記アノード端子に接続されてなることを特徴としている。 The semiconductor device according to claim 5, wherein the insulated gate transistor element and the diode element are formed on the same semiconductor substrate, and the first current terminal of the insulated gate transistor element and the cathode terminal of the diode element are connected on the high potential side. A semiconductor device in which a second current terminal of the insulated gate transistor element and an anode terminal of the diode element are connected on a low potential side, wherein the diode element is a current proportional to a current flowing through the diode element. A sense anode terminal for taking out the current, and the insulated gate transistor element has a sense second current terminal for taking out a current proportional to a current flowing through the insulated gate transistor element. A first sense resistor is connected between the second current terminals, and the sense second current terminal Between the second current terminal, a second sense resistor is connected, the resistance value of the first sense resistor becomes set larger than the resistance value of the second sense resistor, a current flows through the diode element A first control transistor element that lowers the potential of the gate terminal of the insulated gate transistor element to turn off the gate of the insulated gate transistor element is formed on the semiconductor substrate, and controls the first control transistor element. A terminal is connected to the sense second current terminal, a first current terminal of the first control transistor element is connected to the gate terminal, and a second current terminal of the first control transistor element is connected to the anode terminal. It is characterized by being connected .

当該半導体装置においては、ダイオード素子に順方向電流が流れた場合に、センスアノード端子(従って第1センス抵抗と第2センス抵抗)にも該順方向電流に比例した電流が流れ、第1センス抵抗の抵抗値が第2センス抵抗の抵抗値より大きいために、当該半導体装置における第1制御トランジスタ素子が逆トランジスタとして動作し、該第1制御トランジスタ素子がオンすることとなる。その結果、絶縁ゲートトランジスタ素子のゲート端子の電位が下がって、該絶縁ゲートトランジスタ素子の第2電流端子の電位に近づき、該絶縁ゲートトランジスタ素子のゲートがオフして、前述したダイオード素子の順方向動作時の損失増加を防止する効果が得られることとなる。   In the semiconductor device, when a forward current flows through the diode element, a current proportional to the forward current also flows through the sense anode terminal (and hence the first sense resistor and the second sense resistor), and the first sense resistor Is larger than the resistance value of the second sense resistor, the first control transistor element in the semiconductor device operates as an inverse transistor, and the first control transistor element is turned on. As a result, the potential of the gate terminal of the insulated gate transistor element decreases, approaches the potential of the second current terminal of the insulated gate transistor element, the gate of the insulated gate transistor element turns off, and the forward direction of the diode element described above An effect of preventing an increase in loss during operation can be obtained.

また、当該半導体装置においては、絶縁ゲートトランジスタ素子に過剰電流が流れた場合に、センス第2電流端子(従って第2センス抵抗)にも該過剰電流に比例した電流が流れ、当該半導体装置における第1制御トランジスタ素子の制御端子−第2電流端子間に第2センス抵抗の両端電圧が印加されるため、該第1制御トランジスタ素子がオンすることとなる。その結果、絶縁ゲートトランジスタ素子のゲート端子の電位が下がって、該絶縁ゲートトランジスタ素子の第2電流端子の電位に近づき、該絶縁ゲートトランジスタ素子のゲートがオフして、過電流に対する保護効果を発揮することができる。
尚、当該半導体装置も、請求項1に記載の半導体装置と同様に、インバータ回路に組み入れられ、負荷をPWM制御する半導体装置として利用することができる。また、第1制御トランジスタ素子は、前述した特許出願中の半導体装置において、フィードバック回路がダイオード素子に電流が流れているか否かを判定し、該判定結果に従ってAND回路に入力されるPWMゲート信号の通過を許可または停止させる機能と同等の機能を果たすことができる。従って、当該半導体装置においても、前述した特許出願中の半導体装置と同様に、ダイオード素子が順方向動作する際に、絶縁ゲートトランジスタ素子のゲート信号との干渉を回避して、順方向電圧の増加を回避することができるので、ダイオード素子の順方向動作時の損失増加を防止することができる。
一方、当該半導体装置における第1制御トランジスタ素子は、前述した特許出願中の半導体装置におけるフィードバック回路と異なり、該第1制御トランジスタ素子のみで上記機能を果たすことができ、小型化が可能である。また、該第1制御トランジスタ素子は、絶縁ゲートトランジスタ素子やダイオード素子に隣接して配置することができ、配線も短くて済むため、応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加を防止することができる
In the semiconductor device, when an excess current flows through the insulated gate transistor element, a current proportional to the excess current also flows through the sense second current terminal (and hence the second sense resistor), and Since the voltage across the second sense resistor is applied between the control terminal and the second current terminal of the one control transistor element, the first control transistor element is turned on. As a result, the potential of the gate terminal of the insulated gate transistor element is lowered to approach the potential of the second current terminal of the insulated gate transistor element, the gate of the insulated gate transistor element is turned off, and an overcurrent protection effect is exhibited. can do.
The semiconductor device can also be used as a semiconductor device that is incorporated in an inverter circuit and performs PWM control of a load, similarly to the semiconductor device described in claim 1. The first control transistor element determines whether the feedback circuit has a current flowing through the diode element in the above-mentioned patent-pending semiconductor device, and the PWM gate signal input to the AND circuit according to the determination result. A function equivalent to the function of permitting or stopping the passage can be achieved. Therefore, in the semiconductor device as well, as in the above-mentioned patent-pending semiconductor device, when the diode element operates in the forward direction, the forward voltage increases by avoiding interference with the gate signal of the insulated gate transistor element. Therefore, an increase in loss during forward operation of the diode element can be prevented.
On the other hand, the first control transistor element in the semiconductor device can fulfill the above function only by the first control transistor element, unlike the feedback circuit in the above-mentioned patent pending semiconductor device, and can be downsized. Further, the first control transistor element can be disposed adjacent to the insulated gate transistor element or the diode element, and the wiring can be shortened. Therefore, the first control transistor element is excellent in responsiveness, and has instantaneous operation and excessive input. Also, it is possible to prevent an increase in loss during forward operation of the diode element .

上記半導体装置においては、いずれも、例えば請求項に記載のように、前記絶縁ゲートトランジスタ素子が、IGBT素子または縦型MOSトランジスタ素子であり、前記絶縁ゲートトランジスタ素子の第1電流端子が、コレクタ端子またはドレイン端子であり、前記絶縁ゲートトランジスタ素子の第2電流端子が、エミッタ端子またはソース端子である構成とすることが可能である。 In any of the above semiconductor devices, for example, as described in claim 6 , the insulated gate transistor element is an IGBT element or a vertical MOS transistor element, and the first current terminal of the insulated gate transistor element is a collector. A terminal or a drain terminal, and the second current terminal of the insulated gate transistor element may be an emitter terminal or a source terminal.

また、上記半導体装置においては、いずれも、例えば請求項に記載のように、前記第1制御トランジスタ素子が、バイポーラトランジスタ素子またはMOSトランジスタ素子であり、前記第1制御トランジスタ素子の制御端子が、ベース端子またはゲート端子であり、前記第1制御トランジスタ素子の第1電流端子が、コレクタ端子またはドレイン端子であり、前記第1制御トランジスタ素子の第2電流端子が、エミッタ端子またはソース端子である構成とすることが可能である。 In any of the above semiconductor devices, for example, as in claim 7 , the first control transistor element is a bipolar transistor element or a MOS transistor element, and the control terminal of the first control transistor element is A base terminal or a gate terminal; a first current terminal of the first control transistor element is a collector terminal or a drain terminal; and a second current terminal of the first control transistor element is an emitter terminal or a source terminal. Is possible.

上記半導体装置においては、配線を短くして応答性を高めるため、請求項8に記載のように、前記第1制御トランジスタ素子が、前記絶縁ゲートトランジスタ素子または前記ダイオード素子に隣接して、前記半導体基板に配置されてなることが好ましい。   In the semiconductor device, the first control transistor element is adjacent to the insulated gate transistor element or the diode element, so as to shorten the wiring and improve the responsiveness. It is preferable that it is arranged on a substrate.

上記半導体装置においては、寄生のサイリスタ動作を抑制するために、請求項に記載のように、前記第1制御トランジスタ素子または前記第2制御トランジスタ素子を取り囲むようにして、絶縁トレンチが、前記半導体基板に配置されてなることが好ましい。さらには、請求項1に記載のように、前記第1制御トランジスタ素子または前記第2制御トランジスタ素子が、埋め込み絶縁層と前記絶縁トレンチにより、絶縁分離されてなることがより好ましい。また、請求項1に記載のように、前記第1制御トランジスタ素子または前記第2制御トランジスタ素子の直下に、前記半導体基板と同じ導電型でより不純物濃度の高い高濃度層が配置されてなる構成とすることによっても、寄生のサイリスタ動作を抑制することができる。 In the semiconductor device, in order to suppress a parasitic thyristor operation, as described in claim 9 , an insulating trench is provided so as to surround the first control transistor element or the second control transistor element. It is preferable that it is arranged on a substrate. Furthermore, as described in claim 1 0, wherein the first control transistor element or the second control transistor element, by a buried insulating layer and the isolation trench, and more preferably formed by dielectric isolation. Further, as described in claim 1 1, directly below the first control transistor element or the second control transistor element, becomes disposed higher impurity concentration higher concentration layer in the same conductivity type as said semiconductor substrate Also with the configuration, parasitic thyristor operation can be suppressed.

また、絶縁ゲートトランジスタ素子についても、請求項1に記載のように、前記絶縁ゲートトランジスタ素子が、トレンチゲート構造の絶縁ゲートトランジスタ素子である場合には、前記絶縁ゲートトランジスタ素子のチャネル形成層とドリフト層の間に、前記半導体基板と同じ導電型でより不純物濃度の高い高濃度層が配置されてなる構成とすることで、寄生のサイリスタ動作を抑制することができる。 As for the insulated gate field effect transistor, as claimed in claim 1 2, wherein the insulated-gate field effect transistor is, in the case of insulated gate field effect transistor of the trench gate structure, a channel formation layer of the insulated gate field effect transistor By adopting a structure in which a high concentration layer having the same conductivity type as the semiconductor substrate and a higher impurity concentration is disposed between the drift layers, parasitic thyristor operation can be suppressed.

以上のようにして、上記半導体装置は、いずれも、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、これらが逆並列に接続されてなる半導体装置であって、応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加や過剰電流による絶縁ゲートトランジスタ素子の破壊を防止できる小型の半導体装置となっている。   As described above, each of the above semiconductor devices is a semiconductor device in which an insulated gate transistor element and a diode element are formed on the same semiconductor substrate and are connected in antiparallel, and has excellent responsiveness. Even when there is an instantaneous operation or excessive input, the semiconductor device is a small semiconductor device that can prevent an increase in loss during forward operation of the diode element and destruction of the insulated gate transistor element due to excessive current.

従って、上記半導体装置は、請求項1に記載のように、インバータ回路の構成に用いられて好適である。 Accordingly, the semiconductor device, as claimed in claim 1 3, is suitable for used in construction of the inverter circuit.

例えば請求項1に記載のように、前記インバータ回路が、3相交流を生成するインバータ回路である場合、6個の前記半導体装置が、1個のチップに集積化されて、前記インバータ回路が構成されるようにすることができる。また、請求項1に記載のように、3個の前記半導体装置が、1個のチップに集積化されて、2個の前記チップで前記インバータ回路が構成されるようにしてもよい。これによって、該インバータ回路を小型化することができ、製造コストも低減することができる。 For example, as described in claim 1 4, wherein the inverter circuit, when an inverter circuit for generating a 3-phase AC, six of the semiconductor device, are integrated into one chip, the inverter circuit Can be configured. Further, as described in claim 1 5, three of the semiconductor device, are integrated into one chip, the inverter circuit 2 of the tip may be constituted. Thus, the inverter circuit can be reduced in size and the manufacturing cost can be reduced.

また、この場合には、請求項1に記載のように、前記1個のチップに集積化されてなる各半導体装置の前記絶縁ゲートトランジスタ素子および前記ダイオード素子を、前記半導体基板の断面方向に電流が流れる縦型素子とし、前記各半導体装置が、前記半導体基板を貫通する貫通絶縁トレンチにより、互いに絶縁分離されてなる構成とすることが好ましい。これによって、小型且つ大電流制御が可能なインバータ回路を構成することができる。 In this case, as described in claim 16 , the insulated gate transistor element and the diode element of each semiconductor device integrated on the one chip are arranged in a cross-sectional direction of the semiconductor substrate. Preferably, the semiconductor device is a vertical element through which a current flows, and each of the semiconductor devices is insulated and separated from each other by a through insulating trench penetrating the semiconductor substrate. As a result, a small inverter circuit capable of controlling a large current can be configured.

以上のようにして、上記半導体装置は、請求項1に記載のように、過酷な条件下で使用され、安価且つ小型で高い信頼性が要求される車載用の半導体装置として好適である。 As described above, the semiconductor device, as claimed in claims 1-7, is used under severe conditions, it is suitable as a semiconductor device for use in vehicles inexpensive and compact with high reliability is required.

以下、本発明を実施するための最良の形態を、図に基づいて説明する。   The best mode for carrying out the present invention will be described below with reference to the drawings.

図1は、本発明の一例である半導体装置60の等価回路図である。尚、図1に示す半導体装置60において、図20に示した半導体装置90と同様の部分については、同じ符号を付した。   FIG. 1 is an equivalent circuit diagram of a semiconductor device 60 which is an example of the present invention. In the semiconductor device 60 shown in FIG. 1, the same parts as those of the semiconductor device 90 shown in FIG.

図1に示す半導体装置60は、インバータ回路に組み入れられ、負荷のPWM(Pulse Width Modulation)制御に利用される半導体装置で、絶縁ゲートトランジスタ素子であるIGBT素子21とダイオード素子22を有している。IGBT素子21とダイオード素子22は、同じ半導体基板に形成され、逆並列に接続されている。すなわち、図1に示すように、IGBT素子21の第1電流端子であるコレクタ(C)端子とダイオード素子22のカソード(K)端子とが、高電位側で接続され、IGBT素子21の第2電流端子であるエミッタ(E)端子21aとダイオード素子22のアノード(A)端子22aとが、低電位側で接続されている。半導体装置60におけるIGBT素子21とダイオード素子22の具体的な素子形成構造は、例えば図19の半導体装置100と同じ構造であってよい。   A semiconductor device 60 shown in FIG. 1 is a semiconductor device incorporated in an inverter circuit and used for PWM (Pulse Width Modulation) control of a load, and has an IGBT element 21 and a diode element 22 which are insulated gate transistor elements. . The IGBT element 21 and the diode element 22 are formed on the same semiconductor substrate and are connected in antiparallel. That is, as shown in FIG. 1, the collector (C) terminal that is the first current terminal of the IGBT element 21 and the cathode (K) terminal of the diode element 22 are connected on the high potential side, and the second of the IGBT element 21 is connected. An emitter (E) terminal 21a, which is a current terminal, and an anode (A) terminal 22a of the diode element 22 are connected on the low potential side. A specific element formation structure of the IGBT element 21 and the diode element 22 in the semiconductor device 60 may be, for example, the same structure as the semiconductor device 100 of FIG.

また、図1に示す半導体装置60は、バイポーラトランジスタ素子ST1を備えている。バイポーラトランジスタ素子ST1も、IGBT素子21やダイオード素子22と同じ半導体基板に形成され、特に配線を短くして応答性を高めるため、IGBT素子21またはダイオード素子22に隣接して配置される。半導体装置60では、ダイオード素子22が、該ダイオード素子22に流れる電流に比例した電流を取り出すセンスアノード端子22bを有しており、センスアノード端子22bとアノード端子22の間に、第1センス抵抗31が接続されている。バイポーラトランジスタ素子ST1の制御端子であるベース(B)端子は、アノード端子22aに接続され、バイポーラトランジスタ素子ST1の第1電流端子であるコレクタ(C)端子が、IGBT素子21のゲート(G)端子に接続され、バイポーラトランジスタ素子ST1の第2電流端子であるエミッタ(E)端子が、センスアノード端子22bに接続された構成となっている。尚、言うまでもなく、第1センス抵抗31についても、薄膜抵抗素子や拡散抵抗素子として、IGBT素子21やダイオード素子22と同じ半導体基板に形成される。   Further, the semiconductor device 60 shown in FIG. 1 includes a bipolar transistor element ST1. The bipolar transistor element ST1 is also formed on the same semiconductor substrate as the IGBT element 21 and the diode element 22, and is disposed adjacent to the IGBT element 21 or the diode element 22 in order to shorten the wiring and improve the response. In the semiconductor device 60, the diode element 22 has a sense anode terminal 22 b that extracts a current proportional to the current flowing through the diode element 22, and the first sense resistor 31 is interposed between the sense anode terminal 22 b and the anode terminal 22. Is connected. The base (B) terminal that is the control terminal of the bipolar transistor element ST1 is connected to the anode terminal 22a, and the collector (C) terminal that is the first current terminal of the bipolar transistor element ST1 is the gate (G) terminal of the IGBT element 21. The emitter (E) terminal which is the second current terminal of the bipolar transistor element ST1 is connected to the sense anode terminal 22b. Needless to say, the first sense resistor 31 is also formed on the same semiconductor substrate as the IGBT element 21 and the diode element 22 as a thin film resistor element and a diffused resistor element.

半導体装置60においては、バイポーラトランジスタ素子ST1をIGBT素子21やダイオード素子22に隣接して配置することで、配線インダクタンスや配線容量が少なくなり、高速動作が可能であると共に、低コスト化が可能となる。特に、半導体装置60をインバータ回路に組み入れモータ等のインダクタンス負荷制御を行う際には、突入電流やフライバック電流の瞬間的大電流を、以下のように制御することが可能となる。   In the semiconductor device 60, by arranging the bipolar transistor element ST1 adjacent to the IGBT element 21 and the diode element 22, wiring inductance and wiring capacity are reduced, high speed operation is possible, and cost can be reduced. Become. In particular, when the semiconductor device 60 is incorporated in an inverter circuit and inductance load control of a motor or the like is performed, an instantaneous large current such as an inrush current or a flyback current can be controlled as follows.

図1の半導体装置60におけるバイポーラトランジスタ素子ST1は、ダイオード素子22に順方向電流が流れた場合に、IGBT素子21のゲート(G)端子の電位を下げて、IGBT素子21のゲートをオフする第1制御トランジスタ素子として機能する。すなわち、半導体装置60においては、ダイオード素子22に順方向電流が流れた場合に、センスアノード端子22b(従って第1センス抵抗31)にも前記順方向電流に比例した電流が流れる。この時、バイポーラトランジスタ素子ST1のベース端子−エミッタ端子間に第1センス抵抗31の両端電圧が印加されるため、バイポーラトランジスタ素子ST1がオンすることとなる。その結果、IGBT素子21のゲート端子の電位が下がって、該IGBT素子21のエミッタ端子21aの電位に近づき、該IGBT素子21のゲートがオフする。   The bipolar transistor element ST1 in the semiconductor device 60 of FIG. 1 lowers the potential of the gate (G) terminal of the IGBT element 21 and turns off the gate of the IGBT element 21 when a forward current flows through the diode element 22. 1 Functions as a control transistor element. That is, in the semiconductor device 60, when a forward current flows through the diode element 22, a current proportional to the forward current also flows through the sense anode terminal 22b (and hence the first sense resistor 31). At this time, since the voltage across the first sense resistor 31 is applied between the base terminal and the emitter terminal of the bipolar transistor element ST1, the bipolar transistor element ST1 is turned on. As a result, the potential of the gate terminal of the IGBT element 21 decreases, approaches the potential of the emitter terminal 21a of the IGBT element 21, and the gate of the IGBT element 21 is turned off.

上記機能によって、半導体装置60におけるバイポーラトランジスタ素子ST1は、図20に示した特許出願中の半導体装置90においてフィードバック回路40がダイオード素子22に電流が流れているか否かを判定し、該判定結果に従ってAND回路50に入力されるPWMゲート信号の通過を許可または停止させる機能と同等の機能を果たすことができる。従って、図1の半導体装置60においても、図20に示した特許出願中の半導体装置90と同様に、ダイオード素子22が順方向動作する際に、IGBT素子21のゲート信号との干渉を回避して、順方向電圧の増加を回避することができるので、ダイオード素子22の順方向動作時の損失増加を防止することができる。   With the above function, the bipolar transistor element ST1 in the semiconductor device 60 determines whether the feedback circuit 40 has a current flowing in the diode element 22 in the semiconductor device 90 in the patent application shown in FIG. 20, and according to the determination result. A function equivalent to the function of permitting or stopping the passage of the PWM gate signal input to the AND circuit 50 can be achieved. Therefore, in the semiconductor device 60 of FIG. 1, as with the patent-pending semiconductor device 90 shown in FIG. 20, when the diode element 22 operates in the forward direction, interference with the gate signal of the IGBT element 21 is avoided. Thus, an increase in forward voltage can be avoided, and an increase in loss during forward operation of the diode element 22 can be prevented.

一方、半導体装置60におけるバイポーラトランジスタ素子ST1は、図20に示した特許出願中の半導体装置90におけるフィードバック回路40と異なり、該バイポーラトランジスタ素子ST1のみで上記機能を果たすことができ、小型化が可能である。また、該バイポーラトランジスタ素子ST1は、IGBT素子21やダイオード素子22に隣接して配置することができ、配線も短くて済むため、応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子22の順方向動作の損失増加を防止することができる。   On the other hand, the bipolar transistor element ST1 in the semiconductor device 60, unlike the feedback circuit 40 in the semiconductor device 90 in the patent application shown in FIG. 20, can perform the above-described function only by the bipolar transistor element ST1, and can be downsized. It is. Further, the bipolar transistor element ST1 can be disposed adjacent to the IGBT element 21 and the diode element 22, and the wiring can be shortened. Therefore, the bipolar transistor element ST1 is excellent in responsiveness, and even when there is instantaneous operation or excessive input. It is possible to prevent an increase in forward operation loss of the diode element 22.

図2は、図1に示した半導体装置60の変形例で、半導体装置61の等価回路図である。尚、図2に示す半導体装置61において、図1に示した半導体装置60と同様の部分については、同じ符号を付した。   FIG. 2 is a variation of the semiconductor device 60 shown in FIG. 1 and is an equivalent circuit diagram of the semiconductor device 61. In the semiconductor device 61 shown in FIG. 2, the same parts as those of the semiconductor device 60 shown in FIG.

図2に示す半導体装置61は、図1に示した半導体装置60の構成に追加して、さらにバイポーラトランジスタ素子ST2を備えた構成となっている。バイポーラトランジスタ素子ST2も、IGBT素子21やダイオード素子22と同じ半導体基板に形成され、特に配線を短くして応答性を高めるため、IGBT素子21またはダイオード素子22に隣接して配置される。図2の半導体装置61では、IGBT素子21が、該IGBT素子21に流れる電流に比例した電流を取り出すセンスエミッタ端子21bを有しており、センスエミッタ端子21bとエミッタ端子21aの間に、第2センス抵抗32が接続されている。バイポーラトランジスタ素子ST2の制御端子であるベース(B)端子は、センスアノード端子21bに接続され、バイポーラトランジスタ素子ST2の第1電流端子であるコレクタ(C)端子が、IGBT素子21のゲート(G)端子に接続され、バイポーラトランジスタ素子ST2の第2電流端子であるエミッタ(E)端子が、IGBT素子21のエミッタ(E)端子に接続された構成となっている。尚、言うまでもなく、第2センス抵抗32についても、薄膜抵抗素子や拡散抵抗素子として、IGBT素子21やダイオード素子22と同じ半導体基板に形成される。   The semiconductor device 61 shown in FIG. 2 has a configuration further including a bipolar transistor element ST2 in addition to the configuration of the semiconductor device 60 shown in FIG. The bipolar transistor element ST2 is also formed on the same semiconductor substrate as the IGBT element 21 and the diode element 22, and is arranged adjacent to the IGBT element 21 or the diode element 22 in order to shorten the wiring and improve the response. In the semiconductor device 61 of FIG. 2, the IGBT element 21 has a sense emitter terminal 21b for taking out a current proportional to the current flowing through the IGBT element 21, and the second is provided between the sense emitter terminal 21b and the emitter terminal 21a. A sense resistor 32 is connected. The base (B) terminal that is the control terminal of the bipolar transistor element ST2 is connected to the sense anode terminal 21b, and the collector (C) terminal that is the first current terminal of the bipolar transistor element ST2 is the gate (G) of the IGBT element 21. The emitter (E) terminal which is connected to the terminal and is the second current terminal of the bipolar transistor element ST2 is connected to the emitter (E) terminal of the IGBT element 21. Needless to say, the second sense resistor 32 is also formed on the same semiconductor substrate as the IGBT element 21 and the diode element 22 as a thin film resistor element and a diffused resistor element.

図2の半導体装置61におけるバイポーラトランジスタ素子ST2は、IGBT素子21に過剰電流が流れた場合に、該IGBT素子21のゲート(G)端子の電位を下げて、該IGBT素子21のゲートをオフする第2制御トランジスタ素子として機能する。すなわち、半導体装置61においては、前述したダイオード素子22の順方向動作時における損失増加防止効果だけでなく、バイポーラトランジスタ素子ST2により、図20に示した特許出願中の半導体装置90におけるフィードバック回路40と同様のIGBT素子21に過剰電流が流れた場合の過電流保護効果を発揮させることができる。すなわち、半導体装置61においては、IGBT素子21に過剰電流が流れた場合に、センスエミッタ端子21b(従って第2センス抵抗32)にも該過剰電流に比例した電流が流れる。この時、バイポーラトランジスタ素子ST2のベース端子−エミッタ端子間に第2センス抵抗32の両端電圧が印加されるため、バイポーラトランジスタ素子ST2がオンすることとなる。その結果、IGBT素子21のゲート端子の電位が下がって、該IGBT素子21のエミッタ端子21aの電位に近づき、該IGBT素子21のゲートがオフして、過電流に対する保護効果を発揮することができる。   The bipolar transistor element ST2 in the semiconductor device 61 of FIG. 2 lowers the potential of the gate (G) terminal of the IGBT element 21 and turns off the gate of the IGBT element 21 when an excessive current flows through the IGBT element 21. It functions as a second control transistor element. That is, in the semiconductor device 61, not only the above-described effect of preventing the loss increase during the forward operation of the diode element 22, but also the feedback circuit 40 in the semiconductor device 90 in the patent application shown in FIG. The overcurrent protection effect when an excessive current flows through the similar IGBT element 21 can be exhibited. That is, in the semiconductor device 61, when an excess current flows through the IGBT element 21, a current proportional to the excess current also flows through the sense emitter terminal 21b (and hence the second sense resistor 32). At this time, since the voltage across the second sense resistor 32 is applied between the base terminal and the emitter terminal of the bipolar transistor element ST2, the bipolar transistor element ST2 is turned on. As a result, the potential of the gate terminal of the IGBT element 21 is lowered to approach the potential of the emitter terminal 21a of the IGBT element 21, and the gate of the IGBT element 21 is turned off, thereby exhibiting an overcurrent protection effect. .

一方、図2の半導体装置61におけるバイポーラトランジスタ素子ST2は、図20に示した特許出願中の半導体装置90におけるフィードバック回路40と異なり、該第2制御トランジスタ素子のみで上記効果を発揮することができ、小型化が可能である。また、バイポーラトランジスタ素子ST2は、IGBT素子21やダイオード素子22に隣接して配置することができ、配線も短くて済むため、応答性に優れ、瞬間的な動作や過大入力がある場合においてもIGBT素子21に対する過電流保護効果を発揮することができる。   On the other hand, the bipolar transistor element ST2 in the semiconductor device 61 of FIG. 2 can exhibit the above-described effect only by the second control transistor element, unlike the feedback circuit 40 in the semiconductor device 90 in the patent application shown in FIG. The size can be reduced. Further, the bipolar transistor element ST2 can be disposed adjacent to the IGBT element 21 and the diode element 22, and the wiring can be shortened. Therefore, the bipolar transistor element ST2 is excellent in responsiveness, and even when there is instantaneous operation or excessive input. The overcurrent protection effect for the element 21 can be exhibited.

図3は、別の半導体装置の例で、半導体装置70の等価回路図である。尚、図3に示す半導体装置70において、図1および図2に示した半導体装置60,61と同様の部分については、同じ符号を付した。   FIG. 3 is an equivalent circuit diagram of the semiconductor device 70 as another example of the semiconductor device. In the semiconductor device 70 shown in FIG. 3, the same parts as those of the semiconductor devices 60 and 61 shown in FIG. 1 and FIG.

図3に示す半導体装置70は、逆並列に接続されたIGBT素子21とダイオード素子22と共に、バイポーラトランジスタ素子ST3を備えている。バイポーラトランジスタ素子ST3も、IGBT素子21やダイオード素子22と同じ半導体基板に形成され、特に配線を短くして応答性を高めるため、IGBT素子21またはダイオード素子22に隣接して配置される。半導体装置70においても、ダイオード素子22がセンスアノード端子22bを有しており、IGBT素子21がセンスエミッタ端子21bを有している。ダイオード素子22のセンスアノード端子22bとIGBT素子21のセンスエミッタ端子21bの間には、第1センス抵抗33が接続され、IGBT素子21のセンスエミッタ端子21bとIGBT素子21のエミッタ端子21aの間に、第2センス抵抗34が接続されている。第1センス抵抗33の抵抗値R1は、第2センス抵抗34の抵抗値R2より大きく設定されている。バイポーラトランジスタ素子ST3の制御端子であるベース(B)端子は、センスエミッタ端子21bに接続され、バイポーラトランジスタ素子ST3の第1電流端子であるコレクタ(C)端子が、IGBT素子21のゲート(G)端子に接続され、バイポーラトランジスタ素子ST3の第2電流端子であるエミッタ(E)端子が、ダイオード素子22のアノード端子22aに接続された構成となっている。尚、言うまでもなく、第1センス抵抗33と第2センス抵抗34についても、薄膜抵抗素子や拡散抵抗素子として、IGBT素子21やダイオード素子22と同じ半導体基板に形成される。   A semiconductor device 70 shown in FIG. 3 includes a bipolar transistor element ST3 together with an IGBT element 21 and a diode element 22 connected in antiparallel. The bipolar transistor element ST3 is also formed on the same semiconductor substrate as the IGBT element 21 and the diode element 22, and is disposed adjacent to the IGBT element 21 or the diode element 22 in order to shorten the wiring and improve the response. Also in the semiconductor device 70, the diode element 22 has a sense anode terminal 22b, and the IGBT element 21 has a sense emitter terminal 21b. A first sense resistor 33 is connected between the sense anode terminal 22 b of the diode element 22 and the sense emitter terminal 21 b of the IGBT element 21, and between the sense emitter terminal 21 b of the IGBT element 21 and the emitter terminal 21 a of the IGBT element 21. The second sense resistor 34 is connected. The resistance value R1 of the first sense resistor 33 is set larger than the resistance value R2 of the second sense resistor 34. The base (B) terminal which is the control terminal of the bipolar transistor element ST3 is connected to the sense emitter terminal 21b, and the collector (C) terminal which is the first current terminal of the bipolar transistor element ST3 is the gate (G) of the IGBT element 21. The emitter (E) terminal, which is the second current terminal of the bipolar transistor element ST3, is connected to the anode terminal 22a of the diode element 22 and is connected to the terminal. Needless to say, the first sense resistor 33 and the second sense resistor 34 are also formed on the same semiconductor substrate as the IGBT element 21 and the diode element 22 as thin film resistor elements and diffused resistor elements.

図3に示す半導体装置70においては、ダイオード素子22に順方向電流が流れた場合に、センスアノード端子22b(従って第1センス抵抗33と第2センス抵抗34)にも該順方向電流に比例した電流が流れる。この時、第1センス抵抗33の抵抗値R1が第2センス抵抗34の抵抗値R2より大きいために、半導体装置70におけるバイポーラトランジスタ素子ST3は逆トランジスタとして動作し、該バイポーラトランジスタ素子ST3がオンすることとなる。その結果、IGBT素子21のゲート端子の電位が下がって、該IGBT素子21のエミッタ端子21aの電位に近づき、該IGBT素子21のゲートがオフして、前述したダイオード素子22の順方向動作時の損失増加を防止する効果が得られることとなる。   In the semiconductor device 70 shown in FIG. 3, when a forward current flows through the diode element 22, the sense anode terminal 22b (and hence the first sense resistor 33 and the second sense resistor 34) is also proportional to the forward current. Current flows. At this time, since the resistance value R1 of the first sense resistor 33 is larger than the resistance value R2 of the second sense resistor 34, the bipolar transistor element ST3 in the semiconductor device 70 operates as an inverse transistor, and the bipolar transistor element ST3 is turned on. It will be. As a result, the potential of the gate terminal of the IGBT element 21 decreases, approaches the potential of the emitter terminal 21a of the IGBT element 21, and the gate of the IGBT element 21 is turned off. The effect of preventing an increase in loss will be obtained.

また、半導体装置70においては、IGBT素子21に過剰電流が流れた場合に、センスエミッタ端子21b(従って第2センス抵抗34)にも該過剰電流に比例した電流が流れる。この時、半導体装置70におけるバイポーラトランジスタ素子ST3のベース端子−エミッタ端子間に第2センス抵抗34の両端電圧が印加されるため、該バイポーラトランジスタ素子ST3がオンすることとなる。その結果、IGBT素子21のゲート端子の電位が下がって、該IGBT素子21のエミッタ端子21aの電位に近づき、該IGBT素子21のゲートがオフして、過電流に対する保護効果を発揮することができる。   In the semiconductor device 70, when an excess current flows through the IGBT element 21, a current proportional to the excess current also flows through the sense emitter terminal 21b (and hence the second sense resistor 34). At this time, since the voltage across the second sense resistor 34 is applied between the base terminal and the emitter terminal of the bipolar transistor element ST3 in the semiconductor device 70, the bipolar transistor element ST3 is turned on. As a result, the potential of the gate terminal of the IGBT element 21 is lowered to approach the potential of the emitter terminal 21a of the IGBT element 21, and the gate of the IGBT element 21 is turned off, thereby exhibiting an overcurrent protection effect. .

図1〜図3に示した半導体装置60,61,70においては、いずれも、絶縁ゲートトランジスタ素子として、IGBT素子21を用いた例が示されていた。絶縁ゲートトランジスタ素子は、これに限らず、例えば縦型MOSトランジスタ素子であってもよい。この場合には、IGBT素子21の第1電流端子であるコレクタ(C)端子を縦型MOSトランジスタのドレイン端子とし、IGBT素子21の第2電流端子であるエミッタ(E)端子21aを縦型MOSトランジスタのソース端子とする。   In each of the semiconductor devices 60, 61, and 70 shown in FIGS. 1 to 3, an example using the IGBT element 21 as an insulated gate transistor element is shown. The insulated gate transistor element is not limited to this, and may be, for example, a vertical MOS transistor element. In this case, the collector (C) terminal which is the first current terminal of the IGBT element 21 is used as the drain terminal of the vertical MOS transistor, and the emitter (E) terminal 21a which is the second current terminal of the IGBT element 21 is used as the vertical MOS transistor. The source terminal of the transistor.

また、図1〜図3に示した半導体装置60,61,70においては、いずれも、制御トランジスタ素子として、バイポーラトランジスタ素子ST1〜ST3を用いた例が示されていた。制御トランジスタ素子は、これに限らず、例えばMOSトランジスタ素子であってもよい。この場合には、バイポーラトランジスタ素子ST1〜ST3の制御端子であるベース(B)端子をMOSトランジスタ素子のゲート端子とし、バイポーラトランジスタ素子ST1〜ST3の第1電流端子であるコレクタ(C)端子をMOSトランジスタ素子のドレイン端子とし、バイポーラトランジスタ素子ST1〜ST3の第2電流端子であるエミッタ(E)端子をMOSトランジスタ素子のソース端子とする。   Also, in each of the semiconductor devices 60, 61, and 70 shown in FIGS. 1 to 3, examples in which bipolar transistor elements ST1 to ST3 are used as control transistor elements are shown. The control transistor element is not limited to this, and may be, for example, a MOS transistor element. In this case, the base (B) terminal which is the control terminal of the bipolar transistor elements ST1 to ST3 is used as the gate terminal of the MOS transistor element, and the collector (C) terminal which is the first current terminal of the bipolar transistor elements ST1 to ST3 is used as the MOS. The drain terminal of the transistor element is used, and the emitter (E) terminal, which is the second current terminal of the bipolar transistor elements ST1 to ST3, is used as the source terminal of the MOS transistor element.

次に、図1〜図3において等価回路で示した半導体装置60,61,70に関する好ましい構造例について説明する。   Next, a preferred structural example relating to the semiconductor devices 60, 61, and 70 shown by equivalent circuits in FIGS.

図4は、図2の等価回路で示した半導体装置61の構造例で、図4(a)は、半導体装置61aを模式的に示した下面図であり、図4(b)は、図4(a)の一点鎖線A−Aでの断面図である。また、図5は、半導体装置61aの模式的な上面図である。尚、図4と図5では、図を見やすくするため、図2の半導体装置61における第1センス抵抗31と第2センス抵抗32の図示を省略している。前述したように、第1センス抵抗31と第2センス抵抗32は、薄膜抵抗素子や拡散抵抗素子として、IGBT領域とダイオード領域に隣接して形成される。   4 is a structural example of the semiconductor device 61 shown in the equivalent circuit of FIG. 2. FIG. 4A is a bottom view schematically showing the semiconductor device 61a, and FIG. It is sectional drawing in the dashed-dotted line AA of (a). FIG. 5 is a schematic top view of the semiconductor device 61a. 4 and 5, the first sense resistor 31 and the second sense resistor 32 in the semiconductor device 61 of FIG. 2 are not shown for easy viewing. As described above, the first sense resistor 31 and the second sense resistor 32 are formed adjacent to the IGBT region and the diode region as thin film resistor elements or diffused resistor elements.

半導体装置61aでは、図4(a)に示すように、主たるIGBT領域とダイオード領域が図の右寄りに配置されている。また、図の左寄りには、制御に関するIGBTセンス領域、ダイオードセンス領域、制御トランジスタST1領域および制御トランジスタST2領域が、IGBT領域に隣接して配置されている。尚、図4(b)に示したIGBT領域、ダイオード領域、IGBTセンス領域およびダイオードセンス領域のより具体的な断面構造は、例えば図19に示した半導体装置100の断面構造と同じであってよい。尚、図5において、半導体装置61aの主面側における配線パターンの例を太い実線で示した。図中に記載した英記号は、図2に記載されている各素子の端子に対応している。   In the semiconductor device 61a, as shown in FIG. 4A, the main IGBT region and the diode region are arranged on the right side of the drawing. Further, on the left side of the figure, an IGBT sense region, a diode sense region, a control transistor ST1 region, and a control transistor ST2 region related to control are arranged adjacent to the IGBT region. Note that more specific cross-sectional structures of the IGBT region, the diode region, the IGBT sense region, and the diode sense region shown in FIG. 4B may be the same as the cross-sectional structure of the semiconductor device 100 shown in FIG. 19, for example. . In FIG. 5, an example of the wiring pattern on the main surface side of the semiconductor device 61a is indicated by a thick solid line. The English symbols shown in the figure correspond to the terminals of each element shown in FIG.

図6(a),(b)と図7は、主たるIGBT領域とダイオード領域の別の配置例で、それぞれ、半導体装置61b〜61dを模式的に示した下面図である。   FIGS. 6A, 6B and 7 are bottom views schematically showing semiconductor devices 61b to 61d, respectively, in another arrangement example of the main IGBT region and the diode region.

図6(a)に示す半導体装置61bでは、制御に関するIGBTセンス領域、ダイオードセンス領域、制御トランジスタST1領域および制御トランジスタST2領域を挟むようにして、主たるIGBT領域とダイオード領域が左右に分離して配置されている。   In the semiconductor device 61b shown in FIG. 6A, the main IGBT region and the diode region are separated from each other so as to sandwich the IGBT sense region related to control, the diode sense region, the control transistor ST1 region, and the control transistor ST2 region. Yes.

図6(b)に示す半導体装置61cでは、IGBT領域とダイオード領域がコの字型に配置され、コの字の内部に制御に関するIGBTセンス領域、ダイオードセンス領域、制御トランジスタST1領域および制御トランジスタST2領域が配置されている。   In the semiconductor device 61c shown in FIG. 6B, the IGBT region and the diode region are arranged in a U shape, and an IGBT sense region, a diode sense region, a control transistor ST1 region, and a control transistor ST2 related to control are arranged inside the U shape. The area is arranged.

図7に示す半導体装置61dでは、IGBT領域とダイオード領域がロの字型に配置され、ロの字の内部に制御に関するIGBTセンス領域、ダイオードセンス領域、制御トランジスタST1領域および制御トランジスタST2領域が配置されている。   In the semiconductor device 61d shown in FIG. 7, the IGBT region and the diode region are arranged in a square shape, and the IGBT sense region, the diode sense region, the control transistor ST1 region, and the control transistor ST2 region related to control are arranged inside the square shape. Has been.

図6(a),(b)および図7の半導体装置61b〜61dについても、図4の半導体装置61aと同様で、制御に関するIGBTセンス領域、ダイオードセンス領域、制御トランジスタST1領域および制御トランジスタST2領域がIGBT領域に隣接した配置となっている。このため、応答性に優れ、各セルの同時動作が可能な半導体装置となっている。   The semiconductor devices 61b to 61d in FIGS. 6A, 6B, and 7 are also similar to the semiconductor device 61a in FIG. 4, and the IGBT sense region, the diode sense region, the control transistor ST1 region, and the control transistor ST2 region relating to control. Is arranged adjacent to the IGBT region. For this reason, the semiconductor device is excellent in responsiveness and capable of simultaneous operation of each cell.

次に、図1〜図3の半導体装置60,61,70において、寄生のサイリスタ動作を抑制するための好ましい構造例について説明する。   Next, an example of a preferable structure for suppressing the parasitic thyristor operation in the semiconductor devices 60, 61, and 70 shown in FIGS.

図8(a)〜(c)は、図2の半導体装置61におけるバイポーラトランジスタ素子ST1の好ましい構造例を示した図で、それぞれ、バイポーラトランジスタ素子ST1a〜ST1cの模式的な断面図である。各図は、図5における一点鎖線B−Bでの断面図に対応している。   FIGS. 8A to 8C are diagrams showing a preferable structure example of the bipolar transistor element ST1 in the semiconductor device 61 of FIG. 2, and are schematic cross-sectional views of the bipolar transistor elements ST1a to ST1c, respectively. Each figure corresponds to a cross-sectional view taken along one-dot chain line BB in FIG.

図8(a)では、バイポーラトランジスタ素子ST1aを取り囲むようにして、絶縁トレンチZTが、半導体基板1に配置されている。図8(b)では、バイポーラトランジスタ素子ST1aが、埋め込み絶縁層ZUと絶縁トレンチZTにより、絶縁分離されている。また、図8(c)では、バイポーラトランジスタ素子ST1aの直下に、半導体基板1と同じ導電型でより不純物濃度の高い高濃度層N1,N2が配置されている。これらの各構造要素によって、バイポーラトランジスタ素子ST1a〜ST1cをIGBT領域やダイオード領域に隣接して配置した場合の寄生のサイリスタ動作を抑制することができる。尚、図1〜図3の半導体装置60,61,70における他の制御トランジスタ素子についても、上記構造要素を付加することで、寄生のサイリスタ動作を抑制することができる。   In FIG. 8A, an insulating trench ZT is disposed in the semiconductor substrate 1 so as to surround the bipolar transistor element ST1a. In FIG. 8B, the bipolar transistor element ST1a is insulated and isolated by the buried insulating layer ZU and the insulating trench ZT. In FIG. 8C, high-concentration layers N1 and N2 having the same conductivity type as the semiconductor substrate 1 and having a higher impurity concentration are disposed immediately below the bipolar transistor element ST1a. These structural elements can suppress a parasitic thyristor operation when the bipolar transistor elements ST1a to ST1c are arranged adjacent to the IGBT region or the diode region. Note that the parasitic thyristor operation can be suppressed by adding the above structural elements to the other control transistor elements in the semiconductor devices 60, 61, and 70 of FIGS.

図9は、図4の半導体装置61aにおけるIGBT領域とダイオード領域の好ましい構造例を示した図で、図19の半導体装置100に対応した、IGBT領域とダイオード領域を構成する半導体装置101の模式的な断面図である。   FIG. 9 is a diagram showing a preferred structure example of the IGBT region and the diode region in the semiconductor device 61a of FIG. 4, and is a schematic diagram of the semiconductor device 101 that constitutes the IGBT region and the diode region corresponding to the semiconductor device 100 of FIG. FIG.

図9に示す半導体装置101においては、図19の半導体装置100に対して、IGBT素子のチャネル形成層2aとドリフト層(半導体基板)1の間に、半導体基板1と同じ導電型でより不純物濃度の高い高濃度層1aが配置されている。これによっても、IGBT領域とダイオード領域を構成する該半導体装置101と他の制御トランジスタ素子によって構成される寄生のサイリスタ動作を抑制することができる。   In the semiconductor device 101 shown in FIG. 9, the impurity concentration is higher than that of the semiconductor device 100 shown in FIG. 19 between the channel formation layer 2 a of the IGBT element and the drift layer (semiconductor substrate) 1 and with the same conductivity type as the semiconductor substrate 1. High-concentration layer 1a is disposed. This also can suppress a parasitic thyristor operation constituted by the semiconductor device 101 constituting the IGBT region and the diode region and other control transistor elements.

以上のようにして、上記した半導体装置は、いずれも、絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、これらが逆並列に接続されてなる半導体装置であって、応答性に優れ、瞬間的な動作や過大入力がある場合においてもダイオード素子の順方向動作時の損失増加や過剰電流による絶縁ゲートトランジスタ素子の破壊を防止できる小型の半導体装置となっている。   As described above, each of the semiconductor devices described above is a semiconductor device in which an insulated gate transistor element and a diode element are formed on the same semiconductor substrate and are connected in antiparallel, and has excellent responsiveness. Thus, even when there is an instantaneous operation or excessive input, the semiconductor device is a small semiconductor device that can prevent an increase in loss during forward operation of the diode element and destruction of the insulated gate transistor element due to excessive current.

従って、上記半導体装置は、インバータ回路の構成に用いられて好適である。   Therefore, the semiconductor device is suitable for use in the configuration of an inverter circuit.

次に、図1〜図3に示した半導体装置60,61,70のインバータ回路への好適例について、より詳しく説明する。   Next, a preferred example of the semiconductor devices 60, 61, and 70 shown in FIGS.

図10は、3相交流を生成するインバータ回路K1の主な構成要素を示した回路図である。図10に示すインバータ回路K1は、図1〜図3に示した半導体装置60,61,70と同様の6個の半導体装置80a〜80fで構成されている。尚、図10では簡略化のため、図1〜図3の制御トランジスタST1〜ST3に対応した各半導体装置80a〜80fの制御トランジスタ等の図示は省略しており、各半導体装置80a〜80fのIGBTとダイオードのみを図示している。   FIG. 10 is a circuit diagram showing main components of the inverter circuit K1 that generates a three-phase alternating current. The inverter circuit K1 shown in FIG. 10 includes six semiconductor devices 80a to 80f similar to the semiconductor devices 60, 61, and 70 shown in FIGS. In FIG. 10, for the sake of simplification, illustration of control transistors and the like of the semiconductor devices 80a to 80f corresponding to the control transistors ST1 to ST3 of FIGS. 1 to 3 is omitted, and IGBTs of the semiconductor devices 80a to 80f are omitted. Only the diode is shown.

図10のインバータ回路K1においては、上アームを構成する半導体装置80a〜80cのIGBTは、コレクタ(C)が共通接続されて、電源電位Vccに接続される。下アームを構成する半導体装置80d〜80fのIGBTは、エミッタ(E)が共通接続されて、接地電位GNDに接続される。インバータ回路K1の3相交流出力U,V,Wは、上アームの半導体装置80a〜80cと下アームの半導体装置80d〜80fの各接続点から図のように取り出されて、モータ等の負荷に接続される。また、各半導体装置80a〜80fのIGBTに逆並列に接続されているダイオードは、所謂、フリーホイールダイオード(FWD)として機能する。   In the inverter circuit K1 of FIG. 10, the IGBTs of the semiconductor devices 80a to 80c constituting the upper arm are connected to the power supply potential Vcc with the collector (C) connected in common. The IGBTs of the semiconductor devices 80d to 80f constituting the lower arm are connected to the ground potential GND with the emitter (E) connected in common. The three-phase AC outputs U, V, and W of the inverter circuit K1 are taken out from the connection points of the upper arm semiconductor devices 80a to 80c and the lower arm semiconductor devices 80d to 80f as shown in FIG. Connected. The diodes connected in antiparallel to the IGBTs of the semiconductor devices 80a to 80f function as so-called free wheel diodes (FWD).

図11は、図10のインバータ回路K1が構成された半導体チップIC1の模式的な上面図である。また、図12は、図11の一点鎖線C−Cでの模式的な断面図である。   FIG. 11 is a schematic top view of the semiconductor chip IC1 in which the inverter circuit K1 of FIG. 10 is configured. 12 is a schematic cross-sectional view taken along one-dot chain line CC in FIG.

図11に示す半導体チップIC1は、6個の半導体装置80a〜80fからなる図10のインバータ回路K1が、1個のチップに集積化されたものである。図11の半導体チップIC1においては、各半導体装置80a〜80fのIGBTとダイオードが、半導体基板を貫通する貫通絶縁トレンチZKにより絶縁分離されたパワー素子領域PKa〜PKfにそれぞれ配置されて、互いに絶縁分離されている。これによって、小型且つ大電流制御が可能なインバータ回路K1を構成することができる。また、図1〜図3の制御トランジスタST1〜ST3に対応した各半導体装置80a〜80fの制御トランジスタ等は、半導体チップIC1の中央部の制御素子領域SKにまとめて配置されている。   A semiconductor chip IC1 shown in FIG. 11 is obtained by integrating the inverter circuit K1 of FIG. 10 including six semiconductor devices 80a to 80f on a single chip. In the semiconductor chip IC1 of FIG. 11, the IGBTs and diodes of the semiconductor devices 80a to 80f are respectively disposed in the power element regions PKa to PKf that are insulated and separated by the through insulation trenches ZK that penetrate the semiconductor substrate, and are insulated from each other. Has been. As a result, the inverter circuit K1 capable of small size and large current control can be configured. Also, the control transistors and the like of the semiconductor devices 80a to 80f corresponding to the control transistors ST1 to ST3 of FIGS. 1 to 3 are collectively arranged in the control element region SK at the center of the semiconductor chip IC1.

図12に示すように、半導体チップIC1におけるパワー素子領域には、縦型のIGBT素子とダイオード素子が一体的に形成されている。図12のパワー素子領域におけるIGBT素子とダイオード素子の構造は、図19の半導体装置100において説明した構造と、基本的に同じである。IGBT素子は、主面側にエミッタ(E)端子とゲート(G)端子を、裏面側にコレクタ(C)端子を持ち、例えばアルミニウムからなる導体膜10,11で外部に出力する。   As shown in FIG. 12, a vertical IGBT element and a diode element are integrally formed in the power element region of the semiconductor chip IC1. The structure of the IGBT element and the diode element in the power element region of FIG. 12 is basically the same as the structure described in the semiconductor device 100 of FIG. The IGBT element has an emitter (E) terminal and a gate (G) terminal on the main surface side, and a collector (C) terminal on the back surface side, and outputs to the outside through conductor films 10 and 11 made of, for example, aluminum.

また、図12の制御素子領域には、埋め込み絶縁層ZU上のSOI層に、横型の制御トランジスタが形成されている。図12においては、制御トランジスタとして、MOSトランジスタST1dが例示されている。尚、制御素子領域の裏面側は、絶縁膜ZUで保護されている。   In the control element region of FIG. 12, a lateral control transistor is formed in the SOI layer on the buried insulating layer ZU. In FIG. 12, a MOS transistor ST1d is illustrated as the control transistor. Note that the back side of the control element region is protected by an insulating film ZU.

また、図12において、制御トランジスタとIGBTおよびダイオードとの結線例を示している。図中に示した抵抗31は、図1に示した第1センス抵抗31に対応する。抵抗31は、数十Ωから数キロΩの範囲で、所望の抵抗値を選択する。抵抗31は、拡散抵抗でもよく、ポリシリコンからなる抵抗でも、薄膜抵抗でもよい。また、抵抗31は、制御素子領域に形成してもよいし、パワー素子領域に形成してもよい。MOSトランジスタST1dは、右からドレインD(N+)、ゲートG、ソースS(N+)となっている。MOSトランジスタST1dの代わりにNPNトランジスタを用いる場合には、右からコレクタC、ベースB、エミッタEとする。この場合、図1に示したように、コレクタCはIGBT素子21のゲートG、ベースBはIGBT素子21のエミッタE、エミッタEは、抵抗31とダイオード素子22のセンスアノード端子22bに接続されることとなる。   Further, FIG. 12 shows an example of connection between the control transistor, the IGBT, and the diode. The resistor 31 shown in the figure corresponds to the first sense resistor 31 shown in FIG. The resistor 31 selects a desired resistance value in the range of several tens of Ω to several kiloΩ. The resistor 31 may be a diffused resistor, a polysilicon resistor, or a thin film resistor. The resistor 31 may be formed in the control element region or in the power element region. The MOS transistor ST1d has a drain D (N +), a gate G, and a source S (N +) from the right. When an NPN transistor is used instead of the MOS transistor ST1d, the collector C, base B, and emitter E are used from the right. In this case, as shown in FIG. 1, the collector C is connected to the gate G of the IGBT element 21, the base B is connected to the emitter E of the IGBT element 21, and the emitter E is connected to the resistor 31 and the sense anode terminal 22b of the diode element 22. It will be.

図12に示すように、半導体チップIC1のパワー素子領域に形成されている縦型のIGBT素子とダイオード素子は、半導体基板を貫通する貫通絶縁トレンチZKで絶縁分離されている。例えば、ハイブリッド電気自動車の場合、図11に示す隣同士のパワー素子領域PKa〜PKfに形成されたIGBTには約1200Vの電圧がかかることが予想され、貫通絶縁トレンチZKが1層では耐圧不十分の場合、複数本の貫通絶縁トレンチZK、あるいは厚い貫通絶縁トレンチZKが使用される。また、パワー素子領域PKa〜PKf間だけでなく、パワー素子領域PKa〜PKfと制御素子領域SKの間も、貫通絶縁トレンチZKで絶縁分離されている。   As shown in FIG. 12, the vertical IGBT element and the diode element formed in the power element region of the semiconductor chip IC1 are insulated and separated by a through insulation trench ZK penetrating the semiconductor substrate. For example, in the case of a hybrid electric vehicle, it is expected that a voltage of about 1200 V is applied to the IGBT formed in the adjacent power element regions PKa to PKf shown in FIG. In this case, a plurality of through insulating trenches ZK or thick through insulating trenches ZK are used. Further, not only between the power element regions PKa to PKf but also between the power element regions PKa to PKf and the control element region SK are insulated and separated by the through insulating trench ZK.

図13は、図11に示した半導体チップIC1の電極配置と外部取り出し端子を説明する図である。図13(a)は、図10と同じ半導体チップIC1に形成されているインバータ回路K1の回路図であり、図13(b)は、半導体チップIC1の下面図であり、図13(c)は、半導体チップIC1の上面図である。尚、図13(b)と図13(c)においては、各電極を太線で図示している。   FIG. 13 is a diagram for explaining the electrode arrangement and the external extraction terminal of the semiconductor chip IC1 shown in FIG. FIG. 13A is a circuit diagram of the inverter circuit K1 formed in the same semiconductor chip IC1 as FIG. 10, FIG. 13B is a bottom view of the semiconductor chip IC1, and FIG. 2 is a top view of the semiconductor chip IC1. FIG. In addition, in FIG.13 (b) and FIG.13 (c), each electrode is shown by the thick line.

図13(a)に示すように、半導体チップIC1に形成されているIGBTは、上アームと下アームの両方共にNチャネル(Nch)のIGBTである。このため、図13(b)に示すように、上アームに対応したパワー素子領域PKa〜PKcに形成されるIGBTがNchの共通コレクタ(C)であり、図13(c)に示すように、下アームに対応したパワー素子領域PKd〜PKfに形成されるIGBTがNchの共通エミッタ(E)である。Nchの共通コレクタ(C)は、電源Vcc端子に接続され、Nchの共通エミッタ(E)は、接地(GND)される。また、図13(b)の下アームに対応したパワー素子領域PKd〜PKfに形成されるIGBTのコレクタ(C)と図13(c)の上アームに対応したパワー素子領域PKa〜PKcに形成されるIGBTのエミッタ(E)は、それぞれ共通接続されて、3相交流出力U,V,Wが取り出される。   As shown in FIG. 13A, the IGBT formed in the semiconductor chip IC1 is an N-channel (Nch) IGBT in both the upper arm and the lower arm. For this reason, as shown in FIG. 13B, the IGBT formed in the power element regions PKa to PKc corresponding to the upper arm is a common collector (C) of Nch, and as shown in FIG. IGBTs formed in the power element regions PKd to PKf corresponding to the lower arm are Nch common emitters (E). The Nch common collector (C) is connected to the power supply Vcc terminal, and the Nch common emitter (E) is grounded (GND). Further, the IGBT collector (C) formed in the power element regions PKd to PKf corresponding to the lower arm in FIG. 13B and the power element regions PKa to PKc corresponding to the upper arm in FIG. The IGBT emitters (E) are connected in common and the three-phase AC outputs U, V, W are taken out.

図14は、別構成のインバータ回路が形成された半導体チップの例で、半導体チップIC2の電極配置と外部取り出し端子を説明する図である。図14(a)は、半導体チップIC2に形成されているインバータ回路の回路図であり、図14(b)は、半導体チップIC2の下面図であり、図14(c)は、半導体チップIC2の上面図である。尚、図14(b)と図14(c)においても、各電極を太線で図示している。   FIG. 14 is an example of a semiconductor chip on which an inverter circuit having another configuration is formed, and is a diagram for explaining an electrode arrangement and an external extraction terminal of the semiconductor chip IC2. 14A is a circuit diagram of an inverter circuit formed in the semiconductor chip IC2, FIG. 14B is a bottom view of the semiconductor chip IC2, and FIG. 14C is a diagram of the semiconductor chip IC2. It is a top view. In FIG. 14B and FIG. 14C, each electrode is indicated by a bold line.

図14(a)に示すように、半導体チップIC2に形成されているIGBTは、上アームがNチャネル(Nch)のIGBTであり、下アームがPチャネル(Pch)のIGBTである。NチャネルのIGBTは、N型の半導体層の主面側に、P型のボデイ領域とN型のエミッタ領域を形成し、裏面側にはイオン注入でP型のコレクタ領域とダイオードのN型のカソード領域を形成する。PチャネルのIGBTは、P型の半導体層の主面側にN型のボデイ領域とP型のエミッタ領域を形成し、裏面側にはイオン注入でN型のコレクタ領域とダイオードのP型のアノード領域を形成する。従って、図14(a)の半導体チップIC2では、図14(c)に示すように、上アームに対応したパワー素子領域PKa〜PKcに形成されるIGBTがNchの共通コレクタ(C)であり、下アームに対応したパワー素子領域PKd〜PKfに形成されるIGBTがPchの共通コレクタ(C)である。Nchの共通コレクタ(C)は、電源Vcc端子に接続され、Pchの共通コレクタ(C)は、接地(GND)される。また、図14(b)に示すように、下アームに対応したパワー素子領域PKd〜PKfに形成されるIGBTのエミッタ(E)と上アームに対応したパワー素子領域PKa〜PKcに形成されるIGBTのエミッタ(E)は、それぞれ共通接続されて、3相交流出力U,V,Wが取り出される。   As shown in FIG. 14A, the IGBT formed on the semiconductor chip IC2 is an N-channel (Nch) IGBT with an upper arm and a P-channel (Pch) IGBT with a lower arm. An N-channel IGBT has a P-type body region and an N-type emitter region formed on the main surface side of an N-type semiconductor layer, and a P-type collector region and an N-type diode formed by ion implantation on the back surface side. A cathode region is formed. In the P-channel IGBT, an N-type body region and a P-type emitter region are formed on the main surface side of a P-type semiconductor layer, and an N-type collector region and a diode P-type anode are formed on the back surface side by ion implantation. Form a region. Therefore, in the semiconductor chip IC2 of FIG. 14A, as shown in FIG. 14C, the IGBT formed in the power element regions PKa to PKc corresponding to the upper arm is an Nch common collector (C). The IGBT formed in the power element regions PKd to PKf corresponding to the lower arm is a common collector (C) of Pch. The Nch common collector (C) is connected to the power supply Vcc terminal, and the Pch common collector (C) is grounded (GND). Further, as shown in FIG. 14B, an IGBT emitter (E) formed in the power element regions PKd to PKf corresponding to the lower arm and an IGBT formed in the power element regions PKa to PKc corresponding to the upper arm. Emitters (E) are connected in common, and three-phase AC outputs U, V, W are taken out.

図11〜図14に示した半導体チップIC1,IC2では、6個の半導体装置が1個のチップに集積化されて、図10に示すインバータ回路K1が構成されていた。   In the semiconductor chips IC1 and IC2 shown in FIGS. 11 to 14, six semiconductor devices are integrated on one chip to constitute the inverter circuit K1 shown in FIG.

図15〜図18は別の例で、3個の前記半導体装置が1個のチップに集積化されて、2個のチップで図10に示すインバータ回路K1が構成されるようにしたものである。   FIGS. 15 to 18 show another example, in which three semiconductor devices are integrated on one chip, and the inverter circuit K1 shown in FIG. 10 is configured by two chips. .

図15(a),(b)は、それぞれ、図10のインバータ回路K1における上アームと下アームに対応した半導体チップIC3u,IC3dの回路図である。図16は、半導体チップIC3uの電極配置と外部取り出し端子を説明する図で、(a),(b)は、それぞれ、半導体チップIC3uの上面図と下面図である。図17は、半導体チップIC3dの電極配置と外部取り出し端子を説明する図で、(a),(b)は、それぞれ、半導体チップIC3dの上面図と下面図である。尚、図16と図17においては、各電極を太線で図示している。また、図18は、図16と図17の半導体チップIC3u,IC3dを1パッケージに実装した場合の例で、(a),(b)は、それぞれ上面図と下面図である。   FIGS. 15A and 15B are circuit diagrams of the semiconductor chips IC3u and IC3d corresponding to the upper arm and the lower arm in the inverter circuit K1 of FIG. 10, respectively. FIG. 16 is a diagram for explaining the electrode arrangement and the external extraction terminal of the semiconductor chip IC3u. FIGS. 16A and 16B are a top view and a bottom view of the semiconductor chip IC3u, respectively. FIG. 17 is a diagram for explaining the electrode arrangement and the external extraction terminal of the semiconductor chip IC3d. FIGS. 17A and 17B are a top view and a bottom view of the semiconductor chip IC3d, respectively. In FIGS. 16 and 17, each electrode is indicated by a bold line. FIG. 18 shows an example in which the semiconductor chips IC3u and IC3d of FIGS. 16 and 17 are mounted in one package. FIGS. 18A and 18B are a top view and a bottom view, respectively.

図15〜図18に示した3個の半導体装置が1個のチップに集積化されてなる半導体チップIC3u,IC3dについても、該半導体チップIC3u,IC3dを図18のように組み合わせて配線することで、図10に示すインバータ回路K1を構成することができる。   For the semiconductor chips IC3u and IC3d in which the three semiconductor devices shown in FIGS. 15 to 18 are integrated on one chip, the semiconductor chips IC3u and IC3d are combined and wired as shown in FIG. The inverter circuit K1 shown in FIG. 10 can be configured.

以上のように、6個の前記半導体装置を1個のチップに集積化して、あるいは3個の前記半導体装置を1個のチップに集積化して2個のチップで、図10のインバータ回路K1が構成することができる。これによって、該インバータ回路K1を小型化することができ、製造コストも低減することができる。   As described above, the inverter circuit K1 of FIG. 10 is configured by integrating six semiconductor devices on one chip, or integrating three semiconductor devices on one chip and using two chips. Can be configured. Thereby, the inverter circuit K1 can be reduced in size, and the manufacturing cost can be reduced.

以上のようにして、上記半導体装置は、過酷な条件下で使用され、安価且つ小型で高い信頼性が要求される車載用の半導体装置として好適である。   As described above, the semiconductor device is suitable for use as an in-vehicle semiconductor device that is used under severe conditions and is required to be inexpensive, small, and highly reliable.

本発明の一例である半導体装置60の等価回路図である。It is an equivalent circuit diagram of the semiconductor device 60 which is an example of the present invention. 図1に示した半導体装置60の変形例で、半導体装置61の等価回路図である。FIG. 5 is a modified example of the semiconductor device 60 shown in FIG. 1, and is an equivalent circuit diagram of a semiconductor device 61. 別の半導体装置の例で、半導体装置70の等価回路図である。FIG. 5 is an equivalent circuit diagram of a semiconductor device 70 as another example of the semiconductor device. 図2の等価回路で示した半導体装置61の構造例で、(a)は、半導体装置61aを模式的に示した下面図であり、(b)は、(a)の一点鎖線A−Aでの断面図である。2A is a bottom view schematically showing the semiconductor device 61a, and FIG. 2B is a dashed-dotted line A-A in the structural example of the semiconductor device 61 shown in the equivalent circuit of FIG. FIG. 半導体装置61aの模式的な上面図である。It is a typical top view of semiconductor device 61a. (a),(b)は、主たるIGBT領域とダイオード領域の別の配置例で、それぞれ、半導体装置61b,61cを模式的に示した下面図である。(A), (b) is another example of arrangement | positioning of the main IGBT area | region and a diode area | region, and is the bottom view which showed typically the semiconductor devices 61b and 61c, respectively. 主たるIGBT領域とダイオード領域の別の配置例で、それぞれ、半導体装置61dを模式的に示した下面図である。In another arrangement example of the main IGBT region and the diode region, each is a bottom view schematically showing a semiconductor device 61d. (a)〜(c)は、図2の半導体装置61におけるバイポーラトランジスタ素子ST1の好ましい構造例を示した図で、それぞれ、バイポーラトランジスタ素子ST1a〜ST1cの模式的な断面図である。(A)-(c) is the figure which showed the preferable structural example of bipolar transistor element ST1 in the semiconductor device 61 of FIG. 2, and is typical sectional drawing of bipolar transistor element ST1a-ST1c, respectively. 図4の半導体装置61aにおけるIGBT領域とダイオード領域の好ましい構造例を示した図で、IGBT領域とダイオード領域を構成する半導体装置101の模式的な断面図である。FIG. 5 is a diagram showing a preferable structure example of an IGBT region and a diode region in the semiconductor device 61a of FIG. 3相交流を生成するインバータ回路K1の主な構成要素を示した回路図である。It is the circuit diagram which showed the main components of the inverter circuit K1 which produces | generates 3 phase alternating current. 図10のインバータ回路K1が構成された半導体チップIC1の模式的な上面図である。FIG. 11 is a schematic top view of a semiconductor chip IC1 in which the inverter circuit K1 of FIG. 10 is configured. 図11の一点鎖線C−Cでの模式的な断面図である。It is typical sectional drawing in the dashed-dotted line CC of FIG. 図11に示した半導体チップIC1の電極配置と外部取り出し端子を説明する図である。(a)は、図10と同じ半導体チップIC1に形成されているインバータ回路K1の回路図であり、(b)は、半導体チップIC1の下面図であり、(c)は、半導体チップIC1の上面図である。It is a figure explaining the electrode arrangement | positioning and external extraction terminal of semiconductor chip IC1 shown in FIG. (A) is a circuit diagram of the inverter circuit K1 formed in the same semiconductor chip IC1 as FIG. 10, (b) is a bottom view of the semiconductor chip IC1, and (c) is an upper surface of the semiconductor chip IC1. FIG. 別構成のインバータ回路が形成された半導体チップの例で、半導体チップIC2の電極配置と外部取り出し端子を説明する図である。(a)は、半導体チップIC2に形成されているインバータ回路の回路図であり、(b)は、半導体チップIC2の下面図であり、(c)は、半導体チップIC2の上面図である。It is an example of the semiconductor chip in which the inverter circuit of another structure was formed, and is a figure explaining the electrode arrangement | positioning and external extraction terminal of semiconductor chip IC2. (A) is a circuit diagram of an inverter circuit formed in the semiconductor chip IC2, (b) is a bottom view of the semiconductor chip IC2, and (c) is a top view of the semiconductor chip IC2. 別の例で、(a),(b)は、それぞれ、図10のインバータ回路K1における上アームと下アームに対応した半導体チップIC3u,IC3dの回路図である。In another example, (a) and (b) are circuit diagrams of semiconductor chips IC3u and IC3d corresponding to the upper arm and the lower arm in the inverter circuit K1 of FIG. 10, respectively. 半導体チップIC3uの電極配置と外部取り出し端子を説明する図で、(a),(b)は、それぞれ、半導体チップIC3uの上面図と下面図である。FIGS. 4A and 4B are diagrams for explaining an electrode arrangement and an external extraction terminal of the semiconductor chip IC3u, and FIGS. 5A and 5B are a top view and a bottom view of the semiconductor chip IC3u, respectively. 半導体チップIC3dの電極配置と外部取り出し端子を説明する図で、(a),(b)は、それぞれ、半導体チップIC3dの上面図と下面図である。FIGS. 4A and 4B are diagrams for explaining an electrode arrangement and an external extraction terminal of the semiconductor chip IC3d. FIGS. 5A and 5B are a top view and a bottom view of the semiconductor chip IC3d, respectively. 半導体チップIC3u,IC3dを1パッケージに実装した場合の例で、(a),(b)は、それぞれ上面図と下面図である。In the example where the semiconductor chips IC3u and IC3d are mounted in one package, (a) and (b) are a top view and a bottom view, respectively. 特許文献1に開示された半導体装置100の模式的な断面図である。1 is a schematic cross-sectional view of a semiconductor device 100 disclosed in Patent Document 1. FIG. 特許出願中の半導体装置90の回路図である。FIG. 3 is a circuit diagram of a semiconductor device 90 pending for patent.

符号の説明Explanation of symbols

60,61,70,80a〜80f,90 半導体装置
21 IGBT素子(絶縁ゲートトランジスタ素子)
21b センスエミッタ端子
22 ダイオード素子
22b センスアノード端子
ST1〜ST3 バイポーラトランジスタ素子(制御トランジスタ素子)
31〜34 センス抵抗
IC1,IC2,IC3u,IC3d 半導体チップ
ZK 貫通絶縁トレンチ
PKa〜PKf パワー素子領域
SK 制御素子領域
60, 61, 70, 80a to 80f, 90 Semiconductor device 21 IGBT element (insulated gate transistor element)
21b Sense emitter terminal 22 Diode element 22b Sense anode terminal ST1 to ST3 Bipolar transistor element (control transistor element)
31-34 Sense resistance IC1, IC2, IC3u, IC3d Semiconductor chip ZK Through-insulation trench PKa-PKf Power element area SK Control element area

Claims (17)

絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、
前記絶縁ゲートトランジスタ素子の第1電流端子と前記ダイオード素子のカソード端子とが高電位側で接続され、前記絶縁ゲートトランジスタ素子の第2電流端子と前記ダイオード素子のアノード端子とが低電位側で接続されてなる半導体装置であって、
前記ダイオード素子が、該ダイオード素子に流れる電流に比例した電流を取り出すセンスアノード端子を有してなり、
前記センスアノード端子と前記アノード端子の間に、第1センス抵抗が接続され、
前記ダイオード素子に電流が流れた場合に、前記絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第1制御トランジスタ素子が、前記半導体基板に形成され
前記第1制御トランジスタ素子の制御端子が、前記アノード端子に接続され、前記第1制御トランジスタ素子の第1電流端子が、前記ゲート端子に接続され、前記第1制御トランジスタ素子の第2電流端子が、前記センスアノード端子に接続されてなることを特徴とする半導体装置。
The insulated gate transistor element and the diode element are formed on the same semiconductor substrate,
The first current terminal of the insulated gate transistor element and the cathode terminal of the diode element are connected on the high potential side, and the second current terminal of the insulated gate transistor element and the anode terminal of the diode element are connected on the low potential side. A semiconductor device comprising:
The diode element has a sense anode terminal for extracting a current proportional to a current flowing through the diode element;
A first sense resistor is connected between the sense anode terminal and the anode terminal,
A first control transistor element that lowers the potential of the gate terminal of the insulated gate transistor element and turns off the gate of the insulated gate transistor element when a current flows through the diode element is formed on the semiconductor substrate ;
The control terminal of the first control transistor element is connected to the anode terminal, the first current terminal of the first control transistor element is connected to the gate terminal, and the second current terminal of the first control transistor element is A semiconductor device connected to the sense anode terminal .
前記絶縁ゲートトランジスタ素子に過剰電流が流れた場合に、該絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第2制御トランジスタ素子が、前記半導体基板に形成されてなり、
前記絶縁ゲートトランジスタ素子が、該絶縁ゲートトランジスタ素子に流れる電流に比例した電流を取り出すセンス第2電流端子を有してなり、
前記センス第2電流端子と前記第2電流端子の間に、第2センス抵抗が接続され、
前記第2制御トランジスタ素子の制御端子が、前記センス第2電流端子に接続され、前記第2制御トランジスタ素子の第1電流端子が、前記ゲート端子に接続され、前記第2制御トランジスタ素子の第2電流端子が、前記絶縁ゲートトランジスタ素子の第2電流端子に接続されてなることを特徴とする請求項1に記載の半導体装置。
When an excessive current flows through the insulated gate transistor element, a second control transistor element is formed on the semiconductor substrate that lowers the potential of the gate terminal of the insulated gate transistor element to turn off the gate of the insulated gate transistor element. Being
The insulated gate transistor element has a sense second current terminal for extracting a current proportional to a current flowing through the insulated gate transistor element;
A second sense resistor is connected between the sense second current terminal and the second current terminal,
A control terminal of the second control transistor element is connected to the sense second current terminal, a first current terminal of the second control transistor element is connected to the gate terminal, and a second of the second control transistor element The semiconductor device according to claim 1 , wherein a current terminal is connected to a second current terminal of the insulated gate transistor element .
前記第2制御トランジスタ素子が、バイポーラトランジスタ素子またはMOSトランジスタ素子であり、
前記第2制御トランジスタ素子の制御端子が、それぞれ、ベース端子またはゲート端子であり、
前記第2制御トランジスタ素子の第1電流端子が、それぞれ、コレクタ端子またはドレイン端子であり、
前記第2制御トランジスタ素子の第2電流端子が、それぞれ、エミッタ端子またはソース端子であることを特徴とする請求項2に記載の半導体装置。
The second control transistor element is a bipolar transistor element or a MOS transistor element;
The control terminals of the second control transistor elements are base terminals or gate terminals, respectively;
The first current terminal of the second control transistor element is a collector terminal or a drain terminal, respectively;
3. The semiconductor device according to claim 2, wherein the second current terminal of the second control transistor element is an emitter terminal or a source terminal, respectively .
前記第2制御トランジスタ素子が、前記絶縁ゲートトランジスタ素子または前記ダイオード素子に隣接して、前記半導体基板に配置されてなることを特徴とする請求項2または3に記載の半導体装置。 The second control transistor element, said insulated-gate field effect transistor or adjacent to the diode element, the semiconductor device according to claim 2 or 3, characterized in that disposed on the semiconductor substrate. 絶縁ゲートトランジスタ素子とダイオード素子とが同じ半導体基板に形成され、
前記絶縁ゲートトランジスタ素子の第1電流端子と前記ダイオード素子のカソード端子とが高電位側で接続され、前記絶縁ゲートトランジスタ素子の第2電流端子と前記ダイオード素子のアノード端子とが低電位側で接続されてなる半導体装置であって、
前記ダイオード素子が、該ダイオード素子に流れる電流に比例した電流を取り出すセンスアノード端子を有してなり、
前記絶縁ゲートトランジスタ素子が、該絶縁ゲートトランジスタ素子に流れる電流に比例した電流を取り出すセンス第2電流端子を有してなり、
前記センスアノード端子と前記センス第2電流端子の間に、第1センス抵抗が接続され、
前記センス第2電流端子と前記第2電流端子の間に、第2センス抵抗が接続され、
前記第1センス抵抗の抵抗値が、前記第2センス抵抗の抵抗値より大きく設定されてなり、
前記ダイオード素子に電流が流れた場合に、前記絶縁ゲートトランジスタ素子のゲート端子の電位を下げて、該絶縁ゲートトランジスタ素子のゲートをオフする第1制御トランジスタ素子が、前記半導体基板に形成され、
前記第1制御トランジスタ素子の制御端子が、前記センス第2電流端子に接続され、前記第1制御トランジスタ素子の第1電流端子が、前記ゲート端子に接続され、前記第1制御トランジスタ素子の第2電流端子が、前記アノード端子に接続されてなることを特徴とする導体装置。
The insulated gate transistor element and the diode element are formed on the same semiconductor substrate,
The first current terminal of the insulated gate transistor element and the cathode terminal of the diode element are connected on the high potential side, and the second current terminal of the insulated gate transistor element and the anode terminal of the diode element are connected on the low potential side. A semiconductor device comprising:
The diode element has a sense anode terminal for extracting a current proportional to a current flowing through the diode element;
The insulated gate transistor element has a sense second current terminal for extracting a current proportional to a current flowing through the insulated gate transistor element;
A first sense resistor is connected between the sense anode terminal and the sense second current terminal,
A second sense resistor is connected between the sense second current terminal and the second current terminal,
A resistance value of the first sense resistor is set larger than a resistance value of the second sense resistor;
A first control transistor element that lowers the potential of the gate terminal of the insulated gate transistor element and turns off the gate of the insulated gate transistor element when a current flows through the diode element is formed on the semiconductor substrate;
A control terminal of the first control transistor element is connected to the sense second current terminal, a first current terminal of the first control transistor element is connected to the gate terminal, and a second of the first control transistor element current terminal, a semi-conductor device characterized by comprising connected to the anode terminal.
前記絶縁ゲートトランジスタ素子が、IGBT素子または縦型MOSトランジスタ素子であり、
前記絶縁ゲートトランジスタ素子の第1電流端子が、コレクタ端子またはドレイン端子であり、
前記絶縁ゲートトランジスタ素子の第2電流端子が、エミッタ端子またはソース端子であることを特徴とする請求項1乃至5のいずれか一項に記載の半導体装置。
The insulated gate transistor element is an IGBT element or a vertical MOS transistor element;
A first current terminal of the insulated gate transistor element is a collector terminal or a drain terminal;
6. The semiconductor device according to claim 1, wherein the second current terminal of the insulated gate transistor element is an emitter terminal or a source terminal .
前記第1制御トランジスタ素子が、バイポーラトランジスタ素子またはMOSトランジスタ素子であり、
前記第1制御トランジスタ素子の制御端子が、ベース端子またはゲート端子であり、
前記第1制御トランジスタ素子の第1電流端子が、コレクタ端子またはドレイン端子であり、
前記第1制御トランジスタ素子の第2電流端子が、エミッタ端子またはソース端子であることを特徴とする請求項1乃至6のいずれか一項に記載の半導体装置。
The first control transistor element is a bipolar transistor element or a MOS transistor element;
A control terminal of the first control transistor element is a base terminal or a gate terminal;
A first current terminal of the first control transistor element is a collector terminal or a drain terminal;
The second current terminal of the first control transistor element, the semiconductor device according to any one of claims 1 to 6, characterized in that the emitter terminal or source terminal.
前記第1制御トランジスタ素子が、前記絶縁ゲートトランジスタ素子または前記ダイオード素子に隣接して、前記半導体基板に配置されてなることを特徴とする請求項1乃至7のいずれか一項に記載の半導体装置。   The semiconductor device according to claim 1, wherein the first control transistor element is disposed on the semiconductor substrate adjacent to the insulated gate transistor element or the diode element. . 前記第1制御トランジスタ素子または前記第2制御トランジスタ素子を取り囲むようにして、絶縁トレンチが、前記半導体基板に配置されてなることを特徴とする請求項1乃至8のいずれか一項に記載の半導体装置。 So as to surround said first control transistor element or the second control transistor element, an insulating trench, a semiconductor according to any one of claims 1 to 8, characterized by being disposed on the semiconductor substrate apparatus. 前記第1制御トランジスタ素子または前記第2制御トランジスタ素子が、埋め込み絶縁層と前記絶縁トレンチにより、絶縁分離されてなることを特徴とする請求項に記載の半導体装置。 The first control transistor element or the second control transistor element, by a buried insulating layer and the isolation trench, the semiconductor device according to claim 9, characterized by being dielectrically isolated. 前記第1制御トランジスタ素子または前記第2制御トランジスタ素子の直下に、前記半導体基板と同じ導電型でより不純物濃度の高い高濃度層が配置されてなることを特徴とする請求項1乃至10のいずれか一項に記載の半導体装置。 Immediately below the first control transistor element or the second control transistor element, any of claims 1 to 10 wherein the higher-impurity concentration in the same conductivity type as the semiconductor substrate heavily doped layer is characterized by comprising disposed the semiconductor device according to an item or. 前記絶縁ゲートトランジスタ素子が、トレンチゲート構造の絶縁ゲートトランジスタ素子であり、
前記絶縁ゲートトランジスタ素子のチャネル形成層とドリフト層の間に、前記半導体基板と同じ導電型でより不純物濃度の高い高濃度層が配置されてなることを特徴とする請求項1乃至11のいずれか一項に記載の半導体装置。
The insulated gate transistor element is an insulated gate transistor element having a trench gate structure;
Between the channel formation layer and the drift layer of the insulated gate field effect transistor, any one of claims 1 to 11 wherein the higher-impurity concentration in the same conductivity type as the semiconductor substrate heavily doped layer is characterized by comprising disposed The semiconductor device according to one item.
前記半導体装置が、インバータ回路の構成に用いられることを特徴とする請求項1乃至12のいずれか一項に記載の半導体装置。 The semiconductor device according to claim 1 , wherein the semiconductor device is used for a configuration of an inverter circuit . 前記インバータ回路が、3相交流を生成するインバータ回路であり、
6個の前記半導体装置が、1個のチップに集積化されて、前記インバータ回路が構成されてなることを特徴とする請求項13に記載の半導体装置。
The inverter circuit is an inverter circuit for generating a three-phase alternating current;
14. The semiconductor device according to claim 13 , wherein the six inverters are configured by integrating six semiconductor devices on one chip .
前記インバータ回路が、3相交流を生成するインバータ回路であり、
3個の前記半導体装置が、1個のチップに集積化されて、2個の前記チップで前記インバータ回路が構成されてなることを特徴とする請求項13に記載の半導体装置。
The inverter circuit is an inverter circuit for generating a three-phase alternating current;
14. The semiconductor device according to claim 13 , wherein the three semiconductor devices are integrated on a single chip, and the inverter circuit is configured by the two chips .
前記1個のチップに集積化されてなる各半導体装置の前記絶縁ゲートトランジスタ素子および前記ダイオード素子が、前記半導体基板の断面方向に電流が流れる縦型素子であり、
前記各半導体装置が、前記半導体基板を貫通する貫通絶縁トレンチにより、互いに絶縁分離されてなることを特徴とする請求項14または15に記載の半導体装置。
The insulated gate transistor element and the diode element of each semiconductor device integrated on the one chip are vertical elements in which a current flows in a cross-sectional direction of the semiconductor substrate;
16. The semiconductor device according to claim 14 , wherein each of the semiconductor devices is insulated and separated from each other by a through insulating trench penetrating the semiconductor substrate .
前記半導体装置が、車載用であることを特徴とする請求項1乃至16のいずれか一項に記載の半導体装置。 Said semiconductor device, a semiconductor device according to any one of claims 1 to 16, characterized in that it is mounted on a vehicle.
JP2008186427A 2007-11-07 2008-07-17 Semiconductor device Expired - Fee Related JP4577425B2 (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2008186427A JP4577425B2 (en) 2007-11-07 2008-07-17 Semiconductor device
US12/289,852 US8125002B2 (en) 2007-11-07 2008-11-06 Semiconductor device and inverter circuit having the same
DE102008056388A DE102008056388A1 (en) 2007-11-07 2008-11-07 Semiconductor device and the semiconductor device having inverter circuit
CN2008101748334A CN101431075B (en) 2007-11-07 2008-11-07 Semiconductor device and inverter circuit having the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007290062 2007-11-07
JP2008186427A JP4577425B2 (en) 2007-11-07 2008-07-17 Semiconductor device

Publications (2)

Publication Number Publication Date
JP2009135414A JP2009135414A (en) 2009-06-18
JP4577425B2 true JP4577425B2 (en) 2010-11-10

Family

ID=40646344

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008186427A Expired - Fee Related JP4577425B2 (en) 2007-11-07 2008-07-17 Semiconductor device

Country Status (2)

Country Link
JP (1) JP4577425B2 (en)
CN (1) CN101431075B (en)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2317553B1 (en) * 2009-10-28 2012-12-26 STMicroelectronics Srl Double-sided semiconductor structure and method for manufacturing the same
JP5407808B2 (en) * 2009-11-26 2014-02-05 トヨタ自動車株式会社 Power control device
US8816497B2 (en) * 2010-01-08 2014-08-26 Transphorm Inc. Electronic devices and components for high efficiency power circuits
JP5553652B2 (en) * 2010-03-18 2014-07-16 ルネサスエレクトロニクス株式会社 Semiconductor substrate and semiconductor device
DE102012202180A1 (en) * 2012-02-14 2013-08-14 Robert Bosch Gmbh Semiconductor arrangement for a current sensor in a power semiconductor
JP5990437B2 (en) * 2012-09-10 2016-09-14 ルネサスエレクトロニクス株式会社 Semiconductor device and manufacturing method thereof
JP2014072385A (en) * 2012-09-28 2014-04-21 Toyota Motor Corp Semiconductor device
JP6077309B2 (en) * 2013-01-11 2017-02-08 株式会社豊田中央研究所 Diode and semiconductor device incorporating diode
JP5800006B2 (en) * 2013-10-31 2015-10-28 トヨタ自動車株式会社 Semiconductor device
JP5949727B2 (en) * 2013-10-31 2016-07-13 トヨタ自動車株式会社 Power converter
WO2015128975A1 (en) * 2014-02-26 2015-09-03 株式会社日立製作所 Power module and power conversion device
JP2016039477A (en) * 2014-08-07 2016-03-22 株式会社デンソー Drive controller
JP6428503B2 (en) * 2015-06-24 2018-11-28 株式会社デンソー Semiconductor device
JP2018137392A (en) * 2017-02-23 2018-08-30 トヨタ自動車株式会社 Semiconductor device
JP7411465B2 (en) * 2020-03-18 2024-01-11 日産自動車株式会社 semiconductor equipment
KR102606591B1 (en) * 2021-03-29 2023-11-29 누보톤 테크놀로지 재팬 가부시키가이샤 Semiconductor device, battery protectoin circuit, and power management circuit
DE112021007588T5 (en) 2021-04-26 2024-02-15 Mitsubishi Electric Corporation Semiconductor device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005137072A (en) * 2003-10-29 2005-05-26 Nissan Motor Co Ltd Overcurrent protecting circuit
JP2006513563A (en) * 2003-01-10 2006-04-20 フラウンホーファ−ゲゼルシャフト ツァー フォルデルング デア アンゲバンデン フォルシュンク エー. ファオ. Manufacturing method of semiconductor parts
JP2007134625A (en) * 2005-11-14 2007-05-31 Mitsubishi Electric Corp Semiconductor device and its process for fabrication
JP2008072848A (en) * 2006-09-14 2008-03-27 Mitsubishi Electric Corp Semiconductor device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2837054B2 (en) * 1992-09-04 1998-12-14 三菱電機株式会社 Insulated gate semiconductor device
JPH0964707A (en) * 1995-08-21 1997-03-07 Matsushita Electron Corp Semiconductor output circuit device
JP3381491B2 (en) * 1995-11-30 2003-02-24 三菱電機株式会社 Semiconductor element protection circuit
JPH10145206A (en) * 1996-11-07 1998-05-29 Hitachi Ltd Protective circuit for semiconductor device
JP4504543B2 (en) * 2000-09-22 2010-07-14 株式会社森本組 Drilling method of parent-child shield and different diameter connecting segment for receiving reaction force

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006513563A (en) * 2003-01-10 2006-04-20 フラウンホーファ−ゲゼルシャフト ツァー フォルデルング デア アンゲバンデン フォルシュンク エー. ファオ. Manufacturing method of semiconductor parts
JP2005137072A (en) * 2003-10-29 2005-05-26 Nissan Motor Co Ltd Overcurrent protecting circuit
JP2007134625A (en) * 2005-11-14 2007-05-31 Mitsubishi Electric Corp Semiconductor device and its process for fabrication
JP2008072848A (en) * 2006-09-14 2008-03-27 Mitsubishi Electric Corp Semiconductor device

Also Published As

Publication number Publication date
CN101431075A (en) 2009-05-13
JP2009135414A (en) 2009-06-18
CN101431075B (en) 2012-06-20

Similar Documents

Publication Publication Date Title
JP4577425B2 (en) Semiconductor device
US8125002B2 (en) Semiconductor device and inverter circuit having the same
US7763950B2 (en) Semiconductor device with multi-trench separation region
JP4506808B2 (en) Semiconductor device
JP6117640B2 (en) Semiconductor device and drive system
WO2017130597A1 (en) Semiconductor device
US20130009272A1 (en) Semiconductor device
JP6652173B2 (en) Semiconductor device
JP6255111B2 (en) Semiconductor device, inverter module, inverter, railway vehicle, and manufacturing method of semiconductor device
TW201826657A (en) Semiconductor device and power control device
JP2009206284A (en) Semiconductor device
JP7002431B2 (en) Semiconductor device
JP7206728B2 (en) SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE CONTROL METHOD
JP5167323B2 (en) Semiconductor device
JP4569105B2 (en) Semiconductor device
US6873012B2 (en) SOI component
US10217765B2 (en) Semiconductor integrated circuit
JP3951815B2 (en) Semiconductor device
JP5668499B2 (en) Semiconductor device
CN116137291A (en) Semiconductor device and power conversion device
JP4945948B2 (en) Semiconductor device
JP2000286391A (en) Level shifter
JP6370952B2 (en) Semiconductor device
JP5672500B2 (en) Semiconductor device
JP5120418B2 (en) Semiconductor device

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090521

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100506

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100628

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100727

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100809

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130903

Year of fee payment: 3

R151 Written notification of patent or utility model registration

Ref document number: 4577425

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130903

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees