JP7411465B2 - semiconductor equipment - Google Patents
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Description
本発明は、半導体装置に関するものである。 The present invention relates to a semiconductor device.
半導体素子が配置された活性領域を形成する方法として半導体基板に不純物を添加(不純物ドープ)する半導体装置の製造方法が用いられており、例えば、特許文献1では、同一のSOI基板上に、N型MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)である、ハイサイド・トランジスタ及びローサイド・トランジスタを形成し、これらのトランジスタが共通のトレンチ素子分離領域によって囲まれていることにより、動作時におけるトランジスタの放熱性の向上及び高集積化を実現している。
A semiconductor device manufacturing method in which impurities are added to a semiconductor substrate (impurity doping) is used as a method for forming an active region in which a semiconductor element is arranged. For example, in
ハイサイド・トランジスタ及びローサイド・トランジスタがN型MOSFETであるため、ハイサイド・トランジスタにおけるゲート電極と接続するゲート配線が、出力電極Voutと接続する出力配線と接近して配置される構造となっている。ハイサイド・トランジスタにおけるゲート配線が高電位電極Vccと出力電極Voutの間に配置されているため、出力電極Voutの電位変動によるノイズがハイサイド・トランジスタのゲート電極の駆動に影響する問題がある。 Since the high-side transistor and the low-side transistor are N-type MOSFETs, the structure is such that the gate wiring connected to the gate electrode of the high-side transistor is placed close to the output wiring connected to the output electrode Vout. . Since the gate wiring of the high-side transistor is arranged between the high-potential electrode Vcc and the output electrode Vout, there is a problem in that noise due to potential fluctuations of the output electrode Vout affects the driving of the gate electrode of the high-side transistor.
本発明は、上記課題に鑑みて成されたものであり、その目的は、出力電極の電位変動によるノイズがゲート電極の駆動に与える影響を抑制する半導体装置及びその製造方法を提供することである。 The present invention has been made in view of the above-mentioned problems, and an object thereof is to provide a semiconductor device and a method for manufacturing the same that suppresses the influence of noise due to potential fluctuations of an output electrode on driving of a gate electrode. .
本発明の一態様に係る半導体装置は、基板の同一平面上の上アーム半導体素子及び下アーム半導体素子を有し、上アーム半導体素子における高電位側電極および下アーム半導体素子における低電位側電極の間に、上アーム半導体素子におけるドリフト領域とオーミック接合を形成する上アーム半導体素子の低電位側電極とが電気的に接続され、下アーム半導体素子におけるドリフト領域とオーミック接合を形成する下アーム半導体素子の高電位側電極とが電気的に接続されていることを要旨とする。 A semiconductor device according to one embodiment of the present invention includes an upper arm semiconductor element and a lower arm semiconductor element on the same plane of a substrate, and a high potential side electrode in the upper arm semiconductor element and a low potential side electrode in the lower arm semiconductor element. In between, the drift region in the upper arm semiconductor element and the low potential side electrode of the upper arm semiconductor element forming an ohmic junction are electrically connected, and the drift region in the lower arm semiconductor element and the lower arm semiconductor element forming an ohmic junction are electrically connected. The gist is that the high potential side electrode is electrically connected.
本発明によれば、出力電極の電位変動によるノイズがゲート電極の駆動に与える影響を抑制する半導体装置を提供することができる。 According to the present invention, it is possible to provide a semiconductor device that suppresses the influence of noise due to potential fluctuations of an output electrode on driving of a gate electrode.
以下に、図面を参照して実施形態を説明する。図面の記載において同一部分には同一符号を付して説明を省略する。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率などは現実のものとは異なる部分を含む。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。 Embodiments will be described below with reference to the drawings. In the description of the drawings, the same parts are denoted by the same reference numerals and the description thereof will be omitted. However, the drawings are schematic, and the relationship between the thickness and planar dimensions, the ratio of the thickness of each layer, etc. may differ from the actual drawings. Furthermore, the drawings include portions that differ in dimensional relationships and ratios.
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に限定されない。例えば、「何らかの電気的作用を有するもの」には、電極、配線、スイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。 Furthermore, in this specification and the like, "electrically connected" includes a case where the two are connected via "something that has some kind of electrical effect." Here, "something that has some kind of electrical effect" is not particularly limited as long as it allows the transmission and reception of electrical signals between connected objects. For example, "something that has some kind of electrical action" includes electrodes, wiring, switching elements, resistance elements, inductors, capacitive elements, and other elements that have various functions.
(第1実施形態)
本実施形態に係る半導体装置は、図1及び図2に示すように、基板1上にトランジスタからなる下アーム半導体素子40およびトランジスタからなる上アーム半導体素子41を同一平面上に設置し、下アーム半導体素子40のドリフト領域17は第1導電型、上アーム半導体素子41のドリフト領域21は第2導電型からなり、下アーム半導体素子40における低電位側電極であるソース電極37および上アーム半導体素子41における高電位側電極であるソース電極38の間に、ドリフト領域17とオーミック接合を形成する下アーム半導体素子40における高電位側電極、およびドリフト領域21とオーミック接合を形成する上アーム半導体素子41における低電位側電極が電気的に接続されている。
(First embodiment)
As shown in FIGS. 1 and 2, in the semiconductor device according to this embodiment, a lower
基板1表面には、下アーム半導体素子40及び上アーム半導体素子41が形成されている。基板1、下アーム半導体素子40、及び上アーム半導体素子41が同じ材料であると、格子不整合等の性能劣化を抑制することが可能となる。
A lower
下アーム半導体素子40は、N型MOSFETであり、第1導電型であるドリフト領域17(第1導電型ドリフト領域)、第2導電型であるウェル領域20(第2導電型ウェル領域)、第1導電型であるソース領域23(第1導電型ソース領域)、第1導電型であるドレイン領域24(第1導電型ドレイン領域)、及び第2導電型であるウェルコンタクト領域43(第2導電型ウェルコンタクト領域)を有する。ウェル領域20はソース領域23と電気的に接続され、ドリフト領域17はウェル領域20及びドレイン領域24と接する。ソース領域23及びドレイン領域24は、ドリフト領域17より第1導電型の不純物の濃度が高く、ウェルコンタクト領域43は、ウェル領域20より第2導電型の不純物の濃度が高い。ドリフト領域17及びウェル領域20の不純物の濃度は、例えば、1×1015/cm3~1×1019/cm3程度である。また、ソース領域23、ドレイン領域24、及びウェルコンタクト領域43の不純物の濃度は、例えば、1×1018/cm3~1×1021/cm3程度である。
The lower
さらに、下アーム半導体素子40は、ソース領域23と電気的に接続する低電位側電極であるソース電極37と、ドレイン領域24と電気的に接続する高電位側電極であるドレイン電極39と、ドリフト領域17の一部、ウェル領域20の一部、及びソース領域23の一部にゲート絶縁膜30(第1絶縁膜)を介して埋め込まれた電流制御用のゲート電極31(第1ゲート電極)と、ゲート電極31と電気的に接続するゲート配線34(第1ゲート配線)と、を有する。
Further, the lower
上アーム半導体素子41は、P型MOSFETであり、第2導電型であるドリフト領域21(第2導電型ドリフト領域)、第1導電型であるウェル領域18(第1導電型ウェル領域)、第2導電型であるソース領域27(第2導電型ソース領域)、第2導電型であるドレイン領域26(第2導電型ドレイン領域)、及び第1導電型であるウェルコンタクト領域44(第1導電型ウェルコンタクト領域)を有する。ウェル領域18はソース領域27と電気的に接続され、ドリフト領域21はウェル領域18及びドレイン領域26と接する。ソース領域27及びドレイン領域26は、ドリフト領域21より第2導電型の不純物の濃度が高く、ウェルコンタクト領域44は、ウェル領域18より第1導電型の不純物の濃度が高い。ドリフト領域21及びウェル領域18の不純物の濃度は、例えば、1×1015/cm3~1×1019/cm3程度である。また、ソース領域27、ドレイン領域26、及びウェルコンタクト領域44の不純物の濃度は、例えば、1×1018/cm3~1×1021/cm3程度である。
The upper
さらに、上アーム半導体素子41は、ソース領域27と電気的に接続する高電位側電極であるソース電極38と、ドレイン領域26と電気的に接続するドレイン電極39と、ドリフト領域21の一部、ウェル領域18の一部、及びソース領域27の一部にゲート絶縁膜32(第2絶縁膜)を介して埋め込まれた電流制御用のゲート電極33(第2ゲート電極)と、ゲート電極33と電気的に接続するゲート配線35(第2ゲート配線)と、を有する。下アーム半導体素子40において、ドレイン電極39は、高電位側電極として機能し、上アーム半導体素子41において、ドレイン電極39は、低電位側電極として機能する。つまり、下アーム半導体素子40の高電位側電極と上アーム半導体素子41の低電位側電極は、同一電極であり、かつ出力電極であるドレイン電極39を兼用している。また、ドレイン電極39は、ドリフト領域17及びドリフト領域21とオーミック接合を形成している。
Further, the upper
ドリフト領域は、半導体素子にオン状態で主電流が流れる領域である。ドリフト領域17及びドリフト領域21は、主電流の流れる方向と垂直な方向に沿って第1導電型コラム領域と第2導電型コラム領域が交互に配置されてなるスーパージャンクション構造(SJ構造)が形成されていてもよい。SJ構造にすることにより、高耐圧、かつ低オン抵抗の特性を得ることができる。
The drift region is a region where a main current flows through the semiconductor element in an on state. The
なお、第1導電型と第2導電型とは互いに異なる導電型である。すなわち、第1導電型がP型であれば、第2導電型はN型であり、第1導電型がN型であれば、第2導電型はP型である。以下では、第1導電型がN型、第2導電型がP型の場合を説明する。 Note that the first conductivity type and the second conductivity type are mutually different conductivity types. That is, if the first conductivity type is P type, the second conductivity type is N type, and if the first conductivity type is N type, the second conductivity type is P type. In the following, a case will be described in which the first conductivity type is N type and the second conductivity type is P type.
図1に示すように、本実施形態に係る半導体装置は、下アーム半導体素子40におけるソース電極37及び上アーム半導体素子41におけるソース電極38の間に、ドレイン電極39が配置されている。このような構成にすることにより、ゲート配線35がドレイン電極39から離間させて配置される。具体的には、ゲート配線35及びドレイン電極39は、ドリフト領域21を挟んで離間している。当該構成は、ゲート電極33及びゲート配線35をドレイン電極39から離すことができ、ドレイン電極39の電位変動によるノイズがゲート配線35と電気的に接続するゲート電極33の駆動に与える影響を抑制することができる。
As shown in FIG. 1, in the semiconductor device according to this embodiment, a
次に、本実施形態に係る半導体装置における動作の一例について説明する。 Next, an example of the operation of the semiconductor device according to this embodiment will be described.
下アーム半導体素子40は、ソース電極37の電位を基準として、ドレイン電極39に正の電位を印加した状態でゲート電極31の電位を制御することにより、トランジスタとして機能する。すなわち、ゲート電極31とソース電極37との間の電圧を所定の閾値電圧以上にするとゲート電極31側面のウェル領域20のチャネル部に反転層が形成されてオン状態となり、ドレイン電極39からソース電極37へ電流が流れる。
The lower
一方、ゲート電極31とソース電極37との間の電圧を所定の閾値電圧以下にすると、反転層が消滅してオフ状態となり、電流が遮断される。
On the other hand, when the voltage between the
上アーム半導体素子41は、ソース電極38の電位を基準として、ドレイン電極39に負の電位を印加した状態でゲート電極33の電位を制御することにより、トランジスタとして機能する。すなわち、ゲート電極33とソース電極38との間の電圧を所定の閾値電圧以下にするとゲート電極33側面のウェル領域18のチャネル部に反転層が形成されてオン状態となり、ドレイン電極39からソース電極38へ電流が流れる。
The upper
一方、ゲート電極33とソース電極38との間の電圧を所定の閾値電圧以上にすると、反転層が消滅しオフ状態となり、電流が遮断される。
On the other hand, when the voltage between the
本実施形態に係る半導体装置は、上アーム半導体素子41のゲート電極33及びゲート配線35の配置を、電位が大きく変動するドレイン電極から離すことができる。また、下アーム半導体素子40のゲート配線34を、電位が低電位で安定しているソース領域23上に配置し、ゲート配線35を、電位が高電位で安定しているソース領域27上に配置することでゲート電極33及びゲート配線35が被るノイズの影響を抑制することができる。
In the semiconductor device according to this embodiment, the
次に、図3A~図3Kを参照して、本実施形態に係る半導体装置の製造方法の一例を説明する。 Next, an example of a method for manufacturing a semiconductor device according to this embodiment will be described with reference to FIGS. 3A to 3K.
まず、不純物が添加されていない基板1を用意する。次に、図3Aに示すように、基板1上に形成したマスク材16をパターニングして、ドリフト領域17及びウェル領域18を形成する領域を露出させる。そして、マスク材16をマスクとして基板1にN型の不純物を選択的に添加するイオン注入によって、ドリフト領域17及びウェル領域18を形成する。
First, a
基板1には、半絶縁性基板や絶縁性基板を用いることができる。これにより、同一の基板1に複数の半導体装置を集積する際の素子分離プロセスを簡略化することができる。また、冷却器に半導体装置を実装する場合に、基板1と冷却器の間に設置する絶縁性基板を省略することが可能である。ここで、絶縁性基板とは、基板の抵抗率が数kΩ・cm以上のことをいう。
As the
例えば、基板1に絶縁性を有する炭化珪素基板(SiC基板)を用いることができる。SiCはワイドバンドギャップ半導体であり真性キャリア数が少ないため、高い絶縁性を得やすく、耐圧の高い半導体装置を実現できる。SiCにはいくつかのポリタイプ(結晶多形)が存在するが、代表的な4HのSiC基板を基板1として用いることができる。基板1にSiC基板を用いることにより、基板1の絶縁性を高く、かつ、熱伝導率を高くできる。このため、基板1の裏面を冷却機構に直接取り付けて、半導体装置を効率よく冷却することができる。この構造によれば、SiC基板の熱伝導率が大きいため、半導体装置がオン状態のときの主電流による発熱を効率よく発散させることができる。
For example, a silicon carbide substrate (SiC substrate) having insulating properties can be used as the
また、基板1は、SiC基板に限らず、バンドギャップの広い半導体材料からなる半導体基板を使用してもよい。バンドギャップの広い半導体材料には、例えばGaN、ダイヤモンド、ZnO、AlGaNなどが挙げられる。
Furthermore, the
一般的なマスク材としては、シリコン酸化膜を用いることができ、堆積方法としては熱CVD法やプラズマCVD法を用いることができる。パターニングの方法としては、フォトリソグラフィ法を用いることができる。即ち、パターニングされたフォトレジスト膜をマスクにしてマスク材をエッチングする。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチングなどのドライエッチングを用いることができる。マスク材をエッチングした後、フォトレジスト膜を酸素プラズマや硫酸などで除去する。このようにして、マスク材がパターニングされる。 A silicon oxide film can be used as a general mask material, and a thermal CVD method or a plasma CVD method can be used as a deposition method. A photolithography method can be used as a patterning method. That is, the mask material is etched using the patterned photoresist film as a mask. As the etching method, wet etching using hydrofluoric acid or dry etching such as reactive ion etching can be used. After etching the mask material, the photoresist film is removed using oxygen plasma, sulfuric acid, or the like. In this way, the mask material is patterned.
次に、図3Bに示すように、基板1上、ドリフト領域17上、及びウェル領域18上に形成したマスク材19をパターニングして、ウェル領域20及びドリフト領域21を形成する領域を露出させる。そして、マスク材19をマスクとして基板1にP型の不純物を選択的に添加するイオン注入によって、ウェル領域20及びドリフト領域21を形成する。
Next, as shown in FIG. 3B, the
なお、本実施形態におけるN型の不純物としては、例えば、窒素(N)を用いることができ、P型の不純物としては、例えば、アルミニウム(Al)やボロン(B)を用いることができる。なお、基板の温度を600℃程度に加熱した状態でイオン注入することにより、イオン注入した領域に結晶欠陥が生じるのを抑制することができる。 Note that as the N-type impurity in this embodiment, for example, nitrogen (N) can be used, and as the P-type impurity, for example, aluminum (Al) or boron (B) can be used. Note that by performing ion implantation while the substrate is heated to about 600° C., it is possible to suppress crystal defects from occurring in the ion-implanted region.
次に、図3Cに示すように、基板1上、ドリフト領域17上、ウェル領域18上、ウェル領域20上、及びドリフト領域21上に形成したマスク材22をパターニングして、ソース領域23及びドレイン領域24を形成する領域を露出させる。そして、マスク材22をマスクとして基板1にN型の不純物を選択的に添加するイオン注入によって、ソース領域23及びドレイン領域24を形成する。
Next, as shown in FIG. 3C, the
次に、図3Dに示すように、基板1上、ドリフト領域17上、ウェル領域18上、ウェル領域20上、ドリフト領域21上、ソース領域23上、及びドレイン領域24上に形成したマスク材25をパターニングして、ドレイン領域26及びソース領域27を形成する領域を露出させる。そして、マスク材25をマスクとして基板1にP型の不純物を選択的に添加するイオン注入によって、ドレイン領域24と接するドレイン領域26、及びソース領域27を形成する。
Next, as shown in FIG. 3D, a
次に、図3Eに示すように、ドリフト領域17上、ウェル領域18上、ウェル領域20上、ドリフト領域21上、ソース領域23上、ドレイン領域24上、ドレイン領域26上、及びソース領域27上に形成したマスク材50をパターニングして、ウェルコンタクト領域43を形成する領域を露出させる。そして、マスク材50をマスクとしてウェル領域20及びソース領域23にP型の不純物を選択的に添加するイオン注入によって、ウェルコンタクト領域43を形成する。ウェルコンタクト領域43は、ウェル領域20をソース電極37へ電気的に接続することによってスイッチング特性を安定化することができる。このため、ウェルコンタクト領域43を、ソース電極37と接するように形成することが好ましく、ソース電極37と接するようにソース電極37の直下まで形成することがより好ましい。
Next, as shown in FIG. 3E, on the
次に、図3Fに示すように、ドリフト領域17上、ウェル領域18上、ウェル領域20上、ドリフト領域21上、ソース領域23上、ドレイン領域24上、ドレイン領域26上、ソース領域27上、及びウェルコンタクト領域43上に形成したマスク材51をパターニングして、ウェルコンタクト領域44を形成する領域を露出させる。そして、マスク材51をマスクとしてウェル領域18及びソース領域27にN型の不純物を選択的に添加するイオン注入によって、ウェルコンタクト領域44を形成する。ウェルコンタクト領域44は、ウェル領域18をソース電極38へ電気的に接続することによってスイッチング特性を安定化することができる。このため、ウェルコンタクト領域44を、ソース電極38と接するように形成することが好ましく、ソース電極38と接するようにソース電極38の直下まで形成することがより好ましい。
Next, as shown in FIG. 3F, on the
なお、上述の各工程においてイオン注入した不純物は、熱処理することで活性化させることができる。例えば、アルゴン雰囲気中や窒素雰囲気中で、1700℃程度の熱処理を行う。 Note that the impurities ion-implanted in each of the above steps can be activated by heat treatment. For example, heat treatment is performed at about 1700° C. in an argon atmosphere or a nitrogen atmosphere.
また、高い注入エネルギーで不純物を添加(不純物ドープ)して高濃度不純物領域を形成するイオン注入条件と、低い注入エネルギーで不純物を添加して低濃度不純物領域を形成するイオン注入条件とを適宜切り替えることで、1回の連続したイオン注入で高濃度不純物領域と低濃度不純物領域を連続的に形成してもよい。例えば、低濃度不純物領域であるドリフト領域17と高濃度不純物領域であるソース領域23を連続的に形成することができる。
In addition, the ion implantation conditions for adding impurities at high implantation energy (impurity doping) to form a high concentration impurity region and the ion implantation conditions for adding impurities at low implantation energy to form a low concentration impurity region are switched as appropriate. In this way, a high concentration impurity region and a low concentration impurity region may be continuously formed by one continuous ion implantation. For example, the
上記のようにイオン注入の途中でイオン注入条件を切り替えて深さ方向の不純物濃度を変化させながら活性領域の一部であるドリフト領域、ウェル領域、ソース領域、ドレイン領域、ウェルコンタクト領域を形成することにより、深さ方向の不純物濃度を自由に設計できる。これにより、電界の集中を緩和し、半導体装置の最大印加電圧を向上させることができる。 As described above, the ion implantation conditions are changed during ion implantation to change the impurity concentration in the depth direction while forming the drift region, well region, source region, drain region, and well contact region that are part of the active region. By doing so, the impurity concentration in the depth direction can be freely designed. Thereby, concentration of the electric field can be alleviated and the maximum applied voltage of the semiconductor device can be improved.
また、イオン注入によって、N型又はP型の不純物領域を形成することにより、エピタキシャル成長によって形成する場合よりも製造コストを低減できる。 Furthermore, by forming the N-type or P-type impurity region by ion implantation, manufacturing costs can be reduced compared to the case where it is formed by epitaxial growth.
次に、図3Gに示すように、パターニングしたマスク材(図示せず)をマスクとして、ドライエッチングにより、ドリフト領域17の一部、ウェル領域18の一部、ウェル領域20の一部、ドリフト領域21の一部、ソース領域23の一部、及びソース領域27の一部を選択的にエッチングして、ゲート電極31及びゲート電極33を埋め込むゲート溝28及びゲート溝29を形成する。
Next, as shown in FIG. 3G, using a patterned mask material (not shown) as a mask, dry etching is performed to remove a portion of the
次に、図3Hに示すように、ゲート溝28の内部にゲート絶縁膜30及びゲート電極31を形成し、ゲート溝29の内部にゲート絶縁膜32及びゲート電極33を形成する。ゲート電極31は、ゲート絶縁膜30を介して、ドリフト領域17、ウェル領域20、及びソース領域23のそれぞれと接し、ゲート電極33は、ゲート絶縁膜32を介して、ドリフト領域21、ウェル領域18、及びソース領域27のそれぞれと接する。
Next, as shown in FIG. 3H, a
ゲート絶縁膜30及びゲート絶縁膜32は、それぞれゲート溝28の内壁面及びゲート溝29の内壁面に形成され、例えば、熱酸化法、又は堆積法を用いて形成することができる。一例として、熱酸化の場合、基板を酸素雰囲気下で1100℃程度に加熱することで、基板が酸素に触れるすべての部分において、シリコン酸化膜が形成される。
The
ゲート絶縁膜30及びゲート絶縁膜32を形成した後、ウェル領域20とゲート絶縁膜30との界面、及びウェル領域18とゲート絶縁膜32との界面における界面準位を低減するために、窒素、アルゴン、N2Oなどの雰囲気下で1000℃程度のアニールを行ってもよい。また、直接NO又はN2O雰囲気下での熱酸化も可能である。その場合の温度は1100℃~1400℃が好適である。ゲート絶縁膜30及びゲート絶縁膜32の厚さは数十nm程度である。
After forming the
ゲート電極31及びゲート電極33は、それぞれゲート溝28の内部及びゲート溝29の内部に、堆積するように形成される。ゲート電極31及びゲート電極33の材料は、例えば、ポリシリコン膜を用いることができる。本実施形態では、ゲート電極31及びゲート電極33にポリシリコン膜を用いる場合を説明する。
The
ポリシリコン膜の堆積方法としては、減圧CVD法などを用いることができる。例えば、堆積させるポリシリコン膜の厚さをゲート溝28及びゲート溝29の幅の2分の1よりも大きな値にして、ゲート溝28及びゲート溝29をポリシリコン膜で埋める。ゲート溝28の内壁面から及びゲート溝29の内壁面からポリシリコン膜が形成されていくため、上記のようにポリシリコン膜の厚さを設定することにより、ゲート溝28及びゲート溝29をポリシリコン膜によって埋めることができる。例えば、ゲート溝28及びゲート溝29の幅が2μmの場合は、膜厚が1μmよりも大きくなるようにポリシリコン膜を形成する。また、ポリシリコン膜を堆積した後に、オキシ塩化リン(POCl3)中で950℃のアニール処理することで、N型のポリシリコン膜が形成され、ゲート電極31及びゲート電極33に導電性を付与する。
As a method for depositing the polysilicon film, a low pressure CVD method or the like can be used. For example, the thickness of the polysilicon film to be deposited is made larger than half the width of the
ポリシリコン膜は、エッチングなどにより平坦化する。エッチング方法は等方性エッチングでも異方性の選択エッチングでもよい。エッチング量は、ゲート溝28の内部及びゲート溝29の内部にポリシリコン膜が残るように設定する。例えば、幅が2μmのゲート溝28及びゲート溝29についてポリシリコン膜を1.5μmの厚さに堆積した場合、ポリシリコン膜のエッチング量を1.5μmにする。しかし、エッチングの制御において、1.5μmのエッチング量について数%のオーバーエッチングでも問題ない。
The polysilicon film is planarized by etching or the like. The etching method may be isotropic etching or anisotropic selective etching. The etching amount is set so that the polysilicon film remains inside the
次に、図3Iに示すように、ウェル領域20上及びソース領域23上に配置されるようにゲート配線34を形成し、ゲート電極31同士を電気的に接続する。また、ウェル領域18上及びソース領域27上に配置されるようにゲート配線35を形成し、ゲート電極33同士を電気的に接続する。ゲート配線34及びゲート配線35は、ゲート電極31及びゲート電極33と同じポリシリコン、又は金属を用いることができる。
Next, as shown in FIG. 3I, a
次に、図3Jに示すように、層間絶縁膜36を形成する。層間絶縁膜36は、例えば、シリコン酸化膜を用いることができる。シリコン酸化膜の堆積方法としては、熱CVD法やプラズマCVD法を用いることができる。また、層間絶縁膜36にシリコン窒化膜を用いてもよい。
Next, as shown in FIG. 3J, an
その後、パターニングしたフォトレジスト膜(図示せず)をマスクにして層間絶縁膜36を選択的にエッチングし、ソース領域23の上面及びソース領域27の上面が露出するようにそれぞれコンタクトホール(図示せず)を形成する。エッチング方法としては、例えば、フッ酸を用いたウェットエッチングや反応性イオンエッチングなどのドライエッチングを用いる。
Thereafter, the
次いで、上述のコンタクトホールを埋め込むように成膜した電極膜をパターニングしてソース電極37及びソース電極38を形成する。ソース電極37及びソース電極38の材料には、チタン(Ti)、ニッケル(Ni)、モリブデン(Mo)などの金属配線に用いる金属材料を好適に用いることができる。また、チタン/ニッケル/銀(Ti/Ni/Ag)などの積層膜をソース電極37及びソース電極38に用いてもよい。ソース電極37及びソース電極38の形成は、スパッタ法や電子ビーム(EB)蒸着法などにより全面に金属材料を堆積した後、金属材料をエッチングして形成する。また、メッキプロセスによってコンタクトホールを金属材料で埋め込んで、ソース電極37及びソース電極38を形成してもよい。
Next, the electrode film formed so as to fill the above-mentioned contact hole is patterned to form a
次に、図3Kに示すように、上述と同様にして、ドレイン領域24の上面及びドレイン領域26の上面が露出するようにコンタクトホール(図示せず)を形成し、当該コンタクトホールを埋め込むように成膜した電極膜をパターニングしてドレイン電極39を形成する。ドレイン電極39の材料には、ニッケル(Ni)などの、ドリフト領域17及びドリフト領域21とオーミック接合を形成するものを用いることができる。ドレイン電極39は、ソース電極37と短絡しないように形成される。例えば、ドレイン電極39は予め分断されるように形成し、ソース電極37上を跨ぐように、分断されたドレイン電極39同士を電極等で電気的に接続する。
Next, as shown in FIG. 3K, in the same manner as described above, contact holes (not shown) are formed so that the upper surfaces of the
また、ソース電極37及びソース電極38と、ドレイン電極39とを同時に形成してもよい。このとき、ドレイン電極39は、予め分断されるように形成し、ソース電極37と短絡しないようにする。その後、ソース電極37上を跨ぐように、分断されたドレイン電極39同士を電極等で電気的に接続すればよい。
Furthermore, the
ドレイン電極39は、ソース電極37とソース電極38との間に配置されており、ゲート電極31との間の領域にゲート配線34が配置されないように形成され、ゲート電極33との間の領域にゲート配線35が配置されないように形成される。つまり、ゲート配線35がドレイン電極39から離間させて配置されており、ゲート配線35及びドレイン電極39は、ドリフト領域21を挟んで離間している。このような構成にすることにより、ドレイン電極39の電位変動によるノイズがゲート配線35と電気的に接続するゲート電極33の駆動に与える影響を抑制することができる。
The
次に、図1の上面図に示すように、ソース電極37と電気的に接続するパッド電極45(第3パッド電極)と、ソース電極38と電気的に接続するパッド電極46(第4パッド電極)と、ドレイン電極39と電気的に接続するパッド電極47(第5パッド電極)と、ゲート配線34と電気的に接続するパッド電極48(第1パッド電極)と、及びゲート配線35と電気的に接続するパッド電極49(第2パッド電極)と、を形成する。
Next, as shown in the top view of FIG. 1, a pad electrode 45 (third pad electrode) electrically connected to the
パッド電極45、パッド電極46、パッド電極47、パッド電極48、及びパッド電極49のそれぞれは、同一平面上に配置される。例えば、ソース電極37上、ソース電極38上、及びドレイン電極39上に層間絶縁膜を形成し、当該層間絶縁膜に、ソース電極37、ソース電極38、及びドレイン電極39に達するコンタクトホールを形成し、また、当該層間絶縁膜及び層間絶縁膜36に、ゲート配線34及びゲート配線35に達するコンタクトホールを形成する。その後、各コンタクトホールに電極等を形成し、当該電極と電気的に接続するように各パッド電極を同一平面上に形成することができる。
また、パッド電極45、パッド電極47、及びパッド電極48のそれぞれは、パッド電極46及びパッド電極49のそれぞれと、下アーム半導体素子40及び上アーム半導体素子41を挟むように形成される。
Further, each of the
各パッド電極を上述のように配置することで、ソース電極37(パッド電極45)及びゲート電極31(パッド電極48)、並びにソース電極38(パッド電極46)及びゲート電極33(パッド電極49)がそれぞれ隣り合った位置になり、ゲートドライバ回路ループにおけるインダクタンスを最小にすることができる。 By arranging each pad electrode as described above, the source electrode 37 (pad electrode 45) and gate electrode 31 (pad electrode 48), as well as the source electrode 38 (pad electrode 46) and gate electrode 33 (pad electrode 49) They are located next to each other to minimize inductance in the gate driver circuit loop.
上記では、基板1に不純物をイオン注入してN型又はP型の不純物領域を形成する例を説明したが、これに限られず、エピタキシャル成長によってN型又はP型の不純物領域を形成してもよい。
In the above, an example has been described in which an N-type or P-type impurity region is formed by ion-implanting impurities into the
また、上記では、ドリフト領域17とドレイン領域24とが第1導電型、ドリフト領域21とドレイン領域26とが第2導電型であったが、少数キャリア注入が発生するように、ドレイン領域24がドリフト領域17と逆の極性及び、ドレイン領域26がドリフト領域21と逆の極性としてもよく、具体的には、例えば、ドリフト領域17が第1導電型、ドレイン領域24が第2導電型、ドリフト領域21が第2導電型、ドレイン領域26が第1導電型としてもよい。少数キャリアを注入するドレイン領域を有することで、低い飽和電圧と比較的速いスイッチング特性を両立させたIGBT(Insulated Gate Bipolar Transistor)動作を得ることができる。
Furthermore, in the above description, the
<変形例>
本形例に係る半導体装置は、図4に示すように、上述の半導体装置に加えて、ドレイン領域24及びドレイン領域26の間に絶縁領域42が設けられている。絶縁領域42は、ドレイン領域24及びドレイン領域26を形成する際に、ドレイン領域24及びドレイン領域26の間に不純物を添加しないことで形成することができる。
<Modified example>
As shown in FIG. 4, the semiconductor device according to this embodiment includes, in addition to the above-described semiconductor device, an insulating
本変形例によれば、絶縁領域42を設けることにより、下アーム半導体素子40がオン状態のとき、ドレイン領域26からドリフト領域17へのホール注入を抑制することができ、また、上アーム半導体素子41がオン状態のとき、ドレイン領域24からドリフト領域21への電子注入抑制することができる。
According to this modification, by providing the insulating
(その他の実施形態)
上記のように、本発明は実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
(Other embodiments)
As described above, the present invention has been described by way of embodiments, but the statements and drawings that form part of this disclosure should not be understood as limiting the present invention. Various alternative embodiments, implementations, and operational techniques will be apparent to those skilled in the art from this disclosure.
このように、本発明はここでは記載していない様々な実施形態などを含むことはもちろんである。 Thus, it goes without saying that the present invention includes various embodiments not described here.
例えば、下アーム半導体素子40及び上アーム半導体素子41のそれぞれと逆並列にダイオード素子が接続してもよい。半導体素子に供給される電流を突然遮断する(オフ状態にする)と、半導体素子の絶縁耐圧を超える過電圧が生じ、当該過電圧の影響により半導体素子として機能しなくなる恐れがあるが、上述の構成にすることにより、半導体素子をオフ状態にしても電流がダイオード素子に流れるため、過電圧による半導体素子の不良を抑制することができる。
For example, a diode element may be connected antiparallel to each of the lower
1…基板
16…マスク材
17…ドリフト領域
18…ウェル領域
19…マスク材
20…ウェル領域
21…ドリフト領域
22…マスク材
23…ソース領域
24…ドレイン領域
25…マスク材
26…ドレイン領域
27…ソース領域
28…ゲート溝
29…ゲート溝
30…ゲート絶縁膜
31…ゲート電極
32…ゲート絶縁膜
33…ゲート電極
34…ゲート配線
35…ゲート配線
36…層間絶縁膜
37…ソース電極
38…ソース電極
39…ドレイン電極
40…下アーム半導体素子
41…上アーム半導体素子
42…絶縁領域
43…ウェルコンタクト領域
44…ウェルコンタクト領域
45…パッド電極
46…パッド電極
47…パッド電極
48…パッド電極
49…パッド電極
50…マスク材
51…マスク材
1... Substrate 16...
Claims (15)
前記上アーム半導体素子における高電位側電極および前記下アーム半導体素子における低電位側電極の間に、前記上アーム半導体素子における前記ドリフト領域とオーミック接合を形成する前記上アーム半導体素子における低電位側電極および前記下アーム半導体素子における前記ドリフト領域とオーミック接合を形成する前記下アーム半導体素子における高電位側電極が電気的に接続され、
前記下アーム半導体素子のドレイン領域と前記上アーム半導体素子のドレイン領域が、同一方向に並列して延伸し、
前記下アーム半導体素子における前記高電位側電極と前記上アーム半導体素子における前記低電位側電極が一体的に形成された同一電極であり、前記同一電極が、前記下アーム半導体素子のドレイン領域と前記上アーム半導体素子のドレイン領域の前記同一方向に延伸する部分と対向して接続し、前記同一方向に延伸する
事を特徴とする半導体装置。 An upper arm semiconductor element consisting of a transistor and a lower arm semiconductor element consisting of a transistor are installed on the same plane on a substrate, and the drift region of the lower arm semiconductor element is of a first conductivity type, and the drift region of the upper arm semiconductor element is of a first conductivity type. Consisting of 2 conductivity types,
a low potential side electrode in the upper arm semiconductor element forming an ohmic contact with the drift region in the upper arm semiconductor element between a high potential side electrode in the upper arm semiconductor element and a low potential side electrode in the lower arm semiconductor element; and a high potential side electrode in the lower arm semiconductor element forming an ohmic junction with the drift region in the lower arm semiconductor element is electrically connected ,
The drain region of the lower arm semiconductor element and the drain region of the upper arm semiconductor element extend in parallel in the same direction,
The high potential side electrode in the lower arm semiconductor element and the low potential side electrode in the upper arm semiconductor element are the same electrode integrally formed, and the same electrode is connected to the drain region of the lower arm semiconductor element and the low potential side electrode in the upper arm semiconductor element. Connected to face the portion of the drain region of the upper arm semiconductor element extending in the same direction, and extending in the same direction.
A semiconductor device characterized by:
前記高電位側電極と電気的に接続された第2導電型ソース領域と、
前記第2導電型ソース領域と電気的に接続された第1導電型ウェル領域と、
前記第1導電型ウェル領域と接した第2導電型ドリフト領域と、
電流制御用の第1ゲート電極と、
前記第1ゲート電極と電気的に接続された第1ゲート配線と、を有し、
前記下アーム半導体素子において、
前記低電位側電極と電気的に接続された第1導電型ソース領域と、
前記第1導電型ソース領域と電気的に接続された第2導電型ウェル領域と、
前記第2導電型ウェル領域と接した第1導電型ドリフト領域と、
電流制御用の第2ゲート電極と、
前記第2ゲート電極と電気的に接続された第2ゲート配線と、を有し、
前記第2導電型ソース領域、前記第1導電型ウェル領域、前記第2導電型ドリフト領域、前記上アーム半導体素子のドレイン領域、前記下アーム半導体素子のドレイン領域、前記第1導電型ドリフト領域、前記第2導電型ウェル領域、前記第1導電型ソース領域が、それぞれの側面で相互に接触し且つ前記基板の主面に沿ってこの順に直線上に配列されている事を特徴とする、
請求項1に記載の半導体装置。 In the upper arm semiconductor device,
a second conductivity type source region electrically connected to the high potential side electrode;
a first conductivity type well region electrically connected to the second conductivity type source region;
a second conductivity type drift region in contact with the first conductivity type well region;
a first gate electrode for current control;
a first gate wiring electrically connected to the first gate electrode;
In the lower arm semiconductor device,
a first conductivity type source region electrically connected to the low potential side electrode;
a second conductivity type well region electrically connected to the first conductivity type source region;
a first conductivity type drift region in contact with the second conductivity type well region;
a second gate electrode for current control;
a second gate wiring electrically connected to the second gate electrode ;
the second conductivity type source region, the first conductivity type well region, the second conductivity type drift region, the drain region of the upper arm semiconductor element, the drain region of the lower arm semiconductor element, the first conductivity type drift region, The well region of the second conductivity type and the source region of the first conductivity type are in contact with each other on their respective side surfaces and are arranged linearly in this order along the main surface of the substrate,
The semiconductor device according to claim 1.
前記第2ゲート配線を、前記第1導電型ソース領域上及び前記第2導電型ウェル領域上に配置する事を特徴とする、請求項2に記載の半導体装置。 the first gate wiring is arranged on the second conductivity type source region and the first conductivity type well region,
3. The semiconductor device according to claim 2, wherein the second gate wiring is arranged over the first conductivity type source region and the second conductivity type well region.
前記第2ゲート電極が前記第2導電型ウェル領域、前記第1導電型ドリフト領域、および前記第1導電型ソース領域と第2絶縁膜を介して接している事を特徴とする、請求項2又は3のいずれか1項に記載の半導体装置。 The first gate electrode is in contact with the first conductivity type well region, the second conductivity type drift region, and the second conductivity type source region via a first insulating film,
2. The second gate electrode is in contact with the second conductivity type well region, the first conductivity type drift region, and the first conductivity type source region via a second insulating film. or 3. The semiconductor device according to any one of 3.
前記第2導電型ドリフト領域と接し、前記低電位側電極と電気的に接続された前記ドレイン領域が、少数キャリア注入が発生するように前記第2導電型ドリフト領域と逆の極性となっており、
前記下アーム半導体素子において、
前記第1導電型ドリフト領域と接し、前記高電位側電極と電気的に接続された前記ドレイン領域が、少数キャリア注入が発生するように前記第1導電型ドリフト領域と逆の極性となっている事を特徴とする、請求項2~4のいずれか1項に記載の半導体装置。 In the upper arm semiconductor device,
The drain region that is in contact with the second conductivity type drift region and electrically connected to the low potential side electrode has a polarity opposite to that of the second conductivity type drift region so that minority carrier injection occurs. ,
In the lower arm semiconductor device,
The drain region that is in contact with the first conductivity type drift region and electrically connected to the high potential side electrode has a polarity opposite to that of the first conductivity type drift region so that minority carrier injection occurs. The semiconductor device according to any one of claims 2 to 4, characterized in that:
前記第2ゲート配線と電気的に接続する第2パッド電極と、
前記下アーム半導体素子における前記低電位側電極と電気的に接続する第3パッド電極と、
前記上アーム半導体素子における前記高電位側電極と電気的に接続する第4パッド電極と、
前記上アーム半導体素子における前記低電位側電極と電気的に接続する第5パッド電極と、を有し、
前記第1パッド電極、前記第2パッド電極、前記第3パッド電極、前記第4パッド電極、及び前記第5パッド電極は同一平面上に配置し、
前記下アーム半導体素子及び前記上アーム半導体素子は、前記第1パッド電極及び前記第2パッド電極に挟まれ、かつ、前記第3パッド電極及び前記第4パッド電極に挟まれ、
前記第5パッド電極は、前記第2パッド電極及び前記第4パッド電極と、前記下アーム半導体素子及び前記上アーム半導体素子を挟む事
を特徴とする、請求項2~5のいずれか1項に記載の半導体装置。 a first pad electrode electrically connected to the first gate wiring;
a second pad electrode electrically connected to the second gate wiring;
a third pad electrode electrically connected to the low potential side electrode of the lower arm semiconductor element;
a fourth pad electrode electrically connected to the high potential side electrode of the upper arm semiconductor element;
a fifth pad electrode electrically connected to the low potential side electrode of the upper arm semiconductor element;
The first pad electrode, the second pad electrode, the third pad electrode, the fourth pad electrode, and the fifth pad electrode are arranged on the same plane,
The lower arm semiconductor element and the upper arm semiconductor element are sandwiched between the first pad electrode and the second pad electrode, and sandwiched between the third pad electrode and the fourth pad electrode,
According to any one of claims 2 to 5 , the fifth pad electrode sandwiches the lower arm semiconductor element and the upper arm semiconductor element with the second pad electrode and the fourth pad electrode. The semiconductor device described.
を特徴とする請求項2~5のいずれか1項に記載の半導体装置。 each of the first conductivity type drift region and the second conductivity type drift region forming a superjunction structure consisting of a first conductivity type column region and a second conductivity type column region;
The semiconductor device according to any one of claims 2 to 5 , characterized in that:
を特徴とする、請求項13に記載の半導体装置。 the first conductivity type well region, the second conductivity type well region, the first conductivity type drift region, the second conductivity type drift region, and the first conductivity type source region formed on the substrate; 14. The semiconductor device according to claim 13, wherein: and the second conductivity type source region are formed by ion implantation with varying concentrations in the depth direction.
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---|---|---|---|---|
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JP2002541668A (en) | 1999-03-31 | 2002-12-03 | サイスド エレクトロニクス デヴェロプメント ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニ コマンディートゲゼルシャフト | Integrated semiconductor device having a lateral power element |
JP2007242671A (en) | 2006-03-06 | 2007-09-20 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
JP2009135414A (en) | 2007-11-07 | 2009-06-18 | Denso Corp | Semiconductor device |
JP2015167233A (en) | 2015-04-13 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | semiconductor device |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002541668A (en) | 1999-03-31 | 2002-12-03 | サイスド エレクトロニクス デヴェロプメント ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニ コマンディートゲゼルシャフト | Integrated semiconductor device having a lateral power element |
US20010008294A1 (en) | 2000-01-17 | 2001-07-19 | Kyung-Oun Jang | MOS transistor and fabrication method thereof |
JP2007242671A (en) | 2006-03-06 | 2007-09-20 | Matsushita Electric Ind Co Ltd | Semiconductor integrated circuit |
JP2009135414A (en) | 2007-11-07 | 2009-06-18 | Denso Corp | Semiconductor device |
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