JP2015167233A - semiconductor device - Google Patents

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佳隆 女屋
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浩一 加藤
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Koji Nanatane
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    • H01L2924/181—Encapsulation

Abstract

PROBLEM TO BE SOLVED: To improve the reliability of a semiconductor device.SOLUTION: A power MOSFET for switching and a sense MOSFET having a small area than the power MOSFET and for detecting a current flowing through the power MOSFET are formed in one semiconductor chip CPH, and the semiconductor chip CPH is mounted on a chip mounting portion and is resin-sealed. A metal plate MP1 is bonded to pads PDHS1a and PDHS1b for source for outputting the current flowing through the power MOSFET. A pad PDHS3 for source for detecting a source voltage of the power MOSFET is located at a position that does not overlap with the metal plate MP1. A connection portion 15 between source wiring 10S3 forming the pad PDHS3 and source wiring 10S1 forming the pads PDHS1a and PDHS1b is located at a position that overlaps with the metal plate MP1.

Description

本発明は、半導体装置に関し、特に、スイッチング用トランジスタが形成された半導体チップを樹脂封止した半導体装置に適用して有効な技術に関する。   The present invention relates to a semiconductor device, and more particularly to a technique effective when applied to a semiconductor device in which a semiconductor chip on which a switching transistor is formed is sealed with a resin.

近年、電源回路等の小型化および高速対応を達成するため、電源回路に使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高周波数化が進んでいる。   In recent years, power MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) used in power supply circuits have been increased in frequency in order to achieve miniaturization and high-speed response of power supply circuits and the like.

特に、デスクトップ型やノート型のパーソナルコンピュータ、サーバまたはゲーム機等のＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）などは大電流化および高周波数化する傾向にある。このため、そのＣＰＵやＤＳＰの電源を制御する非絶縁型ＤＣ−ＤＣコンバータを構成するパワーＭＯＳＦＥＴも大電流および高周波数に対応可能なように技術開発が進められている。   In particular, CPUs (Central Processing Units), DSPs (Digital Signal Processors), and the like of desktop and notebook personal computers, servers, and game machines tend to increase in current and frequency. For this reason, technological development is also progressing so that the power MOSFET constituting the non-insulated DC-DC converter that controls the power supply of the CPU and DSP can also cope with a large current and a high frequency.

電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ロウサイドスイッチ用のパワーＭＯＳＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。   A DC-DC converter widely used as an example of a power supply circuit has a configuration in which a power MOSFET for a high side switch and a power MOSFET for a low side switch are connected in series. The power MOSFET for the high side switch has a switching function for controlling the DC-DC converter, and the power MOSFET for the low side switch has a switching function for synchronous rectification. These two power MOSFETs are synchronized. The power supply voltage is converted by alternately turning on and off while taking

特開２００２−３１４０８６号公報（特許文献１）には、センス端子付きＭＯＳＦＥＴでは、チップ表面の近くにセンスパッドが設けられており、センスパッド電極の直下にはセンス端子としてのセンスが設けられているため、ボンディングワイヤ圧着時にその衝撃によりチップにクラックが発生することを課題とし、センス部に隣接してセルを配置しない平坦な領域を設け、その上にセンスパッド電極を設ける技術が記載されている。   In Japanese Patent Laid-Open No. 2002-314086 (Patent Document 1), in a MOSFET with a sense terminal, a sense pad is provided near the chip surface, and a sense as a sense terminal is provided immediately below the sense pad electrode. Therefore, a technique is described in which a crack is generated in the chip due to the impact when the bonding wire is crimped, and a flat region where a cell is not arranged is provided adjacent to the sense portion and a sense pad electrode is provided thereon. Yes.

特開２００８−１７６２０号公報（特許文献２）には、第１、第２及び第３半導体チップが１つのパッケージに搭載され、第１半導体チップは第１パワーＭＯＳＦＥＴであり、第２半導体チップは第２パワーＭＯＳＦＥＴであり、第３半導体チップは第１、第２パワーＭＯＳＦＥＴを駆動する駆動回路を含む半導体装置に関する技術が記載されている。   In Japanese Patent Application Laid-Open No. 2008-17620 (Patent Document 2), first, second, and third semiconductor chips are mounted in one package, the first semiconductor chip is a first power MOSFET, and the second semiconductor chip is A technique relating to a semiconductor device which is a second power MOSFET and the third semiconductor chip includes a drive circuit for driving the first and second power MOSFETs is described.

特開２００２−３１４０８６号公報JP 2002-314086 A 特開２００８−１７６２０号公報JP 2008-17620 A

本発明者の検討によれば、次のことが分かった。   According to the study of the present inventor, the following has been found.

スイッチング用のパワーＭＯＳＦＥＴと、そのパワーＭＯＳＦＥＴよりも小面積でかつそのパワーＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとを１つの半導体チップ内に形成し、この半導体チップをチップ搭載部上に導電性の接合材を介して搭載し、封止することにより製造された半導体装置について検討を行った。この半導体装置は、パワーＭＯＳＦＥＴに流れる電流をセンスＭＯＳＦＥＴにより検知し、センスＭＯＳＦＥＴを流れる電流に応じて、パワーＭＯＳＦＥＴを制御する。例えば、センスＭＯＳＦＥＴを流れる電流により、パワーＭＯＳＦＥＴに過剰な電流が流れていると判断したときには、パワーＭＯＳＦＥＴを強制的にオフして、半導体装置やそれを用いた電子装置を保護する。   A switching power MOSFET and a sense MOSFET having a smaller area than the power MOSFET and detecting a current flowing in the power MOSFET are formed in one semiconductor chip, and the semiconductor chip is electrically conductive on the chip mounting portion. A semiconductor device manufactured by mounting and sealing via a conductive bonding material was examined. In this semiconductor device, a current flowing through the power MOSFET is detected by the sense MOSFET, and the power MOSFET is controlled according to the current flowing through the sense MOSFET. For example, when it is determined that an excessive current flows in the power MOSFET due to the current flowing in the sense MOSFET, the power MOSFET is forcibly turned off to protect the semiconductor device and the electronic device using the power MOSFET.

この半導体装置においては、大電流が流れることから、半導体チップのボンディングパッドに接合した導電性接続部材として、金属板が用いられている。しかしながら、半導体チップに対して金属板を接合する際に、接合位置の位置ずれが生じ、製造された半導体装置毎に金属板の接合位置がばらついた場合、パワーＭＯＳＦＥＴに流れる電流とセンスＭＯＳＦＥＴに流れる電流との比率が半導体装置毎にばらついてしまい、パワーＭＯＳＦＥＴに流れる電流をセンスＭＯＳＦＥＴで検知する際の精度が低下する虞がある。これは、半導体装置の信頼性を低下させる。   In this semiconductor device, since a large current flows, a metal plate is used as a conductive connection member bonded to a bonding pad of a semiconductor chip. However, when the metal plate is bonded to the semiconductor chip, when the position of the bonding position is displaced and the bonding position of the metal plate varies for each manufactured semiconductor device, the current flowing in the power MOSFET and the sense MOSFET flow. The ratio of the current to the semiconductor device varies from one semiconductor device to another, and there is a risk that the accuracy when the current flowing through the power MOSFET is detected by the sense MOSFET is lowered. This reduces the reliability of the semiconductor device.

本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。   An object of the present invention is to provide a technique capable of improving the reliability of a semiconductor device.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

代表的な実施の形態による半導体装置は、チップ搭載部上に半導体チップが接合され、樹脂封止された半導体装置である。半導体チップには、メインＭＯＳＦＥＴと、メインＭＯＳＦＥＴよりも小面積でかつメインＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが形成され、メインＭＯＳＦＥＴに流れる電流を出力するための第１ソースパッドには導体板が接合されている。メインＭＯＳＦＥＴのソース電圧を検知するための第２ソースパッドは、導体板と重ならない位置にあり、第２ソースパッドを形成するソース用配線と、第１ソースパッドを形成するソース用配線との接続部は、導体板と重なる位置にある。   A semiconductor device according to a typical embodiment is a semiconductor device in which a semiconductor chip is bonded onto a chip mounting portion and sealed with a resin. The semiconductor chip is formed with a main MOSFET and a sense MOSFET having a smaller area than the main MOSFET and for detecting a current flowing through the main MOSFET. The first source pad for outputting the current flowing through the main MOSFET is used as a semiconductor chip. Conductor plates are joined. The second source pad for detecting the source voltage of the main MOSFET is in a position not overlapping the conductor plate, and is connected to the source wiring forming the second source pad and the source wiring forming the first source pad. The part is at a position overlapping the conductor plate.

他の代表的な実施の形態による半導体装置は、第１および第２チップ搭載部上に第１および第２半導体チップがそれぞれ接合され、樹脂封止された半導体装置である。第１半導体チップには、メインＭＯＳＦＥＴと、メインＭＯＳＦＥＴよりも小面積でかつメインＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが形成され、メインＭＯＳＦＥＴに流れる電流を出力するための第１ソースパッドには導体板が接合されている。第２半導体チップには、メインＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴを制御する制御回路が形成されている。この第２半導体チップのパッドと導体板とがワイヤで接続されている。   The semiconductor device according to another representative embodiment is a semiconductor device in which the first and second semiconductor chips are respectively bonded to the first and second chip mounting portions and sealed with resin. The first semiconductor chip is formed with a main MOSFET and a sense MOSFET having a smaller area than the main MOSFET and detecting a current flowing through the main MOSFET, and a first source pad for outputting the current flowing through the main MOSFET. A conductor plate is bonded to the. A control circuit for controlling the main MOSFET and the sense MOSFET is formed in the second semiconductor chip. The pads of the second semiconductor chip and the conductor plate are connected by wires.

他の代表的な実施の形態による半導体装置は、第１、第２および第３チップ搭載部上に第１、第２および第３半導体チップがそれぞれ接合され、樹脂封止された半導体装置である。第１半導体チップには、メインＭＯＳＦＥＴと、メインＭＯＳＦＥＴよりも小面積でかつメインＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが形成されている。第１半導体チップのメインＭＯＳＦＥＴに流れる電流を出力するための第１ソースパッドと第３チップ搭載部とが導体板を介して電気的に接続されている。第３半導体チップにもＭＯＳＦＥＴが形成されている。第２半導体チップには、第１半導体チップのメインＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴと第３半導体チップのＭＯＳＦＥＴを制御する制御回路が形成されている。この第２半導体チップのパッドと第３チップ搭載部とがワイヤで接続されている。   The semiconductor device according to another representative embodiment is a semiconductor device in which the first, second, and third semiconductor chips are respectively bonded to the first, second, and third chip mounting portions and sealed with resin. . The first semiconductor chip is formed with a main MOSFET and a sense MOSFET that is smaller in area than the main MOSFET and detects a current flowing through the main MOSFET. A first source pad for outputting a current flowing through the main MOSFET of the first semiconductor chip and the third chip mounting portion are electrically connected via a conductor plate. MOSFETs are also formed in the third semiconductor chip. A control circuit for controlling the main MOSFET and sense MOSFET of the first semiconductor chip and the MOSFET of the third semiconductor chip is formed in the second semiconductor chip. The pads of the second semiconductor chip and the third chip mounting portion are connected by wires.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。   According to the representative embodiment, the reliability of the semiconductor device can be improved.

本発明の一実施の形態の半導体装置を用いた電子装置の一例を示す回路図である。It is a circuit diagram which shows an example of the electronic device using the semiconductor device of one embodiment of this invention. 本発明の一実施の形態である半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の実装例を示す要部平面図である。It is a principal part top view which shows the example of mounting of the semiconductor device which is one embodiment of this invention. 図８の実装例の側面図である。It is a side view of the example of mounting of FIG. 本発明の一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip used for the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip used for the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip used for the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip used for the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip used for the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip used for the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip used for the semiconductor device which is one embodiment of this invention. 本発明者が検討した半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip which this inventor examined. 本発明者が検討した半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip which this inventor examined. 本発明者が検討した半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip which this inventor examined. 図１７〜図１９の半導体チップに金属板を接合した状態を示す平面図である。It is a top view which shows the state which joined the metal plate to the semiconductor chip of FIGS. 図１７〜図１９の半導体チップに金属板を接合した状態を示す平面図である。It is a top view which shows the state which joined the metal plate to the semiconductor chip of FIGS. 図１７〜図１９の半導体チップに金属板を接合した状態を示す平面図である。It is a top view which shows the state which joined the metal plate to the semiconductor chip of FIGS. 図２０〜図２２を重ね合わせた平面図である。It is the top view which piled up FIGS. 20-22. 拡がり抵抗が発生しない理想的な回路構成を示す回路図である。It is a circuit diagram which shows the ideal circuit structure which does not generate | occur | produce spreading resistance. 拡がり抵抗が発生する場合の回路構成を示す回路図である。It is a circuit diagram which shows a circuit structure in case spreading resistance generate | occur | produces. ダイパッド上に接着層を介して搭載された半導体チップに金属板が接合された状態を示す説明図（断面図）である。It is explanatory drawing (sectional drawing) which shows the state by which the metal plate was joined to the semiconductor chip mounted via the contact bonding layer on the die pad. 半導体チップに接合された金属板の位置と、ソース配線およびパッドのレイアウトを示す平面図である。It is a top view which shows the position of the metal plate joined to the semiconductor chip, and the layout of a source wiring and a pad. パワーＭＯＳをオンするときの電流経路と、パワーＭＯＳをオフするときの電流経路とを示す回路図である。It is a circuit diagram which shows the electric current path | route when turning on a power MOS, and the electric current path | route when turning off a power MOS. 本発明の一実施の形態の第１の変形例の半導体装置を用いた電子装置を示す回路図である。It is a circuit diagram which shows the electronic device using the semiconductor device of the 1st modification of one embodiment of this invention. 本発明の一実施の形態の第１の変形例の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of the 1st modification of one embodiment of this invention. 本発明の一実施の形態の第１の変形例の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of the 1st modification of one embodiment of this invention. 本発明の一実施の形態の第１の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 1st modification of one embodiment of this invention. 本発明の一実施の形態の第１の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 1st modification of one embodiment of this invention. 本発明の一実施の形態の第１の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 1st modification of one embodiment of this invention. 本発明の一実施の形態の第１の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 1st modification of one embodiment of this invention. 本発明の一実施の形態の第１の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip used for the semiconductor device of the 1st modification of one embodiment of this invention. 本発明の一実施の形態の第１の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip used for the semiconductor device of the 1st modification of one embodiment of this invention. 本発明の一実施の形態の第１の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip used for the semiconductor device of the 1st modification of one embodiment of this invention. 本発明の一実施の形態の第２の変形例の半導体装置を用いた電子装置を示す回路図である。It is a circuit diagram which shows the electronic device using the semiconductor device of the 2nd modification of one embodiment of this invention. 本発明の一実施の形態の第２の変形例の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of the 2nd modification of one embodiment of this invention. 本発明の一実施の形態の第２の変形例の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of the 2nd modification of one embodiment of this invention. 本発明の一実施の形態の第２の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 2nd modification of one embodiment of this invention. 本発明の一実施の形態の第２の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 2nd modification of one embodiment of this invention. 本発明の一実施の形態の第２の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 2nd modification of one embodiment of this invention. 本発明の一実施の形態の第２の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 2nd modification of one embodiment of this invention. 本発明の一実施の形態の第２の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip used for the semiconductor device of the 2nd modification of one embodiment of this invention. 本発明の一実施の形態の第２の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip used for the semiconductor device of the 2nd modification of one embodiment of this invention. 本発明の一実施の形態の第２の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip used for the semiconductor device of the 2nd modification of one embodiment of this invention. 本発明の一実施の形態の第３の変形例の半導体装置を用いた電子装置を示す回路図である。It is a circuit diagram which shows the electronic device using the semiconductor device of the 3rd modification of one embodiment of this invention. 本発明の一実施の形態の第３の変形例の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of the 3rd modification of one embodiment of the invention. 本発明の一実施の形態の第３の変形例の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of the 3rd modification of one embodiment of the invention. 本発明の一実施の形態の第３の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 3rd modification of one embodiment of this invention. 本発明の一実施の形態の第３の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 3rd modification of one embodiment of this invention. 本発明の一実施の形態の第３の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 3rd modification of one embodiment of this invention. 本発明の一実施の形態の第３の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 3rd modification of one embodiment of this invention. 本発明の一実施の形態の第３の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 3rd modification of one embodiment of this invention. 本発明の一実施の形態の第３の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip used for the semiconductor device of the 3rd modification of one embodiment of this invention. 本発明の一実施の形態の第３の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip used for the semiconductor device of the 3rd modification of one embodiment of this invention. 本発明の一実施の形態の第３の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip used for the semiconductor device of the 3rd modification of one embodiment of this invention. 本発明の一実施の形態の第４の変形例の半導体装置を用いた電子装置を示す回路図である。It is a circuit diagram which shows the electronic device using the semiconductor device of the 4th modification of one embodiment of this invention. 本発明の一実施の形態の第４の変形例の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of the 4th modification of one embodiment of this invention. 本発明の一実施の形態の第４の変形例の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of the 4th modification of one embodiment of this invention. 本発明の一実施の形態の第４の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 4th modification of one embodiment of this invention. 本発明の一実施の形態の第４の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 4th modification of one embodiment of this invention. 本発明の一実施の形態の第４の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 4th modification of one embodiment of this invention. 本発明の一実施の形態の第４の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 4th modification of one embodiment of this invention. 本発明の一実施の形態の第５の変形例の半導体装置を用いた電子装置を示す回路図である。It is a circuit diagram which shows the electronic device using the semiconductor device of the 5th modification of one embodiment of this invention. 本発明の一実施の形態の第５の変形例の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of the 5th modification of one embodiment of this invention. 本発明の一実施の形態の第５の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 5th modification of one embodiment of this invention. 本発明の一実施の形態の第５の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 5th modification of one embodiment of this invention. 本発明の一実施の形態の第６の変形例の半導体装置を用いた電子装置を示す回路図である。It is a circuit diagram which shows the electronic device using the semiconductor device of the 6th modification of one embodiment of this invention. 本発明の一実施の形態の第６の変形例の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of the 6th modification of one embodiment of the present invention. 本発明の一実施の形態の第６の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 6th modification of one embodiment of this invention. 本発明の一実施の形態の第６の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 6th modification of one embodiment of this invention. 本発明の一実施の形態の第７の変形例の半導体装置を用いた電子装置を示す回路図である。It is a circuit diagram which shows the electronic device using the semiconductor device of the 7th modification of one embodiment of this invention. 本発明の一実施の形態の第７の変形例の半導体装置の平面透視図である。It is a plane perspective view of the semiconductor device of the 7th modification of one embodiment of the present invention. 本発明の一実施の形態の第７の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 7th modification of one embodiment of this invention. 本発明の一実施の形態の第７の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 7th modification of one embodiment of this invention. 本発明の一実施の形態の第７の変形例の半導体装置の断面図である。It is sectional drawing of the semiconductor device of the 7th modification of one embodiment of this invention. 本発明の他の実施の形態の半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip of other embodiment of this invention. 本発明の他の実施の形態の半導体チップの要部断面図である。It is principal part sectional drawing of the semiconductor chip of other embodiment of this invention. 本発明の他の実施の形態の半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip of other embodiment of this invention. 本発明の他の実施の形態の半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip of other embodiment of this invention. 本発明の他の実施の形態の半導体チップのチップレイアウトを示す平面図である。It is a top view which shows the chip layout of the semiconductor chip of other embodiment of this invention. 図８０〜図８４の半導体チップを用いた半導体装置の平面透視図である。FIG. 85 is a planar transparent view of a semiconductor device using the semiconductor chip of FIGS. 80 to 84. 図８５の半導体装置の断面図である。FIG. 86 is a cross-sectional view of the semiconductor device in FIG. 85. 図８５の半導体装置の断面図である。FIG. 86 is a cross-sectional view of the semiconductor device in FIG. 85. 本発明の他の実施の形態の半導体装置を用いた電子装置の一例を示す回路図である。It is a circuit diagram which shows an example of the electronic device using the semiconductor device of other embodiment of this invention.

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。   In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like. Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number. Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。   In the drawings used in the embodiments, hatching may be omitted even in a cross-sectional view so as to make the drawings easy to see. Further, even a plan view may be hatched to make the drawing easy to see.

また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。上述のＭＯＳＦＥＴは、ゲート絶縁膜を酸化膜から形成する場合に限定するものではなく、ゲート絶縁膜を広く絶縁膜から形成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)をも含むものと想定している。つまり、本明細書では、便宜上ＭＯＳＦＥＴという用語を使用しているが、このＭＯＳＦＥＴは、ＭＩＳＦＥＴをも含む意図の用語として本明細書では使用している。   In the present application, the field effect transistor is described as a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) or simply as a MOS, but a non-oxide film is not excluded as a gate insulating film. The above-described MOSFET is not limited to the case where the gate insulating film is formed from an oxide film, but is assumed to include a MISFET (Metal Insulator Semiconductor Field Effect Transistor) that forms the gate insulating film widely from an insulating film. . That is, in this specification, the term MOSFET is used for convenience, but this MOSFET is used herein as a term intended to include a MISFET.

（実施の形態１）
＜回路構成について＞
図１は、本発明の一実施の形態の半導体装置（半導体パッケージ）ＳＭ１を用いた電子装置の一例を示す回路図であり、ここでは、半導体装置ＳＭ１を用いて非絶縁型ＤＣ−ＤＣコンバータを構成した場合の回路図が示されている。なお、図１において、点線で囲まれた部分が、半導体チップＣＰＣ内に形成されて制御回路ＣＬＣを構成し、一点鎖線で囲まれた部分が半導体チップＣＰＨ内に形成され、二点鎖線で囲まれた部分が半導体チップＣＰＬ内に形成されている。 (Embodiment 1)
<About circuit configuration>
FIG. 1 is a circuit diagram illustrating an example of an electronic device using a semiconductor device (semiconductor package) SM1 according to an embodiment of the present invention. Here, a non-insulated DC-DC converter is formed using the semiconductor device SM1. A circuit diagram when configured is shown. In FIG. 1, a portion surrounded by a dotted line is formed in the semiconductor chip CPC to constitute the control circuit CLC, and a portion surrounded by a one-dot chain line is formed in the semiconductor chip CPH and surrounded by a two-dot chain line. This portion is formed in the semiconductor chip CPL.

図１に示される非絶縁型ＤＣ−ＤＣコンバータは、例えば、デスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路などに用いることができる。   The non-insulated DC-DC converter shown in FIG. 1 can be used, for example, in a power circuit of an electronic device such as a desktop personal computer, a notebook personal computer, a server, or a game machine.

図１に示される非絶縁型ＤＣ−ＤＣコンバータに用いられている半導体装置ＳＭ１は、２つのパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、単にパワーＭＯＳと略す）ＱＨ１，ＱＬ１と、パワーＭＯＳＱＨ１に流れる電流を検知するためのセンスＭＯＳＦＥＴ（以下、単にセンスＭＯＳと略す）ＱＳ１と、制御回路ＣＬＣとを有している。詳細は後述するが、制御回路ＣＬＣは、半導体チップ（制御用半導体チップ）ＣＰＣ内に形成され、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１は、半導体チップ（ハイサイド用半導体チップ）ＣＰＨ内に形成され、パワーＭＯＳＱＬ１は、半導体チップ（ロウサイド用半導体チップ）ＣＰＬ内に形成され、これら３つの半導体チップＣＰＣ，ＣＰＨ，ＣＰＬが１つの同一のパッケージとして封止されて、半導体装置ＳＭ１が形成されている。   The semiconductor device SM1 used in the non-insulated DC-DC converter shown in FIG. 1 includes two power MOSFETs (Metal Oxide Semiconductor Field Effect Transistors: hereinafter simply abbreviated as power MOSs) QH1 and QL1, and a power MOS QH1. It has a sense MOSFET (hereinafter simply abbreviated as sense MOS) QS1 for detecting a flowing current, and a control circuit CLC. Although details will be described later, the control circuit CLC is formed in the semiconductor chip (control semiconductor chip) CPC, the power MOS QH1 and the sense MOS QS1 are formed in the semiconductor chip (high-side semiconductor chip) CPH, and the power MOS QL1 is The semiconductor device SM1 is formed in a semiconductor chip (low-side semiconductor chip) CPL, and these three semiconductor chips CPC, CPH, CPL are sealed as one and the same package.

制御回路ＣＬＣは、駆動回路である２つのドライバ回路（駆動回路）ＤＲ１，ＤＲ２を有しており、ドライバ回路ＤＲ１，ＤＲ２は、半導体装置ＳＭ１の外部（の制御回路）から制御回路ＣＬＣに供給されたパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号などに応じて、それぞれパワーＭＯＳＱＨ１，ＱＬ１のゲート端子の電位を制御し、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路である。また、他の形態として、パルス幅変調（ＰＷＭ）信号を生成する回路を制御回路ＣＬＣ内に設けることもできる。   The control circuit CLC has two driver circuits (drive circuits) DR1 and DR2 which are drive circuits, and the driver circuits DR1 and DR2 are supplied to the control circuit CLC from outside (the control circuit) of the semiconductor device SM1. This is a circuit for controlling the operation of the power MOSs QH1 and QL1 by controlling the potentials of the gate terminals of the power MOSs QH1 and QL1, respectively, according to the pulse width modulation (PWM) signal. As another form, a circuit for generating a pulse width modulation (PWM) signal can be provided in the control circuit CLC.

ドライバ回路ＤＲ１の出力は、パワーＭＯＳＱＨ１のゲート端子に電気的に接続され、ドライバ回路ＤＲ２の出力は、パワーＭＯＳＱＬ１のゲート端子に電気的に接続されている。ドライバ回路ＤＲ１は、パワーＭＯＳＱＨ１のドライバ回路（駆動回路）とみなすことができ、ドライバ回路ＤＲ２は、パワーＭＯＳＱＬ１のドライバ回路（駆動回路）とみなすことができる。   The output of the driver circuit DR1 is electrically connected to the gate terminal of the power MOS QH1, and the output of the driver circuit DR2 is electrically connected to the gate terminal of the power MOS QL1. The driver circuit DR1 can be regarded as a driver circuit (drive circuit) for the power MOS QH1, and the driver circuit DR2 can be regarded as a driver circuit (drive circuit) for the power MOS QL1.

パワーＭＯＳＱＨ１とパワーＭＯＳＱＬ１とは、入力電圧供給用の端子（半導体装置ＳＭ１の外部接続用端子）ＴＥ１と、基準電位供給用の端子（半導体装置ＳＭ１の外部接続用端子）ＴＥ２との間に直列に接続されている。すなわち、パワーＭＯＳＱＨ１は、そのソース・ドレイン経路が、入力電圧供給用の端子ＴＥ１と出力ノード（半導体装置ＳＭ１の出力端子）Ｎ１との間に直列に接続され、パワーＭＯＳＱＬ１は、そのソース・ドレイン経路が出力ノードＮ１と基準電位供給用の端子ＴＥ２との間に直列に接続されている。なお、入力電圧供給用の端子ＴＥ１には、半導体装置ＳＭ１の外部の電源（入力用電源）の高電位側の電位（電源電位）ＶＩＮ、例えば１２Ｖ、が供給され、基準電位供給用の端子ＴＥ２には、入力電圧供給用の端子ＴＥ１に供給される入力電圧（電位ＶＩＮ）よりも低い基準電位、例えばグランド電位（接地電位、０Ｖ）、が供給される。また、図１において、符合Ｄ１はパワーＭＯＳＱＨ１のドレインを示し、符号Ｓ１はパワーＭＯＳＱＨ１のソースを示し、符合Ｄ２はパワーＭＯＳＱＬ１のドレインを示し、符号Ｓ２はパワーＭＯＳＱＬ１のソースを示している。出力ノードＮ１は、出力用の端子（半導体装置ＳＭ１の外部接続用端子、出力ノード）ＴＥ４に接続されており、この出力用の端子ＴＥには、コイル（例えばチョークコイル）Ｌ１を介して、負荷ＬＯＤが接続されている。すなわち、出力ノードＮ１は、コイルＬ１を介して、負荷ＬＯＤに接続されている。   The power MOSQH1 and the power MOSQL1 are connected in series between an input voltage supply terminal (external connection terminal of the semiconductor device SM1) TE1 and a reference potential supply terminal (external connection terminal of the semiconductor device SM1) TE2. It is connected. That is, the power MOS QH1 has its source / drain path connected in series between the input voltage supply terminal TE1 and the output node (output terminal of the semiconductor device SM1) N1, and the power MOS QL1 has its source / drain path. Are connected in series between the output node N1 and the reference potential supply terminal TE2. The input voltage supply terminal TE1 is supplied with a high-potential (power supply potential) VIN, for example, 12 V, of the power supply (input power supply) external to the semiconductor device SM1, and the reference potential supply terminal TE2 is supplied. Is supplied with a reference potential lower than the input voltage (potential VIN) supplied to the input voltage supply terminal TE1, for example, a ground potential (ground potential, 0 V). Further, in FIG. 1, symbol D1 indicates the drain of the power MOS QH1, symbol S1 indicates the source of the power MOS QH1, symbol D2 indicates the drain of the power MOS QL1, and symbol S2 indicates the source of the power MOS QL1. The output node N1 is connected to an output terminal (external connection terminal or output node of the semiconductor device SM1) TE4, and the output terminal TE is connected to a load via a coil (for example, a choke coil) L1. LOD is connected. That is, the output node N1 is connected to the load LOD through the coil L1.

パワーＭＯＳ（電界効果トランジスタ、パワートランジスタ）ＱＨ１は、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、上記コイルＬ１にエネルギーを蓄えるためのスイッチ機能を有している。すなわち、パワーＭＯＳＱＨ１は、スイッチング用のトランジスタ（スイッチング素子）である。コイルＬ１は、非絶縁型ＤＣ−ＤＣコンバータの出力（すなわち負荷ＬＯＤの入力）に電力を供給する素子である。   A power MOS (field effect transistor, power transistor) QH1 is a field effect transistor for a high side switch (high potential side: first operating voltage; hereinafter, simply referred to as a high side), for storing energy in the coil L1. It has a switch function. That is, the power MOS QH1 is a switching transistor (switching element). The coil L1 is an element that supplies electric power to the output of the non-insulated DC-DC converter (that is, the input of the load LOD).

このハイサイド用のパワーＭＯＳＱＨ１は、後述のように半導体チップ（ハイサイド用半導体チップ）ＣＰＨに形成されている。また、このパワーＭＯＳＱＨ１は、例えばｎチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップＣＰＨの厚さ方向に形成される。この場合、半導体チップＣＰＨの主面（半導体チップＣＰＨの厚さ方向に直交する面）に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、パッケージングを小型化することができる。   The high-side power MOS QH1 is formed in a semiconductor chip (high-side semiconductor chip) CPH as will be described later. The power MOS QH1 is formed of, for example, an n-channel field effect transistor. Here, the channel of this field effect transistor is formed in the thickness direction of the semiconductor chip CPH. In this case, the channel width per unit area can be increased and the on-resistance can be reduced as compared with a field effect transistor in which a channel is formed along the main surface of the semiconductor chip CPH (a surface orthogonal to the thickness direction of the semiconductor chip CPH). Therefore, the device can be downsized and the packaging can be downsized.

一方、パワーＭＯＳ（電界効果トランジスタ、パワートランジスタ）ＱＬ１は、ロウサイドスイッチ（低電位側：第２動作電圧；以下、単にロウサイドという）用の電界効果トランジスタであり、半導体装置ＳＭ１の外部（の制御回路）から制御回路ＣＬＣに供給された信号の周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーＭＯＳＱＬ１は、整流用（同期整流用）のトランジスタであり、ここでは非絶縁型ＤＣ−ＤＣコンバータの整流用のトランジスタである。   On the other hand, the power MOS (field effect transistor, power transistor) QL1 is a field effect transistor for a low side switch (low potential side: second operating voltage; hereinafter, simply referred to as low side), and is external to (control of) the semiconductor device SM1. Circuit) to the control circuit CLC in synchronism with the frequency of the signal to reduce the resistance of the transistor to perform rectification. That is, the power MOS QL1 is a rectifying (synchronous rectifying) transistor, and here is a rectifying transistor of a non-insulated DC-DC converter.

このロウサイド用のパワーＭＯＳＱＬ１は、後述のように半導体チップ（ロウサイド用半導体チップ）ＣＰＬに形成されている。このパワーＭＯＳＱＬ１は、例えばｎチャネル型のパワーＭＯＳにより形成されており、上記パワーＭＯＳＱＨ１と同様にチャネルが半導体チップＣＰＬの厚さ方向に形成される。チャネルが半導体チップＣＰＬの厚さ方向に形成されるパワーＭＯＳを使用している理由は、ロウサイド用のパワーＭＯＳＱＬ１は、そのオン時間（電圧を印加している間の時間）が、ハイサイド用のパワーＭＯＳＱＨ１のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。このため、チャネルが半導体チップＣＰＬの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップＣＰＬの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。すなわち、ロウサイド用のパワーＭＯＳＱＬ１を、チャネルが半導体チップＣＰＬの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータに流れる電流が増大しても電圧変換効率を向上させることができるからである。   The low-side power MOS QL1 is formed in a semiconductor chip (low-side semiconductor chip) CPL as will be described later. The power MOS QL1 is formed of, for example, an n-channel type power MOS, and the channel is formed in the thickness direction of the semiconductor chip CPL as with the power MOS QH1. The reason why the power MOS whose channel is formed in the thickness direction of the semiconductor chip CPL is used is that the low-side power MOS QL1 has an on-time (time during which voltage is applied), It is longer than the ON time of the power MOSQH1, and the loss due to the ON resistance appears larger than the switching loss. For this reason, the field effect transistor in which the channel is formed in the thickness direction of the semiconductor chip CPL is used as compared with the case in which the field effect transistor in which the channel is formed along the main surface of the semiconductor chip CPL is used. This is because the channel width per unit area can be increased. That is, since the on-resistance can be reduced by forming the low-side power MOS QL1 with a field effect transistor whose channel is formed in the thickness direction of the semiconductor chip CPL, the current flowing through the non-insulated DC-DC converter increases. This is because the voltage conversion efficiency can be improved.

なお、上記ハイサイド用のパワーＭＯＳＱＨ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ）のハイサイドＭＯＳＦＥＴ（ハイサイド用のＭＯＳＦＥＴ）とみなすことができ、上記ロウサイド用のパワーＭＯＳＱＬ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ）のロウサイドＭＯＳＦＥＴ（ロウサイド用のＭＯＳＦＥＴ）とみなすことができる。   The high-side power MOSQH1 can be regarded as a high-side MOSFET (high-side MOSFET) of a DC-DC converter (here, a non-insulated DC-DC converter), and the low-side power MOSQL1 is The low-side MOSFET (low-side MOSFET) of the DC-DC converter (here, a non-insulated DC-DC converter).

パワーＭＯＳＱＨ１のソースと、パワーＭＯＳＱＬ１のドレインとを結ぶ配線には、出力用電源電位を半導体装置ＳＭ１の外部に供給する上記出力ノードＮ１が設けられている。この出力ノードＮ１（すなわち出力ノードＮ１に接続された出力用の端子ＴＥ４）は、出力配線（半導体装置ＳＭ１外部の配線）を介してコイルＬ１と電気的に接続され、さらに出力配線（半導体装置ＳＭ１外部の配線）を介して負荷ＬＯＤと電気的に接続されている。負荷ＬＯＤとしては、例えばハードディスクドライブＨＤＤ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、拡張カード（ＰＣＩ ＣＡＲＤ）、メモリ（ＤＤＲメモリ、ＤＲＡＭ（Dynamic RAM）、フラッシュメモリ等）、ＣＰＵ（Central Processing Unit）等がある。   The wiring connecting the source of the power MOS QH1 and the drain of the power MOS QL1 is provided with the output node N1 for supplying the output power supply potential to the outside of the semiconductor device SM1. The output node N1 (that is, the output terminal TE4 connected to the output node N1) is electrically connected to the coil L1 via the output wiring (wiring outside the semiconductor device SM1), and further to the output wiring (semiconductor device SM1). It is electrically connected to the load LOD via an external wiring). Examples of the load LOD include a hard disk drive HDD, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), an expansion card (PCI CARD), a memory (DDR memory, DRAM (Dynamic RAM), flash memory, etc.), CPU (Central Processing Unit).

また、出力コンデンサＣｏｕｔが、コイルＬ１と負荷ＬＯＤとを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に電気的に接続されている（介在している）。   In addition, the output capacitor Cout is electrically connected (intervened) between the output wiring connecting the coil L1 and the load LOD and the reference potential GND supply terminal.

また、半導体装置ＳＭ１の外部に設けられたコンデンサＣＢＴが、パワーＭＯＳＱＨ１のソースとドライバ回路ＤＲ１との間に電気的に接続されている（介在している）。具体的には、半導体装置ＳＭ１の端子（外部接続用端子）ＴＥ５と端子（外部接続用端子）ＴＥ６との間に、半導体装置ＳＭ１の外部に設けられたコンデンサＣＢＴが介在しており、半導体装置ＳＭ１の端子ＴＥ５が、半導体装置ＳＭ１の外部に設けられたコンデンサＣＢＴの一方の電極に電気的に接続され、半導体装置ＳＭ１の端子ＴＥ６が、このコンデンサＣＢＴの他方の電極に電気的に接続されている。   In addition, a capacitor CBT provided outside the semiconductor device SM1 is electrically connected (intervened) between the source of the power MOS QH1 and the driver circuit DR1. Specifically, a capacitor CBT provided outside the semiconductor device SM1 is interposed between the terminal (external connection terminal) TE5 and the terminal (external connection terminal) TE6 of the semiconductor device SM1, and the semiconductor device The terminal TE5 of SM1 is electrically connected to one electrode of the capacitor CBT provided outside the semiconductor device SM1, and the terminal TE6 of the semiconductor device SM1 is electrically connected to the other electrode of the capacitor CBT. Yes.

また、図１の回路図において、半導体装置の端子（外部接続用端子）ＴＥ７には、グランド電位（接地電位、０Ｖ）が供給され、半導体装置の端子（外部接続用端子）ＴＥ８には、動作・駆動用電源が供給される。   In the circuit diagram of FIG. 1, a ground potential (ground potential, 0 V) is supplied to the terminal (external connection terminal) TE7 of the semiconductor device, and an operation is performed to the terminal (external connection terminal) TE8 of the semiconductor device.・ Power for driving is supplied.

このような非絶縁型ＤＣ−ＤＣコンバータでは、パワーＭＯＳＱＨ１，ＱＬ１で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーＭＯＳＱＨ１がオンの時、端子ＴＥ１からパワーＭＯＳＱＨ１を通じて出力ノードＮ１（すなわち出力用の端子ＴＥ４）に電流が流れる。一方、ハイサイド用のパワーＭＯＳＱＨ１がオフの時、コイルＬ１の逆起電圧により電流が流れ、この電流が流れている時にロウサイド用のパワーＭＯＳＱＬ１をオンすることで、電圧降下を少なくすることができる。   In such a non-insulated DC-DC converter, power supply voltage conversion is performed by alternately turning on / off the power MOSs QH1 and QL1 while synchronizing them. That is, when the high-side power MOS QH1 is on, a current flows from the terminal TE1 to the output node N1 (that is, the output terminal TE4) through the power MOS QH1. On the other hand, when the high-side power MOS QH1 is off, a current flows due to the counter electromotive voltage of the coil L1, and when this current is flowing, the low-side power MOS QL1 is turned on to reduce the voltage drop. .

パワーＭＯＳＱＨ１に流れる電流はセンスＭＯＳＱＳ１により検知（検出）され、センスＭＯＳＱＨ１を流れる電流に応じて、パワーＭＯＳＱＨ１が制御される。例えば、センスＭＯＳＱＳ１を流れる電流により、パワーＭＯＳＱＨ１に過剰な電流が流れていると判断（検知）したときには、パワーＭＯＳＱＨ１を強制的にオフして、半導体装置ＳＭ１やそれを用いた電子装置を保護することができる。   The current flowing through the power MOS QH1 is detected (detected) by the sense MOS QS1, and the power MOS QH1 is controlled according to the current flowing through the sense MOS QH1. For example, when it is determined (detected) that an excessive current is flowing in the power MOS QH1 due to a current flowing in the sense MOS QS1, the power MOS QH1 is forcibly turned off to protect the semiconductor device SM1 and an electronic device using the same. be able to.

センスＭＯＳ（電界効果トランジスタ）ＱＳ１は、後述のように、ハイサイド用のパワーＭＯＳＱＨ１とともに、半導体チップＣＰＨに形成されている。センスＭＯＳＱＳ１は、半導体チップＣＰＨ内でパワーＭＯＳＱＨ１とカレントミラー回路を構成するように形成され、例えば、パワーＭＯＳＱＨ１の１／２００００のサイズを備えている。このサイズ比は必要に応じて変更可能であるが、ここでは、このサイズ比を１／２００００として以下説明する。   As will be described later, the sense MOS (field effect transistor) QS1 is formed on the semiconductor chip CPH together with the high-side power MOS QH1. The sense MOS QS1 is formed in the semiconductor chip CPH so as to constitute a current mirror circuit with the power MOS QH1, and has a size 1/2000 of the power MOS QH1, for example. The size ratio can be changed as necessary. Here, the size ratio is 1/20000 and will be described below.

センスＭＯＳＱＳ１は、ドレインおよびゲートがパワーＭＯＳＱＨ１と共通とされている。すなわち、センスＭＯＳＱＳ１とパワーＭＯＳＱＨ１とは、ドレイン同士が電気的に接続されて共通とされており、この共通ドレインが端子ＴＥ１に接続されて、センスＭＯＳＱＳ１のドレインおよびパワーＭＯＳＱＨ１のドレインに同じ電位が供給されるようになっている。また、センスＭＯＳＱＳ１とパワーＭＯＳＱＨ１とは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートがドライバ回路ＤＲ１に接続されて、ドライバ回路ＤＲ１からセンスＭＯＳＱＳ１のゲートおよびパワーＭＯＳＱＨ１のゲートに同じゲート信号（ゲート電圧）が入力されるようになっている。このため、ドライバ回路ＤＲ１は、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲートにゲート信号（ゲート電圧）を供給するための駆動回路（第１駆動回路）とみなすことができる。上記ドライバ回路ＤＲ２は、パワーＭＯＳＱＬ１のゲートにゲート信号（ゲート電圧）を供給するための駆動回路（第２駆動回路）とみなすことができる。   The sense MOS QS1 has a common drain and gate with the power MOS QH1. That is, the sense MOS QS1 and the power MOS QH1 are commonly connected by their drains electrically connected to the terminal TE1, and the same potential is supplied to the drain of the sense MOS QS1 and the drain of the power MOS QH1. It has come to be. The sense MOS QS1 and the power MOS QH1 are electrically connected to each other, and the common gate is connected to the driver circuit DR1, and the driver circuit DR1 to the gate of the sense MOS QS1 and the gate of the power MOS QH1. Are supplied with the same gate signal (gate voltage). Therefore, the driver circuit DR1 can be regarded as a drive circuit (first drive circuit) for supplying a gate signal (gate voltage) to the gates of the power MOS QH1 and the sense MOS QS1. The driver circuit DR2 can be regarded as a drive circuit (second drive circuit) for supplying a gate signal (gate voltage) to the gate of the power MOS QL1.

一方、センスＭＯＳＱＳ１のソースはパワーＭＯＳＱＨ１のソースと共通ではなく、パワーＭＯＳＱＨ１のソースが出力ノードＮ１に接続されているのに対して、センスＭＯＳＱＳ１のソースは、トランジスタＴＲ１を介して端子（外部端子、半導体装置ＳＭ１の外部接続用端子）ＴＥ３に接続されている。具体的には、センスＭＯＳＱＳ１のソースは、後述の半導体チップＣＰＣに形成されているトランジスタ（ｐチャネル型ＭＯＳＦＥＴ）ＴＲ１のソースに接続され、このトランジスタＴＲ１のドレインが端子ＴＥ３に接続されている。また、パワーＭＯＳＱＨ１のソースとセンスＭＯＳＱＳ１のソースとの間に保護用のダイオード（図示せず）を接続することもできる。   On the other hand, the source of the sense MOS QS1 is not common to the source of the power MOS QH1, and the source of the power MOS QH1 is connected to the output node N1, whereas the source of the sense MOS QS1 is connected to a terminal (external terminal, The external connection terminal TE3 of the semiconductor device SM1 is connected. Specifically, the source of the sense MOS QS1 is connected to the source of a transistor (p-channel MOSFET) TR1 formed in a semiconductor chip CPC described later, and the drain of the transistor TR1 is connected to the terminal TE3. Further, a protective diode (not shown) can be connected between the source of the power MOS QH1 and the source of the sense MOS QS1.

アンプ回路ＡＭＰ１（このアンプ回路ＡＭＰ１は後述の半導体チップＣＰＣに形成されている）の２個の入力ノードにそれぞれパワーＭＯＳＱＨ１のソースとセンスＭＯＳＱＳ１のソースが接続され、アンプ回路ＡＭＰ１の出力ノードによってトランジスタＴＲ１のゲートが駆動される。センスＭＯＳＱＳ１は、パワーＭＯＳＱＨ１に流れる電流Ｉｄｈを検出（検知）するための素子である。センスＭＯＳＱＳ１には、センスＭＯＳＱＳ１とパワーＭＯＳＱＨ１のソース電圧が等しい場合に、前述したカレントミラー構成によって、電流Ｉｄｈの所定の比率（ここでは１／２００００）の電流が流れる。すなわち、パワーＭＯＳＱＨ１に電流Ｉｄｈが流れるとき、センスＭＯＳＱＳ１に流れる電流Ｉｓｅが電流Ｉｄｈの１／２００００となる（すなわちＩｓｅ＝Ｉｄｈ／２００００となる）ように、パワーＭＯＳＱＨ１とセンスＭＯＳＱＳ１とのサイズ比が設定されている。このセンスＭＯＳＱＳ１とパワーＭＯＳＱＨ１のソース電圧を等しくし、パワーＭＯＳＱＨ１の電流Ｉｄｈを高精度に検出するため、アンプ回路ＡＭＰ１およびトランジスタＴＲ１が設けられている。具体的には、アンプ回路ＡＭＰ１は、アンプ回路ＡＭＰ１に入力されるセンスＭＯＳＱＳ１のソース電圧とパワーＭＯＳＱＨ１のソース電圧との差に応じてトランジスタＴＲ１を駆動し、この差がゼロになるようにトランジスタＴＲ１が制御されることで、センスＭＯＳＱＳ１に流れる電流を制御する。これにより、センスＭＯＳＱＳ１のソース電圧とパワーＭＯＳＱＨ１のソース電圧とが等しくなるように制御される。   The source of the power MOS QH1 and the source of the sense MOS QS1 are respectively connected to two input nodes of the amplifier circuit AMP1 (this amplifier circuit AMP1 is formed in a semiconductor chip CPC described later), and the transistor TR1 is connected by the output node of the amplifier circuit AMP1. Are driven. The sense MOS QS1 is an element for detecting (detecting) the current Idh flowing through the power MOS QH1. In the sense MOS QS1, when the source voltages of the sense MOS QS1 and the power MOS QH1 are equal, a current having a predetermined ratio (here, 1/20000) of the current Idh flows by the above-described current mirror configuration. That is, when the current Idh flows through the power MOS QH1, the size ratio between the power MOS QH1 and the sense MOS QS1 is set so that the current Ise flowing through the sense MOS QS1 becomes 1/20000 of the current Idh (that is, Ise = Idh / 20000). Has been. An amplifier circuit AMP1 and a transistor TR1 are provided to equalize the source voltages of the sense MOS QS1 and the power MOS QH1 and detect the current Idh of the power MOS QH1 with high accuracy. Specifically, the amplifier circuit AMP1 drives the transistor TR1 according to the difference between the source voltage of the sense MOS QS1 input to the amplifier circuit AMP1 and the source voltage of the power MOS QH1, and the transistor TR1 so that this difference becomes zero. Is controlled to control the current flowing through the sense MOS QS1. As a result, the source voltage of the sense MOS QS1 and the source voltage of the power MOS QH1 are controlled to be equal.

端子（半導体装置ＳＭ１の端子）ＴＥ３は、半導体装置ＳＭ１の外部に設けられた抵抗ＲＳＴに接続されており、この抵抗ＲＳＴは、電流・電圧変換用の外部抵抗（外付け抵抗、抵抗素子）である。具体的には、抵抗ＲＳＴの一端に端子ＴＥ３が接続され、抵抗ＲＳＴの他端がグランド電位（接地電位、０Ｖ）に接続されている。端子ＴＥ３に抵抗ＲＳＴを接続したことで、センスＭＯＳＱＳ１を流れる電流値を、端子ＴＥ３の電圧値に変換することができる（センスＭＯＳＱＳ１を流れる電流Ｉｓｅが大きくなるほど端子ＴＥ３の電圧値が大きくなる、具体的には端子ＴＥ３の電圧値はセンスＭＯＳＱＳ１を流れる電流Ｉｓｅの値にほぼ比例する）。   The terminal (terminal of the semiconductor device SM1) TE3 is connected to a resistor RST provided outside the semiconductor device SM1, and this resistor RST is an external resistor (external resistor, resistor element) for current / voltage conversion. is there. Specifically, the terminal TE3 is connected to one end of the resistor RST, and the other end of the resistor RST is connected to the ground potential (ground potential, 0 V). By connecting the resistor RST to the terminal TE3, the current value flowing through the sense MOSQS1 can be converted into the voltage value of the terminal TE3 (specifically, the voltage value of the terminal TE3 increases as the current Ise flowing through the sense MOSQS1 increases). Specifically, the voltage value of the terminal TE3 is substantially proportional to the value of the current Ise flowing through the sense MOSQS1).

端子ＴＥ３の電圧は、制御回路ＣＬＣ内のコンパレータ回路ＣＭＰ１によって比較電圧（例えば１．５Ｖ）と比較される。端子ＴＥ３の電圧値が比較電圧（例えば１．５Ｖ）よりも大きいことがコンパレータ回路ＣＭＰ１によって検出されると、制御回路ＣＬＣ内の過電流保護回路ＯＣＰが作動し、ドライバ回路ＤＲ１，ＤＲ２を制御してパワーＭＯＳＱＨ１，ＱＬ１をオフ状態にする（すなわちパワーＭＯＳＱＨ１，ＱＬ１のゲートに入力するゲート信号をオフする）。   The voltage at the terminal TE3 is compared with a comparison voltage (for example, 1.5 V) by the comparator circuit CMP1 in the control circuit CLC. When the comparator circuit CMP1 detects that the voltage value of the terminal TE3 is larger than the comparison voltage (for example, 1.5V), the overcurrent protection circuit OCP in the control circuit CLC is activated to control the driver circuits DR1 and DR2. Then, the power MOSs QH1 and QL1 are turned off (that is, the gate signals input to the gates of the power MOSs QH1 and QL1 are turned off).

つまり、端子ＴＥ３の電圧値が比較電圧（例えば１．５Ｖ）よりも大きいと判別（検出）したとき（すなわちセンスＭＯＳＱＳ１を流れる電流Ｉｓｅが過大だと判別（検出）したとき）に、制御回路ＣＬＣはパワーＭＯＳＱＨ１，ＱＬ１をオフ（オフ状態、非道通状態）にする。パワーＭＯＳＱＨ１に流れる電流ＩｄｈをセンスＭＯＳＱＳ１によって（センスＭＯＳＱＳ１に流れる電流Ｉｓｅとして）検知し、センスＭＯＳＱＳ１に流れる電流Ｉｓｅが過大だと判別（検出）したときに、制御回路ＣＬＣがパワーＭＯＳＱＨ１，ＱＬ１をオフすることで、パワーＭＯＳＱＨ１に過大な電流が流れたときにパワーＭＯＳＱＨ１，ＱＬ１を強制的にオフすることができる。   That is, when it is determined (detected) that the voltage value of the terminal TE3 is larger than the comparison voltage (for example, 1.5 V) (that is, when it is determined (detected) that the current Ise flowing through the sense MOSQS1 is excessive), the control circuit CLC Turns off the power MOSs QH1 and QL1 (off state, non-passage state). When the current Idh flowing through the power MOS QH1 is detected by the sense MOS QS1 (as the current Ise flowing through the sense MOS QS1) and it is determined (detected) that the current Ise flowing through the sense MOS QS1 is excessive, the control circuit CLC turns off the power MOS QH1 and QL1. By doing so, the power MOSs QH1 and QL1 can be forcibly turned off when an excessive current flows through the power MOS QH1.

具体的には、パワーＭＯＳＱＨ１の電流Ｉｄｈの許容上限値Ｉｌｍの１／２００００の電流がセンスＭＯＳＱＳ１に流れたとき（すなわちＩｓｅ＝Ｉｌｍ／２００００となったとき）に、端子ＴＥ３の電圧が上記比較電圧（例えば１．５Ｖ）となるように抵抗ＲＳＴの抵抗値を設定しておく。これにより、パワーＭＯＳＱＨ１に許容上限値Ｉｌｍ以上の電流が流れたときには、センスＭＯＳＱＳ１にＩｌｍ／２００００以上の電流が流れ、端子ＴＥ３の電圧が上記比較電圧（例えば１．５Ｖ）以上となるため、制御回路ＣＬＣがパワーＭＯＳＱＨ１，ＱＬ１を強制的にオフする。これにより、パワーＭＯＳＱＨ１に許容上限値Ｉｌｍ以上の電流が流れるのを防止することができ、半導体装置ＳＭ１およびそれを用いた電子装置の信頼性を向上させることができる。   Specifically, when a current of 1/20000 of the allowable upper limit value Ilm of the current Idh of the power MOSQH1 flows to the sense MOSQS1 (that is, when Ise = Ilm / 20000), the voltage at the terminal TE3 becomes the comparison voltage. The resistance value of the resistor RST is set to be (for example, 1.5 V). As a result, when a current exceeding the allowable upper limit value Ilm flows in the power MOS QH1, a current exceeding Ilm / 20000 flows in the sense MOS QS1, and the voltage at the terminal TE3 becomes equal to or higher than the comparison voltage (for example, 1.5 V). Circuit CLC forcibly turns off power MOSs QH1 and QL1. Thereby, it is possible to prevent a current exceeding the allowable upper limit value Ilm from flowing through the power MOS QH1, and to improve the reliability of the semiconductor device SM1 and an electronic device using the same.

＜半導体装置の構造について＞
図２〜図４は、本実施の形態の半導体装置ＳＭ１の平面透視図であり、図５〜図７は、半導体装置ＳＭ１の断面図（側面断面図）である。図２には、半導体装置ＳＭ１を上面側から見て、封止部（封止樹脂部）ＭＲを透視した平面図（上面図）が示されている。図３は、図２において、更に金属板ＭＰ１，ＭＰ２およびボンディングワイヤＷＡを外した（透視した）状態の半導体装置ＳＭ１の平面透視図であり、図４は、図３において、更に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを外した（透視した）状態の半導体装置ＳＭ１の平面透視図である。なお、図８は平面図であるが、図面を見易くするために、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤに斜線のハッチングを付してある。また、図５は、図２のＡ−Ａ線の断面図にほぼ対応し、図６は、図２のＢ−Ｂ線の断面図にほぼ対応し、図７は、図２のＣ−Ｃ線の断面図にほぼ対応している。なお、符号Ｘは第１方向、符号Ｙは第１方向Ｘに直交する第２方向を示している。 <Structure of semiconductor device>
2 to 4 are plan perspective views of the semiconductor device SM1 of the present embodiment, and FIGS. 5 to 7 are sectional views (side sectional views) of the semiconductor device SM1. FIG. 2 shows a plan view (top view) of the semiconductor device SM1 as seen from the top surface side, as seen through the sealing portion (sealing resin portion) MR. 3 is a plan perspective view of the semiconductor device SM1 in a state where the metal plates MP1 and MP2 and the bonding wire WA are further removed (seen through) in FIG. 2, and FIG. 4 is a plan view of the semiconductor chip CPC, It is a plane perspective view of the semiconductor device SM1 in a state where CPH and CPL are removed (see through). Although FIG. 8 is a plan view, hatched hatching is given to the die pads DP1, DP2, DP3, the lead wiring LB, and the leads LD for easy understanding of the drawing. 5 substantially corresponds to the cross-sectional view taken along the line AA in FIG. 2, FIG. 6 substantially corresponds to the cross-sectional view taken along the line BB in FIG. 2, and FIG. It almost corresponds to the sectional view of the line. Note that the symbol X indicates the first direction, and the symbol Y indicates the second direction orthogonal to the first direction X.

本実施の形態では、上述のように、制御回路ＣＬＣが形成された半導体チップＣＰＣと、ハイサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＨ１が形成された半導体チップＣＰＨと、ロウサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＬ１が形成された半導体チップＣＰＬとを、１つの半導体パッケージに集約（パッケージング）して、１つの半導体装置ＳＭ１としている。こうすることで、電子装置（例えば非絶縁型ＤＣ−ＤＣコンバータ）の小型化、薄型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。なお、半導体チップＣＰＨには、パワーＭＯＳＱＨ１に流れる電流を検知するためのセンスＭＯＳＱＳ１も内蔵されている。   In the present embodiment, as described above, the semiconductor chip CPC in which the control circuit CLC is formed, the semiconductor chip CPH in which the power MOS QH1 which is a field effect transistor for the high side switch is formed, and the electric field for the low side switch. The semiconductor chip CPL on which the power MOS QL1 that is an effect transistor is formed is integrated (packaged) into one semiconductor package to form one semiconductor device SM1. By doing so, in addition to the reduction in size and thickness of electronic devices (for example, non-insulated DC-DC converters), the wiring parasitic inductance can be reduced, so that higher frequency and higher efficiency can also be realized. The semiconductor chip CPH also includes a sense MOS QS1 for detecting a current flowing through the power MOS QH1.

本実施の形態の半導体装置ＳＭ１は、ダイパッド（タブ、チップ搭載部）ＤＰ１，ＤＰ２，ＤＰ３と、そのダイパッドＤＰ１，ＤＰ２，ＤＰ３の各々の主面（上面）上に搭載された半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと、金属板（導体板）ＭＰ１，ＭＰ２と、複数のボンディングワイヤ（以下、単にワイヤという）ＷＡと、複数のリードＬＤと、リード配線（配線部）ＬＢと、これらを封止する封止部（封止樹脂部）ＭＲとを有している。   The semiconductor device SM1 of the present embodiment includes die pads (tabs, chip mounting portions) DP1, DP2, DP3 and semiconductor chips CPC, CPH mounted on the main surfaces (upper surfaces) of the die pads DP1, DP2, DP3. , CPL, metal plates (conductor plates) MP1 and MP2, a plurality of bonding wires (hereinafter simply referred to as wires) WA, a plurality of leads LD, a lead wiring (wiring portion) LB, and a seal for sealing them. And a stop portion (sealing resin portion) MR.

封止部（封止樹脂部）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。   The sealing portion (sealing resin portion) MR is made of, for example, a resin material such as a thermosetting resin material, and can include a filler. For example, the sealing portion MR can be formed using an epoxy resin containing a filler. In addition to the epoxy resin, for example, a biphenyl thermosetting resin to which a phenolic curing agent, silicone rubber, filler, or the like is added is used as a material for the sealing portion MR for the purpose of reducing stress. May be.

本実施の形態の半導体装置ＳＭ１は、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型の半導体パッケージとされている。   The semiconductor device SM1 of the present embodiment is, for example, a QFN (Quad Flat Non-leaded package) type surface mount type semiconductor package.

封止部ＭＲは、一方の主面である上面（表面）ＭＲａと、上面ＭＲａの反対側の主面である裏面（下面、底面）ＭＲｂと、上面ＭＲａおよび裏面ＭＲｂに交差する側面（４つの側面）と、を有している。すなわち、封止部ＭＲの外観は、上面ＭＲａ、裏面ＭＲｂおよび側面で囲まれた薄板状とされている。封止部ＭＲの上面ＭＲａおよび裏面ＭＲｂの平面形状は、例えば矩形状に形成されており、この矩形（平面矩形）の角を落したり（面取りしたり）、あるいはこの矩形（平面矩形）の角に丸みを帯びさせることもできる。封止部ＭＲの上面ＭＲａおよび裏面ＭＲｂの平面形状を矩形とした場合には、封止部ＭＲは、その厚さと交差する平面形状（外形形状）が矩形（四角形）となる。   The sealing portion MR includes an upper surface (front surface) MRa which is one main surface, a back surface (lower surface, bottom surface) MRb which is a main surface opposite to the upper surface MRa, and side surfaces (four four) intersecting the upper surface MRa and the back surface MRb. Side). That is, the appearance of the sealing portion MR is a thin plate surrounded by the top surface MRa, the back surface MRb, and the side surfaces. The planar shape of the top surface MRa and the back surface MRb of the sealing portion MR is formed in, for example, a rectangular shape, and the corner of this rectangle (planar rectangle) is dropped (chamfered) or the corner of this rectangle (planar rectangle). Can also be rounded. When the planar shape of the top surface MRa and the back surface MRb of the sealing part MR is rectangular, the planar shape (outer shape) intersecting with the thickness of the sealing part MR is rectangular (square).

封止部ＭＲの側面および裏面（ＭＲｂ）外周には、封止部ＭＲの外周に沿って複数のリードＬＤが露出されている。ここでは、リードＬＤが封止部ＭＲの外方に大きく突出することなく形成されており、半導体装置ＳＭ１はＱＦＮ構成とされている。また、封止部ＭＲの裏面ＭＲｂには、例えば平面略矩形状の３つのダイパッド（チップ搭載部）ＤＰ１，ＤＰ２，ＤＰ３の裏面（下面）が露出されている。このうち、ダイパッドＤＰ３の露出面積が最も大きく、次にダイパッドＤＰ２の露出面積が大きい。   A plurality of leads LD are exposed along the outer periphery of the sealing portion MR on the outer periphery of the side surface and the back surface (MRb) of the sealing portion MR. Here, the lead LD is formed without projecting greatly outside the sealing portion MR, and the semiconductor device SM1 has a QFN configuration. Further, on the back surface MRb of the sealing portion MR, for example, the back surfaces (lower surfaces) of three die pads (chip mounting portions) DP1, DP2, and DP3 having a substantially rectangular shape are exposed. Among these, the exposed area of the die pad DP3 is the largest, and the exposed area of the die pad DP2 is the next largest.

ただし、半導体装置ＳＭ１の構成はＱＦＮ構成に限定されるものではなく種々変更可能であり、例えばＱＦＰ（Quad Flat Package）構成やＳＯＰ（Small Out-line Package）構成等のような別のフラットパッケージ構成としても良い。ＱＦＰ構成の場合は、複数のリードＬＤが、封止部ＭＲの四辺（側面および裏面外周）から外方に大きく突出した状態で露出される。ＳＯＰ構成の場合は、複数のリードＬＤが、封止部ＭＲの二辺（側面および裏面外周）から外方に大きく突出した状態で露出される。   However, the configuration of the semiconductor device SM1 is not limited to the QFN configuration and can be variously changed. For example, another flat package configuration such as a QFP (Quad Flat Package) configuration or an SOP (Small Out-line Package) configuration. It is also good. In the case of the QFP configuration, the plurality of leads LD are exposed in a state of largely projecting outward from the four sides (side surface and rear surface outer periphery) of the sealing portion MR. In the case of the SOP configuration, the plurality of leads LD are exposed in a state of largely protruding outward from the two sides (side surface and rear surface outer periphery) of the sealing portion MR.

ダイパッドＤＰ１，ＤＰ２,ＤＰ３は、互いに所定の間隔を持って分離された状態で隣接して配置されている。ダイパッドＤＰ１，ＤＰ２,ＤＰ３は、その各々の中心が、半導体装置ＳＭ１（封止部ＭＲ）の中心からずれて配置されている。このうち、ダイパッドＤＰ３の全体面積（平面寸法）が最も大きく、次にダイパッドＤＰ２の全体面積（平面寸法）が大きく、ダイパッドＤＰ１の全体面積（平面寸法）が最も小さい。ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、各々の長辺が互いに沿うように配置されている。ダイパッドＤＰ１は、その一つの辺が、ダイパッドＤＰ２の短辺に沿い、かつ、ダイパッドＤＰ１の上記一つの辺に交差する他の一つの辺が、ダイパッドＤＰ３の長辺に沿うように配置されている。ダイパッドＤＰ１は、半導体チップＣＰＣを搭載するチップ搭載部（ドライバ用チップ搭載部、制御用チップ搭載部）であり、ダイパッドＤＰ２は、半導体チップＣＰＨを搭載するチップ搭載部（ハイサイド用チップ搭載部）であり、ダイパッドＤＰ３は、半導体チップＣＰＬを搭載するチップ搭載部（ロウサイド用チップ搭載部）である。   The die pads DP1, DP2, DP3 are arranged adjacent to each other in a state of being separated from each other with a predetermined interval. The centers of the die pads DP1, DP2, DP3 are arranged so as to be shifted from the center of the semiconductor device SM1 (sealing part MR). Of these, the entire area (planar dimension) of the die pad DP3 is the largest, the entire area (planar dimension) of the die pad DP2 is next, and the entire area (planar dimension) of the die pad DP1 is the smallest. The die pads DP1, DP2, DP3 are arranged so that their long sides are along each other. The die pad DP1 is arranged so that one side thereof is along the short side of the die pad DP2 and the other side intersecting with the one side of the die pad DP1 is along the long side of the die pad DP3. . The die pad DP1 is a chip mounting part (driver chip mounting part, control chip mounting part) for mounting the semiconductor chip CPC, and the die pad DP2 is a chip mounting part (high side chip mounting part) for mounting the semiconductor chip CPH. The die pad DP3 is a chip mounting portion (a low-side chip mounting portion) on which the semiconductor chip CPL is mounted.

各ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、少なくとも一部が封止部ＭＲによって封止されているが、本実施の形態では、各ダイパッドＤＰ１，ＤＰ２，ＤＰ３の裏面（下面）の一部は、封止部ＭＲの裏面ＭＲｂから露出されている。これにより、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの動作時に発生した熱を、主に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの裏面（下面）からダイパッドＤＰ１，ＤＰ２，ＤＰ３を通じて半導体装置ＳＭ１の外部に放熱することができる。各ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、そこに搭載される各半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの面積よりも大きく形成されていることにより、放熱性を向上させることができる。   Each die pad DP1, DP2, DP3 is at least partially sealed by a sealing portion MR, but in this embodiment, a part of the back surface (lower surface) of each die pad DP1, DP2, DP3 is sealed. It is exposed from the back surface MRb of the part MR. As a result, heat generated during operation of the semiconductor chips CPC, CPH, CPL can be radiated to the outside of the semiconductor device SM1 mainly from the back surface (lower surface) of the semiconductor chips CPC, CPH, CPL through the die pads DP1, DP2, DP3. it can. Since each die pad DP1, DP2, DP3 is formed larger than the area of each semiconductor chip CPC, CPH, CPL mounted thereon, heat dissipation can be improved.

ダイパッドＤＰ１，ＤＰ２,ＤＰ３、リードＬＤおよびリード配線ＬＢは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。銅（Ｃｕ）や銅（Ｃｕ）合金は、加工しやすい、熱伝導性が高い、および比較的安価であるという点で優れているため、ダイパッドＤＰ１，ＤＰ２,ＤＰ３、リードＬＤおよびリード配線ＬＢの主材料として銅（Ｃｕ）または銅合金は好適である。また、ダイパッドＤＰ１，ＤＰ２,ＤＰ３、リードＬＤおよびリード配線ＬＢが同じ材料（同じ金属材料）で形成されていれば、同じリードフレームを用いて半導体装置ＳＭ１を製造できるので、半導体装置ＳＭ１の製造が容易になる。また、ダイパッドＤＰ１，ＤＰ２,ＤＰ３、リードＬＤおよびリード配線ＬＢは、導電体で構成されているため、それぞれ導電体部とみなすこともできる。   The die pads DP1, DP2, DP3, the leads LD, and the lead wirings LB are made of a conductor and are preferably made of a metal material such as copper (Cu) or a copper alloy. Copper (Cu) and copper (Cu) alloys are excellent in that they are easy to process, have high thermal conductivity, and are relatively inexpensive, so that the die pads DP1, DP2, DP3, leads LD, and lead wires LB Copper (Cu) or a copper alloy is suitable as the main material. Further, if the die pads DP1, DP2, DP3, the leads LD, and the lead wirings LB are formed of the same material (same metal material), the semiconductor device SM1 can be manufactured using the same lead frame. It becomes easy. In addition, since the die pads DP1, DP2, DP3, the leads LD, and the lead wirings LB are made of conductors, they can be regarded as conductor portions.

また、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＢの主面（上面）において、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬが接触される領域、ワイヤＷＡが接触される領域、金属板ＭＰ１，ＭＰ２が接触される領域には、銀（Ａｇ）などからなるメッキ層（図示せず）を形成することもできる。これにより、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬ、金属板ＭＰ１，ＭＰ２およびワイヤＷＡを、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＢに、より的確に接続することができる。   In addition, in the main surfaces (upper surfaces) of the die pads DP1, DP2, DP3, leads LD and lead wiring LB, regions where the semiconductor chips CPC, CPH, CPL are in contact, regions where the wire WA is contacted, and metal plates MP1, MP2 are A plating layer (not shown) made of silver (Ag) or the like can be formed in the contact area. Thereby, the semiconductor chips CPC, CPH, CPL, the metal plates MP1, MP2, and the wire WA can be more accurately connected to the die pads DP1, DP2, DP3, the lead LD, and the lead wiring LB.

また、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤの裏面（下面）側の一部は、その総厚が（他の部分に比べて）相対的に薄くなっている。このため、封止部ＭＲの封止材料（封止樹脂材料）がダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤの裏面側の薄い部分に入り込むようになっている。これにより、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤと封止部ＭＲとの密着性を向上させることができるとともに、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤが封止部ＭＲから抜け難くなるため、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤの剥離や変形不良を低減または防止することができる。   The die pads DP1, DP2, DP3, the lead wiring LB, and a part of the lead LD on the back surface (lower surface) side have a relatively thin total thickness (compared to other parts). For this reason, the sealing material (sealing resin material) of the sealing portion MR enters the thin portions on the back side of the die pads DP1, DP2, DP3, the lead wiring LB, and the lead LD. As a result, the adhesion between the die pads DP1, DP2, DP3, the lead wiring LB and the lead LD and the sealing portion MR can be improved, and the die pads DP1, DP2, DP3, the lead wiring LB and the lead LD are sealed. Since it is difficult to remove from the MR, peeling or deformation defects of the die pads DP1, DP2, DP3, the lead wiring LB, and the lead LD can be reduced or prevented.

また、封止部ＭＲの裏面ＭＲｂで露出するダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤの各下面に、半田メッキ層などのメッキ層（図示せず）を形成することもできる。これにより、半導体装置ＳＭ１を実装基板（後述の配線基板２１に対応）などに実装（半田実装）しやすくすることができる。   Also, a plating layer (not shown) such as a solder plating layer can be formed on each lower surface of the die pads DP1, DP2, DP3, the lead wiring LB, and the lead LD exposed at the back surface MRb of the sealing portion MR. As a result, the semiconductor device SM1 can be easily mounted (solder mounted) on a mounting substrate (corresponding to a wiring substrate 21 described later).

ダイパッド（ハイサイド用チップ搭載部）ＤＰ２は、第１方向Ｘの長さが、第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッドＤＰ２の互いに交差する二辺（封止部ＭＲの外周に沿った二辺）には、その二辺に沿って、上記複数のリードＬＤのうちの複数のリードＬＤ１が一体的に接続されている。すなわち、ダイパッドＤＰ２と複数のリードＬＤ１とは、一体的に形成されている。この複数のリードＬＤ１（場合によってはダイパッドＤＰ２も）が上記端子ＴＥ１となり、半導体装置ＳＭ１の外部の電源（入力用電源）の高電位側の上記電位（電源電位）ＶＩＮがリードＬＤ１（端子ＴＥ１）供給されるようになっている。   The die pad (high-side chip mounting portion) DP2 is formed in a planar rectangular shape in which the length in the first direction X is longer than the length in the second direction Y. A plurality of leads LD1 of the plurality of leads LD are integrally connected to two sides (two sides along the outer periphery of the sealing portion MR) intersecting each other of the die pad DP2. Yes. That is, the die pad DP2 and the plurality of leads LD1 are integrally formed. The plurality of leads LD1 (and the die pad DP2 in some cases) serve as the terminal TE1, and the potential (power supply potential) VIN on the high potential side of the power supply (input power supply) external to the semiconductor device SM1 is the lead LD1 (terminal TE1). It comes to be supplied.

ダイパッドＤＰ２の主面（上面）上には、上記パワートランジスタ用の半導体チップ（半導体チップ）ＣＰＨが、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ２に向けた状態で搭載されている。すなわち、半導体チップＣＰＨは、導電性の接着層(接合材)ＳＤ１を介してダイパッドＤＰ２上に搭載（フェイスアップボンディング）されて接合（固定）されている。半導体チップＣＰＨの主面と裏面とは互いに反対側の面である。   On the main surface (upper surface) of the die pad DP2, the semiconductor chip (semiconductor chip) CPH for the power transistor faces the main surface (front surface, upper surface) upward and the back surface (lower surface) faces the die pad DP2. It is mounted in the state of facing. That is, the semiconductor chip CPH is mounted (face-up bonding) and bonded (fixed) on the die pad DP2 via the conductive adhesive layer (bonding material) SD1. The main surface and the back surface of the semiconductor chip CPH are opposite to each other.

この半導体チップＣＰＨは、半導体チップＣＰＣよりも細長い平面長方形状に形成されており、半導体チップＣＰＨの長辺がダイパッドＤＰ２の長手方向に沿うように配置されている。この半導体チップＣＰＨの裏面（裏面全面）には裏面電極（電極）ＢＥ１が形成されており、この裏面電極ＢＥ１は、導電性の接着層ＳＤ１を介してダイパッドＤＰ２に接合され電気的に接続されている。この半導体チップＣＰＨの裏面電極ＢＥ１は、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のドレインに電気的に接続されるとともに、上記センスＭＯＳＱＳ１のドレインにも電気的に接続されている。すなわち、半導体チップＣＰＨの裏面電極ＢＥ１は、上記ハイサイド用のパワーＭＯＳＱＨ１のドレイン電極と、上記センスＭＯＳＱＳ１のドレイン電極とを兼ねている。接着層ＳＤ１は、導電性の接合材（接着材）からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材（このペースト型接着材は既に硬化した状態となっている）を用いることもできる。   The semiconductor chip CPH is formed in a planar rectangular shape that is longer than the semiconductor chip CPC, and is arranged so that the long side of the semiconductor chip CPH is along the longitudinal direction of the die pad DP2. A back surface electrode (electrode) BE1 is formed on the back surface (entire back surface) of the semiconductor chip CPH, and this back surface electrode BE1 is joined and electrically connected to the die pad DP2 via the conductive adhesive layer SD1. Yes. The back electrode BE1 of the semiconductor chip CPH is electrically connected to the drain of the high-side power MOS QH1 formed in the semiconductor chip CPH, and is also electrically connected to the drain of the sense MOS QS1. . That is, the back electrode BE1 of the semiconductor chip CPH serves as both the drain electrode of the high-side power MOS QH1 and the drain electrode of the sense MOS QS1. The adhesive layer SD1 is made of a conductive bonding material (adhesive), preferably solder, but a paste-type conductive adhesive such as a silver paste (this paste-type adhesive is already cured). Can also be used.

また、この半導体チップＣＰＨの主面（表面、上面）上には、ゲート用のボンディングパッド（以下、単にパッドという）ＰＤＨＧと、ソース用のボンディングパッド（以下、単にパッドという）ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４とが配置されている。このうち、ゲート用のパッドＰＤＨＧとソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４とは、ワイヤＷＡ接続用の電極（パッド電極、電極パッド、ボンディングパッド）であり、ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、金属板ＭＰ１接続用の電極（パッド電極、電極パッド、ボンディングパッド）である。   On the main surface (surface, upper surface) of the semiconductor chip CPH, a gate bonding pad (hereinafter simply referred to as a pad) PDHG and a source bonding pad (hereinafter simply referred to as a pad) PDHS1a, PDHS1b, and PDHS2 , PDHS3, PDHS4 are arranged. Of these, the gate pad PDHG and the source pads PDHS2, PDHS3, and PDHS4 are electrodes (pad electrodes, electrode pads, bonding pads) for connecting the wire WA, and the source pads PDHS1a and PDHS1b are metal It is an electrode (pad electrode, electrode pad, bonding pad) for connecting the plate MP1.

半導体チップＣＰＨのゲート用のパッドＰＤＨＧは、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のゲート電極および上記センスＭＯＳＱＳ１のゲート電極に電気的に接続されている。すなわち、半導体チップＣＰＨのゲート用のパッドＰＤＨＧは、上記ハイサイド用のパワーＭＯＳＱＨ１のゲート用パッド（ボンディングパッド）と、上記センスＭＯＳＱＳ１のゲート用パッド（ボンディングパッド）とを兼ねている。このゲート用のパッドＰＤＨＧは、半導体チップＣＰＨの長手方向の一端側（半導体チップＣＰＣに対向する側の端部）に配置されている。すなわち、ゲート用のパッドＰＤＨＧは、半導体チップＣＰＨの主面において、半導体チップＣＰＣに対向する側の辺に沿って（より特定的には前記辺の中央付近に）配置されている。半導体チップＣＰＨは、ゲート用のパッドＰＤＨＧが半導体チップＣＰＣ側を向いた状態で配置されている。ゲート用のパッドＰＤＨＧは、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ１と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨのゲート用のパッドＰＤＨＧに接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ１に接合されている。ワイヤＷＡは、例えば金（Ａｕ）などの金属の細線によって形成されている。具体的には、半導体チップＣＰＨのゲート用のパッドＰＤＨＧは、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ１に電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記ドライバ回路ＤＲ１に電気的に接続されている（上記図１参照）。   The pad PDHG for the gate of the semiconductor chip CPH is electrically connected to the gate electrode of the high-side power MOSQH1 and the gate electrode of the sense MOSQS1 formed in the semiconductor chip CPH. That is, the gate pad PDHG of the semiconductor chip CPH serves as both the gate pad (bonding pad) of the high-side power MOSQH1 and the gate pad (bonding pad) of the sense MOSQS1. The gate pad PDHG is disposed on one end side in the longitudinal direction of the semiconductor chip CPH (end on the side facing the semiconductor chip CPC). That is, the gate pad PDHG is arranged along the side facing the semiconductor chip CPC (more specifically, near the center of the side) on the main surface of the semiconductor chip CPH. The semiconductor chip CPH is arranged with the gate pad PDHG facing the semiconductor chip CPC side. The gate pad PDHG is electrically connected to the pad PDC1 on the main surface of the semiconductor chip CPC through the wire WA (s). That is, one end of the wire WA is bonded to the gate pad PDHG of the semiconductor chip CPH, and the other end of the wire WA is bonded to the pad PDC1 of the semiconductor chip CPC. The wire WA is formed of a thin metal wire such as gold (Au), for example. Specifically, the gate pad PDHG of the semiconductor chip CPH is electrically connected to the pad PDC1 of the semiconductor chip CPC via the wire WA, and further through the internal wiring of the semiconductor chip CPC, the driver in the semiconductor chip CPC. It is electrically connected to the circuit DR1 (see FIG. 1 above).

半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３は、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のソースに電気的に接続され、一方、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４は、半導体チップＣＰＨ内に形成された上記センスＭＯＳＱＳ１のソースに電気的に接続されている。すなわち、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３は、上記ハイサイド用のパワーＭＯＳＱＨ１のソース用パッド（ボンディングパッド）に対応し、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４は、上記センスＭＯＳＱＳ１のソース用パッド（ボンディングパッド）に対応する。ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、上記ゲート用のパッドＰＤＨＧやソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４よりも大きく形成されている。一方、ソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４は、上記ゲート用のパッドＰＤＨＧが配置された半導体チップＣＰＨの長手方向の一端側（半導体チップＣＰＨに対向する側の端部）に配置されている。すなわち、ソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４は、半導体チップＣＰＨの主面において、半導体チップＣＰＣに対向する側の辺に沿って配置されている。従って、ゲート用のパッドＰＤＨＧおよびソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４は、半導体チップＣＰＨの主面において、半導体チップＣＰＣに対向する側の辺に沿って配置されている。ソース用のパッドＰＤＨＳ１ａ，ＰＤＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３同士は、半導体チップＣＰＨの最上層の保護膜（絶縁膜、後述の保護膜１２に対応）によって分離されているが、後述のように、その保護膜（半導体チップＣＰＨの最上層の保護膜）の下層では一体的に形成され電気的に接続されている。   The source pads PDHS1a, PDHS1b, PDHS2, and PDHS3 of the semiconductor chip CPH are electrically connected to the source of the high-side power MOS QH1 formed in the semiconductor chip CPH, while the source pads PDHS1a, PDHS1b, PDHS2, and PDHS3 are electrically connected to the source of the semiconductor chip CPH. The pad PDHS4 is electrically connected to the source of the sense MOS QS1 formed in the semiconductor chip CPH. That is, the source pads PDHS1a, PDHS1b, PDHS2, and PDHS3 of the semiconductor chip CPH correspond to the source pads (bonding pads) of the high-side power MOSQH1, and the source pad PDHS4 of the semiconductor chip CPH This corresponds to the source pad (bonding pad) of the sense MOS QS1. The source pads PDHS1a and PDHS1b are formed larger than the gate pad PDHG and the source pads PDHS2, PDHS3 and PDHS4. On the other hand, the source pads PDHS2, PDHS3, and PDHS4 are disposed on one end side in the longitudinal direction of the semiconductor chip CPH on which the gate pad PDHG is disposed (the end portion on the side facing the semiconductor chip CPH). That is, the source pads PDHS2, PDHS3, and PDHS4 are arranged along the side of the main surface of the semiconductor chip CPH facing the semiconductor chip CPC. Therefore, the gate pad PDHG and the source pads PDHS2, PDHS3, and PDHS4 are arranged along the side facing the semiconductor chip CPC on the main surface of the semiconductor chip CPH. The source pads PDHS1a, PDS1b, PDHS2, and PDHS3 are separated from each other by a protective film (insulating film, corresponding to a protective film 12 described later) of the semiconductor chip CPH. In the lower layer of (the uppermost protective film of the semiconductor chip CPH), they are integrally formed and electrically connected.

半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ（すなわち、上記ハイサイド用のパワーＭＯＳＱＨ１のソース）は、金属板（ハイサイド用金属板）ＭＰ１を通じて、ダイパッドＤＰ３と電気的に接続されている。すなわち、金属板ＭＰ１は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに導電性の接着層(接合材)ＳＤ２を介して接合され、また、ダイパッドＤＰ３の上面に導電性の接着層（接合材）ＳＤ３を介して接合されている。接着層ＳＤ２，ＳＤ３は、導電性の接合材（接着材）からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材（このペースト型接着材は既に硬化した状態となっている）を用いることもできる。金属板ＭＰ１を用いることで、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂとダイパッドＤＰ３とをワイヤによって接続する場合に比べて、ハイサイド用のパワーＭＯＳＱＨ１のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。   The source pads PDHS1a and PDHS1b (that is, the source of the high-side power MOSQH1) of the semiconductor chip CPH are electrically connected to the die pad DP3 through the metal plate (high-side metal plate) MP1. That is, the metal plate MP1 is bonded to the source pads PDHS1a and PDHS1b of the semiconductor chip CPH via the conductive adhesive layer (bonding material) SD2, and the conductive adhesive layer (bonding material) is formed on the upper surface of the die pad DP3. ) It is joined via SD3. The adhesive layers SD2 and SD3 are made of a conductive bonding material (adhesive material), preferably solder, but a paste-type conductive adhesive material such as silver paste (this paste-type adhesive material is already cured). Can also be used. By using the metal plate MP1, the on-resistance of the high-side power MOSQH1 can be reduced compared to the case where the source pads PDHS1a and PDHS1b of the semiconductor chip CPH and the die pad DP3 are connected by wires. For this reason, package resistance can be reduced and conduction loss can be reduced.

半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、パワーＭＯＳＱＨ１に流れる電流を出力するためのパッド（ボンディングパッド）である。パワーＭＯＳＱＨ１に流れる電流は、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂから半導体チップＣＰＨの外部に出力され、金属板ＭＰ１およびダイパッドＤＰを経て、リード２（このリードが上記端子ＴＥ４に対応する）から半導体装置ＳＭ１の外部に出力される（上記図１のコイルＬ１に出力される）。   The source pads PDHS1a and PDHS1b of the semiconductor chip CPH are pads (bonding pads) for outputting a current flowing through the power MOSQH1. The current flowing through the power MOS QH1 is output from the pads PDHS1a and PDHS1b to the outside of the semiconductor chip CPH, and passes through the metal plate MP1 and the die pad DP, from the lead 2 (this lead corresponds to the terminal TE4) to the outside of the semiconductor device SM1. Is output (outputted to the coil L1 in FIG. 1).

金属板ＭＰ１は、導電体からなる導体板であるが、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性および熱伝導性の高い金属（金属材料）によって形成されている。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板ＭＰ１が銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていれば、より好ましい。このように、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板ＭＰ１を用いることにより、半導体装置ＳＭ１のコストを低減できる。金属板ＭＰ１の第１方向Ｘおよび第２方向Ｙの寸法（幅）は、それぞれワイヤＷＡの直径よりも大きい。   The metal plate MP1 is a conductor plate made of a conductor, but preferably has high conductivity and thermal conductivity such as copper (Cu), copper (Cu) alloy, aluminum (Al) or aluminum (Al) alloy. It is made of metal (metal material). It is more preferable if the metal plate MP1 is formed of copper (Cu) or a copper (Cu) alloy in that it is easy to process, has high thermal conductivity, and is relatively inexpensive. As described above, the cost of the semiconductor device SM1 can be reduced by using the metal plate MP1 formed of a metal material cheaper than gold instead of the wire formed of gold (Au). The dimensions (widths) of the metal plate MP1 in the first direction X and the second direction Y are each larger than the diameter of the wire WA.

また、金属板ＭＰ１を半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂおよびダイパッドＤＰ３に接合（接続）するのに、導電性の接着層(接合材)ＳＤ２，ＳＤ３を用いずに、圧着などにより直接的に接合（接続）することもでき、この場合には、金属板ＭＰ１をアルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金により形成することが好ましい。但し、金属板ＭＰ１を半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂおよびダイパッドＤＰ３に半田で接合（接続）する（すなわち接着層ＳＤ２，ＳＤ３に半田を用いる）場合は、金属板ＭＰ１の位置ずれがより生じやすいため、後述するように、本実施の形態を適用する効果が、より大きくなる。半田を接着層ＳＤ２，ＳＤ３に用いる場合は、金属板ＭＰ１を銅（Ｃｕ）または銅（Ｃｕ）合金により形成することが好ましい。   Further, in order to join (connect) the metal plate MP1 to the source pads PDHS1a, PDHS1b and the die pad DP3 of the semiconductor chip CPH, it is possible to directly connect the metal plate MP1 by pressure bonding without using the conductive adhesive layers (bonding materials) SD2, SD3. In this case, the metal plate MP1 is preferably formed of aluminum (Al) or an aluminum (Al) alloy. However, when the metal plate MP1 is joined (connected) to the source pads PDHS1a and PDHS1b and the die pad DP3 of the semiconductor chip CPH by solder (that is, solder is used for the adhesive layers SD2 and SD3), the displacement of the metal plate MP1 is displaced. Since it is more likely to occur, as will be described later, the effect of applying the present embodiment is further increased. When solder is used for the adhesive layers SD2 and SD3, the metal plate MP1 is preferably formed of copper (Cu) or a copper (Cu) alloy.

金属板ＭＰ１は、以下のような第１部分ＭＰ１ａと第２部分ＭＰ１ｂと第３部分ＭＰ１ｃとを一体的に有している。   The metal plate MP1 integrally includes a first part MP1a, a second part MP1b, and a third part MP1c as described below.

第１部分（チップコンタクト部、ハイサイドチップコンタクト部）ＭＰ１ａは、導電性の接着層ＳＤ２を介してソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂと接合され電気的に接続された部分であり、例えば矩形状である。第１部分ＭＰ１ａは、図５に示されるように、断面で見ると、半導体チップＣＰＨの主面に沿うように平坦に形成されている。   The first portion (chip contact portion, high-side chip contact portion) MP1a is a portion that is joined and electrically connected to the source pads PDHS1a and PDHS1b through the conductive adhesive layer SD2, and has a rectangular shape, for example. is there. As shown in FIG. 5, the first portion MP1a is formed flat so as to be along the main surface of the semiconductor chip CPH when viewed in cross section.

第２部分（搭載部コンタクト部、チップ搭載部コンタクト部）ＭＰ１ｂは、導電性の接着層ＳＤ３を介してダイパッドＤＰ３（の主面）と接合され電気的に接続された部分である。第２部分ＭＰ１ｂは、図５に示されるように、断面で見ると、ダイパッドＤＰ３の主面に沿うように平坦に形成されている。   The second part (mounting part contact part, chip mounting part contact part) MP1b is a part joined and electrically connected to the die pad DP3 (the main surface thereof) via the conductive adhesive layer SD3. As shown in FIG. 5, the second portion MP1b is formed flat so as to be along the main surface of the die pad DP3 when viewed in cross section.

第３部分（中間部）ＭＰ１ｃは、第１部分ＭＰ１ａと第２部分ＭＰ１ｂとをつなぐ（連結する）部分である。第３部分ＭＰ１ｃおよび第２部分ＭＰ１ｂは、第１部分ＭＰ１ａとダイパッドＤＰ３とを接続するように、第１部分ＭＰ１の長辺側から第２方向Ｙに沿って延びるように設けられている。また、第３部分ＭＰ１ｃは、図５に示されるように、断面で見ると、半導体チップＣＰＨとダイパッドＤＰ３との間で、半導体チップＣＰＨの主面から遠ざかるように第１部分ＭＰ１ａおよび第２部分ＭＰ１ｂの高さよりも高くなっている。なお、ここで言う高さは、ダイパッドＤＰ１，ＤＰ２，ＤＰ３の裏面を基準としてそこから封止部ＭＲの厚さ方向（半導体チップＣＰＨの主面に対して垂直に交差する方向）に向かって離れた位置までの距離を言う。   The third part (intermediate part) MP1c is a part that connects (connects) the first part MP1a and the second part MP1b. The third part MP1c and the second part MP1b are provided so as to extend along the second direction Y from the long side of the first part MP1 so as to connect the first part MP1a and the die pad DP3. Further, as shown in FIG. 5, the third part MP1 c and the second part MP1a and the second part are separated from the main surface of the semiconductor chip CPH between the semiconductor chip CPH and the die pad DP3 when viewed in cross section. It is higher than the height of MP1b. Note that the height referred to here is separated from the back surface of the die pad DP1, DP2, DP3 toward the thickness direction of the sealing portion MR (direction perpendicular to the main surface of the semiconductor chip CPH). Say the distance to the position.

半導体チップＣＰＨおよび半導体チップＣＰＬは、平面矩形状であり、それぞれ、一組の長辺と、これに交差する一組の短辺とを有しているが、半導体チップＣＰＨと半導体チップＣＰＬとは、互いの長辺同士が対向しており、金属板ＭＰ１は、半導体チップＣＰＬに対向する半導体チップＣＰＨの長辺に交差するように配置されている。   The semiconductor chip CPH and the semiconductor chip CPL are rectangular in shape, each having a set of long sides and a set of short sides intersecting with the semiconductor chip CPH and the semiconductor chip CPL. The long sides of each other are opposed to each other, and the metal plate MP1 is disposed so as to intersect the long side of the semiconductor chip CPH facing the semiconductor chip CPL.

金属板ＭＰ１は、発熱源となる半導体チップＣＰＨの主面の一部を覆うように配置されており、半導体チップＣＰＨは、金属板ＭＰ１およびダイパッドＤＰ２によって挟み込まれている。このため、半導体チップＣＰＨで生じた熱は、半導体チップＣＰＨの裏面からダイパッドＤＰ２を通じて放散される他に、半導体チップＣＰＨの主面から金属板ＭＰ１を通じて放散されるようになっており、その結果、半導体チップＣＰＨで発生した熱の放散性を向上させることができる。   The metal plate MP1 is disposed so as to cover a part of the main surface of the semiconductor chip CPH serving as a heat generation source, and the semiconductor chip CPH is sandwiched between the metal plate MP1 and the die pad DP2. For this reason, the heat generated in the semiconductor chip CPH is dissipated through the die pad DP2 from the back surface of the semiconductor chip CPH, and is dissipated through the metal plate MP1 from the main surface of the semiconductor chip CPH. The dissipating property of heat generated in the semiconductor chip CPH can be improved.

また、半導体チップＣＰＨのソース用のパッドＰＤＨＳ２は、ワイヤＷＡ（単数または複数）を通じて、複数のリードＬＤのうちの、ダイパッドＤＰ１，ＤＰ２，ＤＰ３に連結されていないリードＬＤ５と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ２に接合され、そのワイヤＷＡの他端はリードＬＤ５に接合されている。この半導体チップＣＰＨのパッドＰＤＨＳ２にワイヤＷＡで接続されたリードＬＤ５が、上記端子ＴＥ５となる。具体的には、半導体チップＣＰＨのソース用のパッドＰＤＨＳ２は、ワイヤＷＡを介してリードＬＤ５に電気的に接続され、更に半導体装置ＳＭ１を実装する実装基板（後述の配線基板２１に対応）の配線などを通じて、半導体装置ＳＭ１の外部の上記コンデンサＣＢＴに電気的に接続されている（上記図１参照）。   Further, the source pad PDHS2 of the semiconductor chip CPH is electrically connected to a lead LD5 that is not connected to the die pads DP1, DP2, DP3 among the plurality of leads LD through the wire WA (single or plural). Yes. That is, one end of the wire WA is joined to the source pad PDHS2 of the semiconductor chip CPH, and the other end of the wire WA is joined to the lead LD5. The lead LD5 connected to the pad PDHS2 of the semiconductor chip CPH by the wire WA becomes the terminal TE5. Specifically, the source pad PDHS2 of the semiconductor chip CPH is electrically connected to the lead LD5 via the wire WA, and further the wiring of the mounting substrate (corresponding to the wiring substrate 21 described later) on which the semiconductor device SM1 is mounted. Are electrically connected to the capacitor CBT outside the semiconductor device SM1 (see FIG. 1 above).

また、半導体チップＣＰＨのソース用のパッドＰＤＨＳ３は、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ２と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ３に接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ２に接合されている。具体的には、半導体チップＣＰＨのソース用のパッドＰＤＨＳ３は、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２に電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記アンプ回路ＡＭＰ１および上記ドライバ回路ＤＲ１に電気的に接続されている（上記図１参照）。半導体チップＣＰＨのソース用のパッドＰＤＨＳ３は、パワーＭＯＳＱＨ１のソース電圧を検出するためのパッド（ボンディングパッド）である。   Further, the source pad PDHS3 of the semiconductor chip CPH is electrically connected to the pad PDC2 on the main surface of the semiconductor chip CPC through the wire WA (s). That is, one end of the wire WA is joined to the source pad PDHS3 of the semiconductor chip CPH, and the other end of the wire WA is joined to the pad PDC2 of the semiconductor chip CPC. Specifically, the source pad PDHS3 of the semiconductor chip CPH is electrically connected to the pad PDC2 of the semiconductor chip CPC through the wire WA, and further, the amplifier in the semiconductor chip CPC through the internal wiring of the semiconductor chip CPC. The circuit is electrically connected to the circuit AMP1 and the driver circuit DR1 (see FIG. 1 above). The source pad PDHS3 of the semiconductor chip CPH is a pad (bonding pad) for detecting the source voltage of the power MOS QH1.

また、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４は、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ３と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４に接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ３に接合されている。具体的には、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４は、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ３に電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記アンプ回路ＡＭＰ１および上記トランジスタＴＲ１に電気的に接続されている（上記図１参照）。   Further, the source pad PDHS4 of the semiconductor chip CPH is electrically connected to the pad PDC3 on the main surface of the semiconductor chip CPC through the wire WA (s). That is, one end of the wire WA is joined to the source pad PDHS4 of the semiconductor chip CPH, and the other end of the wire WA is joined to the pad PDC3 of the semiconductor chip CPC. Specifically, the source pad PDHS4 of the semiconductor chip CPH is electrically connected to the pad PDC3 of the semiconductor chip CPC through the wire WA, and further, the amplifier in the semiconductor chip CPC through the internal wiring of the semiconductor chip CPC. It is electrically connected to the circuit AMP1 and the transistor TR1 (see FIG. 1 above).

ここで、パッドＰＤＣ２，ＰＤＣ３は半導体チップＣＰＣ内の内部配線によってアンプ回路ＡＭＰ１に接続されており、このアンプ回路ＡＭＰ１は、パッドＰＤＣ２の入力電圧とパッドＰＤＣ３の入力電圧との差に応じてトランジスタＴＲ１を駆動し、パッドＰＤＣ２の入力電圧とパッドＰＤＣ３の入力電圧とが同じに（等しく）なるように、センスＭＯＳＱＳ１に流れる電流を制御する。このため、アンプ回路ＡＭＰおよびトランジスタＴＲ１で構成される回路は、パッドＰＤＣ２の電圧（入力電圧）とパッドＰＤＣ３の電圧（入力電圧）とが同じになるようにセンスＭＯＳＱＳ１に流れる電流を制御する回路（第１回路）とみなすことができ、この回路は、半導体チップＣＰＣ内においてパッドＰＤＣ２およびパッドＰＤＣ３に接続されている。パッドＰＤＨＳ３とパッドＰＤＣ２がワイヤＷＡで接続され、パッドＰＤＨＳ４とパッドＰＤＣ３が他のワイヤＷＡで接続されているため、半導体チップＣＰＨのパッドＰＤＨＳ３の出力電圧が、パッドＰＤＣ２の入力電圧に対応し、半導体チップＣＰＨのパッドＰＤＨＳ４の出力電圧が、パッドＰＤＣ３の入力電圧に対応している。   Here, the pads PDC2 and PDC3 are connected to the amplifier circuit AMP1 by internal wiring in the semiconductor chip CPC. The amplifier circuit AMP1 is a transistor TR1 according to the difference between the input voltage of the pad PDC2 and the input voltage of the pad PDC3. And the current flowing through the sense MOS QS1 is controlled so that the input voltage of the pad PDC2 and the input voltage of the pad PDC3 are the same (equal). For this reason, the circuit composed of the amplifier circuit AMP and the transistor TR1 controls the current flowing in the sense MOS QS1 so that the voltage of the pad PDC2 (input voltage) and the voltage of the pad PDC3 (input voltage) are the same ( This circuit is connected to the pads PDC2 and PDC3 in the semiconductor chip CPC. Since the pad PDHS3 and the pad PDC2 are connected by the wire WA, and the pad PDHS4 and the pad PDC3 are connected by another wire WA, the output voltage of the pad PDHS3 of the semiconductor chip CPH corresponds to the input voltage of the pad PDC2, and the semiconductor The output voltage of the pad PDHS4 of the chip CPH corresponds to the input voltage of the pad PDC3.

ダイパッド（ロウサイド用チップ搭載部）ＤＰ３は、第１方向Ｘの長さが、第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッドＤＰ３には、上記複数のリードＬＤのうちの複数のリードＬＤ２が一体的に接続されている。すなわち、ダイパッドＤＰ３と複数のリードＬＤ２とは、一体的に形成されている。この複数のリードＬＤ２（場合によってはダイパッドＤＰ３も）が、上記端子（出力用の端子）ＴＥ４となる。   The die pad (low-side chip mounting portion) DP3 is formed in a planar rectangular shape in which the length in the first direction X is longer than the length in the second direction Y. A plurality of leads LD2 among the plurality of leads LD are integrally connected to the die pad DP3. That is, the die pad DP3 and the plurality of leads LD2 are integrally formed. The plurality of leads LD2 (and the die pad DP3 in some cases) serve as the terminal (output terminal) TE4.

このダイパッドＤＰ３の主面（上面）上には、上記パワートランジスタ用の半導体チップＣＰＬが、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ３に向けた状態で搭載されている。すなわち、半導体チップＣＰＬは、導電性の接着層ＳＤ１を介してダイパッドＤＰ３上に搭載（フェイスアップボンディング）されて接合（固定）されている。半導体チップＣＰＬの主面と裏面とは互いに反対側の面である。   On the main surface (upper surface) of the die pad DP3, the power transistor semiconductor chip CPL has its main surface (front surface, upper surface) facing upward and its back surface (lower surface) facing the die pad DP3. It is mounted with. That is, the semiconductor chip CPL is mounted (face-up bonding) and bonded (fixed) on the die pad DP3 via the conductive adhesive layer SD1. The main surface and the back surface of the semiconductor chip CPL are opposite surfaces.

半導体チップＣＰＬは、平面長方形状に形成されており、半導体チップＣＰＬの長辺がダイパッドＤＰ３の長手方向に沿うように配置されている。半導体チップＣＰＬの平面積は、上記半導体チップＣＰＨおよび半導体チップＣＰＣの各々の平面積よりも大きい。ロウサイド用のパワーＭＯＳＱＬ１は、ハイサイド用のパワーＭＯＳＱＨ１よりもオン時間が長いため、パワーＭＯＳＱＬ１のオン抵抗は、パワーＭＯＳＱＨ１のオン抵抗よりもさらに低減する必要があるので、半導体チップＣＰＬの外形サイズ（面積）は、半導体チップＣＰＨの外形サイズ（面積）よりも大きく形成されている。この半導体チップＣＰＬの裏面（裏面全面）には裏面電極（電極）ＢＥ２が形成されており、この裏面電極ＢＥ２は、導電性の接着層ＳＤ１を介してダイパッドＤＰ３に接合され電気的に接続されている。この半導体チップＣＰＬの裏面電極ＢＥ２は、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のドレインに電気的に接続されている。すなわち、半導体チップＣＰＬの裏面電極ＢＥ２は、上記ロウサイド用のパワーＭＯＳＱＬ１のドレイン電極に対応している。   The semiconductor chip CPL is formed in a planar rectangular shape, and is arranged so that the long side of the semiconductor chip CPL is along the longitudinal direction of the die pad DP3. The plane area of the semiconductor chip CPL is larger than the plane area of each of the semiconductor chip CPH and the semiconductor chip CPC. Since the low-side power MOS QL1 has a longer on-time than the high-side power MOS QH1, the on-resistance of the power MOS QL1 needs to be further reduced than the on-resistance of the power MOS QH1, so that the external size ( The (area) is formed larger than the outer size (area) of the semiconductor chip CPH. A back surface electrode (electrode) BE2 is formed on the back surface (entire back surface) of the semiconductor chip CPL, and this back surface electrode BE2 is joined and electrically connected to the die pad DP3 through the conductive adhesive layer SD1. Yes. The back electrode BE2 of the semiconductor chip CPL is electrically connected to the drain of the low-side power MOS QL1 formed in the semiconductor chip CPL. That is, the back surface electrode BE2 of the semiconductor chip CPL corresponds to the drain electrode of the low-side power MOS QL1.

また、この半導体チップＣＰＬの主面（表面、上面）上には、ゲート用のボンディングパッド（以下、単にパッドという）ＰＤＬＧと、ソース用のボンディングパッド（以下、単にパッドという）パッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４とが配置されている。このうち、ゲート用のパッドＰＤＬＧとソース用のパッドＰＤＬＳ４とは、ワイヤＷＡ接続用の電極（パッド電極、電極パッド）であり、ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３は、金属板ＭＰ２接続用の電極（パッド電極、電極パッド）である。   Further, on the main surface (surface, upper surface) of the semiconductor chip CPL, there are gate bonding pads (hereinafter simply referred to as pads) PDLG and source bonding pads (hereinafter simply referred to as pads) pads PDLS1, PDLS2, and so on. PDLS3 and PDLS4 are arranged. Among them, the gate pad PDLG and the source pad PDLS4 are electrodes (pad electrodes, electrode pads) for connecting the wire WA, and the source pads PDLS1, PDLS2, and PDLS3 are for connecting the metal plate MP2. It is an electrode (pad electrode, electrode pad).

半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のゲート電極に電気的に接続されている。すなわち、半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、上記ロウサイド用のパワーＭＯＳＱＬ１のゲート用パッド（ボンディングパッド）に対応する。このゲート用のパッドＰＤＬＧは、半導体チップＣＰＬの長手方向の一端側の角部近傍に配置されている。半導体チップＣＰＬは、上記ゲート用のパッドＰＤＬＧが上記半導体チップＣＰＣ側を向いた状態で配置されている。ゲート用のパッドＰＤＬＧは、ワイヤＷＡ（単数または複数）を通じて、上記半導体チップＣＰＣの主面のパッドＰＤＣ４と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＬのゲート用のパッドＰＤＬＧに接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ４に接合されている。具体的には、半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ４に電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記ドライバ回路ＤＲ２に電気的に接続されている（上記図１参照）。   The gate pad PDLG of the semiconductor chip CPL is electrically connected to the gate electrode of the low-side power MOS QL1 formed in the semiconductor chip CPL. That is, the gate pad PDLG of the semiconductor chip CPL corresponds to the gate pad (bonding pad) of the low-side power MOS QL1. The gate pad PDLG is disposed in the vicinity of a corner on one end side in the longitudinal direction of the semiconductor chip CPL. The semiconductor chip CPL is arranged with the gate pad PDLG facing the semiconductor chip CPC side. The gate pad PDLG is electrically connected to the pad PDC4 on the main surface of the semiconductor chip CPC through the wire WA (s). That is, one end of the wire WA is bonded to the gate pad PDLG of the semiconductor chip CPL, and the other end of the wire WA is bonded to the pad PDC4 of the semiconductor chip CPC. Specifically, the gate pad PDLG of the semiconductor chip CPL is electrically connected to the pad PDC4 of the semiconductor chip CPC through the wire WA, and further through the internal wiring of the semiconductor chip CPC, the driver in the semiconductor chip CPC. It is electrically connected to the circuit DR2 (see FIG. 1 above).

半導体チップＣＰＬのソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４は、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のソースに電気的に接続されている。すなわち、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４は、上記ロウサイド用のパワーＭＯＳＱＬ１のソース用パッド（ボンディングパッド）に対応する。ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３は、上記ゲート用のパッドＰＤＬＧやソース用のパッドＰＤＬＳ４よりも大きく、例えば、半導体チップＣＰＬの長手方向（第１方向Ｘ）に沿って延在する長方形状に形成されている。一方、ソース用のパッドＰＤＬＳ４は、上記ゲート用のパッドＰＤＬＧが配置された半導体チップＣＰＬの長手方向の一端側の角部近傍に配置されている。ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４同士は、半導体チップＣＰＬの最上層の保護膜（絶縁膜、後述の保護膜１２に対応）によって分離されているが、その保護膜（半導体チップＣＰＬの最上層の保護膜）の下層では一体的に形成され電気的に接続されている。   The source pads PDLS1, PDLS2, PDLS3, and PDLS4 of the semiconductor chip CPL are electrically connected to the source of the low-side power MOSQL1 formed in the semiconductor chip CPL. That is, the source pads PDLS1, PDLS2, PDLS3, and PDLS4 of the semiconductor chip CPL correspond to the source pads (bonding pads) of the low-side power MOSQL1. The source pads PDLS1, PDLS2, and PDLS3 are larger than the gate pad PDLG and the source pad PDLS4, for example, in a rectangular shape extending along the longitudinal direction (first direction X) of the semiconductor chip CPL. Is formed. On the other hand, the source pad PDLS4 is disposed in the vicinity of a corner on one end side in the longitudinal direction of the semiconductor chip CPL on which the gate pad PDLG is disposed. The source pads PDLS1, PDLS2, PDLS3, and PDLS4 are separated from each other by the uppermost protective film (insulating film, corresponding to a protective film 12 described later) of the semiconductor chip CPL. The lower layer of the uppermost protective film is integrally formed and electrically connected.

ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３（すなわち、上記ロウサイド用のパワーＭＯＳＱＬ１のソース）は、金属板（ロウサイド用金属板）ＭＰ２を通じて、リード配線ＬＢと電気的に接続されている。これにより、ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３とリード配線ＬＢとをワイヤによって接続する場合に比べて、ロウサイド用のパワーＭＯＳＱＬ１のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。   The source pads PDLS1, PDLS2, and PDLS3 (that is, the source of the low-side power MOS QL1) are electrically connected to the lead wiring LB through the metal plate (low-side metal plate) MP2. As a result, the on-resistance of the low-side power MOS QL1 can be reduced as compared with the case where the source pads PDLS1, PDLS2, and PDLS3 and the lead wiring LB are connected by wires. For this reason, package resistance can be reduced and conduction loss can be reduced.

この金属板ＭＰ２は、導電体からなる導体板であるが、好ましくは上記金属板ＭＰ１と同じ材料（金属材料）で形成されており、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金等のような導電性および熱伝導性の高い金属によって形成されている。上記金属板ＭＰ１と同様に金属板ＭＰ２も、加工しやすい、熱伝導性が高い、および比較的安価であるという点で、銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていれば、より好ましい。このように、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板ＭＰ２を用いることにより、半導体装置ＳＭ１のコストを低減できる。金属板ＭＰ２の第１方向Ｘおよび第２方向Ｙの寸法（幅）は、それぞれワイヤＷＡの直径よりも大きい。また、金属板ＭＰ２の平面積は、金属板ＭＰ１の平面積よりも大きい。   The metal plate MP2 is a conductor plate made of a conductor, and is preferably formed of the same material (metal material) as the metal plate MP1, preferably copper (Cu), copper (Cu) alloy, aluminum (Al) or an aluminum (Al) alloy or the like is formed of a metal having high conductivity and heat conductivity. If the metal plate MP2 is formed of copper (Cu) or a copper (Cu) alloy in terms of easy processing, high thermal conductivity, and relatively low cost as well as the metal plate MP1, preferable. In this way, the cost of the semiconductor device SM1 can be reduced by using the metal plate MP2 formed of a metal material cheaper than gold instead of the wire formed of gold (Au). The dimensions (widths) of the metal plate MP2 in the first direction X and the second direction Y are each larger than the diameter of the wire WA. Further, the plane area of the metal plate MP2 is larger than the plane area of the metal plate MP1.

なお、金属板ＭＰ２を半導体チップＣＰＬのソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３およびリード配線ＬＢに接合（接続）するのに、導電性の接着層(接合材)ＳＤ２，ＳＤ３を用いずに、圧着などにより直接的に接合（接続）することもでき、この場合には、金属板ＭＰ２をアルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金により形成することが好ましい。一方、金属板ＭＰ２を半導体チップＣＰＬのソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３およびリード配線ＬＢに半田で接合（接続）する（すなわち接着層ＳＤ２，ＳＤ３に半田を用いる）場合は、金属板ＭＰ２を銅（Ｃｕ）または銅（Ｃｕ）合金により形成することが好ましい。   Note that the metal plate MP2 is bonded to the source pads PDLS1, PDLS2, and PDLS3 and the lead wiring LB of the semiconductor chip CPL without using the conductive adhesive layers (bonding materials) SD2 and SD3. For example, in this case, the metal plate MP2 is preferably formed of aluminum (Al) or an aluminum (Al) alloy. On the other hand, when the metal plate MP2 is soldered (connected) to the source pads PDLS1, PDLS2, PDLS3 and the lead wiring LB of the semiconductor chip CPL (that is, solder is used for the adhesive layers SD2 and SD3), the metal plate MP2 is used. It is preferable to form with copper (Cu) or a copper (Cu) alloy.

金属板ＭＰ２は、以下のような第１部分ＭＰ２ａと、第２部分ＭＰ２ｂと、第３部分ＭＰ２ｃとを一体的に有している。   The metal plate MP2 integrally includes a first part MP2a, a second part MP2b, and a third part MP2c as described below.

第１部分（チップコンタクト部、ロウサイドチップコンタクト部）ＭＰ２ａは、導電性の接着層ＳＤ２を介してソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３と接合され電気的に接続された部分であり、例えば矩形状である。第１部分ＭＰ２ａは、図５および図６に示されるように、断面で見ると、半導体チップＣＰＬの主面に沿うように平坦に形成されている。   The first portion (chip contact portion, low-side chip contact portion) MP2a is a portion that is joined and electrically connected to the source pads PDLS1, PDLS2, and PDLS3 via the conductive adhesive layer SD2, for example, rectangular. Shape. As shown in FIGS. 5 and 6, the first part MP2a is formed flat so as to be along the main surface of the semiconductor chip CPL when viewed in cross section.

第２部分（リードコンタクト部）ＭＰ２ｂは、導電性の接着層ＳＤ３を介してリード配線ＬＢと接合され電気的に接続された部分である。第２部分ＭＰ２ｂは、リード配線ＬＢの一部に平面的に重なっている。第２部分ＭＰ２ｂは、図５および図６に示されるように、断面で見ると、リード配線ＬＢの主面に沿うように平坦に形成されている。   The second portion (lead contact portion) MP2b is a portion that is joined and electrically connected to the lead wiring LB via the conductive adhesive layer SD3. The second part MP2b overlaps with a part of the lead wiring LB in a planar manner. As shown in FIGS. 5 and 6, the second portion MP2b is formed flat so as to be along the main surface of the lead wiring LB when viewed in cross section.

第３部分（中間部）ＭＰ２ｃは、第１部分ＭＰ２ａと第２部分ＭＰ２ｂとをつなぐ（連結する）部分である。   The third part (intermediate part) MP2c is a part that connects (connects) the first part MP2a and the second part MP2b.

第３部分ＭＰ２ｃおよび第２部分ＭＰ２ｂの組は、単数または複数設けることができ、図２の場合は、第１部分ＭＰ２ａとリード配線ＬＢとを接続するように第１部分ＭＰ２ａの短辺側から第１方向Ｘに沿って延びるように設けられたものが１組と、第１部分ＭＰ２ａとリード配線ＬＢとを接続するように第１部分ＭＰ２ａの長辺側から第２方向Ｙに沿って延びるように設けられたものが３組設けられている。また、第３部分ＭＰ２ｃは、図５および図６に示されるように、断面で見ると、半導体チップＣＰＬとリード配線ＬＢとの間で、半導体チップＣＰＬの主面から遠ざかるように第１部分ＭＰ２ａおよび第２部分ＭＰ２ｂの高さよりも高くなっている。   One or a plurality of sets of the third part MP2c and the second part MP2b can be provided. In the case of FIG. 2, from the short side of the first part MP2a so as to connect the first part MP2a and the lead wiring LB. A pair provided so as to extend along the first direction X extends along the second direction Y from the long side of the first part MP2a so as to connect the first part MP2a and the lead wiring LB. Three sets are provided as described above. Further, as shown in FIG. 5 and FIG. 6, the third portion MP2c has a first portion MP2a so as to be away from the main surface of the semiconductor chip CPL between the semiconductor chip CPL and the lead wiring LB when viewed in cross section. And it is higher than the height of the second part MP2b.

金属板ＭＰ２は、発熱源となる半導体チップＣＰＬの主面の一部を覆うように配置されており、半導体チップＣＰＬは、金属板ＭＰ２およびダイパッドＤＰ３によって挟み込まれている。このため、半導体チップＣＰＬで生じた熱は、半導体チップＣＰＬの裏面からダイパッドＤＰ３を通じて放散される他に、半導体チップＣＰＬの主面から金属板ＭＰ２を通じて放散されるようになっており、その結果、半導体チップＣＰＬで発生した熱の放散性を向上させることができる。   The metal plate MP2 is disposed so as to cover a part of the main surface of the semiconductor chip CPL which becomes a heat source, and the semiconductor chip CPL is sandwiched between the metal plate MP2 and the die pad DP3. For this reason, the heat generated in the semiconductor chip CPL is dissipated from the main surface of the semiconductor chip CPL through the metal plate MP2 in addition to being dissipated through the die pad DP3 from the back surface of the semiconductor chip CPL. The dissipating property of heat generated in the semiconductor chip CPL can be improved.

また、半導体チップＣＰＬのソース用のパッドＰＤＬＳ４は、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ５と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＬのソース用のパッドＰＤＬＳ４に接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ５に接合されている。具体的には、半導体チップＣＰＬのソース用のパッドＰＤＨＳ４は、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ５に電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記ドライバ回路ＤＲ２に電気的に接続されている（上記図１参照）。   Further, the source pad PDLS4 of the semiconductor chip CPL is electrically connected to the pad PDC5 on the main surface of the semiconductor chip CPC through the wire WA (s). That is, one end of the wire WA is joined to the source pad PDLS4 of the semiconductor chip CPL, and the other end of the wire WA is joined to the pad PDC5 of the semiconductor chip CPC. Specifically, the source pad PDHS4 of the semiconductor chip CPL is electrically connected to the pad PDC5 of the semiconductor chip CPC through the wire WA, and further through the internal wiring of the semiconductor chip CPC, the driver in the semiconductor chip CPC. It is electrically connected to the circuit DR2 (see FIG. 1 above).

リード配線ＬＢは、ダイパッドＤＰ３の１つの角部の近傍に、ダイパッドＤＰ３から離れた状態で隣接して配置されている。リード配線ＬＢの平面形状は、ダイパッドＤＰ３の１つの角部を挟んで交差する短辺と長辺に沿って延びる平面Ｌ字状のパターンとされている。これにより、主回路の電流経路を短縮できるので、インダクタンスを低減できる。   The lead wiring LB is disposed adjacent to one corner of the die pad DP3 in a state of being separated from the die pad DP3. The planar shape of the lead wiring LB is a planar L-shaped pattern extending along the short side and the long side intersecting with one corner of the die pad DP3. Thereby, since the current path of the main circuit can be shortened, inductance can be reduced.

また、リード配線ＬＢには、上記複数のリードＬＤのうちの複数のリードＬＤ３が一体的に接続されている。すなわち、リード配線ＬＢと複数のリードＬＤ３とは、一体的に形成されている。この複数のリードＬＤ３が上記端子ＴＥ２となり、上記基準電位ＧＮＤがリードＬＤ３（端子ＴＥ２）に供給されるようになっている。従って、リード配線ＬＢおよびそれに一体的に接続された複数のリードＬＤ３は、グランド電位供給用のグランド端子部とみなすことができる。   A plurality of leads LD3 among the plurality of leads LD are integrally connected to the lead wiring LB. That is, the lead wiring LB and the plurality of leads LD3 are integrally formed. The plurality of leads LD3 serve as the terminal TE2, and the reference potential GND is supplied to the lead LD3 (terminal TE2). Therefore, the lead wiring LB and the plurality of leads LD3 integrally connected thereto can be regarded as a ground terminal for supplying a ground potential.

このように複数のリードＬＤ３をリード配線ＬＢにまとめて接続したことにより、複数のリードＬＤ３が分割されている場合よりも体積を増加させることができるので、配線抵抗を低減でき、基準電位ＧＮＤを強化することができる。このような構成は、ロウサイド用のパワーＭＯＳＱＬ１のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成である。すなわち、上記のような構成にすることにより、パワーＭＯＳＱＬ１のソース側のオン抵抗を低減できるので、パワーＭＯＳＱＬ１の導通損失を低減できる。また、基準電位ＧＮＤを強化できるので、動作安定性を向上させることができる。   Since the plurality of leads LD3 are collectively connected to the lead wiring LB in this way, the volume can be increased as compared with the case where the plurality of leads LD3 are divided, so that the wiring resistance can be reduced and the reference potential GND is set. Can be strengthened. Such a configuration is a configuration that takes into account that an increase in the on-resistance on the source side of the low-side power MOS QL1 greatly affects an increase in switching loss. That is, with the configuration as described above, the on-resistance on the source side of the power MOS QL1 can be reduced, so that the conduction loss of the power MOS QL1 can be reduced. In addition, since the reference potential GND can be strengthened, the operation stability can be improved.

上記ダイパッド（制御用チップ搭載部）ＤＰ１は、平面略矩形状に形成されている。このダイパッドＤＰ１には、上記複数のリードＬＤのうちの複数のリードＬＤ４が一体的に接続されている。すなわち、ダイパッドＤＰ１と複数のリードＬＤ４とは、一体的に形成されている。このダイパッドＤＰ１の主面（上面）上には、上記制御回路ＣＬＣが形成された半導体チップＣＰＣが、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ１に向けた状態で搭載されている。半導体チップＣＰＣは、接着層ＳＤ４を介してダイパッドＤＰ１上に搭載（フェイスアップボンディング）されて接合（固定）されているが、この接着層ＳＤ４は、導電性であっても、絶縁性であってもよい。この半導体チップＣＰＣも平面矩形状に形成されている。半導体チップＣＰＣの主面に形成されたパッドのうち、半導体チップＣＰＨ（パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１）とワイヤＷＡで接続されるパッドＰＤＣ１，ＰＤＣ２，ＰＤＣ３は、半導体チップＣＰＣの主面において、半導体チップＣＰＨと隣接する側の辺に近くなるように配置されている。また、半導体チップＣＰＬ（パワーＭＯＳＱＬ１）とワイヤＷＡで接続されるパッドＰＤＣ４，ＰＤＣ５は、半導体チップＣＰＣの主面において、半導体チップＣＰＬと隣接する側の辺に近くなるように配置されている。これにより、ワイヤＷＡの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスをさらに低減することができる。   The die pad (control chip mounting portion) DP1 is formed in a substantially rectangular plane. A plurality of leads LD4 of the plurality of leads LD are integrally connected to the die pad DP1. That is, the die pad DP1 and the plurality of leads LD4 are integrally formed. On the main surface (upper surface) of the die pad DP1, the semiconductor chip CPC on which the control circuit CLC is formed faces the main surface (front surface, upper surface) upward and the back surface (lower surface) faces the die pad DP1. It is mounted in the state of facing. The semiconductor chip CPC is mounted (face-up bonding) and bonded (fixed) on the die pad DP1 via the adhesive layer SD4. The adhesive layer SD4 is electrically conductive or insulating. Also good. This semiconductor chip CPC is also formed in a planar rectangular shape. Of the pads formed on the main surface of the semiconductor chip CPC, the pads PDC1, PDC2, and PDC3 connected to the semiconductor chip CPH (power MOS QH1 and sense MOS QS1) by the wire WA are the semiconductor chip CPH on the main surface of the semiconductor chip CPC. It is arranged so as to be close to the side on the adjacent side. The pads PDC4 and PDC5 connected to the semiconductor chip CPL (power MOSQL1) by the wire WA are arranged on the main surface of the semiconductor chip CPC so as to be close to the side adjacent to the semiconductor chip CPL. Thereby, since the length of the wire WA can be further shortened, the parasitic inductance generated in the wiring path can be further reduced.

また、半導体チップＣＰＣの主面に配置された複数のパッドＰＤには、上記パッドＰＤＣ１〜ＰＤＣ５の他に、ドライバ回路ＤＲ１，ＤＲ２の各々の信号入力、または信号出力用のパッドや基準電位ＧＮＤ供給用のパッドなどが含まれている。これらのパッド（ＰＤ）は、複数本のワイヤＷＡを通じて、複数のリードＬＤのうちの、ダイパッドＤＰ１，ＤＰ２，ＤＰ３とは接続されていないリードＬＤ５と電気的に接続されている。また、半導体チップＣＰＣの主面に配置された複数のパッドＰＤが、ワイヤＷＡを通じて上記リードＬＤ４に電気的に接続されたパッドを含むこともできる。また、複数のリードＬＤのうちの、ダイパッドＤＰ１，ＤＰ２，ＤＰ３とは接続されていないリードＬＤ５は、上記端子ＴＥ３となるリードを含んでおり、このリードも、ワイヤＷＡを通じて半導体チップＣＰＣのパッド（パッドＰＤのうち上記トランジスタＴＲ１のドレインに電気的に接続されたパッド）に電気的に接続されている。   In addition to the pads PDC1 to PDC5, a signal input pad for each of the driver circuits DR1 and DR2, or a signal output pad and a reference potential GND are supplied to the plurality of pads PD arranged on the main surface of the semiconductor chip CPC. Includes pads for use. These pads (PD) are electrically connected to leads LD5 that are not connected to the die pads DP1, DP2, DP3 among the plurality of leads LD through a plurality of wires WA. Further, the plurality of pads PD arranged on the main surface of the semiconductor chip CPC may include pads that are electrically connected to the leads LD4 through the wires WA. Of the plurality of leads LD, the lead LD5 that is not connected to the die pads DP1, DP2, and DP3 includes a lead that becomes the terminal TE3, and this lead is also a pad of the semiconductor chip CPC through the wire WA ( The pad PD is electrically connected to a pad electrically connected to the drain of the transistor TR1.

＜半導体装置ＳＭ１の実装例について＞
図８は半導体装置ＳＭ１の実装例を示す要部平面図、図９は図８を矢印２０で示す方向から見た側面図である。 <Example of Mounting Semiconductor Device SM1>
FIG. 8 is a plan view of a principal part showing an example of mounting the semiconductor device SM1, and FIG. 9 is a side view of FIG.

配線基板（実装基板）２１は、例えばプリント配線基板からなり、その主面には、半導体装置ＳＭ１、パッケージＰＦ，ＰＧおよびチップ部品ＣＡ，ＣＢ，ＣＣが搭載されている。なお、図８では配線基板２１の配線２２ａ〜２２ｄの様子が分かるように半導体装置ＳＭ１を透かして示している。また、図８は、平面図であるが、図面を見易くするため、配線基板２１の配線２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅにハッチングを付してある。   The wiring board (mounting board) 21 is composed of, for example, a printed wiring board, and a semiconductor device SM1, packages PF, PG, and chip components CA, CB, CC are mounted on the main surface thereof. In FIG. 8, the semiconductor device SM <b> 1 is shown in a transparent manner so that the state of the wirings 22 a to 22 d of the wiring board 21 can be understood. Further, FIG. 8 is a plan view, but the wirings 22a, 22b, 22c, 22d, and 22e of the wiring board 21 are hatched for easy understanding of the drawing.

パッケージＰＦには、半導体装置ＳＭ１の半導体チップＣＰＣ（制御回路ＣＬＣ）を制御する制御回路などが形成され、パッケージＰＧには、上記負荷ＬＯＤが形成され、チップ部品ＣＡには、上記コイルＬ１が形成され、チップ部品ＣＢには、入力コンデンサが形成され、チップ部品ＣＣには、上記出力コンデンサＣｏｕｔが形成されている。   A control circuit for controlling the semiconductor chip CPC (control circuit CLC) of the semiconductor device SM1 is formed in the package PF, the load LOD is formed in the package PG, and the coil L1 is formed in the chip component CA. An input capacitor is formed on the chip component CB, and the output capacitor Cout is formed on the chip component CC.

入力電源の電位（電源電位）ＶＩＮが、配線基板２１の配線２２ａを通じて半導体装置ＳＭ１のリードＬＤ１およびダイパッドＤＰ２に供給され、グランド電位ＧＮＤが、配線基板２１の配線２２ｂを通じて半導体装置ＳＭ１のリードＬＤ３に供給されるようになっている。   The potential (power supply potential) VIN of the input power is supplied to the lead LD1 and the die pad DP2 of the semiconductor device SM1 through the wiring 22a of the wiring substrate 21, and the ground potential GND is applied to the lead LD3 of the semiconductor device SM1 through the wiring 22b of the wiring substrate 21. It comes to be supplied.

半導体装置ＳＭ１のリードＬＤ５には、配線基板２１の配線２２ｃを通じてパッケージＰＦのリード（端子）２３が電気的に接続されている。半導体装置ＳＭ１の出力用の端子（上記出力ノードＮ１に対応）であるリードＬＤ２およびダイパッドＤＰ３は、配線基板２１の配線２２ｄを通じてチップ部品ＣＡ（コイルＬ１）の一端に電気的に接続されている。チップ部品ＣＡ（コイルＬ１）の他端は、配線基板２１の配線２２ｅに電気的に接続されている。   A lead (terminal) 23 of the package PF is electrically connected to the lead LD5 of the semiconductor device SM1 through the wiring 22c of the wiring board 21. The lead LD2 and the die pad DP3, which are output terminals (corresponding to the output node N1) of the semiconductor device SM1, are electrically connected to one end of the chip component CA (coil L1) through the wiring 22d of the wiring board 21. The other end of the chip component CA (coil L1) is electrically connected to the wiring 22e of the wiring board 21.

この配線２２ｅには、パッケージＰＧ（負荷ＬＯＤ）の入力用のリード（端子）が電気的に接続されている。パッケージＰＧ（負荷ＬＯＤ）の基準電位用のリード（端子）は、上記配線２２ｂに電気的に接続されている。また、配線２２ｂ，２２ｅ間には、上記チップ部品ＣＣ（出力コンデンサＣｏｕｔ）が電気的に接続されている。   An input lead (terminal) of the package PG (load LOD) is electrically connected to the wiring 22e. A lead (terminal) for reference potential of the package PG (load LOD) is electrically connected to the wiring 22b. The chip component CC (output capacitor Cout) is electrically connected between the wirings 22b and 22e.

また、半導体装置ＳＭ１は配線基板２１に半田実装される。すなわち、半導体装置ＳＭ１の裏面（下面）で露出するリードＬＤおよびダイパッドＤＰ２，ＤＰ３は、配線基板２１の配線２２ａ〜２２ｄに半田を介して接合されて電気的に接続される。   The semiconductor device SM1 is solder mounted on the wiring board 21. That is, the lead LD and the die pads DP2 and DP3 exposed on the back surface (lower surface) of the semiconductor device SM1 are joined and electrically connected to the wirings 22a to 22d of the wiring substrate 21 via solder.

＜半導体チップＣＰＨの構成について＞
次に、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１が形成された半導体チップＣＰＨの構成について説明する。 <Configuration of Semiconductor Chip CPH>
Next, the configuration of the semiconductor chip CPH in which the power MOS QH1 and the sense MOS QS1 are formed will be described.

図１０〜図１２は、半導体チップＣＰＨのチップレイアウトを示す平面図であり、図１３〜図１６は、半導体チップＣＰＨの要部断面図である。このうち、図１０は、半導体チップＣＰＨの上面図に対応しており、図１０は平面図であるが、理解を簡単にするために、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）にハッチングを付してある。図１１は、半導体チップＣＰＨにおけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）の位置を点線で示してある。図１２は、半導体チップＣＰＨにおける金属配線（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３）のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）の位置を点線で示してある。なお、図１０および図１１において点線で示したボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）の位置は、図１０においてハッチングを付して示した領域に対応している。また、図１３において、符号ＲＧ１で示された部分（範囲）がメインＭＯＳ領域ＲＧ１の要部断面図に対応している。また、図１４は、図１０のＤ−Ｄ線の断面図にほぼ対応し、図１４において、符号ＲＧ２で示された部分（範囲）がセンスＭＯＳ領域ＲＧ２の要部断面図に対応している。また、図１５は、図１０のＥ−Ｅ線の断面図にほぼ対応し、図１６は、図１０のＦ−Ｆ線の断面図にほぼ対応している。なお、以下では、半導体チップＣＰＨの構成について図１０〜図１６を参照して説明するが、半導体チップＣＰＬの構成についても、センスＭＯＳ領域ＲＧ２およびソース配線１０Ｓ２，１０Ｓ３が無いこと以外、基本的には同様の説明を適用することができる。   10 to 12 are plan views showing the chip layout of the semiconductor chip CPH, and FIGS. 13 to 16 are main-portion cross-sectional views of the semiconductor chip CPH. Among these, FIG. 10 corresponds to a top view of the semiconductor chip CPH, and FIG. 10 is a plan view, but for the sake of easy understanding, bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, PDHS3, PDHS4) is hatched. FIG. 11 shows the main MOS region RG1 and the sense MOS region RG2 in the semiconductor chip CPH with hatching, and shows the positions of the bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, PDHS3, PDHS4) by dotted lines. is there. FIG. 12 shows the layout of the metal wiring (gate wiring 10G and source wiring 10S1, 10S2, 10S3) in the semiconductor chip CPH with hatched areas and thick lines, and bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, The positions of PDHS3 and PDHS4) are indicated by dotted lines. Note that the positions of the bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, PDHS3, and PDHS4) indicated by dotted lines in FIGS. 10 and 11 correspond to the hatched regions in FIG. In FIG. 13, a portion (range) indicated by reference numeral RG1 corresponds to a cross-sectional view of the main part of the main MOS region RG1. 14 substantially corresponds to the cross-sectional view taken along the line DD in FIG. 10, and the portion (range) indicated by reference numeral RG2 in FIG. 14 corresponds to the cross-sectional view of the main part of the sense MOS region RG2. . 15 substantially corresponds to the cross-sectional view taken along the line EE of FIG. 10, and FIG. 16 substantially corresponds to the cross-sectional view taken along the line FF of FIG. Hereinafter, the configuration of the semiconductor chip CPH will be described with reference to FIGS. 10 to 16. However, the configuration of the semiconductor chip CPL is basically the same except that the sense MOS region RG2 and the source wirings 10S2 and 10S3 are not provided. A similar explanation can be applied.

上記パワーＭＯＳＱＨ１は、半導体チップＣＰＨを構成する半導体基板（以下、単に基板という）１の主面に形成されている。図１３〜図１６に示されるように、基板１は、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）１ａと、基板本体１ａの主面上に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層（半導体層）１ｂと、を有している。このため、基板１は、いわゆるエピタキシャルウエハである。このエピタキシャル層１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２が形成されている。フィールド絶縁膜２は、酸化シリコンなどの絶縁体で形成れており、活性領域を規定（画定）するための素子分離領域として機能することができる。 The power MOS QH1 is formed on the main surface of a semiconductor substrate (hereinafter simply referred to as a substrate) 1 constituting the semiconductor chip CPH. As shown in FIGS. 13 to 16, the substrate 1 includes a substrate body (semiconductor substrate, semiconductor wafer) 1a made of, for example, n + type single crystal silicon into which arsenic (As) is introduced, and a substrate body 1a. And an epitaxial layer (semiconductor layer) 1b made of, for example, an n − -type silicon single crystal. For this reason, the substrate 1 is a so-called epitaxial wafer. A field insulating film (element isolation region) 2 made of, for example, silicon oxide is formed on the main surface of the epitaxial layer 1b. The field insulating film 2 is formed of an insulator such as silicon oxide and can function as an element isolation region for defining (defining) an active region.

メインＭＯＳ領域ＲＧ１において、フィールド絶縁膜２とその下層のｐ型ウエルＰＷＬとに囲まれた活性領域に、パワーＭＯＳＱＨ１を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＱＨ１は、メインＭＯＳ領域ＲＧ１に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。また、センスＭＯＳ領域ＲＧ２において、フィールド絶縁膜２とその下層のｐ型ウエルＰＷＬとに囲まれた活性領域に、センスＭＯＳＱＳ１を構成する複数の単位トランジスタセルが形成されており、センスＭＯＳＱＳ１は、センスＭＯＳ領域ＲＧ２に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。メインＭＯＳ領域ＲＧ１に形成される個々の単位トランジスタセルと、センスＭＯＳ領域ＲＧ２に形成される個々の単位トランジスタセルとは、基本的には同じ構造（構成）を有しているが、メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とは、その面積が相違しており、メインＭＯＳ領域ＲＧ１はセンスＭＯＳ領域ＲＧ２よりも面積が大きい。換言すれば、センスＭＯＳ領域ＲＧ２はメインＭＯＳ領域ＲＧ１よりも面積が小さい。このため、単位トランジスタセルの接続数は、パワーＭＯＳＱＨ１とセンスＭＯＳＱＳ１とで異なり、センスＭＯＳＱＳ１を構成する並列接続された単位トランジスタセルの数は、パワーＭＯＳＱＨ１を構成する並列接続された単位トランジスタセルの数よりも少ない。このため、センスＭＯＳＱＳ１とパワーＭＯＳＱＨ１とでソース電位が同じであれば、センスＭＯＳＱＳ１には、パワーＭＯＳＱＨ１に流れる電流よりも小さな電流が流れるようになっている。メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２の各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳＦＥＴで形成されている。   In the main MOS region RG1, a plurality of unit transistor cells constituting the power MOS QH1 are formed in an active region surrounded by the field insulating film 2 and the p-type well PWL below the field insulating film 2, and the power MOS QH1 These unit transistor cells provided in RG1 are formed by being connected in parallel. In the sense MOS region RG2, a plurality of unit transistor cells constituting the sense MOS QS1 are formed in an active region surrounded by the field insulating film 2 and the p-type well PWL below the field insulating film 2, and the sense MOS QS1 The plurality of unit transistor cells provided in the MOS region RG2 are connected in parallel. The individual unit transistor cells formed in the main MOS region RG1 and the individual unit transistor cells formed in the sense MOS region RG2 basically have the same structure (configuration). RG1 and sense MOS region RG2 have different areas, and main MOS region RG1 has a larger area than sense MOS region RG2. In other words, the sense MOS region RG2 has a smaller area than the main MOS region RG1. Therefore, the number of unit transistor cells connected differs between the power MOS QH1 and the sense MOS QS1, and the number of unit transistor cells connected in parallel constituting the sense MOS QS1 is the number of unit transistor cells connected in parallel constituting the power MOS QH1. Less than. Therefore, if the source potential is the same between the sense MOS QS1 and the power MOS QH1, a current smaller than the current flowing through the power MOS QH1 flows through the sense MOS QS1. Each unit transistor cell in the main MOS region RG1 and the sense MOS region RG2 is formed of, for example, an n-channel MOSFET having a trench gate structure.

上記基板本体１ａおよびエピタキシャル層１ｂは、上記単位トランジスタセルのドレイン領域としての機能を有している。基板１（半導体チップＣＰＨ）の裏面（裏面全体）には、ドレイン用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥ１が形成されている。この裏面電極ＢＥ１は、例えば基板１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。上記半導体装置ＳＭ１においては、半導体チップＣＰＨのこの裏面電極ＢＥ１は、上記接着層ＳＤ１を介して上記ダイパッドＤＰ２に接合されて電気的に接続される。   The substrate body 1a and the epitaxial layer 1b have a function as a drain region of the unit transistor cell. On the back surface (entire back surface) of the substrate 1 (semiconductor chip CPH), a drain back electrode (back surface drain electrode, drain electrode) BE1 is formed. The back electrode BE1 is formed by, for example, stacking a titanium (Ti) layer, a nickel (Ni) layer, and a gold (Au) layer in order from the back surface of the substrate 1. In the semiconductor device SM1, the back electrode BE1 of the semiconductor chip CPH is joined and electrically connected to the die pad DP2 via the adhesive layer SD1.

また、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２において、エピタキシャル層１ｂ中に形成されたｐ型の半導体領域３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域３の上部に形成されたｎ＋型の半導体領域４は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域４はソース用の半導体領域である。 In the main MOS region RG1 and the sense MOS region RG2, the p-type semiconductor region 3 formed in the epitaxial layer 1b functions as a channel formation region of the unit transistor cell. Furthermore, the n + type semiconductor region 4 formed on the p type semiconductor region 3 has a function as a source region of the unit transistor cell. Accordingly, the semiconductor region 4 is a source semiconductor region.

また、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２において、基板１には、その主面から基板１の厚さ方向に延びる溝５が形成されている。溝５は、ｎ＋型の半導体領域４の上面からｎ＋型の半導体領域４およびｐ型の半導体領域３を貫通し、その下層のエピタキシャル層１ｂ中で終端するように形成されている。この溝５の底面および側面には、酸化シリコンなどからなるゲート絶縁膜６が形成されている。また、溝５内には、上記ゲート絶縁膜６を介してゲート電極７が埋め込まれている。ゲート電極７は、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜からなる。ゲート電極７は、上記単位トランジスタセルのゲート電極としての機能を有している。 Further, in the main MOS region RG1 and the sense MOS region RG2, the substrate 1 is formed with a groove 5 extending from the main surface thereof in the thickness direction of the substrate 1. Groove 5 penetrates the n + -type semiconductor region 3 from the upper surface of the semiconductor region 4 n + -type semiconductor region 4 and the p-type a are formed so as to terminate in the epitaxial layer 1b thereunder. A gate insulating film 6 made of silicon oxide or the like is formed on the bottom and side surfaces of the trench 5. A gate electrode 7 is embedded in the trench 5 with the gate insulating film 6 interposed therebetween. The gate electrode 7 is made of, for example, a polycrystalline silicon film into which an n-type impurity (for example, phosphorus) is introduced. The gate electrode 7 has a function as a gate electrode of the unit transistor cell.

フィールド絶縁膜２上の一部にも、ゲート電極７と同一層の導電性膜からなるゲート引き出し用の配線部７ａが形成されており、ゲート電極７とゲート引き出し用の配線部７ａとは、一体的に形成されて互いに電気的に接続されている。ゲート引き出し用の配線部７ａは、それを覆う絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ａを通じてゲート配線１０Ｇと電気的に接続されている。   On part of the field insulating film 2, a gate lead-out wiring part 7 a made of the same conductive film as the gate electrode 7 is formed. The gate electrode 7 and the gate lead-out wiring part 7 a They are integrally formed and electrically connected to each other. The gate lead-out wiring portion 7a is electrically connected to the gate wiring 10G through a contact hole (opening, through-hole) 9a formed in the insulating film 8 covering it.

ゲート配線１０Ｇは、メインＭＯＳ領域ＲＧ１に形成されている複数のゲート電極７ゲート引き出し用の配線部７ａを通じて電気的に接続されるとともに、センスＭＯＳ領域ＲＧ２に形成されている複数のゲート電極７にゲート引き出し用の配線部７ａを通じて電気的に接続されている。このため、ゲート配線１０Ｇは、メインＭＯＳ領域ＲＧ１のゲート電極７（すなわち上記パワーＭＯＳＦＥＴＱＨ１用のゲート電極７）とセンスＭＯＳ領域ＲＧ２のゲート電極７（すなわち上記センスＭＯＳＱＳ１用のゲート電極７）とに、電気的に接続されている。図１２には、半導体チップＣＰＨの主面の外周に沿ってゲート配線１０Ｇが延在している場合が示されている。ゲート配線１０Ｇは、ゲート用のパッドＰＤＨＧと、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴＱＨ１用のゲート電極７およびセンスＭＯＳ領域ＲＧ２に形成されたセンスＭＯＳＱＳ１用のゲート電極７とを電気的に接続する配線（ゲート用配線）であり、ソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３と同層に形成されている。すなわち、ゲート配線１０Ｇと、ソース配線１０Ｓ１とソース配線１０Ｓ２とソース配線１０Ｓ３とは、同層に形成されている。   The gate wiring 10G is electrically connected through a plurality of gate electrode 7 gate drawing wiring portions 7a formed in the main MOS region RG1, and is connected to the plurality of gate electrodes 7 formed in the sense MOS region RG2. They are electrically connected through the gate lead-out wiring portion 7a. Therefore, the gate wiring 10G is connected to the gate electrode 7 in the main MOS region RG1 (that is, the gate electrode 7 for the power MOSFET QH1) and the gate electrode 7 in the sense MOS region RG2 (that is, the gate electrode 7 for the sense MOS QS1). Electrically connected. FIG. 12 shows a case where the gate wiring 10G extends along the outer periphery of the main surface of the semiconductor chip CPH. Gate wiring 10G electrically connects gate pad PDHG to gate electrode 7 for power MOSFET QH1 formed in main MOS region RG1 and gate electrode 7 for sense MOS QS1 formed in sense MOS region RG2. The wiring (gate wiring) is formed in the same layer as the source wirings 10S1, 10S2, and 10S3. That is, the gate line 10G, the source line 10S1, the source line 10S2, and the source line 10S3 are formed in the same layer.

一方、ソース配線１０Ｓ１は、メインＭＯＳ領域ＲＧ１の絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｂを通じて、メインＭＯＳ領域ＲＧ１に形成されているソース用のｎ＋型の半導体領域４と電気的に接続されている。また、このソース配線１０Ｓ１は、メインＭＯＳ領域ＲＧ１において、ｐ型の半導体領域３の上部であってｎ＋型の半導体領域４の隣接間に形成されたｐ＋型の半導体領域１１に電気的に接続され、これを通じてメインＭＯＳ領域ＲＧ１におけるチャネル形成用のｐ型の半導体領域３と電気的に接続されている。ソース配線１０Ｓ１は、メインＭＯＳ領域ＲＧ１と平面視でほぼ重なる（一致する）領域に形成されている。なお、「平面視」と言うときは、半導体チップＣＰＨの主面に平行な平面で見たときを意味するものとする。また、「平面視」を「平面的に見て」と表現する場合もある。 On the other hand, the source wiring 10S1 is connected to the source n + type semiconductor region 4 formed in the main MOS region RG1 through a contact hole (opening, through hole) 9b formed in the insulating film 8 of the main MOS region RG1. And are electrically connected. The source wiring 10S1 is electrically connected to the p + type semiconductor region 11 formed above the p type semiconductor region 3 and adjacent to the n + type semiconductor region 4 in the main MOS region RG1. Through this connection, the p-type semiconductor region 3 for channel formation in the main MOS region RG1 is electrically connected. Source wiring 10S1 is formed in a region that substantially overlaps (coincides with) main MOS region RG1 in plan view. Note that the term “plan view” means when viewed in a plane parallel to the main surface of the semiconductor chip CPH. In addition, “plan view” may be expressed as “view in plan”.

また、ソース配線１０Ｓ２は、センスＭＯＳ領域ＲＧ２の絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｂを通じて、センスＭＯＳ領域ＲＧ２に形成されているソース用のｎ＋型の半導体領域４と電気的に接続されている。また、このソース配線１０Ｓ２は、センスＭＯＳ領域ＲＧ２において、ｐ型の半導体領域３の上部であってｎ＋型の半導体領域４の隣接間に形成されたｐ＋型の半導体領域１１に電気的に接続され、これを通じてセンスＭＯＳ領域ＲＧ２におけるチャネル形成用のｐ型の半導体領域３と電気的に接続されている。ソース配線１０Ｓ２は、センスＭＯＳ領域ＲＧ２と平面視でほぼ重なる（一致する）領域に形成されている。 The source wiring 10S2 is connected to the source n + type semiconductor region 4 formed in the sense MOS region RG2 through a contact hole (opening, through hole) 9b formed in the insulating film 8 of the sense MOS region RG2. And are electrically connected. The source line 10S2 is electrically connected to the p + type semiconductor region 11 formed above the p type semiconductor region 3 and adjacent to the n + type semiconductor region 4 in the sense MOS region RG2. Through this, the p-type semiconductor region 3 for channel formation in the sense MOS region RG2 is electrically connected. The source line 10S2 is formed in a region that substantially overlaps (coincides with) the sense MOS region RG2 in plan view.

また、ソース配線１０Ｓ３は、フィールド絶縁膜（素子分離領域）２の上方を延在しており、ソース配線１０Ｓ３の下方には単位トランジスタセルは形成されていない。このため、ソース配線１０Ｓ３と平面的に（平面視で）重なる位置に（すなわちソース配線１０Ｓ３の下部に）コンタクトホール９ｂは形成されておらず、ソース配線１０Ｓ３は、ソース配線１０Ｓ３の下部のコンタクトホール９ｂを通じてソース用のｎ＋型の半導体領域４に接続されてはいない。つまり、平面視で、メインＭＯＳ領域ＲＧ１は、ソース配線１０Ｓ３を避けるように（すなわちソース配線１０Ｓ３と重ならないように）、設けられている。しかしながら、ソース配線１０Ｓ３の一端がソース配線１０Ｓ１に接続されており、ソース配線１０Ｓ３とソース配線１０Ｓ１とは一体的に形成されているため、ソース配線１０Ｓ３とソース配線１０Ｓ１とは電気的に接続されている。このため、ソース配線１０Ｓ３は、このソース配線１０Ｓ１と、ソース配線１０Ｓ１に平面的に（平面視で）重なる位置のコンタクトホール９ｂとを通じて、メインＭＯＳ領域ＲＧ１に形成されているソース用のｎ＋型の半導体領域４に電気的に接続されていることになる。 The source line 10S3 extends above the field insulating film (element isolation region) 2, and no unit transistor cell is formed below the source line 10S3. For this reason, the contact hole 9b is not formed at a position overlapping the source wiring 10S3 in plan (in a plan view) (that is, below the source wiring 10S3), and the source wiring 10S3 is a contact hole below the source wiring 10S3. It is not connected to the source n + type semiconductor region 4 through 9b. That is, in the plan view, the main MOS region RG1 is provided so as to avoid the source wiring 10S3 (that is, not to overlap with the source wiring 10S3). However, since one end of the source line 10S3 is connected to the source line 10S1, and the source line 10S3 and the source line 10S1 are integrally formed, the source line 10S3 and the source line 10S1 are electrically connected. Yes. Therefore, the source wiring 10S3 is an n + type for source formed in the main MOS region RG1 through the source wiring 10S1 and the contact hole 9b at a position overlapping the source wiring 10S1 in plan (in plan view). The semiconductor region 4 is electrically connected.

ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３は、コンタクトホール９ａ，９ｂが形成された絶縁膜８上にコンタクトホール９ａ，９ｂを埋めるように導電体膜１０を形成し、この導電体膜１０をパターニングすることにより形成されている。すなわち、ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３は、パターニングされた導電体膜１０により形成されている。また、パターニングされた導電体膜１０を配線とみなすこともできる。導電体膜１０は、金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。このため、ゲート配線１０Ｇ、ソース配線１０Ｓ１、ソース配線１０Ｓ２およびソース配線１０Ｓ３は、同層の導電体膜１０からなるが、互いに分離されている。但し、ゲート配線１０Ｇは、ソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３のいずれとも接続されておらず、ソース配線１０Ｓ２は、ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ３のいずれとも接続されていないのに対して、ソース配線１０Ｓ３は、一端（ソース配線１０Ｓ３の一端）がソース配線１０Ｓ１に接続されている。   In the gate wiring 10G and the source wirings 10S1, 10S2, and 10S3, the conductive film 10 is formed on the insulating film 8 in which the contact holes 9a and 9b are formed so as to fill the contact holes 9a and 9b. It is formed by patterning. That is, the gate wiring 10G and the source wirings 10S1, 10S2, and 10S3 are formed of the patterned conductor film 10. The patterned conductor film 10 can also be regarded as a wiring. The conductor film 10 is made of a metal film, preferably an aluminum film or an aluminum alloy film. Therefore, the gate wiring 10G, the source wiring 10S1, the source wiring 10S2, and the source wiring 10S3 are made of the same conductive film 10 but are separated from each other. However, the gate wiring 10G is not connected to any of the source wirings 10S1, 10S2, and 10S3, and the source wiring 10S2 is not connected to any of the gate wiring 10G and the source wirings 10S1 and 10S3. One end of the wiring 10S3 (one end of the source wiring 10S3) is connected to the source wiring 10S1.

導電体膜１０（ゲート配線１０Ｇおよびソース配線１０Ｓ，１０Ｓ２，１０Ｓ３を含む）は、ポリイミド樹脂などからなる絶縁性の保護膜（絶縁膜）１２により覆われている。すなわち、絶縁膜８上に、導電体膜１０（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３を含む）を覆うように、保護膜１２が形成されている。この保護膜１２は、半導体チップＣＰＨの最上層の膜（絶縁膜）である。保護膜１２には複数の開口部１３が形成されており、各開口部１３からは、導電体膜１０の一部が露出されている。開口部１３から露出する導電体膜１０が、パッド電極（ボンディングパッド）となっており、上記パッドＰＤＨＧ，ＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４は、それぞれ開口部１３から露出する導電体膜１０により形成されている。   The conductor film 10 (including the gate wiring 10G and the source wirings 10S, 10S2, and 10S3) is covered with an insulating protective film (insulating film) 12 made of polyimide resin or the like. That is, the protective film 12 is formed on the insulating film 8 so as to cover the conductor film 10 (including the gate wiring 10G and the source wirings 10S1, 10S2, and 10S3). This protective film 12 is the uppermost film (insulating film) of the semiconductor chip CPH. A plurality of openings 13 are formed in the protective film 12, and a part of the conductor film 10 is exposed from each opening 13. The conductor film 10 exposed from the opening 13 serves as a pad electrode (bonding pad), and the pads PDHG, PDHS1, PDHS2, PDHS3, and PDHS4 are formed by the conductor film 10 exposed from the opening 13, respectively. ing.

すなわち、開口部１３から露出するゲート配線１０Ｇによって、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート用のパッド（パッド電極）ＰＤＨＧが形成されている。また、開口部１３から露出するソース配線１０Ｓ１によって、上記パワーＭＯＳＱＨ１のソース用のパッド（パッド電極）ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２が形成されている。すなわち、ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、メインＭＯＳ領域ＲＧ１に形成されたソース配線１０Ｓ１により形成されている。また、開口部１３から露出するソース配線１０Ｓ２によって、上記センスＭＯＳＱＳ１のソース用のパッド（パッド電極）ＰＤＨＳ４が形成されている。すなわち、ソース用のパッドＰＤＨＳ４は、ソース配線１０Ｓ２により形成されている。また、開口部１３から露出するソース配線１０Ｓ３によって、上記パワーＭＯＳＱＨ１のソース用のパッド（パッド電極）ＰＤＨＳ３が形成されている。すなわち、ソース用のパッドＰＤＨＳ３は、ソース配線１０Ｓ３により形成されている。   That is, the gate wiring 10G exposed from the opening 13 forms the pad (pad electrode) PDHG for the gates of the power MOSQH1 and the sense MOSQS1. Also, source pads (pad electrodes) PDHS1a, PDHS1b, and PDHS2 of the power MOSQH1 are formed by the source wiring 10S1 exposed from the opening 13. That is, the source pads PDHS1a and PDHS1b are formed by the source wiring 10S1 formed in the main MOS region RG1. A source pad (pad electrode) PDHS4 of the sense MOS QS1 is formed by the source line 10S2 exposed from the opening 13. That is, the source pad PDHS4 is formed by the source wiring 10S2. A source pad (pad electrode) PDHS3 of the power MOSQH1 is formed by the source wiring 10S3 exposed from the opening 13. That is, the source pad PDHS3 is formed by the source wiring 10S3.

上述のように上記パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２は、最上層の保護膜１２によって分離されているが、ソース配線１０Ｓ１を通じて互いに電気的に接続されている。また、上記パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ３は、最上層の保護膜１２によって、上記パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２と分離されているが、パッドＰＤＨＳ３はソース配線１０Ｓ３およびソース配線１０Ｓ１を通じてパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２と電気的に接続されている。一方、ソース配線１０Ｓ２は、ソース配線１０Ｓ１，１０Ｓ３とは分離されているため、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４は、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３とは、短絡せずに電気的に分離されている。   As described above, the source pads PDHS1a, PDHS1b, and PDHS2 of the power MOSQH1 are separated by the uppermost protective film 12, but are electrically connected to each other through the source wiring 10S1. The source pad PDHS3 of the power MOS QH1 is separated from the source pads PDHS1a, PDHS1b, and PDHS2 of the power MOS QH1 by the uppermost protective film 12, but the pad PDHS3 is separated from the source wiring 10S3 and the source wiring. The pads PDHS1a, PDHS1b, and PDHS2 are electrically connected through 10S1. On the other hand, since the source wiring 10S2 is separated from the source wirings 10S1 and 10S3, the source pad PDHS4 of the sense MOS QS1 is not short-circuited with the source pads PDHS1a, PDHS1b, PDHS2, and PDHS3 of the power MOSQH1. Is electrically separated.

パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４，ＰＤＨＧの表面には（すなわち開口部１３の底部で露出する部分の導電体膜１０上には）、メッキ法などで金属層１４を形成する場合もある。この金属層１４は、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。金属層１４を形成したことにより、導電体膜１０のアルミニウムの表面の酸化を抑制または防止することができる。   A metal layer 14 may be formed by plating or the like on the surface of the pads PDHS1a, PDHS1b, PDHS2, PDHS3, PDHS4, and PDHG (that is, on the portion of the conductive film 10 exposed at the bottom of the opening 13). . The metal layer 14 is, for example, a laminated film of a copper (Cu) film, a nickel (Ni) film, and a gold (Au) film formed in order from the bottom, or a titanium (Ti) film formed in order from the bottom. And a laminated film of nickel (Ni) film and gold (Au) film. By forming the metal layer 14, the oxidation of the aluminum surface of the conductor film 10 can be suppressed or prevented.

半導体装置ＳＭ１においては、上記図２〜図７からも分かるように、半導体チップＣＰＨの複数のパッド電極のうち、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１が接合され、それ以外のパッド電極（ここではパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４，ＰＤＨＧ）には、ワイヤＷＡが接続される。   In the semiconductor device SM1, the metal plate MP1 is bonded to the pads PDHS1a and PDHS1b among the plurality of pad electrodes of the semiconductor chip CPH as can be seen from FIGS. Wires WA are connected to PDHS2, PDHS3, PDHS4, PDHG).

このような構成の半導体チップＣＰＨにおいては、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層１ｂとソース用のｎ＋型の半導体領域４との間をゲート電極７の側面（すなわち、溝５の側面）に沿って基板１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＣＰＨの厚さ方向に沿って形成される。 In the semiconductor chip CPH having such a configuration, the operating currents of the unit transistors of the power MOS QH 1 and the sense MOS QS 1 are generated between the drain epitaxial layer 1 b and the source n + -type semiconductor region 4 of the gate electrode 7. It flows in the thickness direction of the substrate 1 along the side surface (that is, the side surface of the groove 5). That is, the channel is formed along the thickness direction of the semiconductor chip CPH.

このように、半導体チップＣＰＨは、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１は、それぞれ、トレンチゲート型ＭＩＳＦＥＴによって形成されている。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（基板１）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。   Thus, the semiconductor chip CPH is a semiconductor chip in which a vertical MOSFET having a trench gate structure is formed, and the power MOS QH1 and the sense MOS QS1 are each formed by a trench gate MISFET. Here, the vertical MOSFET corresponds to a MOSFET in which the current between the source and the drain flows in the thickness direction of the semiconductor substrate (substrate 1) (direction substantially perpendicular to the main surface of the semiconductor substrate).

また、ここでは、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１として、ｎチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成した場合について説明した。他の形態として、ｎ型とｐ型の導電型を逆にして、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１として、ｐチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成することもできる。但し、パワーＭＯＳＱＨ１及びセンスＭＯＳＱＳ１としてｐチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成した場合は、図１の回路ではなく、後述の図８８の回路図においてパワーＭＯＳＱＨ１のドレイン側及びセンスＭＯＳＱＳ１のドレイン側を出力ノードＮ１に接続した回路構成（すなわち図８８の回路図でパワーＭＯＳＱＨ１及びセンスＭＯＳＱＳ１のソース側とドレイン側とを逆にした回路構成）を適用することが好ましい。   Here, the case where an n-channel trench gate type MISFET is formed as the power MOS QH1 and the sense MOS QS1 has been described. As another form, a p-channel trench gate type MISFET can be formed as the power MOS QH1 and the sense MOS QS1 by reversing the n-type and p-type conductivity types. However, when a p-channel trench gate type MISFET is formed as the power MOS QH1 and the sense MOS QS1, the drain side of the power MOS QH1 and the drain side of the sense MOS QS1 are output in the circuit diagram of FIG. It is preferable to apply a circuit configuration connected to the node N1 (that is, a circuit configuration in which the source side and the drain side of the power MOSQH1 and the sense MOSQS1 are reversed in the circuit diagram of FIG. 88).

また、半導体チップＣＰＬの構造（断面構造）は、半導体チップＣＰＨの構造（断面構造）と基本的には同じであり、半導体チップＣＰＬは、上記基板１と同様の基板にトレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、半導体チップＣＰＬに形成されている各単位トランジスタセルの構成は、半導体チップＣＰＨにおける各単位トランジスタセルと基本的には同じである。   The structure (cross-sectional structure) of the semiconductor chip CPL is basically the same as the structure (cross-sectional structure) of the semiconductor chip CPH, and the semiconductor chip CPL has a trench gate structure on the same substrate as the substrate 1. This is a semiconductor chip in which a vertical MOSFET is formed, and the configuration of each unit transistor cell formed on the semiconductor chip CPL is basically the same as that of each unit transistor cell in the semiconductor chip CPH.

但し、半導体チップＣＰＬでは、センスＭＯＳＱＳ１は形成されず、半導体チップＣＰＬのほぼ全体にパワーＭＯＳＱＬ１を構成する複数の単位トランジスタセルが形成され、それら複数の単位トランジスタセルが並列に接続されることでパワーＭＯＳＱＬ１が形成されている。半導体チップＣＰＬには、センスＭＯＳＱＳ１は形成されないため、上記ソース配線１０Ｓ２も形成されず、また、上記ソース配線１０Ｓ３も形成されない。そして、半導体チップＣＰＬの場合、半導体チップＣＰＬの最上層の上記保護膜１２の開口部１３から露出するゲート配線１０Ｇによって、上記パワーＭＯＳＱＬ１のゲート用のパッド（パッド電極）ＰＤＬＧが形成され、開口部１３から露出するソース配線１０Ｓ１によって、上記パッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬ３，ＰＤＬ４が形成される。   However, in the semiconductor chip CPL, the sense MOS QS1 is not formed, and a plurality of unit transistor cells constituting the power MOS QL1 are formed in almost the whole of the semiconductor chip CPL, and the plurality of unit transistor cells are connected in parallel. MOSQL1 is formed. Since the sense MOS QS1 is not formed in the semiconductor chip CPL, the source line 10S2 is not formed, and the source line 10S3 is not formed. In the case of the semiconductor chip CPL, a gate pad (pad electrode) PDLG for the power MOSQL1 is formed by the gate wiring 10G exposed from the opening 13 of the protective film 12 on the uppermost layer of the semiconductor chip CPL. The pads PDLS1, PDLS2, PDL3, and PDL4 are formed by the source line 10S1 exposed from the line 13.

＜課題について＞
半導体チップＣＰＨには、パワーＭＯＳＱＨ１だけでなく、パワーＭＯＳＱＨ１に流れる電流を検知するためのセンスＭＯＳＱＳ１も形成されており、この半導体チップＣＰＨをチップ搭載部である導電性のダイパッドＤＰ２上に導電性の接合材（接着層ＳＤ１）を介して接合し、半導体チップＣＰＨに対する金属板ＭＰ１の接合およびワイヤＷＡの接続を行い、これを樹脂封止して、半導体装置ＳＭ１が形成されている。 <Issues>
In the semiconductor chip CPH, not only the power MOSQH1 but also a sense MOSQS1 for detecting a current flowing in the power MOSQH1 is formed. The semiconductor chip CPH is electrically conductive on a conductive die pad DP2 which is a chip mounting portion. The semiconductor device SM1 is formed by bonding via the bonding material (adhesive layer SD1), bonding the metal plate MP1 to the semiconductor chip CPH and connecting the wire WA, and sealing them with resin.

しかしながら、このような半導体装置において、金属板ＭＰ１の位置ずれが発生すると、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度が低下する虞があることを、本発明者は見出した。これについて、図１７〜図２３を参照して以下に説明する。   However, the present inventor has found that in such a semiconductor device, when the displacement of the metal plate MP1 occurs, the detection accuracy of the current flowing through the power MOSQH1 by the sense MOSQS1 may be reduced. This will be described below with reference to FIGS.

図１７〜図２３は、本発明者が見出した課題の説明図である。このうち、図１７〜図１９は、本発明者が検討した半導体チップＣＰＨ１０１のチップレイアウトを示す平面図であり、図２０〜図２２は、半導体チップＣＰＨ１０１（のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）に金属板ＭＰ１を接合（接続）した状態を示す平面図である。図２３は、図２０〜図２２を重ね合わせた平面図である。なお、図１７は上記図１０に対応し、図１８は上記図１１に対応し、図１９は上記図１２に対応するものである。   17-23 is explanatory drawing of the subject which this inventor discovered. Among these, FIGS. 17 to 19 are plan views showing the chip layout of the semiconductor chip CPH101 examined by the present inventors, and FIGS. 20 to 22 show the metal plate MP1 on the semiconductor chip CPH101 (the pads PDHS1a and PDHS1b thereof). It is a top view which shows the state which joined (connected). FIG. 23 is a plan view in which FIGS. FIG. 17 corresponds to FIG. 10, FIG. 18 corresponds to FIG. 11, and FIG. 19 corresponds to FIG.

図１７〜図２３の半導体チップＣＰＨ１０１と上記半導体チップＣＰＨとでは、ソース配線１０Ｓ３の有無が相違しており、図１７〜図２３の半導体チップＣＰＨ１０１では、上記ソース配線１０Ｓ３に相当するものが存在していない。そして、上記半導体チップＣＰＨにおいて、上記ソース配線１０Ｓ３が形成されていた領域および上記ソース配線１０Ｓ３と上記ソース配線１０Ｓ１との間の隙間の領域にも、ソース配線１０Ｓ１を拡張（形成）したものが、図１７〜図２３の半導体チップＣＰＨ１０１に相当している。上記半導体チップＣＰＨでは、上記パッドＰＤＨＳ３は、上記開口部１３から露出するソース配線１０Ｓ３によって形成されていたが、図１７〜図２３の半導体チップＣＰＨ１０１では、パッドＰＤＨＳ３（に相当するパッドＰＤＨＳ１０３）は、上記開口部１３から露出するソース配線１０Ｓ１によって形成されている。この上記パッドＰＤＨＳ３に相当するパッドを、半導体チップＣＰＨ１０１では符号ＰＤＨＳ１０３を付して、パッドＰＤＨＳ１０３と称することとする。   The semiconductor chip CPH101 of FIGS. 17 to 23 and the semiconductor chip CPH are different in the presence or absence of the source wiring 10S3, and the semiconductor chip CPH101 of FIGS. 17 to 23 has an equivalent to the source wiring 10S3. Not. In the semiconductor chip CPH, the source wiring 10S1 is expanded (formed) also in the region where the source wiring 10S3 is formed and the region of the gap between the source wiring 10S3 and the source wiring 10S1. This corresponds to the semiconductor chip CPH101 of FIGS. In the semiconductor chip CPH, the pad PDHS3 is formed by the source wiring 10S3 exposed from the opening 13. In the semiconductor chip CPH101 of FIGS. 17 to 23, the pad PDHS3 (corresponding to the pad PDHS103) is The source line 10S1 exposed from the opening 13 is formed. A pad corresponding to the pad PDHS3 is referred to as a pad PDHS103 by adding a symbol PDHS103 in the semiconductor chip CPH101.

半導体チップＣＰＨ１０１を用いて上記半導体装置ＳＭ１に相当するものを製造する場合、上記半導体チップＣＰＨを用いる場合と同様に、半導体チップＣＰＨ１０１のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１を接合する。この際、金属板ＭＰ１の接合位置に位置ずれが発生する可能性がある。図２０〜図２２を比べると、図２１の金属板ＭＰ１の位置を基準にすると、図２０では金属板ＭＰ１が図の左側にずれており、一方、図２２では金属板ＭＰ１が図の右側にずれている。図２３は、図２０〜図２２を重ね合わせた平面図であり、図２３においては、図２０における金属板ＭＰ１の位置を一点鎖線で示し、図２１における金属板ＭＰ１の位置を点線で示し、図２２における金属板ＭＰ１の位置を二点鎖線で示してある。   When the semiconductor chip CPH101 is used to manufacture a device corresponding to the semiconductor device SM1, the metal plate MP1 is bonded to the pads PDHS1a and PDHS1b of the semiconductor chip CPH101 as in the case of using the semiconductor chip CPH. At this time, there is a possibility that displacement occurs at the joining position of the metal plate MP1. 20 to 22, when the position of the metal plate MP1 in FIG. 21 is used as a reference, in FIG. 20, the metal plate MP1 is shifted to the left side of the drawing, while in FIG. 22, the metal plate MP1 is on the right side of the drawing. It's off. FIG. 23 is a plan view in which FIGS. 20 to 22 are overlapped. In FIG. 23, the position of the metal plate MP1 in FIG. 20 is indicated by a one-dot chain line, and the position of the metal plate MP1 in FIG. The position of the metal plate MP1 in FIG. 22 is indicated by a two-dot chain line.

このような金属板ＭＰ１の位置ずれが生じ、製造された半導体装置毎に金属板ＭＰ１の接合位置がばらついた場合、パワーＭＯＳＱＨ１に流れる電流をセンスＭＯＳＱＳ１で検知する際の精度が低下する虞がある。以下、これについて説明する。   When such a displacement of the metal plate MP1 occurs and the joining position of the metal plate MP1 varies for each manufactured semiconductor device, there is a possibility that the accuracy when the current flowing through the power MOSQH1 is detected by the sense MOSQS1 is lowered. . This will be described below.

図２０〜図２２に模式的に示しているように、半導体チップＣＰＨ１０１において、パッドＰＤＨＳ１０３と金属板ＭＰ１との間は、ソース配線１０Ｓ１によって電気的に接続されており、パッドＰＤＨＳ１０３と金属板ＭＰ１との間には、ソース配線１０Ｓ１によって形成される抵抗成分（拡がり抵抗）ＲＶ１が発生（介在）することになる。図２０〜図２２には、この抵抗成分ＲＶ１を、抵抗を示す回路記号で模式的に示してある。そして、図２０〜図２３に示されるように、金属板ＭＰ１の接合位置がばらついた（変動した）場合、この抵抗成分ＲＶ１もばらつく（変動する）ことになる。図２４は、拡がり抵抗（抵抗成分ＲＶ１）が発生しない理想的な回路構成を示す回路図であり、上記図１の回路の一部を取り出して模式的に示したものである（上記図１のトランジスタＴＲ１は図２４および図２５では図示を省略している）。図２５は、拡がり抵抗（抵抗成分ＲＶ１）が発生する場合の回路構成を示す回路図であり、図２４の回路に抵抗成分ＲＶ１が発生した場合を模式的に示してある。図２６は、ダイパッドＤＰ２上に接着層ＳＤ１を介して搭載（接合）された半導体チップＣＰＨ１０１に金属板ＭＰ１が接着層ＳＤ２で接合された状態が示されており、半導体チップＣＰＨ１０１に形成されたパワーＭＯＳＱＨ１を構成する縦型のトランジスタＴＲ２と、上記抵抗成分ＲＶ１とを模式的に示してある。パワーＭＯＳＱＨ１は、縦型のトランジスタＴＲ２が複数並列に接続されて構成されている。なお、金属板ＭＰ１は、半導体チップＣＰＨ１０１のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに接着層ＳＤ２で接合されるが、図２６では、図面の簡略化のために、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂの図示は省略している。抵抗成分ＲＶ１が発生しなければ、図２４のような回路となるが、図２０〜図２２および図２６に示されるように抵抗成分ＲＶ１が発生する場合には、図２５のような回路となる。   As schematically shown in FIGS. 20 to 22, in the semiconductor chip CPH101, the pad PDHS103 and the metal plate MP1 are electrically connected by the source wiring 10S1, and the pad PDHS103 and the metal plate MP1 are connected to each other. In the meantime, a resistance component (expansion resistance) RV1 formed by the source wiring 10S1 is generated (intervened). 20 to 22, this resistance component RV1 is schematically shown by a circuit symbol indicating resistance. 20 to 23, when the joining position of the metal plate MP1 varies (changes), the resistance component RV1 also varies (varies). FIG. 24 is a circuit diagram showing an ideal circuit configuration in which no spreading resistance (resistance component RV1) is generated, and a part of the circuit shown in FIG. 1 is taken out and schematically shown (in FIG. 1 above). The transistor TR1 is not shown in FIGS. 24 and 25). FIG. 25 is a circuit diagram showing a circuit configuration when the spreading resistance (resistance component RV1) is generated, and schematically shows a case where the resistance component RV1 is generated in the circuit of FIG. FIG. 26 shows a state where the metal plate MP1 is bonded to the semiconductor chip CPH101 mounted (bonded) on the die pad DP2 via the bonding layer SD1 with the bonding layer SD2, and the power formed on the semiconductor chip CPH101 is shown. A vertical transistor TR2 constituting the MOS QH1 and the resistance component RV1 are schematically shown. The power MOS QH1 is configured by connecting a plurality of vertical transistors TR2 in parallel. The metal plate MP1 is bonded to the pads PDHS1a and PDHS1b of the semiconductor chip CPH101 with an adhesive layer SD2. However, in FIG. 26, the pads PDHS1a and PDHS1b are not shown for simplification of the drawing. If the resistance component RV1 is not generated, a circuit as shown in FIG. 24 is obtained. However, when the resistance component RV1 is generated as shown in FIGS. 20 to 22 and 26, a circuit as shown in FIG. 25 is obtained. .

アンプ回路ＡＭＰ１は、パッドＰＤＨＳ４の電圧（出力電圧）とパッドＰＤＨＳ１０３の電圧（出力電圧）とが同じになるように制御する回路である。図２５の回路図において、位置Ｐ１は、金属板ＭＰ１にほぼ相当しており、位置Ｐ１の電圧（電位）をＶ１（電圧Ｖ１）とする。抵抗成分ＲＶ１が小さければ、抵抗成分ＲＶ１による電圧降下量は小さいため、パッドＰＤＨＳ１０３の出力電圧は、位置Ｐ１の電圧Ｖ１とほぼ同じであるが、抵抗成分ＲＶ１が大きくなると、抵抗成分ＲＶ１による電圧降下量が大きくなるため、パッドＰＤＨＳ１０３の出力電圧は、位置Ｐ１の電圧Ｖ１よりも大きくなる。つまり、パッドＰＤＨＳ１０３の出力電圧と位置Ｐ１の電圧Ｖ１との差は、抵抗成分ＲＶ１の大きさに依存して変動し、抵抗成分ＲＶ１が大きくなるほど前記差が大きくなる傾向にある。   The amplifier circuit AMP1 is a circuit that controls the voltage (output voltage) of the pad PDHS4 and the voltage (output voltage) of the pad PDHS103 to be the same. In the circuit diagram of FIG. 25, the position P1 substantially corresponds to the metal plate MP1, and the voltage (potential) at the position P1 is V1 (voltage V1). If the resistance component RV1 is small, the voltage drop amount due to the resistance component RV1 is small. Therefore, the output voltage of the pad PDHS103 is almost the same as the voltage V1 at the position P1, but if the resistance component RV1 is large, the voltage drop due to the resistance component RV1. Since the amount increases, the output voltage of the pad PDHS 103 becomes larger than the voltage V1 at the position P1. That is, the difference between the output voltage of the pad PDHS103 and the voltage V1 at the position P1 varies depending on the magnitude of the resistance component RV1, and the difference tends to increase as the resistance component RV1 increases.

このため、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１の共通ドレインに入力する上記電位ＶＩＮと位置Ｐ１の電圧Ｖ１との電位差が同じであると仮定すると、抵抗成分ＲＶ１が大きくなるほど、電位ＶＩＮとパッドＰＤＨＳ１０３の出力電圧との電位差が小さくなる。そして、アンプ回路ＡＭＰ１は、パッドＰＤＨＳ４の電圧とパッドＰＤＨＳ１０３の電圧とが同じになるように制御するため、抵抗成分ＲＶ１が大きくなるほど、電位ＶＩＮとパッドＰＤＨＳ４の出力電圧との電位差が小さくなる。電位ＶＩＮとパッドＰＤＨＳ４の出力電圧との電位差が小さくなることは、センスＭＯＳＱＳ１に流れる電流が小さくなることにつながる。従って、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１の共通ドレインに入力する上記電位ＶＩＮと位置Ｐ１の電圧Ｖ１との電位差が同じであると仮定すると、抵抗成分ＲＶ１が大きくなるほど、センスＭＯＳＱＳ１に流れる電流が小さくなってしまう。つまり、本来は、半導体チップＣＰＨ１０１に形成されているメインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２との面積比で、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が規定されるはずが、抵抗成分ＲＶ１によって、その電流比が変動してしまうのである。これについて、以下に更に説明する。   For this reason, assuming that the potential difference between the potential VIN input to the common drain of the power MOSQH1 and the sense MOSQS1 and the voltage V1 at the position P1 is the same, the larger the resistance component RV1, the higher the potential VIN and the output voltage of the pad PDHS103. The potential difference becomes smaller. Since the amplifier circuit AMP1 controls the voltage of the pad PDHS4 and the voltage of the pad PDHS103 to be the same, the potential difference between the potential VIN and the output voltage of the pad PDHS4 decreases as the resistance component RV1 increases. A decrease in potential difference between the potential VIN and the output voltage of the pad PDHS4 leads to a decrease in the current flowing through the sense MOSQS1. Therefore, assuming that the potential difference between the potential VIN input to the common drain of the power MOSQH1 and the sense MOSQS1 and the voltage V1 at the position P1 is the same, the current flowing through the sense MOSQS1 decreases as the resistance component RV1 increases. . In other words, the current ratio between the current flowing in the power MOSQH1 and the current flowing in the sense MOSQS1 should be defined by the area ratio between the main MOS region RG1 and the sense MOS region RG2 formed in the semiconductor chip CPH101. The current ratio varies depending on the component RV1. This will be further described below.

上記半導体チップＣＰＨと図１７〜図１９に示される半導体チップＣＰＨ１０１とには、パワーＭＯＳＱＨ１を構成するＭＯＳＦＥＴが形成された領域であるメインＭＯＳ領域ＲＧ１と、センスＭＯＳＱＳ１を構成するＭＯＳＦＥＴが形成された領域であるセンスＭＯＳ領域ＲＧ２とが存在している。そして、メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とは、面積が相違しており（メインＭＯＳ領域ＲＧ１の方がセンスＭＯＳ領域ＲＧ２よりも面積が大きい）、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流とが、所定の比率となるように、半導体チップＣＰＨ，ＣＰＨ１０１におけるメインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２との面積比が設定されている。   The semiconductor chip CPH and the semiconductor chip CPH101 shown in FIGS. 17 to 19 include a main MOS region RG1, which is a region in which the MOSFET constituting the power MOS QH1, is formed, and a region in which the MOSFET which forms the sense MOS QS1 is formed. There is a sense MOS region RG2. The main MOS region RG1 and the sense MOS region RG2 have different areas (the main MOS region RG1 has a larger area than the sense MOS region RG2), and the current flowing through the power MOS QH1 and the current flowing through the sense MOS QS1 Is set to an area ratio between the main MOS region RG1 and the sense MOS region RG2 in the semiconductor chips CPH and CPH101.

上述のように、抵抗成分ＲＶ１が大きくなると、センスＭＯＳＱＳ１に流れる電流が小さくなるため、抵抗成分ＲＶ１が変動すると（ばらつくと）、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流との比率が変動して（ばらついて）しまう。例えば、上記図２１の位置に金属板ＭＰ１があるときに、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流との比率が２００００：１の比率となると仮定する。上記図２０の場合は、上記図２１の場合よりも抵抗成分ＲＶ１が大きくなることで、センスＭＯＳＱＳ１に流れる電流が小さくなるため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流との比率が２００００：１よりも大きくなり、例えば２２０００：１となる。一方、上記図２２の場合は、上記図２１の場合よりも抵抗成分ＲＶ１が小さくなることで、センスＭＯＳＱＳ１に流れる電流が大きくなるため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流との比率が２００００：１よりも小さくなり、例えば１８０００：１となる。   As described above, when the resistance component RV1 increases, the current flowing through the sense MOSQS1 decreases, so that when the resistance component RV1 varies (if it varies), the ratio between the current flowing through the power MOSQH1 and the current flowing through the sense MOSQSQS varies. (Varies). For example, when the metal plate MP1 is present at the position shown in FIG. 21, it is assumed that the ratio between the current flowing through the power MOS QH1 and the current flowing through the sense MOS QS1 is 20000: 1. In the case of FIG. 20, since the resistance component RV1 becomes larger than that in the case of FIG. 21, the current flowing through the sense MOS QS1 becomes smaller. Therefore, the ratio of the current flowing through the power MOS QH1 and the current flowing through the sense MOS QS1 is 20000: It becomes larger than 1, for example, 22000: 1. On the other hand, in the case of FIG. 22, since the resistance component RV1 becomes smaller than in the case of FIG. 21, the current flowing through the sense MOSQS1 increases, so the ratio between the current flowing through the power MOSQH1 and the current flowing through the sense MOSQS1 is It becomes smaller than 20000: 1, for example, 18000: 1.

このため、本来は、センスＭＯＳＱＳ１を流れる電流が、パワーＭＯＳＱＨ１を流れる電流の１／２００００であるように半導体チップＣＰＨ１０１を設計しても、金属板ＭＰ１の位置ずれ（上記抵抗成分ＲＶ１の変動）に起因して、センスＭＯＳＱＳ１を流れる電流は、パワーＭＯＳＱＨ１を流れる電流の１／２００００からずれてしまう。このため、パワーＭＯＳＱＨ１に流れる電流をセンスＭＯＳＱＳ１で検知しようとしても、その精度が低下し、実際に流れている電流よりも低い電流または高い電流として検知してしまう。   For this reason, even if the semiconductor chip CPH101 is designed so that the current flowing through the sense MOS QS1 is 1/20000 of the current flowing through the power MOS QH1, originally, the displacement of the metal plate MP1 (the fluctuation of the resistance component RV1) is caused. As a result, the current flowing through the sense MOS QS1 is deviated from 1/20000 of the current flowing through the power MOS QH1. For this reason, even if it is attempted to detect the current flowing in the power MOSQH1 by the sense MOSQS1, the accuracy is lowered, and the current is detected as a current lower than or higher than the current actually flowing.

従って、パワーＭＯＳＱＨ１を流れる電流がある制限値を越えたか否かをセンスＭＯＳＱＳ１で検知しようとする場合、金属板ＭＰ１の位置ずれが発生していなければセンスＭＯＳＱＳ１で精度よく検知できるが、金属板ＭＰ１の位置ずれが発生していると、センスＭＯＳＱＳ１でうまく検知できず、パワーＭＯＳＱＨ１を流れる電流がある制限値を越えた瞬間を見逃す虞がある。例えば、センスＭＯＳＱＳ１を流れる電流が、金属板ＭＰ１の位置ずれが発生していないときにはパワーＭＯＳＱＨ１を流れる電流の１／２００００であったものが、金属板ＭＰ１の位置ずれに起因して、パワーＭＯＳＱＨ１を流れる電流の１／２２０００となった場合には、パワーＭＯＳＱＨ１を流れる電流が、制限値ではなく制限値の１．１倍を越えたときに、制限値越えをセンスＭＯＳＱＳ１が検知することになる。これを防止するためには、金属板ＭＰ１の位置ずれを防止することが有効であるが、金属板ＭＰ１の位置ずれを完全に防止することは難しい。   Therefore, when the sense MOS QS1 detects whether or not the current flowing through the power MOS QH1 exceeds a certain limit value, the sense MOS QS1 can detect the metal plate MP1 accurately if no displacement of the metal plate MP1 occurs, but the metal plate MP1. If there is a positional deviation, the sense MOS QS1 cannot detect well, and there is a possibility that the moment when the current flowing through the power MOS QH1 exceeds a certain limit value may be missed. For example, if the current flowing through the sense MOS QS1 is 1/20000 of the current flowing through the power MOS QH1 when there is no displacement of the metal plate MP1, the power MOS QH1 is reduced due to the displacement of the metal plate MP1. When the current flowing to 1/22000 exceeds the limit value, the sense MOS QS1 detects that the limit value is exceeded when the current flowing through the power MOS QH1 exceeds 1.1 times the limit value instead of the limit value. In order to prevent this, it is effective to prevent the displacement of the metal plate MP1, but it is difficult to completely prevent the displacement of the metal plate MP1.

このため、本実施の形態では、たとえ金属板ＭＰ１の位置ずれが生じても、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流との比率が変動しにくい構造を提供するために、半導体チップＣＰＨに、上記ソース配線１０Ｓ３を設けたレイアウトを採用している。   For this reason, in this embodiment, in order to provide a structure in which the ratio between the current flowing through the power MOS QH1 and the current flowing through the sense MOS QS1 is less likely to vary even if the metal plate MP1 is displaced, A layout provided with the source wiring 10S3 is employed.

なお、上記図１７〜図２６を参照して説明した金属板ＭＰ１の位置ずれに起因した課題は、金属板ＭＰ１の位置ずれが発生しやすい場合に特に顕著に発生する課題である。金属板ＭＰ１を接合するための接合材（すなわち上記接着層ＳＤ２）が半田である場合に、金属板ＭＰ１の位置ずれが特に発生しやすいため、本実施の形態は、金属板ＭＰ１を半導体チップＣＰＨに接合するための接合材（すなわち上記接着層ＳＤ２）が半田である場合に特に効果が大きい。しかしながら、金属板ＭＰ１を半導体チップＣＰＨに接合するための接合材（すなわち上記接着層ＳＤ２）に、半田以外の導電性の接合材、例えば銀ペーストなどのペースト型導電性接合材を用いる場合や、接合材を用いずに金属板ＭＰ１を半導体チップＣＰＨに圧着する場合などでも、金属板ＭＰ１の位置ずれは発生し得るため、本実施の形態を適用すれば、有効である。   Note that the problem caused by the positional deviation of the metal plate MP1 described with reference to FIGS. 17 to 26 is a problem that particularly occurs when the positional deviation of the metal plate MP1 is likely to occur. When the bonding material for bonding the metal plate MP1 (that is, the adhesive layer SD2) is solder, the metal plate MP1 is particularly likely to be misaligned. The effect is particularly great when the bonding material for bonding to (ie, the adhesive layer SD2) is solder. However, a conductive bonding material other than solder, for example, a paste-type conductive bonding material such as silver paste, is used as a bonding material (that is, the adhesive layer SD2) for bonding the metal plate MP1 to the semiconductor chip CPH. Even when the metal plate MP1 is pressure-bonded to the semiconductor chip CPH without using a bonding material, misalignment of the metal plate MP1 can occur. Therefore, the present embodiment is effective.

＜半導体チップＣＰＨの主面内のレイアウトについて＞
以下、ソース配線１０Ｓ３を含めて、半導体チップＣＰＨの主面内のレイアウトの主要な特徴について、上記図１０〜図１２を参照しながら具体的に説明する。 <About the layout in the main surface of the semiconductor chip CPH>
Hereinafter, the main features of the layout in the main surface of the semiconductor chip CPH including the source wiring 10S3 will be specifically described with reference to FIGS.

半導体チップＣＰＨは、パワーＭＯＳＱＨ１だけでなく、パワーＭＯＳＱＨ１に流れる電流を検知するためのセンスＭＯＳＱＳ１も形成されている。本実施の形態では、図１０および図１１からも分かるように、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４と、センスＭＯＳＱＳ１を構成するＭＯＳＦＥＴを形成したセンスＭＯＳ領域ＲＧ２とを、同じ平面位置（上下で重なる位置）に配置している。これにより、ソース配線１０Ｓ２の面積を縮小できるため、半導体チップＣＰＨの小面積化に有利である。ここで、パッドＰＤＨＳ４は、センスＭＯＳＱＳ１のソースに電気的に接続されたパッド電極（ボンディングパッド）であり、センスＭＯＳ領域ＲＧ２は、センスＭＯＳＱＳ１を構成するＭＯＳＦＥＴ（すなわちセンスＭＯＳＱＳ１用の並列接続された複数の単位トランジスタセル）が形成された領域である。   In the semiconductor chip CPH, not only the power MOS QH1, but also a sense MOS QS1 for detecting a current flowing in the power MOS QH1 is formed. In the present embodiment, as can be seen from FIGS. 10 and 11, the source pad PDHS4 of the sense MOS QS1 and the sense MOS region RG2 in which the MOSFET constituting the sense MOS QS1 is formed on the main surface of the semiconductor chip CPH. , They are arranged at the same plane position (positions that overlap vertically). Thereby, the area of the source wiring 10S2 can be reduced, which is advantageous for reducing the area of the semiconductor chip CPH. Here, the pad PDHS4 is a pad electrode (bonding pad) electrically connected to the source of the sense MOS QS1, and the sense MOS region RG2 is a MOSFET constituting the sense MOS QS1 (that is, a plurality of parallel-connected multiples for the sense MOS QS1). The unit transistor cell) is formed.

本実施の形態では、半導体チップＣＰＨの主面において、メインＭＯＳ領域ＲＧ１の上方にソース配線１０Ｓ１を設け、このソース配線１０Ｓ１を、コンタクトホール９ｂ（このコンタクトホール９ｂはメインＭＯＳ領域ＲＧ１及びソース配線１０Ｓ１に平面的に重なる位置に形成されている）を通じて、メインＭＯＳ領域ＲＧ１のパワーＭＯＳＱＨ１用のＭＯＳＦＥＴのソース（上記ｎ＋型の半導体領域４に対応）と電気的に接続している。そして、このソース配線１０Ｓ１の一部を上記開口部１３から露出させることにより、上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２が形成されている。ここで、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３は、パワーＭＯＳＱＨ１のソースに電気的に接続されたパッド電極（ボンディングパッド）であり、メインＭＯＳ領域ＲＧ１は、パワーＭＯＳＱＨ１を構成するＭＯＳＦＥＴ（すなわちパワーＭＯＳＱＨ１用の並列接続された複数の単位トランジスタセル）が形成された領域である。 In the present embodiment, on the main surface of the semiconductor chip CPH, a source wiring 10S1 is provided above the main MOS region RG1, and this source wiring 10S1 is used as a contact hole 9b (this contact hole 9b is the main MOS region RG1 and the source wiring 10S1). Is electrically connected to the source of the MOSFET for the power MOSQH1 in the main MOS region RG1 (corresponding to the n + -type semiconductor region 4). The pads PDHS1a, PDHS1b, and PDHS2 are formed by exposing a part of the source wiring 10S1 from the opening 13. Here, the pads PDHS1a, PDHS1b, PDHS2, and PDHS3 are pad electrodes (bonding pads) electrically connected to the source of the power MOSQH1, and the main MOS region RG1 is a MOSFET (that is, for the power MOSQH1) that constitutes the power MOSQH1. (A plurality of unit transistor cells connected in parallel).

そして、本実施の形態では、半導体チップＣＰＨの主面において、このソース配線１０Ｓ１とは別にソース配線１０Ｓ３を設けている。そして、このソース配線１０Ｓ３の一部を上記開口部１３から露出させることにより、上記パッドＰＤＨＳ３が形成されている。このソース配線１０Ｓ３は、一端（ソース配線１０Ｓ３の一端、これが接続部１５に対応している）がソース配線１０Ｓ１に接続されており、このース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５から、パッドＰＤＨＳ３が形成されている領域まで延在している。ソース配線１０Ｓ３は、接続部１５以外ではソース配線１０Ｓ１から離間している。すなわち、接続部１５以外では、ソース配線１０Ｓ３とソース配線１０Ｓ１との間に、ソース配線１０Ｓ１，１０Ｓ３が形成されていない領域（スリット１６）が介在している。つまり、ソース配線１０Ｓ１とソース配線１０Ｓ３とは、一体的に形成されているが、ソース配線１０Ｓ１とソース配線１０Ｓ３との間のスリット１６によって分割されている（接続部１５でだけ接続されている）。ソース配線１０Ｓ３は、接続部１５でソース配線１０Ｓ１と接続されているため、ソース配線１０Ｓ３とソース配線１０Ｓ１とは電気的に接続されており、従って、パッドＰＤＨＳ３はソース配線１０Ｓ３を通じてソース配線１０Ｓ１に電気的に接続されている。   In the present embodiment, the source line 10S3 is provided separately from the source line 10S1 on the main surface of the semiconductor chip CPH. The pad PDHS3 is formed by exposing a part of the source wiring 10S3 from the opening 13. One end of the source wiring 10S3 (one end of the source wiring 10S3, which corresponds to the connection portion 15) is connected to the source wiring 10S1, and from the connection portion 15 between the source wiring 10S3 and the source wiring 10S1, It extends to the region where the pad PDHS3 is formed. The source line 10S3 is separated from the source line 10S1 except for the connection portion 15. That is, except for the connection portion 15, a region (slit 16) where the source wirings 10S1 and 10S3 are not formed is interposed between the source wiring 10S3 and the source wiring 10S1. That is, the source wiring 10S1 and the source wiring 10S3 are integrally formed, but are divided by the slit 16 between the source wiring 10S1 and the source wiring 10S3 (connected only at the connection portion 15). . Since the source line 10S3 is connected to the source line 10S1 at the connection portion 15, the source line 10S3 and the source line 10S1 are electrically connected. Therefore, the pad PDHS3 is electrically connected to the source line 10S1 through the source line 10S3. Connected.

ソース配線１０Ｓ３は、メインＭＯＳ領域ＲＧ１ではなく、フィールド絶縁膜２の上方を延在するように形成されており、ソース配線１０Ｓ３の下方には上記単位トランジスタセルは形成されていない。すなわち、ソース配線１０Ｓ３は、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２以外の領域（平面視でメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２に重ならない領域、具体的にはフィールド絶縁膜２の上方）に形成されている。このため、ソース配線１０Ｓ３の下部には上記コンタクトホール９ｂは形成されておらず、ソース配線１０Ｓ３は、ソース配線１０Ｓ３の下部のコンタクトホール９ｂを通じてメインＭＯＳ領域ＲＧ１のパワーＭＯＳＱＨ１用のＭＯＳＦＥＴのソース（上記ｎ＋型の半導体領域４に対応）に接続されてはいない。そして、パッドＰＤＨＳ３は、フィールド絶縁膜２の上方を延在するソース配線１０Ｓ３を介して、接続部１５でソース配線１０Ｓ１に接続（電気的に接続）され、このソース配線１０Ｓ１がメインＭＯＳ領域ＲＧ１全体にわたって形成されている。これにより、パッドＰＤＨＳ３は、ソース配線１０Ｓ３と、ソース配線１０Ｓ３が接続されたソース配線１０Ｓ１と、ソース配線１０Ｓ１の下部のコンタクトホール９ｂとを通じて、メインＭＯＳ領域ＲＧ１のパワーＭＯＳＱＨ１用のＭＯＳＦＥＴのソース（上記ｎ＋型の半導体領域４に対応）に電気的に接続されることになる。 The source line 10S3 is formed not to extend in the main MOS region RG1 but above the field insulating film 2, and the unit transistor cell is not formed below the source line 10S3. That is, source line 10S3 is formed in a region other than main MOS region RG1 and sense MOS region RG2 (a region that does not overlap with main MOS region RG1 and sense MOS region RG2 in plan view, specifically, above field insulating film 2). Has been. Therefore, the contact hole 9b is not formed below the source line 10S3, and the source line 10S3 is connected to the source of the MOSFET for the power MOSQH1 in the main MOS region RG1 through the contact hole 9b below the source line 10S3 (described above). n + type semiconductor region 4). The pad PDHS3 is connected (electrically connected) to the source wiring 10S1 at the connection portion 15 via the source wiring 10S3 extending above the field insulating film 2, and the source wiring 10S1 is connected to the entire main MOS region RG1. Is formed over. As a result, the pad PDHS3 is connected to the source of the MOSFET for the power MOS QH1 in the main MOS region RG1 through the source line 10S3, the source line 10S1 to which the source line 10S3 is connected, and the contact hole 9b below the source line 10S1 (described above). electrically corresponding to the n + -type semiconductor region 4).

そして、本実施の形態では、平面視において、ソース配線１０Ｓ３の一部が金属板ＭＰ１に重なっており、金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を位置させている。すなわち、金属板ＭＰ１を半導体チップＣＰＨのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに接合（接着）しているが、この金属板ＭＰ１の下部にソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５が位置している。別の見方をすると、平面視において、スリット１６の一部が金属板ＭＰ１に重なっており、スリット１６の端部（スリット１６の端部は接続部１５に隣接している）は金属板ＭＰ１と重なる位置にある。これは、半導体チップＣＰＨの主面の中央付近にース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を位置させれば、容易に実現することができる。平面視で金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を位置させているのは、金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗を、固定させる（変動しないようにする）ためである。これを、図２７を参照して説明する。図２７は、本実施の形態の説明図であり、上記図２３に対応するものである。図２７には、半導体チップＣＰＨに接合された金属板ＭＰ１の位置と、ソース配線１０Ｓ１，１０Ｓ３のレイアウトと、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４，ＰＤＨＧのレイアウトとが示されている。   In the present embodiment, in plan view, a part of the source wiring 10S3 overlaps the metal plate MP1, and the connection portion 15 between the source wiring 10S3 and the source wiring 10S1 is located at a position overlapping the metal plate MP1. ing. That is, the metal plate MP1 is bonded (adhered) to the pads PDHS1a and PDHS1b of the semiconductor chip CPH, and the connection portion 15 between the source wiring 10S3 and the source wiring 10S1 is located below the metal plate MP1. From another viewpoint, in plan view, a part of the slit 16 overlaps the metal plate MP1, and the end of the slit 16 (the end of the slit 16 is adjacent to the connecting portion 15) is the same as the metal plate MP1. Overlapping position. This can be easily realized if the connection portion 15 between the source wiring 10S3 and the source wiring 10S1 is located near the center of the main surface of the semiconductor chip CPH. The connection portion 15 between the source wiring 10S3 and the source wiring 10S1 is positioned at a position overlapping the metal plate MP1 in plan view, so that the resistance from the metal plate MP1 to the pad PDHS3 is fixed (does not vary). For). This will be described with reference to FIG. FIG. 27 is an explanatory diagram of this embodiment and corresponds to FIG. FIG. 27 shows the position of the metal plate MP1 bonded to the semiconductor chip CPH, the layout of the source wirings 10S1 and 10S3, and the layout of the pads PDHS1a, PDHS1b, PDHS2, PDHS3, PDHS4, and PDHG.

半導体チップＣＰＨを用いて上記半導体装置ＳＭ１に相当するものを製造する場合、半導体チップＣＰＨのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１を接合するが、この際、上記図２０〜図２２のような金属板ＭＰ１の接合位置の位置ずれが発生する可能性がある。図２７には、上記図２１における金属板ＭＰ１の位置を点線で示し、上記図２０のように金属板ＭＰ１が図の左側にずれた場合の金属板ＭＰ１の位置を一点鎖線で示し、上記図２２のように金属板ＭＰ１が図の右側にずれた場合の金属板ＭＰ１の位置を二点鎖線で示してある。このような金属板ＭＰ１の位置ずれが生じ、製造された半導体装置毎に金属板ＭＰ１の接合位置がばらついた場合でも、本実施の形態では、パワーＭＯＳＱＨ１に流れる電流をセンスＭＯＳＱＳ１で検知する際の精度が低下するのを抑制または防止することができる。以下、これについて説明する。   When the semiconductor chip CPH is used to manufacture the semiconductor device SM1, the metal plate MP1 is joined to the pads PDHS1a and PDHS1b of the semiconductor chip CPH. At this time, the metal plate as shown in FIGS. There is a possibility that displacement of the joining position of MP1 occurs. In FIG. 27, the position of the metal plate MP1 in FIG. 21 is indicated by a dotted line, and the position of the metal plate MP1 when the metal plate MP1 is shifted to the left side of the drawing as shown in FIG. The position of the metal plate MP1 when the metal plate MP1 is shifted to the right side of the drawing as indicated by 22 is indicated by a two-dot chain line. Even when such a displacement of the metal plate MP1 occurs and the joining position of the metal plate MP1 varies for each manufactured semiconductor device, in the present embodiment, when the current flowing through the power MOSQH1 is detected by the sense MOSQS1. It is possible to suppress or prevent a decrease in accuracy. This will be described below.

本実施の形態において、半導体チップＣＰＨに接合した金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗を抵抗ＲＶ２とすると、この抵抗ＲＶ２は、金属板ＭＰ１とパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂとの接続部（接合部）から接続部１５までの抵抗成分ＲＶ３と、ソース配線１０Ｓ３の抵抗成分ＲＶ４との和（合計）である。なお、図２７には、抵抗成分ＲＶ３を、抵抗を示す回路記号で模式的に示してある。   In the present embodiment, when the resistance from the metal plate MP1 joined to the semiconductor chip CPH to the pad PDHS3 is a resistor RV2, the resistor RV2 is connected from the connection portion (joint portion) between the metal plate MP1 and the pads PDHS1a and PDHS1b. This is the sum (total) of the resistance component RV3 up to the portion 15 and the resistance component RV4 of the source wiring 10S3. In FIG. 27, the resistance component RV3 is schematically shown by a circuit symbol indicating resistance.

ここで、金属板ＭＰ１の位置ずれが生じても、ソース配線１０Ｓ３の抵抗成分ＲＶ４は一定である。すなわち、図２７において、金属板ＭＰ１の位置が、一点鎖線の位置（上記図２０に相当する位置）であっても、点線の位置（上記図２１に相当する位置）であっても、二点鎖線の位置（上記図２２に相当する位置）であっても、ソース配線１０Ｓ３の抵抗成分ＲＶ４は一定である。これは、ソース配線１０Ｓ３の抵抗成分ＲＶ４は、ソース配線１０Ｓ３の形状や寸法で決まり、金属板ＭＰ１の接続位置は関係しないためである。   Here, even if the displacement of the metal plate MP1 occurs, the resistance component RV4 of the source wiring 10S3 is constant. That is, in FIG. 27, even if the position of the metal plate MP1 is a one-dot chain line position (a position corresponding to FIG. 20 above) or a dotted line position (a position corresponding to FIG. 21 above), Even at the position of the chain line (the position corresponding to FIG. 22 above), the resistance component RV4 of the source wiring 10S3 is constant. This is because the resistance component RV4 of the source wiring 10S3 is determined by the shape and dimensions of the source wiring 10S3, and the connection position of the metal plate MP1 is not related.

このため、金属板ＭＰ１の位置ずれが生じても抵抗成分ＲＶ３を一定にできれば、金属板ＭＰ１の位置ずれが生じても金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗ＲＶ２を一定にすることができることになる。そこで、本実施の形態では、金属板ＭＰ１の位置ずれが生じても抵抗成分ＲＶ２を一定にできるように、平面視で金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を位置させている。つまり、複数の半導体装置ＳＭ１を製造し、それら複数の半導体装置ＳＭ１において、半導体チップＣＰＨに接合された金属板ＭＰ１の接合位置がばらついたとしても、何れの半導体装置ＳＭ１においても、平面視で金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を位置させる。これは、金属板ＭＰ１の平面寸法はワイヤＷＡよりも大きく、たとえ金属板ＭＰ１の位置ずれが生じても、半導体チップＣＰＨの主面の中央付近は、平面視で金属板ＭＰ１に必ず重なるため、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を、半導体チップＣＰＨの主面の中央付近に位置させることで、容易に実現可能である。   For this reason, if the resistance component RV3 can be made constant even if the metal plate MP1 is displaced, the resistance RV2 from the metal plate MP1 to the pad PDHS3 can be made constant even if the metal plate MP1 is displaced. . Therefore, in the present embodiment, the connection portion between the source wiring 10S3 and the source wiring 10S1 is located at a position overlapping the metal plate MP1 in a plan view so that the resistance component RV2 can be kept constant even if the metal plate MP1 is displaced. 15 is located. That is, a plurality of semiconductor devices SM1 are manufactured, and even if the joining position of the metal plate MP1 joined to the semiconductor chip CPH varies in the plurality of semiconductor devices SM1, any semiconductor device SM1 has a metal in plan view. The connecting portion 15 between the source wiring 10S3 and the source wiring 10S1 is positioned at a position overlapping the plate MP1. This is because the planar dimension of the metal plate MP1 is larger than that of the wire WA, and even if the displacement of the metal plate MP1 occurs, the vicinity of the center of the main surface of the semiconductor chip CPH necessarily overlaps the metal plate MP1 in plan view. This can be easily realized by positioning the connection portion 15 between the source wiring 10S3 and the source wiring 10S1 near the center of the main surface of the semiconductor chip CPH.

平面視で金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５が位置している限り（例えば図２７における金属板ＭＰ１の３つの位置ともに）、金属板ＭＰ１とパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂとの接続部（接合部）から接続部１５までの抵抗成分ＲＶ３は、半導体チップＣＰＨにおける金属板ＭＰ１の接合位置に依らず、ほとんど固定される（ほぼ一定となる）。このため、本実施の形態では、ソース配線１０Ｓ１とは別にソース配線１０Ｓ３を設け、このソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を、平面視で金属板ＭＰ１に重なる位置としたことにより、金属板ＭＰ１の位置ずれが生じても抵抗成分ＲＶ２が変動せずにほぼ一定となり、ひいては、金属板ＭＰ１の位置ずれが生じても金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗ＲＶ２が変動せずに、ほぼ一定とすることができる。   As long as the connection portion 15 between the source wiring 10S3 and the source wiring 10S1 is located at a position overlapping the metal plate MP1 in plan view (for example, all three positions of the metal plate MP1 in FIG. 27), the metal plate MP1 and the pad PDHS1a The resistance component RV3 from the connection portion (joint portion) to PDHS1b to the connection portion 15 is almost fixed (almost constant) regardless of the joining position of the metal plate MP1 in the semiconductor chip CPH. For this reason, in the present embodiment, the source wiring 10S3 is provided separately from the source wiring 10S1, and the connection portion 15 between the source wiring 10S3 and the source wiring 10S1 is positioned so as to overlap the metal plate MP1 in plan view. Even if the displacement of the metal plate MP1 occurs, the resistance component RV2 does not fluctuate and becomes almost constant. As a result, even if the displacement of the metal plate MP1 occurs, the resistance RV2 from the metal plate MP1 to the pad PDHS3 does not fluctuate. It can be almost constant.

また、半導体チップＣＰＨの主面に、金属板ＭＰ１を接合するパッド（ここではパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）を少なくとも２つ設け、そのパッド間（ここではパッドＰＤＨＳ１ａとパッドＰＤＨＳ１ｂとの間）に接続部１５を設ければ、より好ましく、これにより、金属板ＭＰ１の接合位置が変動しても、上記抵抗成分ＲＶ３（ひいては上記抵抗ＲＶ２）を固定しやすく（一定にしやすく）なる。   Further, at least two pads (here, pads PDHS1a and PDHS1b) for joining the metal plate MP1 are provided on the main surface of the semiconductor chip CPH, and the connection portion 15 is provided between the pads (here, between the pads PDHS1a and the pad PDHS1b). It is more preferable that the resistance component RV3 (and thus the resistance RV2) can be easily fixed (and easily fixed) even if the joining position of the metal plate MP1 varies.

上記図１７〜図２６を参照して上述したように、金属板ＭＰ１の位置ずれにより上記抵抗成分ＲＶ１が変動すると、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が変動してしまう。それに対して、本実施の形態では、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗ＲＶ２は変動せず（ばらつかず）、ほぼ一定とすることができるため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が変動するのを、抑制または防止することができる。   As described above with reference to FIGS. 17 to 26, when the resistance component RV1 varies due to the displacement of the metal plate MP1, the current ratio between the current flowing through the power MOS QH1 and the current flowing through the sense MOS QS1 varies. On the other hand, in the present embodiment, even if the metal plate MP1 is misaligned (that is, the joining position of the metal plate MP1 in the semiconductor chip CPH varies), the resistance RV2 from the metal plate MP1 to the pad PDHS3 varies. Therefore, it is possible to suppress or prevent the current ratio between the current flowing through the power MOS QH1 and the current flowing through the sense MOS QS1 from fluctuating.

つまり、本実施の形態では、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１の共通ドレインに入力する上記電位ＶＩＮと上記位置Ｐ１の電圧Ｖ１との電位差が同じであると仮定すると、金属板ＭＰ１の位置ずれが生じても、金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗ＲＶ２はほぼ一定であるため、パッドＰＤＨＳ３の出力電圧は、金属板ＭＰ１の接合位置に依らず、ほぼ同じ値にすることができる。アンプ回路ＡＭＰ１は、パッドＰＤＨＳ４の電圧とパッドＰＤＨＳ３の電圧とが同じになるように制御するが、パッドＰＤＨＳ３の出力電圧は、金属板ＭＰ１の接合位置に影響されないため、センスＭＯＳＱＳ１に流れる電流の大きさは、金属板ＭＰ１の接合位置に影響されなくなる。このため、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨにおける金属板ＭＰ１の接合位置がばらついても）、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比がほぼ同じ電流比となるため、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができる。従って、半導体装置ＳＭ１の信頼性を向上させることができる。   That is, in this embodiment, assuming that the potential difference between the potential VIN input to the common drain of the power MOSQH1 and the sense MOSQS1 and the voltage V1 at the position P1 is the same, even if the metal plate MP1 is displaced. Since the resistance RV2 from the metal plate MP1 to the pad PDHS3 is substantially constant, the output voltage of the pad PDHS3 can be set to the same value regardless of the joining position of the metal plate MP1. The amplifier circuit AMP1 controls the voltage of the pad PDHS4 and the voltage of the pad PDHS3 to be the same. However, since the output voltage of the pad PDHS3 is not affected by the joining position of the metal plate MP1, the current flowing through the sense MOSQS1 is large. This is not affected by the joining position of the metal plate MP1. For this reason, even if the displacement of the metal plate MP1 occurs (that is, even if the joining position of the metal plate MP1 in the semiconductor chip CPH varies), the current ratio of the current flowing through the power MOSQH1 and the current flowing through the sense MOSQS1 is substantially the same. Therefore, the detection accuracy of the current flowing through the power MOS QH1 by the sense MOS QS1 can be improved. Therefore, the reliability of the semiconductor device SM1 can be improved.

本発明者の検証実験によれば、半導体チップＣＰＨにおける金属板ＭＰ１の接合位置がばらついたときに、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が、所定の電流比から±１５％程度ばらついていたものが、本実施の形態を適用することで、±５％以内のばらつき（変動）に低減できた。   According to the verification experiment of the present inventor, when the joining position of the metal plate MP1 in the semiconductor chip CPH varies, the current ratio between the current flowing in the power MOS QH1 and the current flowing in the sense MOS QS1 is ± 15% from a predetermined current ratio. What varied to some extent could be reduced to variations (variations) within ± 5% by applying this embodiment.

また、半導体チップＣＰＨの中央付近でなくとも、平面視で金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５が位置していれば、金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗ＲＶ２が、金属板ＭＰ１の位置ずれの影響を受けにくくなるため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が金属板ＭＰ１の位置ずれの影響を受けにくくすることができる。このため、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができる。   Further, if the connecting portion 15 between the source wiring 10S3 and the source wiring 10S1 is located at a position overlapping the metal plate MP1 in a plan view even if not near the center of the semiconductor chip CPH, the connection from the metal plate MP1 to the pad PDHS3 is performed. Since the resistor RV2 is less affected by the displacement of the metal plate MP1, the current ratio between the current flowing through the power MOS QH1 and the current flowing through the sense MOS QS1 can be less affected by the displacement of the metal plate MP1. For this reason, the detection accuracy of the current flowing through the power MOSQH1 by the sense MOSQS1 can be improved.

しかしながら、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を、半導体チップＣＰＨの主面の中央付近に位置させておけば、たとえ金属板ＭＰ１の位置ずれが極めて大きくとも、平面視で金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を位置させることができ、金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗ＲＶ２が、金属板ＭＰ１の位置ずれの影響を最も受けにくくすることができる。このため、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を、半導体チップＣＰＨの主面の中央付近に位置させておけば、より好ましく、これにより、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が、金属板ＭＰ１の位置ずれに、より確実に影響されないようにすることができ、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度をより的確に向上することができる。   However, if the connecting portion 15 between the source wiring 10S3 and the source wiring 10S1 is positioned in the vicinity of the center of the main surface of the semiconductor chip CPH, the metal plate MP1 is seen in plan view even if the displacement of the metal plate MP1 is extremely large. The connection portion 15 between the source wiring 10S3 and the source wiring 10S1 can be positioned at a position overlapping with the resistance RV2 from the metal plate MP1 to the pad PDHS3, and the resistance RV2 from the metal plate MP1 is least affected by the positional deviation of the metal plate MP1. Can do. For this reason, it is more preferable that the connection portion 15 between the source wiring 10S3 and the source wiring 10S1 is positioned near the center of the main surface of the semiconductor chip CPH. Thereby, the current flowing in the power MOS QH1 and the current flowing in the sense MOS QS1. The current ratio can be prevented from being more reliably influenced by the displacement of the metal plate MP1, and the detection accuracy of the current flowing through the power MOS QH1 by the sense MOS QS1 can be improved more accurately.

また、パッドＰＤＨＳ３は、ワイヤＷＡを接続するパッドであるため、金属板ＭＰ１で覆われない位置（平面視で金属板ＭＰ１に重ならない位置）に配置する。一方、接続部１５は、平面視で金属板ＭＰ１に重なる位置に配置している。このため、金属板ＭＰ１に重ならない位置のパッドＰＤＨＳ３と金属板ＭＰ１に重なる位置の接続部１５とを繋ぐようにソース配線１０Ｓ３が延在している。ここで、パッドＰＤＨＳ３と接続部１５との間におけるソース配線１０Ｓ３の幅（半導体チップＣＰＨの主面に平行でかつソース配線１０Ｓ３の延在方向に垂直な方向の幅）は、パッドＰＤＨＳ３の幅（パッドＰＤＨＳ３が正方形状の場合は一辺の長さ、長方形状の場合は短辺の長さ、円形状の場合は直径）よりも小さいことが好ましく、これにより、メインＭＯＳ領域ＲＧ１の面積を確保しやすくなる。   Further, since the pad PDHS3 is a pad for connecting the wire WA, the pad PDHS3 is disposed at a position not covered by the metal plate MP1 (a position not overlapping the metal plate MP1 in plan view). On the other hand, the connection part 15 is arrange | positioned in the position which overlaps with metal plate MP1 by planar view. Therefore, the source wiring 10S3 extends so as to connect the pad PDHS3 at a position not overlapping with the metal plate MP1 and the connection portion 15 at a position overlapping with the metal plate MP1. Here, the width of the source line 10S3 between the pad PDHS3 and the connection portion 15 (the width in the direction parallel to the main surface of the semiconductor chip CPH and perpendicular to the extending direction of the source line 10S3) is the width of the pad PDHS3 ( The pad PDHS3 is preferably smaller than the length of one side in the case of a square shape, the length of the short side in the case of a rectangular shape, and the diameter in the case of a circular shape), thereby ensuring the area of the main MOS region RG1. It becomes easy.

また、パッドＰＤＨＳ３は、半導体チップＣＰＨの主面の側辺（半導体チップＣＰＣに対向する側辺）に沿って配置することが好ましく、これにより、半導体チップＣＰＨのパッドＰＤＨＳ３と半導体チップＣＰＣのパッドＰＤＣとの間をワイヤＷＡで接続しやすくなる。このため、半導体チップＣＰＨのワイヤＷＡ接続用のパッドＰＤＨＳ２，ＰＤＨＧ，ＰＤＨＳ３，ＰＤＨＳ４は、半導体チップＣＰＨの主面の側辺（半導体チップＣＰＣに対向する側辺）に沿って配置すれば、より好ましく、これにより、これらのパッドＰＤＨＳ２，ＰＤＨＧ，ＰＤＨＳ３，ＰＤＨＳ４にワイヤＷＡを接続しやすくなる。   Further, the pad PDHS3 is preferably disposed along the side of the main surface of the semiconductor chip CPH (side facing the semiconductor chip CPC), whereby the pad PDHS3 of the semiconductor chip CPH and the pad PDC of the semiconductor chip CPC. Is easily connected with the wire WA. For this reason, it is more preferable that the pads PDHS2, PDHG, PDHS3, and PDHS4 for connecting the wire WA of the semiconductor chip CPH are arranged along the side of the main surface of the semiconductor chip CPH (side facing the semiconductor chip CPC). This makes it easy to connect the wire WA to the pads PDHS2, PDHG, PDHS3, and PDHS4.

また、本実施の形態では、パッドＰＤＨＳ４とセンスＭＯＳ領域ＲＧ２とを、平面視で重なる位置に配置する場合について説明したが、他の形態として、パッドＰＤＨＳ４とセンスＭＯＳ領域ＲＧ２とを、平面視で異なる位置（重ならない位置）に配置することもでき、この場合は、パッドＰＤＨＳ４が形成されている領域から、センスＭＯＳ領域ＲＧ２が形成されている領域まで、ソース配線１０Ｓ２を延在させればよい。パッドＰＤＨＳ４とセンスＭＯＳ領域ＲＧ２とを、平面視で異なる位置（重ならない位置）に配置する場合は、半導体チップＣＰＨの主面において、パッドＰＤＨＳ４よりもセンスＭＯＳ領域ＲＧ２を内側に配置する（すなわち、センスＭＯＳ領域ＲＧ２よりもパッドＰＤＨＳ４の方が、半導体チップＣＰＨの主面の外周部に近くなるようにする）ことが好ましい。これにより、センスＭＯＳ領域ＲＧ２を内側に配置したことで、熱ストレスによって上記接着層ＳＤ１にクラックが発生したとしても、センスＭＯＳ領域ＲＧ２の下方にそのクラックが延在しにくくなるため、このクラックによってセンスＭＯＳＱＳ１に流れる電流が影響を受けにくくなり、このクラックに起因してセンスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度が低下するのを、抑制または防止することができる。また、パッドＰＤＨＳ４を外側（半導体チップＣＰＨの主面の外周部の近く）に配置したことで、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４にワイヤＷＡのような導電性部材を接続しやすくすることができる。なお、半導体チップＣＰＨの主面において、２つの位置のどちらが内側に位置しているかを判別するには、半導体チップＣＰＨの主面の外周からの距離（間隔）がより大きい方を、内側とみなすものとする。   Further, in the present embodiment, the case where the pad PDHS4 and the sense MOS region RG2 are arranged at the overlapping position in a plan view has been described. However, as another mode, the pad PDHS4 and the sense MOS region RG2 in a plan view are described. The source wiring 10S2 may be extended from a region where the pad PDHS4 is formed to a region where the sense MOS region RG2 is formed in this case. . When the pad PDHS4 and the sense MOS region RG2 are disposed at different positions (non-overlapping positions) in plan view, the sense MOS region RG2 is disposed on the inner side of the pad PDHS4 on the main surface of the semiconductor chip CPH (that is, It is preferable that the pad PDHS4 is closer to the outer peripheral portion of the main surface of the semiconductor chip CPH than the sense MOS region RG2. Thereby, since the sense MOS region RG2 is arranged on the inner side, even if a crack is generated in the adhesive layer SD1 due to thermal stress, the crack is difficult to extend below the sense MOS region RG2. It is possible to suppress or prevent the current flowing through the sense MOS QS1 from being easily affected and the detection accuracy of the current flowing through the power MOS QH1 by the sense MOS QS1 from being reduced due to the crack. Further, by disposing the pad PDHS4 on the outside (near the outer peripheral portion of the main surface of the semiconductor chip CPH), it is possible to easily connect a conductive member such as the wire WA to the source pad PDHS4 of the sense MOSQS1. . In order to determine which of the two positions is located on the inner side of the main surface of the semiconductor chip CPH, the larger distance (interval) from the outer periphery of the main surface of the semiconductor chip CPH is regarded as the inner side. Shall.

図２８は、上記図１の回路図と同じ回路図であるが、パワーＭＯＳＱＨ１をオンするときの電流経路ＩＯＮと、パワーＭＯＳＱＨ１をオフするときの電流経路ＩＯＦとを、矢印で模式的に示したものである。   FIG. 28 is the same circuit diagram as the circuit diagram of FIG. 1 except that the current path ION when the power MOS QH1 is turned on and the current path IOF when the power MOS QH1 is turned off are schematically shown by arrows. Is.

図２８から分かるように、パワーＭＯＳＱＨ１をオフするときの電流経路ＩＯＦは、パワーＭＯＳＱＨ１のゲートから、ドライバ回路ＤＲ１を経て、パワーＭＯＳＱＨ１のソースに至る経路である。上記半導体装置ＳＭ１の場合、この電流経路ＩＯＦは、パッドＰＤＨＳ３とパワーＭＯＳＱＨ１との間を繋ぐ配線（すなわちソース配線１０Ｓ３およびソース配線１０Ｓ１）を通っている。ソース配線１０Ｓ３を設けたことで、このソース配線１０Ｓ３の抵抗成分ＲＶ４がソース配線１０Ｓ１の抵抗に比べて大きくなるため、この比較的大きな抵抗成分ＲＶを有する電流経路ＩＯＦは、配線抵抗が大きな経路となり、パワーＭＯＳＱＨ１をオフする際のスイッチングスピードが遅くなり、ターンオフ損失が増加する虞がある。このため、上記半導体装置ＳＭ１は、スイッチング回数が少ない、あるいは、パワーＭＯＳＱＨ１のオン期間が長いなどの、ターンオフ損失を比較的気にする必要が無いような用途に適用すれば、好ましい。一方、ターンオフ損失を重要視するような用途については、以下の変形例を適用すれば、好ましい。以下、本実施の形態の種々の変形例について説明する。   As can be seen from FIG. 28, the current path IOF when the power MOS QH1 is turned off is a path from the gate of the power MOS QH1 to the source of the power MOS QH1 through the driver circuit DR1. In the case of the semiconductor device SM1, the current path IOF passes through the wiring (that is, the source wiring 10S3 and the source wiring 10S1) connecting the pad PDHS3 and the power MOS QH1. Since the source wiring 10S3 is provided, the resistance component RV4 of the source wiring 10S3 becomes larger than the resistance of the source wiring 10S1, so that the current path IOF having the relatively large resistance component RV has a large wiring resistance. When the power MOSQH1 is turned off, the switching speed becomes slow, and the turn-off loss may increase. Therefore, it is preferable that the semiconductor device SM1 is applied to an application where the turn-off loss does not need to be considered relatively, such as a small number of switching times or a long ON period of the power MOS QH1. On the other hand, for applications in which turn-off loss is important, it is preferable to apply the following modifications. Hereinafter, various modifications of the present embodiment will be described.

＜第１の変形例について＞
本実施の形態の第１の変形例について説明する。以下では、第１の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ａと称し、第１の変形例の半導体装置ＳＭ１（すなわち半導体装置ＳＭ１ａ）で用いられている半導体チップＣＰＨを、半導体チップＣＰＨａと称することとする。 <About the first modification>
A first modification of the present embodiment will be described. Hereinafter, the semiconductor device SM1 of the first modification is referred to as a semiconductor device SM1a, and the semiconductor chip CPH used in the semiconductor device SM1 (that is, the semiconductor device SM1a) of the first modification is referred to as a semiconductor chip CPHa. I will do it.

図２９は、第１の変形例の半導体装置（半導体パッケージ）ＳＭ１ａを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１に対応するものである。図３０および図３１は、第１の変形例の半導体装置ＳＭ１ａの平面透視図であり、図３２〜図３５は、半導体装置ＳＭ１ａの断面図（側面断面図）である。図３０は、上記図２に対応するものであり、半導体装置ＳＭ１ａを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。図３１は、上記図３に対応するものであり、図３０において、更に金属板ＭＰ１，ＭＰ２およびボンディングワイヤＷＡを外した（透視した）状態の半導体装置ＳＭ１ａの平面透視図である。図３１において、更に半導体チップＣＰＣ，ＣＰＨａ，ＣＰＬを外した（透視した）状態の平面透視図は、上記図４と同様となる。また、図３２は、上記図５に対応するものであり、図３０のＡ−Ａ線の断面図にほぼ対応している。図３３は、上記図６に対応するものであり、図３０のＢ−Ｂ線の断面図にほぼ対応している。図３４は、図３０のＣ１−Ｃ１線の断面図にほぼ対応し、図３５は、図３０のＣ２−Ｃ２線の断面図にほぼ対応している。図３６〜図３８は、半導体チップＣＰＨａのチップレイアウトを示す平面図であり、上記図１０〜図１２にそれぞれ対応するものである。このうち、図３６は、半導体チップＣＰＨａの上面図に対応しており、平面図であるが、理解を簡単にするために、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４）にハッチングを付してある。図３７は、半導体チップＣＰＨａにおけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４）の位置を点線で示してある。図３８は、半導体チップＣＰＨａにおける金属配線（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３）のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４）の位置を点線で示してある。   FIG. 29 is a circuit diagram showing an example of an electronic device (here, a non-insulated DC-DC converter) using the semiconductor device (semiconductor package) SM1a of the first modification, and corresponds to FIG. is there. 30 and 31 are plan perspective views of the semiconductor device SM1a of the first modification, and FIGS. 32 to 35 are cross-sectional views (side cross-sectional views) of the semiconductor device SM1a. FIG. 30 corresponds to FIG. 2 described above, and shows a plan view (top view) in which the semiconductor device SM1a is seen from the top surface side and the sealing portion MR is seen through. FIG. 31 corresponds to FIG. 3 described above, and is a plan perspective view of the semiconductor device SM1a in a state where the metal plates MP1 and MP2 and the bonding wire WA are further removed (seen through) in FIG. In FIG. 31, a plan perspective view in a state where the semiconductor chips CPC, CPHa, CPL are further removed (seen through) is the same as FIG. FIG. 32 corresponds to FIG. 5 described above and substantially corresponds to the cross-sectional view taken along the line AA of FIG. FIG. 33 corresponds to FIG. 6 described above and substantially corresponds to the cross-sectional view taken along the line BB of FIG. 34 substantially corresponds to the cross-sectional view taken along the line C1-C1 of FIG. 30, and FIG. 35 substantially corresponds to the cross-sectional view taken along the line C2-C2 of FIG. 36 to 38 are plan views showing the chip layout of the semiconductor chip CPHa, and correspond to FIGS. 10 to 12, respectively. Among these, FIG. 36 corresponds to a top view of the semiconductor chip CPHa and is a plan view, but for the sake of easy understanding, bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, PDHS3a, PDHS3b, PDHS4) are shown. ) Is hatched. FIG. 37 shows the main MOS region RG1 and the sense MOS region RG2 in the semiconductor chip CPHa with hatching, and the positions of the bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, PDHS3a, PDHS3b, PDHS4) with dotted lines. It is shown. FIG. 38 shows the layout of the metal wiring (gate wiring 10G and source wiring 10S1, 10S2, 10S3) in the semiconductor chip CPHa with hatched areas and thick lines, and also shows bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, The positions of PDHS3a, PDHS3b, PDHS4) are indicated by dotted lines.

第１の変形例の半導体装置ＳＭ１ａと上記図２〜図７の半導体装置ＳＭ１との共通点ついては、基本的にはその説明を省略し、第１の変形例の半導体装置ＳＭ１ａが、上記図２〜図７の半導体装置ＳＭ１と相違している点について、以下に説明する。   The description of the common points between the semiconductor device SM1a of the first modification and the semiconductor device SM1 of FIGS. Differences from the semiconductor device SM1 in FIG. 7 will be described below.

半導体装置ＳＭ１ａに使用されている半導体チップＣＰＨａは、ソース用の上記パッドＰＤＨＳ３の代わりに、ソース用のパッドＰＤＨＳ３ａ，ＰＤＨＳ３ｂを、半導体チップＣＰＨａの主面に有している。そして、半導体チップＣＰＣは、上記パッドＰＤＣ２の代わりに、パッドＰＤＣ２ａ，ＰＤＣ２ｂを、半導体チップＣＰＣの主面に有している。上記パッドＰＤＨＳ３と同様に、パッドＰＤＨＳ３ａ，ＰＤＨＳ３ｂは、半導体チップＣＰＨａ内に形成された上記パワーＭＯＳＱＨ１のソースに電気的に接続されているため、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ３ａ，ＰＤＨＳ３ｂは、上記ハイサイド用のパワーＭＯＳＱＨ１のソース用パッド（ボンディングパッド）に対応している。また、上記パッドＰＤＨＳ３と同様に、パッドＰＤＨＳ３ａ，ＰＤＨＳ３ｂは、ワイヤＷＡ接続用の電極（パッド電極、電極パッド、ボンディングパッド）である。   The semiconductor chip CPHa used in the semiconductor device SM1a has source pads PDHS3a and PDHS3b on the main surface of the semiconductor chip CPHa instead of the source pad PDHS3. The semiconductor chip CPC has pads PDC2a and PDC2b on the main surface of the semiconductor chip CPC instead of the pad PDC2. Similar to the pad PDHS3, since the pads PDHS3a and PDHS3b are electrically connected to the source of the power MOSQH1 formed in the semiconductor chip CPHa, the source pads PDHS3a and PDHS3b of the semiconductor chip CPHa This corresponds to the source pad (bonding pad) of the high-side power MOS QH1. Similarly to the pad PDHS3, the pads PDHS3a and PDHS3b are electrodes (pad electrodes, electrode pads, bonding pads) for connecting the wire WA.

そして、図３０および図３４にも示されるように、半導体チップＣＰＨａのパッドＰＤＨＳ３ａは、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ２ａと電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨａのパッドＰＤＨＳ３ａに接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ２ａに接合されている。具体的には、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ３ａは、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ａに電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記アンプ回路ＡＭＰ１に電気的に接続されている（上記図２９参照）。半導体チップＣＰＨａのソース用のパッドＰＤＨＳ３ａは、パワーＭＯＳＱＨ１のソース電圧を検出するためのパッド（ボンディングパッド）である。また、図３０および図３３にも示されるように、半導体チップＣＰＨａのパッドＰＤＨＳ３ｂは、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ２ｂと電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨａのパッドＰＤＨＳ３ｂに接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ２ｂに接合されている。具体的には、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ３ｂは、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ｂに電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記ドライバ回路ＤＲ１に電気的に接続されている（上記図２９参照）。   30 and FIG. 34, the pad PDHS3a of the semiconductor chip CPHa is electrically connected to the pad PDC2a on the main surface of the semiconductor chip CPC through the wire WA (single or plural). That is, one end of the wire WA is bonded to the pad PDHS3a of the semiconductor chip CPHa, and the other end of the wire WA is bonded to the pad PDC2a of the semiconductor chip CPC. Specifically, the source pad PDHS3a of the semiconductor chip CPHa is electrically connected to the pad PDC2a of the semiconductor chip CPC through the wire WA, and further, the amplifier in the semiconductor chip CPC through the internal wiring of the semiconductor chip CPC. It is electrically connected to the circuit AMP1 (see FIG. 29 above). The source pad PDHS3a of the semiconductor chip CPHa is a pad (bonding pad) for detecting the source voltage of the power MOS QH1. As also shown in FIGS. 30 and 33, the pad PDHS3b of the semiconductor chip CPHa is electrically connected to the pad PDC2b on the main surface of the semiconductor chip CPC through the wire WA (s). That is, one end of the wire WA is joined to the pad PDHS3b of the semiconductor chip CPHa, and the other end of the wire WA is joined to the pad PDC2b of the semiconductor chip CPC. Specifically, the source pad PDHS3b of the semiconductor chip CPHa is electrically connected to the pad PDC2b of the semiconductor chip CPC through the wire WA, and further through the internal wiring of the semiconductor chip CPC, the driver in the semiconductor chip CPC. It is electrically connected to the circuit DR1 (see FIG. 29 above).

図２９からも分かるように、半導体チップＣＰＣ内において、パッドＰＤＣ２ａは内部配線（半導体チップＣＰＣの内部配線）を通じてアンプ回路ＡＭＰ１に電気的に接続されているが、ドライバ回路ＤＲ１には内部配線で接続されておらず、一方、パッドＰＤＣ２ｂは内部配線を通じてドライバ回路ＤＲ１に電気的に接続されているが、アンプ回路ＡＭＰ１には内部配線で接続されていない。すなわち、半導体チップＣＰＣ内において、パッドＰＤＣ２ａとアンプ回路ＡＭＰ１との間を接続する内部配線と、パッドＰＤＣ２ｂとドライバ回路ＤＲ１との間を接続する内部配線とが、別々に設けられている（共通部を有していない）。このため、半導体チップＣＰＣ内において、パッドＰＤＣ２ｂは、ドライバ回路ＤＲ１に（内部配線で）接続されていると言うことができ、また、半導体チップＣＰＣ内において、パッドＰＤＣ２ａ，ＰＤＣ３はドライバ回路ＤＲ１に（内部配線で）接続されていないと言うことができる。   As can be seen from FIG. 29, in the semiconductor chip CPC, the pad PDC2a is electrically connected to the amplifier circuit AMP1 through internal wiring (internal wiring of the semiconductor chip CPC), but is connected to the driver circuit DR1 by internal wiring. On the other hand, the pad PDC2b is electrically connected to the driver circuit DR1 through the internal wiring, but is not connected to the amplifier circuit AMP1 by the internal wiring. That is, in the semiconductor chip CPC, an internal wiring that connects the pad PDC2a and the amplifier circuit AMP1 and an internal wiring that connects the pad PDC2b and the driver circuit DR1 are provided separately (common portion). Do not have). Therefore, it can be said that the pad PDC2b is connected to the driver circuit DR1 (with internal wiring) in the semiconductor chip CPC, and the pads PDC2a and PDC3 are connected to the driver circuit DR1 in the semiconductor chip CPC ( It can be said that it is not connected (with internal wiring).

従って、半導体チップＣＰＨａのパッドＰＤＨＳ３ａはワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ａに接続されているため、半導体チップＣＰＨａのパッドＰＤＨＳ３ａは、ワイヤＷＡ、パッドＰＤＣ２ａおよび半導体チップＣＰＣの内部配線（パッドＰＤＣ２ｂとドライバ回路ＤＲ１とを接続する内部配線とは異なる内部配線）を通じてアンプ回路ＡＭＰ１に電気的に接続されている。一方、半導体チップＣＰＨａのパッドＰＤＨＳ３ｂはワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ｂに接続されているため、半導体チップＣＰＨａのパッドＰＤＨＳ３ｂは、ワイヤＷＡ、パッドＰＤＣ２ｂおよび半導体チップＣＰＣの内部配線（パッドＰＤＣ２ａとアンプ回路ＡＭＰ１とを接続する内部配線とは異なる内部配線）を通じてドライバ回路ＤＲ１に電気的に接続されている。   Accordingly, since the pad PDHS3a of the semiconductor chip CPHa is connected to the pad PDC2a of the semiconductor chip CPC via the wire WA, the pad PDHS3a of the semiconductor chip CPHa is connected to the internal wiring (pad PDC2b) of the wire WA, the pad PDC2a, and the semiconductor chip CPC. And the driver circuit DR1 is electrically connected to the amplifier circuit AMP1 through an internal wiring different from the internal wiring connecting the driver circuit DR1. On the other hand, since the pad PDHS3b of the semiconductor chip CPHa is connected to the pad PDC2b of the semiconductor chip CPC via the wire WA, the pad PDHS3b of the semiconductor chip CPHa is connected to the internal wiring (pad PDC2a) of the wire WA, the pad PDC2b, and the semiconductor chip CPC. And the driver circuit DR1 through an internal wiring different from the internal wiring connecting the amplifier circuit AMP1.

ここで、パッドＰＤＣ２ａ，ＰＤＣ３は半導体チップＣＰＣ内の内部配線によってアンプ回路ＡＭＰ１に接続されており、このアンプ回路ＡＭＰ１は、パッドＰＤＣ２ａの入力電圧とパッドＰＤＣ３の入力電圧との差に応じてトランジスタＴＲ１を駆動し、パッドＰＤＣ２ａの入力電圧とパッドＰＤＣ３の入力電圧とが同じに（等しく）なるように、センスＭＯＳＱＳ１に流れる電流を制御する。このため、アンプ回路ＡＭＰおよびトランジスタＴＲ１で構成される回路は、パッドＰＤＣ２ａの電圧（入力電圧）とパッドＰＤＣ３の電圧（入力電圧）とが同じになるようにセンスＭＯＳＱＳ１に流れる電流を制御する回路（第１回路）とみなすことができ、この回路は、半導体チップＣＰＣ内においてパッドＰＤＣ２ａおよびパッドＰＤＣ３に接続されている。パッドＰＤＨＳ３ａとパッドＰＤＣ２ａがワイヤＷＡで接続され、パッドＰＤＨＳ４とパッドＰＤＣ３が他のワイヤＷＡで接続されているため、半導体チップＣＰＨａのパッドＰＤＨＳ３ａの出力電圧が、パッドＰＤＣ２ａの入力電圧に対応し、半導体チップＣＰＨａのパッドＰＤＨＳ４の出力電圧が、パッドＰＤＣ３の入力電圧に対応している。   Here, the pads PDC2a and PDC3 are connected to the amplifier circuit AMP1 by an internal wiring in the semiconductor chip CPC. The amplifier circuit AMP1 is a transistor TR1 according to the difference between the input voltage of the pad PDC2a and the input voltage of the pad PDC3. And the current flowing in the sense MOS QS1 is controlled so that the input voltage of the pad PDC2a and the input voltage of the pad PDC3 are the same (equal). For this reason, the circuit composed of the amplifier circuit AMP and the transistor TR1 controls the current flowing in the sense MOS QS1 so that the voltage of the pad PDC2a (input voltage) and the voltage of the pad PDC3 (input voltage) are the same ( This circuit is connected to the pads PDC2a and PDC3 in the semiconductor chip CPC. Since the pad PDHS3a and the pad PDC2a are connected by the wire WA, and the pad PDHS4 and the pad PDC3 are connected by another wire WA, the output voltage of the pad PDHS3a of the semiconductor chip CPHa corresponds to the input voltage of the pad PDC2a. The output voltage of the pad PDHS4 of the chip CPHa corresponds to the input voltage of the pad PDC3.

上記図１０の半導体チップＣＰＨでは、半導体チップＣＰＨの主面において、側辺（半導体チップＣＰＣに対向する側辺）に沿って、パッドＰＤＨＳ２，ＰＤＨＧ，ＰＤＨＳ３，ＰＤＨＳ４が配置されていたが、図３６からも分かるように、半導体チップＣＰＨａの主面においては、側辺（半導体チップＣＰＣに対向する側辺）に沿って、パッドＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＧ，ＰＤＨＳ３ｂ，ＰＤＨＳ４が配置されている。具体的には、上記図１０の半導体チップＣＰＨでは、半導体チップＣＰＨの主面において、側辺に沿って、中央にパッドＰＤＨＧが配置され、一方の端部側にパッドＰＤＨＳ２が配置され、他方の端部側にパッドＰＤＨＳ４が配置され、パッドＰＤＨＧとパッドＰＤＨＳ４との間にパッドＰＤＨＳ３が配置されていた。図３６の半導体チップＣＰＨａでは、半導体チップＣＰＨａの主面において、側辺に沿って、中央にパッドＰＤＨＧが配置され、一方の端部側にパッドＰＤＨＳ２が配置され、他方の端部側にパッドＰＤＨＳ４が配置され、パッドＰＤＨＧとパッドＰＤＨＳ２との間にパッドＰＤＨＳ３ａが配置され、パッドＰＤＨＧとパッドＰＤＨＳ４との間にパッドＰＤＨＳ３ｂが配置されている。つまり、図３６の半導体チップＣＰＨａは、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ４，ＰＤＨＧについては、上記図１０の半導体チップＣＰＨと基本的に同じである。しかしながら、図３６の半導体チップＣＰＨａでは、図１０の半導体チップＣＰＨにおけるパッドＰＤＨＳ３の位置にパッドＰＤＨＳ３の代わりにパッドＰＤＨＳ３ｂが配置され、パッドＰＤＨＧとパッドＰＤＨＳ２との間にパッドＰＤＨＳ３ａが配置されている。   In the semiconductor chip CPH of FIG. 10 described above, the pads PDHS2, PDHG, PDHS3, and PDHS4 are disposed along the side (side facing the semiconductor chip CPC) on the main surface of the semiconductor chip CPH. As can be seen from the drawing, pads PDHS2, PDHS3a, PDHG, PDHS3b, and PDHS4 are arranged along the side (side facing the semiconductor chip CPC) on the main surface of the semiconductor chip CPHa. Specifically, in the semiconductor chip CPH of FIG. 10, the pad PDHG is disposed in the center along the side of the main surface of the semiconductor chip CPH, the pad PDHS2 is disposed on one end side, and the other The pad PDHS4 is disposed on the end side, and the pad PDHS3 is disposed between the pad PDHG and the pad PDHS4. In the semiconductor chip CPHa of FIG. 36, on the main surface of the semiconductor chip CPHa, the pad PDHG is disposed in the center along the side, the pad PDHS2 is disposed on one end side, and the pad PDHS4 is disposed on the other end side. , The pad PDHS3a is disposed between the pad PDHG and the pad PDHS2, and the pad PDHS3b is disposed between the pad PDHG and the pad PDHS4. That is, the semiconductor chip CPHa in FIG. 36 is basically the same as the semiconductor chip CPH in FIG. 10 with respect to the pads PDHS1a, PDHS1b, PDHS2, PDHS4, and PDHG. However, in the semiconductor chip CPHa of FIG. 36, the pad PDHS3b is disposed instead of the pad PDHS3 at the position of the pad PDHS3 in the semiconductor chip CPH of FIG. 10, and the pad PDHS3a is disposed between the pad PDHG and the pad PDHS2.

図３６〜図３８からも分かるように、半導体チップＣＰＨａにおけるソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３およびゲート配線１０Ｇのレイアウトは、上記図１０〜図１２の上記半導体チップＣＰＨにおけるソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３およびゲート配線１０Ｇのレイアウトと類似しているが、ソース配線１０Ｓ１，１０Ｓ３について、次の相違点がある。   As can be seen from FIGS. 36 to 38, the layout of the source wirings 10S1, 10S2, 10S3 and the gate wiring 10G in the semiconductor chip CPHa includes the source wirings 10S1, 10S2, 10S3 in the semiconductor chip CPH in FIGS. Although it is similar to the layout of the gate wiring 10G, there are the following differences between the source wirings 10S1 and 10S3.

上記図１０〜図１２の上記半導体チップＣＰＨでは、上記開口部１３から露出するソース配線１０Ｓ３によって、パッドＰＤＨＳ３が形成されていたが、図３６〜図３８の半導体チップＣＰＨａでは、上記開口部１３から露出するソース配線１０Ｓ３によって、パッドＰＤＨＳ３ａが形成されている。上記図１０〜図１２の上記半導体チップＣＰＨでは、接続部１５から、パッドＰＤＨＧ，ＰＤＨＳ４間のパッドＰＤＨＳ３にかけて、ソース配線１０Ｓ３が延在していたが、図３６〜図３８の半導体チップＣＰＨａでは、接続部１５から、パッドＰＤＨＧ，ＰＤＨＳ２間のパッドＰＤＨＳ３ａにかけて、ソース配線１０Ｓ３が延在している。それ以外は、ソース配線１０Ｓ３について、上記図１０〜図１２の上記半導体チップＣＰＨと図３６〜図３８の半導体チップＣＰＨａとで、基本的には同じである。このため、上記半導体チップＣＰＨやこの半導体チップＣＰＨを用いた上記半導体装置ＳＭ１に関連して説明したソース配線１０Ｓ３についての説明（例えば接続部１５の位置、ソース配線１０Ｓ１とソース配線１０Ｓ３との間のスリット１６など）は、半導体チップＣＰＨａやこの半導体チップＣＰＨａを用いた半導体装置ＳＭ１ａにおいても、適用できるため、ここではその繰り返しの説明は省略する。   In the semiconductor chip CPH of FIGS. 10 to 12, the pad PDHS3 is formed by the source wiring 10S3 exposed from the opening 13. However, in the semiconductor chip CPHa of FIGS. A pad PDHS3a is formed by the exposed source wiring 10S3. In the semiconductor chip CPH in FIGS. 10 to 12, the source wiring 10S3 extends from the connection portion 15 to the pad PDHS3 between the pads PDHG and PDHS4. However, in the semiconductor chip CPHa in FIGS. A source line 10S3 extends from the connection portion 15 to the pad PDHS3a between the pads PDHG and PDHS2. Other than that, the source wiring 10S3 is basically the same between the semiconductor chip CPH in FIGS. 10 to 12 and the semiconductor chip CPHa in FIGS. For this reason, the description of the source wiring 10S3 described in relation to the semiconductor chip CPH and the semiconductor device SM1 using the semiconductor chip CPH (for example, the position of the connection portion 15, between the source wiring 10S1 and the source wiring 10S3) Since the slit 16 and the like can also be applied to the semiconductor chip CPHa and the semiconductor device SM1a using the semiconductor chip CPHa, repeated description thereof is omitted here.

そして、図３６〜図３８の半導体チップＣＰＨａでは、パッドＰＤＨＳ３ａは、上記開口部１３から露出するソース配線１０Ｓ１によって形成されている。すなわち、メインＭＯＳ領域ＲＧ１上に延在するソース配線１０Ｓ１の一部が上記開口部１３から露出することによって、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂが形成されているが、このソース配線１０Ｓ１が、パッドＰＤＨＳ３ｂを形成する領域（パッドＰＤＨＧとパッドＰＤＨＳ４との間の領域）にまで拡張され、そこでソース配線１０Ｓ１が上記開口部１３から露出されることで、パッドＰＤＨＳ３ｂが形成されている。   In the semiconductor chip CPHa of FIGS. 36 to 38, the pad PDHS3a is formed by the source wiring 10S1 exposed from the opening 13. That is, a part of the source wiring 10S1 extending on the main MOS region RG1 is exposed from the opening 13, thereby forming the pads PDHS1a and PDHS1b. The source wiring 10S1 forms the pad PDHS3b. The region is extended to a region (a region between the pad PDHG and the pad PDHS4), and the source wiring 10S1 is exposed from the opening 13 so that the pad PDHS3b is formed.

ソース配線１０Ｓ１とソース配線１０Ｓ３との間にはスリット１６が介在しており、ソース配線１０Ｓ３は、接続部１５でソース配線１０Ｓ１と接続され、そこ（接続部１５）からパッドＰＤＨＳ３ａまで、フィールド絶縁膜（素子分離領域）２の上方を、パッドＰＤＨＳ３ａよりも狭い配線幅で延在している。このため、ソース配線１０Ｓ３の上記抵抗成分ＲＶ４は、ある程度大きな値となってしまう。一方、パッドＰＤＨＳ３ｂはソース配線１０Ｓ１によって形成されており、パッドＰＤＨＳ３ｂを形成するソース配線１０Ｓ１（パッドＰＤＨＳ３ｂとなっている部分のソース配線１０Ｓ１）と、パッドＰＤＨＳ１ａを形成するソース配線１０Ｓ１（パッドＰＤＨＳ１ａとなっている部分のソース配線１０Ｓ１）との間には、スリットは形成されておらず、パッドＰＤＨＳ３ｂの幅と同程度以上の配線幅で連続的につながっている。また、パッドＰＤＨＳ３ｂとパッドＰＤＨＳ１ａとの間のソース配線１０Ｓ１の距離は、接続部１５とパッドＰＤＨＳ３ａとの間のソース配線１０Ｓ３よりも短い。このため、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１を接合したときに、金属板ＭＰ１からパッドＰＤＨＳ３ａまでの抵抗に比べて、金属板ＭＰ１からパッドＰＤＨＳ３ｂまでの抵抗を、小さくすることができる。   A slit 16 is interposed between the source wiring 10S1 and the source wiring 10S3, and the source wiring 10S3 is connected to the source wiring 10S1 at the connection portion 15 from the (connection portion 15) to the pad PDHS3a. The upper part of (element isolation region) 2 extends with a wiring width narrower than that of pad PDHS3a. For this reason, the resistance component RV4 of the source line 10S3 has a certain large value. On the other hand, the pad PDHS3b is formed by the source wiring 10S1, and the source wiring 10S1 that forms the pad PDHS3b (the part of the source wiring 10S1 that becomes the pad PDHS3b) and the source wiring 10S1 that forms the pad PDHS1a (the pad PDHS1a). A slit is not formed between the portion of the source wiring 10S1) and the wiring is continuously connected with a wiring width equal to or larger than the width of the pad PDHS3b. Further, the distance of the source wiring 10S1 between the pad PDHS3b and the pad PDHS1a is shorter than that of the source wiring 10S3 between the connecting portion 15 and the pad PDHS3a. For this reason, when the metal plate MP1 is joined to the pads PDHS1a and PDHS1b, the resistance from the metal plate MP1 to the pad PDHS3b can be made smaller than the resistance from the metal plate MP1 to the pad PDHS3a.

半導体チップＣＰＨａの他の構成は、上記半導体チップＣＰＨと基本的には同じであるので、ここでは、その繰り返しの説明は省略する。また、半導体装置ＳＭ１ａの他の構成は、上記半導体装置ＳＭ１と基本的には同じであるので、ここでは、その繰り返しの説明は省略する。   Since the other configuration of the semiconductor chip CPHa is basically the same as that of the semiconductor chip CPH, the repeated description thereof is omitted here. Further, since the other configuration of the semiconductor device SM1a is basically the same as that of the semiconductor device SM1, the repeated description thereof is omitted here.

第１の変形例の半導体装置ＳＭ１ａでも、上記半導体装置ＳＭ１とほぼ同様の効果を得ることができる。簡単に言えば、ソース配線１０Ｓ３を用いたことにより、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１からパッドＰＤＨＳ３ａまでの抵抗は変動せず（ばらつかず）、ほぼ一定とすることができるため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が変動するのを、抑制または防止することができる。このため、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができ、半導体装置ＳＭ１ａの信頼性を向上させることができる。これに加えて、第１の変形例の半導体装置ＳＭ１ａでは、更に次のような効果も得ることができる。   The semiconductor device SM1a according to the first modification can obtain substantially the same effect as that of the semiconductor device SM1. To put it simply, even if the metal plate MP1 is displaced due to the use of the source wiring 10S3 (that is, even if the joining position of the metal plate MP1 in the semiconductor chip CPH varies), the metal plate MP1 to the pad PDHS3a. Since the resistance does not change (does not vary) and can be made substantially constant, it is possible to suppress or prevent the current ratio of the current flowing through the power MOSQH1 and the current flowing through the sense MOSQS1 from changing. For this reason, the detection accuracy of the current flowing through the power MOS QH1 by the sense MOS QS1 can be improved, and the reliability of the semiconductor device SM1a can be improved. In addition to this, the semiconductor device SM1a according to the first modified example can also obtain the following effects.

すなわち、上記図２８を参照して説明した、パワーＭＯＳＱＨ１をオフするときの電流経路ＩＯＦは、パワーＭＯＳＱＨ１のゲートから、ドライバ回路ＤＲ１を経て、パワーＭＯＳＱＨ１のソースに至る経路であるが、第１の変形例の半導体装置ＳＭ１ａの場合、パワーＭＯＳＱＨ１をオフするときの電流経路は、ソース配線１０Ｓ１を通るが、ソース配線１０Ｓ３は通らない。これは、第１の変形例の半導体装置ＳＭ１ａでは、上記パッドＰＤＨＳ３をパッドＰＤＨＳ３ａ，ＰＤＨＳ３ｂに分け、パッドＰＤＨＳ３ａはアンプ回路ＡＭＰ１に接続するが、ドライバ回路ＤＲ１には接続せず、一方、パッドＰＤＨＳ３ｂはドライバ回路ＤＲ１に接続するが、アンプ回路ＡＭＰ１には接続しないためである。このため、パッドＰＤＨＳ３ａとそれに接続されたソース配線１０Ｓ３は、パワーＭＯＳＱＨ１をオフするときの電流経路とならない。すなわち、パワーＭＯＳＱＨ１をオフしたときにドライバ回路ＤＲ１からパワーＭＯＳＱＨ１のソースに流れる電流は、パッドＰＤＣ２ｂ、ワイヤＷＡ（パッドＰＤＣ２ｂ，ＰＤＨＳ３ｂ間を接続するワイヤＷＡ）、およびパッドＰＤＨＳ３ｂを経由する経路で流れ、パッドＰＤＣ２ａ、ワイヤＷＡ（パッドＰＤＣ２ａ，ＰＤＨＳ３ａ間を接続するワイヤＷＡ）、およびパッドＰＤＨＳ３ａを経由する経路では流れない。ソース配線１０Ｓ３は、ソース配線１０Ｓ１に比べて高抵抗であるが、この高抵抗のソース配線１０Ｓ３がパワーＭＯＳＱＨ１をオフするときの電流経路とならないことで、パワーＭＯＳＱＨ１をオフするときの電流経路の配線抵抗（抵抗成分）を低減することができる。このため、パワーＭＯＳＱＨ１をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。従って、半導体装置ＳＭ１ａの性能を向上させることができる。   That is, the current path IOF when turning off the power MOS QH 1 described with reference to FIG. 28 is a path from the gate of the power MOS QH 1 to the source of the power MOS QH 1 through the driver circuit DR 1. In the case of the semiconductor device SM1a of the modification, the current path when turning off the power MOS QH1 passes through the source line 10S1, but does not pass through the source line 10S3. This is because in the semiconductor device SM1a of the first modification, the pad PDHS3 is divided into pads PDHS3a and PDHS3b, and the pad PDHS3a is connected to the amplifier circuit AMP1, but not connected to the driver circuit DR1, while the pad PDHS3b is This is because it is connected to the driver circuit DR1, but not to the amplifier circuit AMP1. For this reason, the pad PDHS3a and the source line 10S3 connected thereto do not serve as a current path when the power MOSQH1 is turned off. That is, the current that flows from the driver circuit DR1 to the source of the power MOSQH1 when the power MOSQH1 is turned off flows in a path that passes through the pad PDC2b, the wire WA (the wire WA that connects the pads PDC2b and PDHS3b), and the pad PDHS3b. The path does not flow through the pad PDC2a, the wire WA (the wire WA connecting the pads PDC2a and PDHS3a), and the pad PDHS3a. The source line 10S3 has a higher resistance than the source line 10S1, but the high-resistance source line 10S3 does not serve as a current path when the power MOS QH1 is turned off, so that the current path wiring when the power MOS QH1 is turned off. Resistance (resistance component) can be reduced. For this reason, the switching speed when turning off the power MOS QH1 can be increased, and the turn-off loss can be reduced. Therefore, the performance of the semiconductor device SM1a can be improved.

上記半導体装置ＳＭ１および第１の変形例の半導体装置ＳＭ１ａでは、半導体チップＣＰＨ，ＣＰＨａにソース配線１０Ｓ３を設けることにより、金属板ＭＰ１からパッドＰＤＨＳ３，ＰＤＨＳ３ａまでの抵抗を、金属板ＭＰ１の位置ずれが生じてもほぼ一定とすることができるようにし、それによって、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上させている。次に、ソース配線１０Ｓ３を用いない変形例について説明する。   In the semiconductor device SM1 and the semiconductor device SM1a of the first modified example, by providing the source wiring 10S3 to the semiconductor chips CPH and CPHa, the resistance from the metal plate MP1 to the pads PDHS3 and PDHS3a is reduced. Even if it occurs, it can be made almost constant, thereby improving the detection accuracy of the current flowing through the power MOSQH1 by the sense MOSQS1. Next, a modification example in which the source wiring 10S3 is not used will be described.

＜第２の変形例について＞
本実施の形態の第２の変形例について説明する。以下では、第２の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ｂと称し、第２の変形例の半導体装置ＳＭ１（すなわち半導体装置ＳＭ１ｂ）で用いられている半導体チップＣＰＨを、半導体チップＣＰＨｂと称することとする。 <About the second modification>
A second modification of the present embodiment will be described. Hereinafter, the semiconductor device SM1 of the second modified example is referred to as a semiconductor device SM1b, and the semiconductor chip CPH used in the semiconductor device SM1 (that is, the semiconductor device SM1b) of the second modified example is referred to as a semiconductor chip CPHb. I will do it.

図３９は、第２の変形例の半導体装置（半導体パッケージ）ＳＭ１ｂを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１や上記図２９に対応するものである。図４０および図４１は、第２の変形例の半導体装置ＳＭ１ｂの平面透視図であり、図４２〜図４５は、半導体装置ＳＭ１ｂの断面図（側面断面図）である。図４０は、上記図２に対応するものであり、半導体装置ＳＭ１ｂを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。図４１は、上記図３に対応するものであり、図４０において、更に金属板ＭＰ１，ＭＰ２およびボンディングワイヤＷＡを外した（透視した）状態の半導体装置ＳＭ１ｂの平面透視図である。図４１において、更に半導体チップＣＰＣ，ＣＰＨｂ，ＣＰＬを外した（透視した）状態の平面透視図は、上記図４と同様になる。また、図４２は、上記図５に対応するものであり、図４０のＡ−Ａ線の断面図にほぼ対応している。図４３は、上記図６に対応するものであり、図４０のＢ−Ｂ線の断面図にほぼ対応している。図４４は、図４０のＣ３−Ｃ３線の断面図にほぼ対応し、図４５は、図４０のＣ４−Ｃ４線の断面図にほぼ対応している。図４６〜図４８は、半導体チップＣＰＨｂのチップレイアウトを示す平面図であり、上記図１０〜図１２にそれぞれ対応するものである。このうち、図４６は、半導体チップＣＰＨｂの上面図に対応しており、平面図であるが、理解を簡単にするために、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｃ，ＰＤＨＳ４）にハッチングを付してある。図４７は、半導体チップＣＰＨｂにおけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｃ，ＰＤＨＳ４）の位置を点線で示してある。図４８は、半導体チップＣＰＨｂにおける金属配線（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２）のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｃ，ＰＤＨＳ４）の位置を点線で示してある。   FIG. 39 is a circuit diagram showing an example of an electronic device (here, a non-insulated DC-DC converter) using the semiconductor device (semiconductor package) SM1b of the second modified example. Corresponding. 40 and 41 are plan perspective views of the semiconductor device SM1b according to the second modification, and FIGS. 42 to 45 are cross-sectional views (side cross-sectional views) of the semiconductor device SM1b. FIG. 40 corresponds to FIG. 2 described above, and shows a plan view (top view) in which the semiconductor device SM1b is seen from the top surface side and the sealing portion MR is seen through. 41 corresponds to FIG. 3 described above, and is a plan perspective view of the semiconductor device SM1b in a state where the metal plates MP1 and MP2 and the bonding wire WA are further removed (seen through) in FIG. In FIG. 41, a plan perspective view in a state where the semiconductor chips CPC, CPHb, and CPL are further removed (seen through) is the same as FIG. FIG. 42 corresponds to FIG. 5 described above, and substantially corresponds to the cross-sectional view taken along the line AA of FIG. 43 corresponds to FIG. 6 described above and substantially corresponds to the cross-sectional view taken along the line BB of FIG. 44 substantially corresponds to the sectional view taken along line C3-C3 of FIG. 40, and FIG. 45 substantially corresponds to the sectional view taken along line C4-C4 of FIG. 46 to 48 are plan views showing the chip layout of the semiconductor chip CPHb, and correspond to FIGS. 10 to 12, respectively. Among these, FIG. 46 corresponds to a top view of the semiconductor chip CPHb and is a plan view, but for the sake of easy understanding, bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, PDHS3c, PDHS4) are shown. Hatched. FIG. 47 shows the main MOS region RG1 and the sense MOS region RG2 in the semiconductor chip CPHb with hatching, and shows the positions of bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, PDHS3c, PDHS4) by dotted lines. is there. FIG. 48 shows the layout of metal wiring (gate wiring 10G and source wiring 10S1, 10S2) in the semiconductor chip CPHb by hatched areas and thick lines, and bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, PDHS3c, The position of PDHS 4) is indicated by a dotted line.

第２の変形例の半導体装置ＳＭ１ｂと上記図２〜図７の半導体装置ＳＭ１との共通点ついては、基本的にはその説明を省略し、第２の変形例の半導体装置ＳＭ１ｂが、上記図２〜図７の半導体装置ＳＭ１と相違している点について、以下に説明する。   The description of the common points between the semiconductor device SM1b of the second modification and the semiconductor device SM1 of FIGS. 2 to 7 is basically omitted, and the semiconductor device SM1b of the second modification is the same as that of FIG. Differences from the semiconductor device SM1 in FIG. 7 will be described below.

半導体装置ＳＭ１ｂに使用されている半導体チップＣＰＨｂは、ソース用の上記パッドＰＤＨＳ３の代わりに、ソース用のパッドＰＤＨＳ３ｃを、半導体チップＣＰＨｂの主面に有している。そして、半導体チップＣＰＣは、上記パッドＰＤＣ２の代わりに、パッドＰＤＣ２ａ，ＰＤＣ２ｂを、半導体チップＣＰＣの主面に有している。このパッドＰＤＣ２ａ，ＰＤＣ２ｂは、上記第１の変形例と同じものであり、第２の変形例の半導体装置ＳＭ１ｂに使用されている半導体チップＣＰＣは、上記第１の変形例の半導体装置ＳＭ１ａに使用されている半導体チップＣＰＣと同じものである。   The semiconductor chip CPHb used in the semiconductor device SM1b has a source pad PDHS3c on the main surface of the semiconductor chip CPHb instead of the source pad PDHS3. The semiconductor chip CPC has pads PDC2a and PDC2b on the main surface of the semiconductor chip CPC instead of the pad PDC2. The pads PDC2a and PDC2b are the same as those in the first modification, and the semiconductor chip CPC used in the semiconductor device SM1b in the second modification is used in the semiconductor device SM1a in the first modification. This is the same as the semiconductor chip CPC.

すなわち、図３９からも分かるように、半導体装置ＳＭ１ｂに使用されている半導体チップＣＰＣ内において、パッドＰＤＣ２ａは内部配線（半導体チップＣＰＣの内部配線）を通じてアンプ回路ＡＭＰ１に電気的に接続されているが、ドライバ回路ＤＲ１には内部配線で接続されておらず、一方、パッドＰＤＣ２ｂは内部配線を通じてドライバ回路ＤＲ１に電気的に接続されているが、アンプ回路ＡＭＰ１には内部配線で接続されていない。つまり、半導体チップＣＰＣ内において、パッドＰＤＣ２ａとアンプ回路ＡＭＰ１との間を接続する内部配線と、パッドＰＤＣ２ｂとドライバ回路ＤＲ１との間を接続する内部配線とが、別々に設けられている（共通部を有していない）。   That is, as can be seen from FIG. 39, in the semiconductor chip CPC used in the semiconductor device SM1b, the pad PDC2a is electrically connected to the amplifier circuit AMP1 through the internal wiring (internal wiring of the semiconductor chip CPC). The driver circuit DR1 is not connected to the driver circuit DR1 through the internal wiring, while the pad PDC2b is electrically connected to the driver circuit DR1 through the internal wiring, but is not connected to the amplifier circuit AMP1 through the internal wiring. That is, in the semiconductor chip CPC, the internal wiring that connects the pad PDC2a and the amplifier circuit AMP1 and the internal wiring that connects the pad PDC2b and the driver circuit DR1 are provided separately (common portion). Do not have).

上記パッドＰＤＨＳ３と同様に、パッドＰＤＨＳ３ｃは、半導体チップＣＰＨｂ内に形成された上記パワーＭＯＳＱＨ１のソースに電気的に接続されているため、半導体チップＣＰＨｂのソース用のパッドＰＤＨＳ３ｃは、上記ハイサイド用のパワーＭＯＳＱＨ１のソース用パッド（ボンディングパッド）に対応している。また、上記パッドＰＤＨＳ３と同様に、パッドＰＤＨＳ３ｃは、ワイヤＷＡ接続用の電極（パッド電極、電極パッド、ボンディングパッド）である。   Similarly to the pad PDHS3, the pad PDHS3c is electrically connected to the source of the power MOSQH1 formed in the semiconductor chip CPHb. Therefore, the source pad PDHS3c of the semiconductor chip CPHb is used for the high side. This corresponds to the source pad (bonding pad) of the power MOSQH1. Similarly to the pad PDHS3, the pad PDHS3c is an electrode (pad electrode, electrode pad, bonding pad) for connecting the wire WA.

そして、図４０および図４５にも示されるように、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃは、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ２ｂと電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃに接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ２ｂに接合されている。具体的には、半導体チップＣＰＨｂのソース用のパッドＰＤＨＳ３ｃは、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ｂに電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記ドライバ回路ＤＲ１に電気的に接続されている（上記図３９参照）。   As shown in FIGS. 40 and 45, the pad PDHS3c of the semiconductor chip CPHb is electrically connected to the pad PDC2b on the main surface of the semiconductor chip CPC through the wire WA (s). That is, one end of the wire WA is joined to the pad PDHS3c of the semiconductor chip CPHb, and the other end of the wire WA is joined to the pad PDC2b of the semiconductor chip CPC. Specifically, the source pad PDHS3c of the semiconductor chip CPHb is electrically connected to the pad PDC2b of the semiconductor chip CPC through the wire WA, and further through the internal wiring of the semiconductor chip CPC, the driver in the semiconductor chip CPC. It is electrically connected to the circuit DR1 (see FIG. 39 above).

また、図４０および図４４にも示されるように、半導体チップＣＰＣの主面のパッドＰＤＣ２ａは、ワイヤＷＡ（単数または複数）を通じて、金属板ＭＰ１と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＣのパッドＰＤＣ２ａに接合され、そのワイヤＷＡの他端は、金属板ＭＰ１（の第１部分ＭＰ１ａの上面）に接合されている。具体的には、金属板ＭＰ１は、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ａに電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記アンプ回路ＡＭＰ１に電気的に接続されている（上記図３９参照）。なお、金属板ＭＰ１の上面において、ワイヤＷＡが接触（接続）される領域に、銀（Ａｇ）などからなるメッキ層（図示せず）を形成することもできる。これにより、ワイヤＷＡを金属板ＭＰ１に、より的確に接続することができる。   40 and 44, the pad PDC2a on the main surface of the semiconductor chip CPC is electrically connected to the metal plate MP1 through the wire WA (single or plural). That is, one end of the wire WA is joined to the pad PDC2a of the semiconductor chip CPC, and the other end of the wire WA is joined to the metal plate MP1 (the upper surface of the first portion MP1a). Specifically, the metal plate MP1 is electrically connected to the pad PDC2a of the semiconductor chip CPC through the wire WA, and further electrically connected to the amplifier circuit AMP1 in the semiconductor chip CPC through the internal wiring of the semiconductor chip CPC. They are connected (see FIG. 39 above). Note that a plating layer (not shown) made of silver (Ag) or the like can be formed on the upper surface of the metal plate MP1 in a region where the wire WA is contacted (connected). Thereby, the wire WA can be more accurately connected to the metal plate MP1.

従って、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃはワイヤＷＡを介してパッドＰＤＣ２ｂに接続されているため、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃは、ワイヤＷＡ、パッドＰＤＣ２ｂおよび半導体チップＣＰＣの内部配線（パッドＰＤＣ２ａとアンプ回路ＡＭＰ１とを接続する内部配線とは異なる内部配線）を通じてドライバ回路ＤＲ１に電気的に接続されている。また、金属板ＭＰ１はワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ａに接続されているため、金属板ＭＰ１は、ワイヤＷＡ、パッドＰＤＣ２ａおよび半導体チップＣＰＣの内部配線（パッドＰＤＣ２ｂとドライバ回路ＤＲ１とを接続する内部配線とは異なる内部配線）を通じてアンプ回路ＡＭＰ１に電気的に接続されている。   Therefore, since the pad PDHS3c of the semiconductor chip CPHb is connected to the pad PDC2b via the wire WA, the pad PDHS3c of the semiconductor chip CPHb is connected to the internal wiring (the pad PDC2a and the amplifier circuit AMP1) of the wire WA, the pad PDC2b, and the semiconductor chip CPC. Is electrically connected to the driver circuit DR1 through an internal wiring different from the internal wiring for connecting the two. Further, since the metal plate MP1 is connected to the pad PDC2a of the semiconductor chip CPC via the wire WA, the metal plate MP1 connects the wire WA, the pad PDC2a and the internal wiring (the pad PDC2b and the driver circuit DR1) of the semiconductor chip CPC. It is electrically connected to the amplifier circuit AMP1 through an internal wiring different from the internal wiring to be connected).

半導体チップＣＰＨｂは、上記図１７〜図１９の半導体チップＣＰＨ１０１と同じものであり、上記半導体チップＣＰＨ１０１における上記パッドＰＤＨＳ１０３が、半導体チップＣＰＨｂにおけるパッドＰＤＨＳ３ｃに相当し、上記半導体チップＣＰＨ１０１における上記ソース配線１０Ｓ１０１が、半導体チップＣＰＨｂにおけるソース配線１０Ｓ１に相当している。このため、上記半導体チップＣＰＨ，ＣＰＨａとは異なり、半導体チップＣＰＨｂには、上記ソース配線１０Ｓ３や上記スリット１６は存在せず、上記開口部１３から露出するソース配線１０Ｓ１によってパッドＰＤＨＳ３ｃが形成されている。上記開口部１３から露出するソース配線１０Ｓ１によってパッドＰＤＨＳ３ｃが形成されている点は、上記半導体チップＣＰＨａにおけるパッドＰＤＨＳ３ｂと同じである。このため、ソース配線１０Ｓ１とパッドＰＤＨＳ３ｃとの関係は、上記半導体チップＣＰＨａにおけるソース配線１０Ｓ１とパッドＰＤＨＳ３ｂと基本的には同じである。このため、パッドＰＤＨＳ３ｃはソース配線１０Ｓ１によって形成されており、パッドＰＤＨＳ３ｃを形成するソース配線１０Ｓ１（パッドＰＤＨＳ３ｃとなっている部分のソース配線１０Ｓ１）と、パッドＰＤＨＳ１ａを形成するソース配線１０Ｓ１（パッドＰＤＨＳ１ａとなっている部分のソース配線１０Ｓ１）との間には、スリットは形成されておらず、パッドＰＤＨＳ３ｃの幅と同程度以上の配線幅で連続的につながっている。従って、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１を接合したときに、金属板ＭＰ１からパッドＰＤＨＳ３ｃまでの抵抗を、小さくすることができる。   The semiconductor chip CPHb is the same as the semiconductor chip CPH101 of FIGS. 17 to 19, and the pad PDHS103 in the semiconductor chip CPH101 corresponds to the pad PDHS3c in the semiconductor chip CPHb, and the source wiring 10S101 in the semiconductor chip CPH101. Corresponds to the source line 10S1 in the semiconductor chip CPHb. Therefore, unlike the semiconductor chips CPH and CPHa, the semiconductor chip CPHb does not include the source wiring 10S3 and the slit 16, and a pad PDHS3c is formed by the source wiring 10S1 exposed from the opening 13. . The point that the pad PDHS3c is formed by the source wiring 10S1 exposed from the opening 13 is the same as the pad PDHS3b in the semiconductor chip CPHa. Therefore, the relationship between the source wiring 10S1 and the pad PDHS3c is basically the same as that of the source wiring 10S1 and the pad PDHS3b in the semiconductor chip CPHa. Therefore, the pad PDHS3c is formed by the source wiring 10S1, and the source wiring 10S1 (the part of the source wiring 10S1 that is the pad PDHS3c) forming the pad PDHS3c and the source wiring 10S1 (the pad PDHS1a and the pad PDHS1a) are formed. A slit is not formed between the portion of the source wiring 10S1) and the wiring is continuously connected with a wiring width equal to or larger than the width of the pad PDHS3c. Therefore, when the metal plate MP1 is joined to the pads PDHS1a and PDHS1b, the resistance from the metal plate MP1 to the pad PDHS3c can be reduced.

半導体チップＣＰＨｂの他の構成は、上記半導体チップＣＰＨと基本的には同じであるので、ここでは、その繰り返しの説明は省略する。また、半導体装置ＳＭ１ｂの他の構成は、上記半導体装置ＳＭ１と基本的には同じであるので、ここでは、その繰り返しの説明は省略する。   Since the other configuration of the semiconductor chip CPHb is basically the same as that of the semiconductor chip CPH, the repeated description thereof is omitted here. Further, since the other configuration of the semiconductor device SM1b is basically the same as that of the semiconductor device SM1, the repeated description thereof is omitted here.

第２の変形例の半導体装置ＳＭ１ｂでは、金属板ＭＰ１と半導体チップＣＰＣのパッドＰＤＣ２ｂとをワイヤＷＡを介して接続することで、金属板ＭＰ１を、ワイヤＷＡ、パッドＰＤＣ２ｂおよび半導体チップＣＰＣの内部配線を通じてドライバ回路ＤＲ１に電気的に接続している。このため、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１から半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、ワイヤＷＡの抵抗でほぼ規定され、ほとんど変動せず（ばらつかず）に、ほぼ一定とすることができる。このため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が、金属板ＭＰ１の位置ずれ（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置のばらつき）によって変動するのを、抑制または防止することができる。   In the semiconductor device SM1b of the second modification, the metal plate MP1 is connected to the pad PDC2b of the semiconductor chip CPC via the wire WA, so that the metal plate MP1 is connected to the wire WA, the pad PDC2b, and the internal wiring of the semiconductor chip CPC. Through the driver circuit DR1. For this reason, even if the displacement of the metal plate MP1 occurs (that is, the bonding position of the metal plate MP1 in the semiconductor chip CPHb varies), the resistance from the metal plate MP1 to the pad PDC2a of the semiconductor chip CPC is the resistance of the wire WA. It can be made almost constant with almost no fluctuation (variation). For this reason, it is possible to suppress or prevent the current ratio between the current flowing through the power MOS QH1 and the current flowing through the sense MOS QS1 from fluctuating due to the displacement of the metal plate MP1 (that is, variation in the bonding position of the metal plate MP1 in the semiconductor chip CPHb). be able to.

つまり、第２の変形例では、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１の共通ドレインに入力する上記電位ＶＩＮと上記位置Ｐ１の電圧Ｖ１との電位差が同じであると仮定すると、金属板ＭＰ１の位置ずれが生じても、金属板ＭＰ１から半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗はほぼ一定であるため、半導体チップＣＰＣのパッドＰＤＣ２ａの入力電圧は、金属板ＭＰ１の接合位置に依らず、ほぼ同じ値にすることができる。アンプ回路ＡＭＰ１は、半導体チップＣＰＣのパッドＰＤＣ２ａの電圧（入力電圧）とパッドＰＤＣ３の電圧（入力電圧）とが同じになるように制御するが、半導体チップＣＰＣのパッドＰＤＣ２ａの電圧（入力電圧）は、半導体チップＣＰＨｂに対する金属板ＭＰ１の接合位置に影響されないため、センスＭＯＳＱＳ１に流れる電流の大きさは、半導体チップＣＰＨｂに対する金属板ＭＰ１の接合位置に影響されなくなる。このため、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置がばらついても）、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比がほぼ同じ電流比となるため、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができる。従って、半導体装置ＳＭ１ｂの信頼性を向上させることができる。   That is, in the second modification, assuming that the potential difference between the potential VIN inputted to the common drain of the power MOSQH1 and the sense MOSQS1 and the voltage V1 at the position P1 are the same, the displacement of the metal plate MP1 occurs. However, since the resistance from the metal plate MP1 to the pad PDC2a of the semiconductor chip CPC is substantially constant, the input voltage of the pad PDC2a of the semiconductor chip CPC can be set to the same value regardless of the bonding position of the metal plate MP1. it can. The amplifier circuit AMP1 controls the voltage (input voltage) of the pad PDC2a of the semiconductor chip CPC to be the same as the voltage (input voltage) of the pad PDC3, but the voltage (input voltage) of the pad PDC2a of the semiconductor chip CPC is Since the position of the metal plate MP1 to the semiconductor chip CPHb is not affected, the magnitude of the current flowing through the sense MOSQS1 is not affected by the position of the metal plate MP1 to the semiconductor chip CPHb. For this reason, even if the displacement of the metal plate MP1 occurs (that is, even if the joining position of the metal plate MP1 in the semiconductor chip CPHb varies), the current ratio of the current flowing through the power MOS QH1 and the current flowing through the sense MOS QS1 is substantially the same. Therefore, the detection accuracy of the current flowing through the power MOS QH1 by the sense MOS QS1 can be improved. Therefore, the reliability of the semiconductor device SM1b can be improved.

また、第２の変形例の半導体装置ＳＭ１ｂでは、パワーＭＯＳＱＨ１をオフするときの電流経路は、パッドＰＤＣ２ｂ、ワイヤＷＡ（パッドＰＤＣ２ｂ，ＰＤＨＳ３ｂ間を接続するワイヤＷＡ）およびパッドＰＤＨＳ３ｂを通る経路である。すなわち、パワーＭＯＳＱＨ１をオフしたときにドライバ回路ＤＲ１からパワーＭＯＳＱＨ１のソースに流れる電流は、パッドＰＤＣ２ｂ、ワイヤＷＡ（パッドＰＤＣ２ｂ，ＰＤＨＳ３ｂ間を接続するワイヤＷＡ）、およびパッドＰＤＨＳ３ｂを経由する経路で流れ、パッドＰＤＣ２ａ、ワイヤＷＡ（パッドＰＤＣ２ａと金属板ＭＰ１間を接続するワイヤＷＡ）、および金属板ＭＰ１を経由する経路では流れない。このため、パワーＭＯＳＱＨ１をオフするときの電流経路の配線抵抗（抵抗成分）を低減することができるため、パワーＭＯＳＱＨ１をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。従って、半導体装置ＳＭ１ｂの性能を向上させることができる。   In the semiconductor device SM1b of the second modified example, the current path when turning off the power MOS QH1 is a path that passes through the pad PDC2b, the wire WA (the wire WA connecting the pads PDC2b and PDHS3b), and the pad PDHS3b. That is, the current that flows from the driver circuit DR1 to the source of the power MOSQH1 when the power MOSQH1 is turned off flows in a path that passes through the pad PDC2b, the wire WA (the wire WA that connects the pads PDC2b and PDHS3b), and the pad PDHS3b. It does not flow in the path passing through the pad PDC2a, the wire WA (the wire WA connecting the pad PDC2a and the metal plate MP1), and the metal plate MP1. For this reason, since the wiring resistance (resistance component) of the current path when turning off the power MOS QH1 can be reduced, the switching speed when turning off the power MOS QH1 can be increased, and the turn-off loss can be reduced. it can. Therefore, the performance of the semiconductor device SM1b can be improved.

次に、第２の変形例の半導体装置ＳＭ１ｂの更に変形例について説明する。   Next, a further modification of the semiconductor device SM1b of the second modification will be described.

＜第３の変形例について＞
本実施の形態の第３の変形例について説明する。以下では、第３の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ｃと称し、第３の変形例の半導体装置ＳＭ１（すなわち半導体装置ＳＭ１ｃ）で用いられる半導体チップＣＰＨを、半導体チップＣＰＨｃと称することとする。 <About the third modification>
A third modification of the present embodiment will be described. Hereinafter, the semiconductor device SM1 of the third modified example is referred to as a semiconductor device SM1c, and the semiconductor chip CPH used in the semiconductor device SM1 (that is, the semiconductor device SM1c) of the third modified example is referred to as a semiconductor chip CPHc. To do.

図４９は、第３の変形例の半導体装置（半導体パッケージ）ＳＭ１ｃを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１、図２９および図３９に対応するものである。図５０および図５１は、第３の変形例の半導体装置ＳＭ１ｃの平面透視図であり、図５２〜図５６は、半導体装置ＳＭ１ｃの断面図（側面断面図）である。図５０は、上記図２に対応するものであり、半導体装置ＳＭ１ｃを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。図５１は、上記図３に対応するものであり、図５０において、更に金属板ＭＰ１，ＭＰ２およびボンディングワイヤＷＡを外した（透視した）状態の半導体装置ＳＭ１ｃの平面透視図である。図５１において、更に半導体チップＣＰＣ，ＣＰＨｃ，ＣＰＬを外した（透視した）状態の平面透視図は、上記図４と同様である。また、図５２は、図５０のＡ１−Ａ１線の断面図にほぼ対応している。図５３は、上記図６に対応するものであり、図５０のＢ−Ｂ線の断面図にほぼ対応している。図５４は、図５０のＣ５−Ｃ５線の断面図にほぼ対応し、図５５は、図５０のＣ６−Ｃ６線の断面図にほぼ対応し、図５６は、図５０のＣ７−Ｃ７線の断面図にほぼ対応している。図５７〜図５９は、半導体チップＣＰＨｃのチップレイアウトを示す平面図であり、上記図１０〜図１２にそれぞれ対応するものである。このうち、図５７は、半導体チップＣＰＨｃの上面図に対応しており、平面図であるが、理解を簡単にするために、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｃ，ＰＤＨＳ４）にハッチングを付してある。図５８は、半導体チップＣＰＨｃにおけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｃ，ＰＤＨＳ４）の位置を点線で示してある。図５９は、半導体チップＣＰＨｃにおける金属配線（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２）のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｃ，ＰＤＨＳ４）の位置を点線で示してある。   FIG. 49 is a circuit diagram illustrating an example of an electronic device (here, a non-insulated DC-DC converter) using the semiconductor device (semiconductor package) SM1c of the third modification, and FIG. 1, FIG. 29, and FIG. 39. 50 and 51 are plan perspective views of the semiconductor device SM1c of the third modification, and FIGS. 52 to 56 are cross-sectional views (side cross-sectional views) of the semiconductor device SM1c. FIG. 50 corresponds to FIG. 2 described above, and shows a plan view (top view) in which the semiconductor device SM1c is seen from the top surface side and the sealing portion MR is seen through. FIG. 51 corresponds to FIG. 3 described above, and is a plan perspective view of the semiconductor device SM1c in a state in which the metal plates MP1 and MP2 and the bonding wire WA are further removed (seen through) in FIG. In FIG. 51, a plan perspective view in a state where the semiconductor chips CPC, CPHc, and CPL are further removed (seen through) is the same as FIG. 52 substantially corresponds to the cross-sectional view taken along the line A1-A1 of FIG. 53 corresponds to FIG. 6 described above and substantially corresponds to the cross-sectional view taken along the line BB of FIG. 54 substantially corresponds to the sectional view taken along line C5-C5 in FIG. 50, FIG. 55 substantially corresponds to the sectional view taken along line C6-C6 in FIG. 50, and FIG. 56 corresponds to the sectional view taken along line C7-C7 in FIG. It almost corresponds to the sectional view. 57 to 59 are plan views showing the chip layout of the semiconductor chip CPHc, and correspond to FIGS. 10 to 12, respectively. Of these, FIG. 57 corresponds to a top view of the semiconductor chip CPHc and is a plan view, but for the sake of easy understanding, bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, PDHS3c, PDHS4) are shown. Hatched. FIG. 58 shows the main MOS region RG1 and the sense MOS region RG2 in the semiconductor chip CPHc with hatching, and shows the positions of bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, PDHS3c, PDHS4) by dotted lines. is there. FIG. 59 shows the layout of metal wiring (gate wiring 10G and source wiring 10S1, 10S2) in the semiconductor chip CPHc by hatched areas and thick lines, and bonding pads (pads PDHG, PDHS1a, PDHS1b, PDHS2, PDHS3c, The position of PDHS 4) is indicated by a dotted line.

第３の変形例の半導体装置ＳＭ１ｃは、上記第２の変形例の半導体装置ＳＭ１ｂの更なる変形例であるため、上記第２の変形例の半導体装置ＳＭ１ｂとの共通点ついては、基本的にはその説明を省略し、第３の変形例の半導体装置ＳＭ１ｃが、第２の変形例の半導体装置ＳＭ１ｂと相違している点について、以下に説明する。   The semiconductor device SM1c of the third modified example is a further modified example of the semiconductor device SM1b of the second modified example. Therefore, in common with the semiconductor device SM1b of the second modified example, basically The description is omitted, and the difference between the semiconductor device SM1c of the third modification example and the semiconductor device SM1b of the second modification example will be described below.

図５７〜図５８に示されるように、半導体装置ＳＭ１ｃに使用されている半導体チップＣＰＨｃは、パッドＰＤＨＳ４を半導体チップＣＰＨｃの主面の中央付近に配置している。このパッドＰＤＨＳ４は、上記開口部１３から露出するソース配線１０Ｓ２によって形成されているため、ソース配線１０Ｓ２も半導体チップＣＰＨｃの主面の中央付近に配置され、センスＭＯＳ領域ＲＧ２は、そのソース配線１０Ｓ２の下方に配置されている。すなわち、半導体チップＣＰＨｃの主面の中央付近にセンスＭＯＳ領域ＲＧ２が配置され、その上方にソース配線１０ＳおよびパッドＰＤＨＳ４が形成されている。半導体チップＣＰＨｃの主面の中央付近にセンスＭＯＳ領域ＲＧ２が配置されているため、平面視でセンスＭＯＳ領域ＲＧ２はメインＭＯＳ領域ＲＧ１に囲まれた状態になっている。そして、半導体チップＣＰＨｃの主面において、パッドＰＤＨＳ４は、平面視でセンスＭＯＳ領域ＲＧ２に重なり、また、平面視でパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに囲まれた状態となっている。また、半導体チップＣＰＨｃの主面の中央付近にセンスＭＯＳ領域ＲＧ２が配置されているため、半導体チップＣＰＨｃの主面において、パッドＰＤＨＳ４はゲート用のパッドＰＤＨＧよりも内側に配置されていると言うこともできる。   As shown in FIGS. 57 to 58, in the semiconductor chip CPHc used in the semiconductor device SM1c, the pad PDHS4 is arranged near the center of the main surface of the semiconductor chip CPHc. Since the pad PDHS4 is formed by the source wiring 10S2 exposed from the opening 13, the source wiring 10S2 is also arranged near the center of the main surface of the semiconductor chip CPHc, and the sense MOS region RG2 is connected to the source wiring 10S2. It is arranged below. That is, the sense MOS region RG2 is arranged near the center of the main surface of the semiconductor chip CPHc, and the source wiring 10S and the pad PDHS4 are formed thereabove. Since the sense MOS region RG2 is arranged near the center of the main surface of the semiconductor chip CPHc, the sense MOS region RG2 is surrounded by the main MOS region RG1 in plan view. On the main surface of the semiconductor chip CPHc, the pad PDHS4 overlaps the sense MOS region RG2 in plan view and is surrounded by the pads PDHS1a and PDHS1b in plan view. Further, since the sense MOS region RG2 is disposed near the center of the main surface of the semiconductor chip CPHc, the pad PDHS4 is disposed on the inner side of the gate pad PDHG on the main surface of the semiconductor chip CPHc. You can also.

また、半導体チップＣＰＨｃの主面において、外周部だけでなく、平面視で、パッドＰＤＨＳ１ａとパッドＰＤＨＳ１ｂとの間にも、ゲート配線（ゲート用配線）１０Ｇが延在している（具体的には第１方向Ｘに延在している）。ゲート配線１０Ｇのうち、平面視でソース用のパッドＰＤＨＳ１ａとソース用のパッドＰＤＨＳ１ｂとの間に延在しているゲート配線１０Ｇを、符号１０Ｇ１を付してゲート配線１０Ｇ１と称することとする。ゲート配線１０Ｇ１は、上記配線部（ゲート引き出し用の配線部）７ａに接続され、この配線部７ａを介して、メインＭＯＳ領域ＲＧ１に形成されている複数のゲート電極７に電気的に接続され、かつ、配線部７ａを介して、センスＭＯＳ領域ＲＧ２に形成されている複数のゲート電極７と電気的に接続されている。   Further, on the main surface of the semiconductor chip CPHc, a gate wiring (gate wiring) 10G extends between the pad PDHS1a and the pad PDHS1b not only in the outer peripheral portion but also in a plan view (specifically, Extends in the first direction X). Of the gate wiring 10G, the gate wiring 10G extending between the source pad PDHS1a and the source pad PDHS1b in plan view is denoted by reference numeral 10G1 and is referred to as a gate wiring 10G1. The gate wiring 10G1 is connected to the wiring part (wiring part for gate drawing) 7a, and is electrically connected to the plurality of gate electrodes 7 formed in the main MOS region RG1 through the wiring part 7a. In addition, it is electrically connected to the plurality of gate electrodes 7 formed in the sense MOS region RG2 through the wiring portion 7a.

そして、半導体装置ＳＭ１ｃでは、図５０や図５４からも分かるように、金属板ＭＰ１に開口部（孔、貫通孔）ＯＰが形成されており、この開口部ＯＰは、半導体チップＣＰＨｃのパッドＰＤＨＳ４を露出させる位置および形状に形成されている。そして、半導体チップＣＰＨｃのパッドＰＤＨＳ４と半導体チップＣＰＣのパッドＰＤＣ３とをワイヤＷＡで接続しているが、このワイヤＷＡが金属板ＭＰ１の開口部ＯＰを通過するようにしている。   In the semiconductor device SM1c, as can be seen from FIGS. 50 and 54, an opening (hole, through hole) OP is formed in the metal plate MP1, and the opening OP defines the pad PDHS4 of the semiconductor chip CPHc. It is formed in the position and shape to be exposed. The pad PDHS4 of the semiconductor chip CPHc and the pad PDC3 of the semiconductor chip CPC are connected by the wire WA, and the wire WA passes through the opening OP of the metal plate MP1.

半導体装置ＳＭ１ｃを製造する際には、ワイヤボンディング工程の前に、半導体チップＣＰＨｃおよびダイパッドＤＰ３に対する金属板ＭＰ１の接合と半導体チップＣＰＬおよびリード配線ＬＢに対する金属板ＭＰ２の接合とを行うが、その際、半導体チップＣＰＨｃのパッドＰＤＨＳ４が平面視で金属板ＭＰ１の開口部ＯＰから露出するように、金属板ＭＰ１を半導体チップＣＰＨｃのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに接合する。その後、ワイヤボンディング工程を行うが、その際、金属板ＭＰ１の開口部ＯＰから露出する半導体チップＣＰＨｃのパッドＰＤＨＳ４と、半導体チップＣＰＣのパッドＰＤＣ３とを、ワイヤＷＡで接続する。すなわち、金属板ＭＰ１の開口部ＯＰから露出する半導体チップＣＰＨｃのパッドＰＤＨＳ４にワイヤＷＡの一端を接続し、半導体チップＣＰＣのパッドＰＤＣ３にワイヤＷＡの他端を接続する。   When manufacturing the semiconductor device SM1c, before the wire bonding step, the metal plate MP1 is bonded to the semiconductor chip CPHc and the die pad DP3 and the metal plate MP2 is bonded to the semiconductor chip CPL and the lead wiring LB. The metal plate MP1 is joined to the pads PDHS1a and PDHS1b of the semiconductor chip CPHc so that the pad PDHS4 of the semiconductor chip CPHc is exposed from the opening OP of the metal plate MP1 in plan view. Thereafter, a wire bonding step is performed. At this time, the pad PDHS4 of the semiconductor chip CPHc exposed from the opening OP of the metal plate MP1 and the pad PDC3 of the semiconductor chip CPC are connected by the wire WA. That is, one end of the wire WA is connected to the pad PDHS4 of the semiconductor chip CPHc exposed from the opening OP of the metal plate MP1, and the other end of the wire WA is connected to the pad PDC3 of the semiconductor chip CPC.

このように、半導体チップＣＰＨｃのパッドＰＤＨＳ４に一端が接続されたワイヤＷＡは、金属板ＭＰ１に設けられた開口部ＯＰを通って、他端が半導体チップＣＰＣのパッドＰＤＣ３に接続される。   Thus, the wire WA having one end connected to the pad PDHS4 of the semiconductor chip CPHc passes through the opening OP provided in the metal plate MP1, and the other end is connected to the pad PDC3 of the semiconductor chip CPC.

半導体チップＣＰＨｃの他の構成および半導体装置ＳＭ１ｃの他の構成は、上記第２の変形例の半導体チップＣＰＨｂおよび半導体装置ＳＭ１ｂと基本的には同じであるので、ここでは、その繰り返しの説明は省略する。従って、半導体装置ＳＭ１ｃにおいても、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃは、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ２ｂと電気的に接続され、また、半導体チップＣＰＣのパッドＰＤＣ２ａは、ワイヤＷＡ（単数または複数）を通じて、金属板ＭＰ１と電気的に接続されている。   The other configuration of the semiconductor chip CPHc and the other configuration of the semiconductor device SM1c are basically the same as those of the semiconductor chip CPHb and the semiconductor device SM1b of the second modified example, and therefore, repeated description thereof is omitted here. To do. Therefore, also in the semiconductor device SM1c, the pad PDHS3c of the semiconductor chip CPHb is electrically connected to the pad PDC2b on the main surface of the semiconductor chip CPC through the wire WA (s), and the pad PDC2a of the semiconductor chip CPC is The metal plate MP1 is electrically connected through the wire WA (s).

第３の変形例の半導体装置ＳＭ１ｃにおいては、上記第２の変形例の半導体装置ＳＭ１ｂとほぼ同様の効果を得ることができる。   The semiconductor device SM1c according to the third modification can obtain substantially the same effect as the semiconductor device SM1b according to the second modification.

更に、第３の変形例の半導体装置ＳＭ１ｃにおいては、半導体チップＣＰＨｃの主面の中央付近に配置したことで、熱ストレスによって上記接着層ＳＤ１にクラックが発生したとしても、センスＭＯＳ領域ＲＧ２の下方にそのクラックが延在しにくくなるため、このクラックによってセンスＭＯＳＱＳ１に流れる電流が影響を受けにくくなる。このため、このクラックに起因してセンスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度が低下するのを、抑制または防止することができる。また、半導体チップＣＰＨｃの主面の中央付近に配置したセンスＭＯＳ領域ＲＧ２と平面視で重なる位置にパッドＰＤＨＳ４を配置したことで、センスＭＯＳ領域ＲＧ２とパッドＰＤＨＳ４とを繋ぐソース配線１０Ｓ２の面積を縮小できるため、メインＭＯＳ領域ＲＧ１の面積を確保しやすくなる。そして、このような半導体チップＣＰＨｃを使用した場合でも、パッドＰＤＨＳ４へのワイヤＷＡの接続に金属板ＭＰ１が邪魔になることなく、半導体装置ＳＭ１ｃを製造することができ、また、パッドＰＤＨＳ４に接続したワイヤＷＡが金属板ＭＰ１に接触するのを的確に防止できるため、半導体装置ＳＭ１ｃの信頼性を、より向上することができる。   Furthermore, in the semiconductor device SM1c according to the third modification, since the semiconductor device SM1c is arranged near the center of the main surface of the semiconductor chip CPHc, even if a crack occurs in the adhesive layer SD1 due to thermal stress, the lower part of the sense MOS region RG2 Since the crack is difficult to extend, the current flowing in the sense MOS QS1 is not easily affected by the crack. For this reason, it is possible to suppress or prevent the detection accuracy of the current flowing through the power MOSQH1 by the sense MOSQS1 from being reduced due to the crack. Further, the pad PDHS4 is disposed at a position overlapping the sense MOS region RG2 disposed near the center of the main surface of the semiconductor chip CPHc in plan view, thereby reducing the area of the source wiring 10S2 that connects the sense MOS region RG2 and the pad PDHS4. Therefore, it is easy to secure the area of the main MOS region RG1. Even when such a semiconductor chip CPHc is used, the semiconductor device SM1c can be manufactured without the metal plate MP1 interfering with the connection of the wire WA to the pad PDHS4, and also connected to the pad PDHS4. Since the wire WA can be accurately prevented from coming into contact with the metal plate MP1, the reliability of the semiconductor device SM1c can be further improved.

第２の変形例の半導体装置ＳＭ１ｂと第３の変形例の半導体装置ＳＭ１ｃでは、半導体チップＣＰＣのパッドＰＤＣ２ａを、ワイヤＷＡで金属板ＭＰ１に接続していたが、半導体チップＣＰＣのパッドＰＤＣ２ａを、ワイヤＷＡでダイパッドＤＰ３に接続する変形例について説明する。   In the semiconductor device SM1b of the second modified example and the semiconductor device SM1c of the third modified example, the pad PDC2a of the semiconductor chip CPC is connected to the metal plate MP1 by the wire WA, but the pad PDC2a of the semiconductor chip CPC is A modification in which the wire WA is connected to the die pad DP3 will be described.

＜第４の変形例について＞
本実施の形態の第４の変形例について説明する。以下では、第４の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ｄと称することとする。また、第４の変形例の半導体装置ＳＭ１（すなわち半導体装置ＳＭ１ｄ）で用いられる半導体チップＣＰＨは、上記第２の変形例の半導体装置ＳＭ１ｂで用いられる上記半導体チップＣＰＨｂと同じであるので、ここでも半導体チップＣＰＨｂと称することとする。 <About the fourth modification>
A fourth modification of the present embodiment will be described. Hereinafter, the semiconductor device SM1 of the fourth modification example is referred to as a semiconductor device SM1d. Further, the semiconductor chip CPH used in the semiconductor device SM1 (that is, the semiconductor device SM1d) of the fourth modified example is the same as the semiconductor chip CPHb used in the semiconductor device SM1b of the second modified example. This is referred to as a semiconductor chip CPHb.

図６０は、第４の変形例の半導体装置（半導体パッケージ）ＳＭ１ｄを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１、図２９、図３９および図４９に対応するものである。図６１および図６２は、第４の変形例の半導体装置ＳＭ１ｄの平面透視図であり、図６３〜図６６は、半導体装置ＳＭ１ｄの断面図（側面断面図）である。図６１は、上記図２に対応するものであり、半導体装置ＳＭ１ｄを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。図６２は、上記図３に対応するものであり、図６１において、更に金属板ＭＰ１，ＭＰ２およびボンディングワイヤＷＡを外した（透視した）状態の半導体装置ＳＭ１ｄの平面透視図である。図６２において、更に半導体チップＣＰＣ，ＣＰＨｂ，ＣＰＬを外した（透視した）状態の平面透視図は、上記図４と同様である。また、図６３は、上記図５に対応するものであり、図６１のＡ−Ａ線の断面図にほぼ対応している。図６４は、上記図６に対応するものであり、図６１のＢ−Ｂ線の断面図にほぼ対応している。図６５は、図６１のＣ８−Ｃ８線の断面図にほぼ対応し、図６６は、図６１のＣ９−Ｃ９線の断面図にほぼ対応している。   FIG. 60 is a circuit diagram showing an example of an electronic device (here, a non-insulated DC-DC converter) using the semiconductor device (semiconductor package) SM1d of the fourth modification, and FIG. 1, FIG. 29, FIG. This corresponds to FIG. 39 and FIG. 61 and 62 are plan perspective views of the semiconductor device SM1d of the fourth modification, and FIGS. 63 to 66 are sectional views (side sectional views) of the semiconductor device SM1d. 61 corresponds to FIG. 2 described above, and shows a plan view (top view) in which the semiconductor device SM1d is seen from the top surface side and the sealing portion MR is seen through. FIG. 62 corresponds to FIG. 3 described above, and is a plan perspective view of the semiconductor device SM1d in a state in which the metal plates MP1 and MP2 and the bonding wire WA are further removed (seen through) in FIG. In FIG. 62, a plan perspective view in a state where the semiconductor chips CPC, CPHb, and CPL are further removed (seen through) is the same as FIG. FIG. 63 corresponds to FIG. 5 described above and substantially corresponds to the cross-sectional view taken along the line AA of FIG. 64 corresponds to FIG. 6 described above, and substantially corresponds to the cross-sectional view taken along the line BB in FIG. 65 substantially corresponds to the sectional view taken along line C8-C8 in FIG. 61, and FIG. 66 substantially corresponds to the sectional view taken along line C9-C9 in FIG.

第４の変形例の半導体装置ＳＭ１ｄは、上記第２の変形例の半導体装置ＳＭ１ｂの更なる変形例であるため、上記第２の変形例の半導体装置ＳＭ１ｂとの共通点ついては、基本的にはその説明を省略し、第４の変形例の半導体装置ＳＭ１ｄが、第２の変形例の半導体装置ＳＭ１ｂと相違している点について、以下に説明する。   The semiconductor device SM1d of the fourth modification example is a further modification example of the semiconductor device SM1b of the second modification example. Therefore, in common with the semiconductor device SM1b of the second modification example, basically The description will be omitted, and the difference between the semiconductor device SM1d of the fourth modification example and the semiconductor device SM1b of the second modification example will be described below.

上記第２の変形例の半導体装置ＳＭ１ｂでは、半導体チップＣＰＣの主面のパッドＰＤＣ２ａは、ワイヤＷＡ（単数または複数）を通じて、金属板ＭＰ１と電気的に接続されていた。   In the semiconductor device SM1b of the second modified example, the pad PDC2a on the main surface of the semiconductor chip CPC is electrically connected to the metal plate MP1 through the wire WA (single or plural).

それに対して、第４の変形例の半導体装置ＳＭ１ｄでは、図６１および図６６にも示されるように、半導体チップＣＰＣの主面のパッドＰＤＣ２ａは、ワイヤＷＡ（単数または複数）を通じて、ダイパッドＤＰ３と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＣのパッドＰＤＣ２ａに接合され、そのワイヤＷＡの他端は、ダイパッドＤＰ３（の上面）に接合されている。具体的には、ダイパッドＤＰ３は、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ａに電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記アンプ回路ＡＭＰ１に電気的に接続されている（上記図３９参照）。なお、ダイパッドＤＰ３の上面において、ワイヤＷＡが接触（接続）される領域に、銀（Ａｇ）などからなるメッキ層（図示せず）を形成することもできる。これにより、ワイヤＷＡをダイパッドＤＰ３に、より的確に接続することができる。   On the other hand, in the semiconductor device SM1d of the fourth modified example, as shown in FIGS. 61 and 66, the pad PDC2a on the main surface of the semiconductor chip CPC is connected to the die pad DP3 through the wire WA (single or plural). Electrically connected. That is, one end of the wire WA is bonded to the pad PDC2a of the semiconductor chip CPC, and the other end of the wire WA is bonded to the die pad DP3 (the upper surface thereof). Specifically, the die pad DP3 is electrically connected to the pad PDC2a of the semiconductor chip CPC through the wire WA, and is further electrically connected to the amplifier circuit AMP1 in the semiconductor chip CPC through the internal wiring of the semiconductor chip CPC. (See FIG. 39 above). Note that a plating layer (not shown) made of silver (Ag) or the like can be formed on the upper surface of the die pad DP3 in a region where the wire WA is contacted (connected). Thereby, the wire WA can be more accurately connected to the die pad DP3.

金属板ＭＰ１は、導電性の接着層ＳＤ３を介してダイパッドＤＰ３に電気的に接続され、ダイパッドＤＰ３はワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ａに接続されている。このため、金属板ＭＰ１は、接着層ＳＤ３（金属板ＭＰ１とダイパッドＤＰ３とを接合する接着層ＳＤ３）、ダイパッドＤＰ３、ワイヤＷＡ、パッドＰＤＣ２ａおよび半導体チップＣＰＣの内部配線（パッドＰＤＣ２ｂとドライバ回路ＤＲ１とを接続する内部配線とは異なる内部配線）を通じてアンプ回路ＡＭＰ１に電気的に接続されている。また、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃはワイヤＷＡを介してパッドＰＤＣ２ｂに接続されているため、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃは、ワイヤＷＡ、パッドＰＤＣ２ｂおよび半導体チップＣＰＣの内部配線（パッドＰＤＣ２ａとアンプ回路ＡＭＰ１とを接続する内部配線とは異なる内部配線）を通じてドライバ回路ＤＲ１に電気的に接続されている。   The metal plate MP1 is electrically connected to the die pad DP3 via the conductive adhesive layer SD3, and the die pad DP3 is connected to the pad PDC2a of the semiconductor chip CPC via the wire WA. Therefore, the metal plate MP1 includes an adhesive layer SD3 (an adhesive layer SD3 that joins the metal plate MP1 and the die pad DP3), a die pad DP3, a wire WA, a pad PDC2a, and an internal wiring of the semiconductor chip CPC (the pad PDC2b and the driver circuit DR1). Is electrically connected to the amplifier circuit AMP1 through an internal wiring that is different from the internal wiring that connects the two. Further, since the pad PDHS3c of the semiconductor chip CPHb is connected to the pad PDC2b via the wire WA, the pad PDHS3c of the semiconductor chip CPHb is connected to the internal wiring (the pad PDC2a and the amplifier circuit AMP1) of the wire WA, the pad PDC2b, and the semiconductor chip CPC. Is electrically connected to the driver circuit DR1 through an internal wiring different from the internal wiring for connecting the two.

半導体装置ＳＭ１ｄの他の構成は、上記第２の変形例の半導体装置ＳＭ１ｂと基本的には同じであるので、ここでは、その繰り返しの説明は省略する。   The other configuration of the semiconductor device SM1d is basically the same as that of the semiconductor device SM1b of the second modified example, and therefore, repeated description thereof is omitted here.

第４の変形例の半導体装置ＳＭ１ｄでは、金属板ＭＰ１とダイパッドＤＰ３とを導電性の接着層ＳＤ３で接続し、このダイパッドＤＰ３と半導体チップＣＰＣのパッドＰＤＣ２ｂとをワイヤＷＡを介して接続することで、金属板ＭＰ１を、接着層ＳＤ３、ワイヤＷＡ、パッドＰＤＣ２ｂおよび半導体チップＣＰＣの内部配線を通じてドライバ回路ＤＲ１に電気的に接続している。半導体チップＣＰＨｂ（のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）と金属板ＭＰ１との接合部から、半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、金属板ＭＰ１、接着層ＳＤ３、ダイパッドおよびワイヤＷＡの抵抗でほぼ規定される。しかしながら、金属板ＭＰ１の厚みは上記導電体膜１０の厚みよりも十分に厚く、金属板ＭＰ１の抵抗は、ソース配線１０Ｓ１で発生する拡がり抵抗（上記抵抗成分ＲＶ１）よりも小さい。このため、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置がばらついても）、半導体チップＣＰＨｂ（のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）と金属板ＭＰ１との接合部から、半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、ほとんど変動せず（ばらつかず）に、ほぼ一定とすることができる。このため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が、金属板ＭＰ１の位置ずれ（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置のばらつき）によって変動するのを、抑制または防止することができる。従って、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができ、半導体装置ＳＭ１ｂの信頼性を向上させることができる。   In the semiconductor device SM1d of the fourth modified example, the metal plate MP1 and the die pad DP3 are connected by the conductive adhesive layer SD3, and the die pad DP3 and the pad PDC2b of the semiconductor chip CPC are connected via the wire WA. The metal plate MP1 is electrically connected to the driver circuit DR1 through the adhesive layer SD3, the wire WA, the pad PDC2b, and the internal wiring of the semiconductor chip CPC. The resistance from the junction between the semiconductor chip CPHb (pads PDHS1a, PDHS1b) and the metal plate MP1 to the pad PDC2a of the semiconductor chip CPC is substantially defined by the resistance of the metal plate MP1, the adhesive layer SD3, the die pad, and the wire WA. . However, the thickness of the metal plate MP1 is sufficiently thicker than the thickness of the conductor film 10, and the resistance of the metal plate MP1 is smaller than the spreading resistance (the resistance component RV1) generated in the source wiring 10S1. For this reason, even if the displacement of the metal plate MP1 occurs (that is, even if the joining position of the metal plate MP1 in the semiconductor chip CPHb varies), the semiconductor chip CPHb (the pads PDHS1a and PDHS1b thereof) and the metal plate MP1 The resistance to the pad PDC2a of the semiconductor chip CPC hardly changes (is not varied) and can be made almost constant. For this reason, it is possible to suppress or prevent the current ratio between the current flowing through the power MOS QH1 and the current flowing through the sense MOS QS1 from fluctuating due to the displacement of the metal plate MP1 (that is, variation in the bonding position of the metal plate MP1 in the semiconductor chip CPHb). be able to. Therefore, the detection accuracy of the current flowing through the power MOS QH1 by the sense MOS QS1 can be improved, and the reliability of the semiconductor device SM1b can be improved.

また、第４の変形例の半導体装置ＳＭ１ｄでは、パワーＭＯＳＱＨ１をオフするときの電流経路は、パッドＰＤＣ２ｂ、ワイヤＷＡ（パッドＰＤＣ２ｂ，ＰＤＨＳ３ｂ間を接続するワイヤＷＡ）およびパッドＰＤＨＳ３ｂを通る経路である。すなわち、パワーＭＯＳＱＨ１をオフしたときにドライバ回路ＤＲ１からパワーＭＯＳＱＨ１のソースに流れる電流は、パッドＰＤＣ２ｂ、ワイヤＷＡ（パッドＰＤＣ２ｂ，ＰＤＨＳ３ｂ間を接続するワイヤＷＡ）、およびパッドＰＤＨＳ３ｂを経由する経路で流れ、パッドＰＤＣ２ａ、ワイヤＷＡ（パッドＰＤＣ２ａとダイパッドＤＰ３間を接続するワイヤＷＡ）、ダイパッドＤＰ３および金属板ＭＰ１を経由する経路では流れない。このため、パワーＭＯＳＱＨ１をオフするときの電流経路の配線抵抗（抵抗成分）を低減することができるため、パワーＭＯＳＱＨ１をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。従って、半導体装置ＳＭ１ｂの性能を向上させることができる。   In the semiconductor device SM1d of the fourth modified example, the current path when turning off the power MOS QH1 is a path that passes through the pad PDC2b, the wire WA (the wire WA connecting the pads PDC2b and PDHS3b), and the pad PDHS3b. That is, the current that flows from the driver circuit DR1 to the source of the power MOSQH1 when the power MOSQH1 is turned off flows in a path that passes through the pad PDC2b, the wire WA (the wire WA that connects the pads PDC2b and PDHS3b), and the pad PDHS3b. It does not flow through the path passing through the pad PDC2a, the wire WA (the wire WA connecting the pad PDC2a and the die pad DP3), the die pad DP3, and the metal plate MP1. For this reason, since the wiring resistance (resistance component) of the current path when turning off the power MOS QH1 can be reduced, the switching speed when turning off the power MOS QH1 can be increased, and the turn-off loss can be reduced. it can. Therefore, the performance of the semiconductor device SM1b can be improved.

また、金属板ＭＰ１と半導体チップＣＰＣのパッドＰＤＣ２ａを接続するワイヤＷＡの高さ（ループ高さ、最頂部の高さ）に比べると、ダイパッドＤＰ３と半導体チップＣＰＣのパッドＰＤＣ２ａを接続するワイヤＷＡの高さ（ループ高さ、最頂部の高さ）の方が低くすることができる。このため、第４の変形例の半導体装置ＳＭ１ｄでは、半導体チップＣＰＣのパッドＰＤＣ２ａがワイヤＷＡで接続される対象を、金属板ＭＰ１ではなくダイパッドＤＰ３にしているため、半導体チップＣＰＣのパッドＰＤＣ２ａに接続するワイヤＷＡの高さを低くすることができ、半導体装置ＳＭ１ｄの厚みを薄くすることが可能となる。このため、薄型化という観点では、上記第２の変形例の半導体装置ＳＭ１ｂよりも、第４の変形例の半導体装置ＳＭ１ｄの方が有利である。   In addition, the height of the wire WA connecting the metal plate MP1 and the pad PDC2a of the semiconductor chip CPC (loop height, topmost height) of the wire WA connecting the die pad DP3 and the pad PDC2a of the semiconductor chip CPC. The height (loop height, topmost height) can be lowered. For this reason, in the semiconductor device SM1d of the fourth modified example, the pad PDC2a of the semiconductor chip CPC is connected to the pad PDC2a of the semiconductor chip CPC because the object connected to the wire WA is not the metal plate MP1 but the die pad DP3. Therefore, the height of the wire WA to be reduced can be reduced, and the thickness of the semiconductor device SM1d can be reduced. For this reason, from the viewpoint of thinning, the semiconductor device SM1d of the fourth modified example is more advantageous than the semiconductor device SM1b of the second modified example.

一方、上記第２の変形例の場合は、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１から半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、ワイヤＷＡの抵抗でほぼ規定されるのに対し、第４の変形例では、半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、金属板ＭＰ１、接着層ＳＤ３、ダイパッドおよびワイヤＷＡの抵抗でほぼ規定される。このように、第４の変形例の方が抵抗ばらつきの要因となる要素が多いため、上記第２の変形例の場合は、第４の変形例に比べて、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が、金属板ＭＰ１の位置ずれ（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置のばらつき）によって変動するのを、より抑制または防止することができる。従って、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度をより向上することができ、半導体装置ＳＭ１ｂの信頼性をより向上させることができるという利点を有している。   On the other hand, in the case of the second modified example, even if the displacement of the metal plate MP1 occurs (that is, even if the joining position of the metal plate MP1 in the semiconductor chip CPHb varies), the pad PDC2a of the semiconductor chip CPC from the metal plate MP1. In the fourth modification, the resistance to the pad PDC2a of the semiconductor chip CPC is the resistance of the metal plate MP1, the adhesive layer SD3, the die pad, and the wire WA. Is almost specified. As described above, since the fourth modification has more elements that cause resistance variation, in the case of the second modification, the current flowing through the power MOS QH1 and the sense MOS QS1 are compared with those in the fourth modification. It is possible to further suppress or prevent the current ratio of the currents flowing through the metal plate MP1 from fluctuating due to the displacement of the metal plate MP1 (that is, the variation in the joining position of the metal plate MP1 in the semiconductor chip CPHb). Therefore, the detection accuracy of the current flowing through the power MOS QH1 by the sense MOS QS1 can be further improved, and the reliability of the semiconductor device SM1b can be further improved.

また、上記第１の変形例の場合も同様に、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨａにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１から半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、ワイヤＷＡの抵抗でほぼ規定されるのに対し、第４の変形例では、半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、金属板ＭＰ１、接着層ＳＤ３、ダイパッドおよびワイヤＷＡの抵抗でほぼ規定される。このように、第４の変形例の方が抵抗ばらつきの要因となる要素が多いため、上記第１の変形例の場合は、第４の変形例に比べて、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が、金属板ＭＰ１の位置ずれ（すなわち半導体チップＣＰＨａにおける金属板ＭＰ１の接合位置のばらつき）によって変動するのを、より抑制または防止することができる。従って、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度をより向上することができ、半導体装置ＳＭ１ｂの信頼性をより向上させることができるという利点を有している。   Similarly, in the case of the first modified example, even if the position of the metal plate MP1 is shifted (that is, even if the joining position of the metal plate MP1 in the semiconductor chip CPHa varies), the metal plate MP1 is moved to the semiconductor chip CPC. While the resistance to the pad PDC2a is substantially defined by the resistance of the wire WA, in the fourth modification, the resistance to the pad PDC2a of the semiconductor chip CPC is the metal plate MP1, the adhesive layer SD3, the die pad, and the wire WA. The resistance is almost specified. As described above, since there are more elements that cause resistance variation in the fourth modification, the current flowing in the power MOS QH1 and the sense MOS QS1 in the first modification than in the fourth modification. It is possible to further suppress or prevent the current ratio of the currents flowing through the metal plate MP1 from fluctuating due to the displacement of the metal plate MP1 (that is, the variation in the joining position of the metal plate MP1 in the semiconductor chip CPHa). Therefore, the detection accuracy of the current flowing through the power MOS QH1 by the sense MOS QS1 can be further improved, and the reliability of the semiconductor device SM1b can be further improved.

次に、半導体チップＣＰＣを半導体装置（半導体パッケージ）の外部に配置した場合の変形例について説明する。   Next, a modified example in which the semiconductor chip CPC is arranged outside the semiconductor device (semiconductor package) will be described.

＜第５の変形例について＞
本実施の形態の第５の変形例について説明する。以下では、第５の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ｅと称することとする。 <About the fifth modification>
A fifth modification of the present embodiment will be described. Hereinafter, the semiconductor device SM1 of the fifth modification example is referred to as a semiconductor device SM1e.

図６７は、第５の変形例の半導体装置（半導体パッケージ）ＳＭ１ｅを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１や上記図２９に対応するものである。図６８は、第５の変形例の半導体装置ＳＭ１ｅの平面透視図であり、図６９および図７０は、半導体装置ＳＭ１ｅの断面図（側面断面図）である。図６８は、上記図２に対応するものであり、半導体装置ＳＭ１ｅを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。また、図６９は、図６８のＥ１−Ｅ１線の断面図にほぼ対応し、図７０は、図６８のＥ２−Ｅ２線の断面図にほぼ対応している。   FIG. 67 is a circuit diagram showing an example of an electronic device (here, a non-insulated DC-DC converter) using the semiconductor device (semiconductor package) SM1e of the fifth modified example. Corresponding. FIG. 68 is a plan perspective view of the semiconductor device SM1e of the fifth modification, and FIGS. 69 and 70 are sectional views (side sectional views) of the semiconductor device SM1e. FIG. 68 corresponds to FIG. 2 described above, and shows a plan view (top view) in which the semiconductor device SM1e is seen from the top surface side and the sealing portion MR is seen through. 69 substantially corresponds to the cross-sectional view taken along line E1-E1 in FIG. 68, and FIG. 70 substantially corresponds to the cross-sectional view taken along line E2-E2 in FIG.

第５の変形例の半導体装置ＳＭ１ｅは、上記第１の変形例の半導体装置ＳＭ１ａの更なる変形例である。図６７〜図７０の半導体装置ＳＭ１ｅが上記第１の変形例の半導体装置ＳＭ１ａと相違しているのは、半導体装置ＳＭ１ｅが、半導体チップＣＰＣと半導体チップＣＰＣを搭載するダイパッドＤＰ１とを有していないことである。   The semiconductor device SM1e according to the fifth modification is a further modification of the semiconductor device SM1a according to the first modification. The semiconductor device SM1e of FIGS. 67 to 70 is different from the semiconductor device SM1a of the first modified example in that the semiconductor device SM1e has a semiconductor chip CPC and a die pad DP1 on which the semiconductor chip CPC is mounted. It is not.

図６８〜図７０の半導体装置ＳＭ１ｅでは、半導体チップＣＰＣを有していないことに対応して、半導体チップＣＰＨａのゲート用のパッドＰＤＨＧは、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ａに電気的に接続され、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ３ａは、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ｂに電気的に接続されている。また、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ４は、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ｃに電気的に接続され、半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ｄに電気的に接続されている。リードＬＤ５ａ，ＬＤ５ｂ，ＬＤ５ｃ，ＬＤ５ｄは、複数のリードＬＤのうち、ダイパッドＤＰ２，ＤＰ３に連結されていないリードであり、かつ、リードＬＤ５ａ，ＬＤ５ｂ，ＬＤ５ｃ，ＬＤ５ｄ同士も互いに連結されていない。   In the semiconductor device SM1e of FIGS. 68 to 70, in correspondence with the absence of the semiconductor chip CPC, the gate pad PDHG of the semiconductor chip CPHa is electrically connected to the lead LD5a through the wire WA (single or plural). The source pad PDHS3a of the semiconductor chip CPHa is electrically connected to the lead LD5b through the wire WA (s). Further, the source pad PDHS4 of the semiconductor chip CPHa is electrically connected to the lead LD5c through the wire WA (s), and the gate pad PDLG of the semiconductor chip CPL is lead through the wire WA (s). It is electrically connected to the LD 5d. The leads LD5a, LD5b, LD5c, and LD5d are leads that are not connected to the die pads DP2 and DP3 among the plurality of leads LD, and the leads LD5a, LD5b, LD5c, and LD5d are not connected to each other.

また、図６８〜図７０の半導体装置ＳＭ１ｅにおいて、半導体チップＣＰＨａの代わりに上記半導体チップＣＰＨを用いることもでき、この場合、図６８〜図７０において、パッドＰＤＨＳ３ａが上記パッドＰＤＨＳ３となり、半導体チップＣＰＨのソース用のパッドＰＤＨＳ３は、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ｂに電気的に接続される。   In the semiconductor device SM1e of FIGS. 68 to 70, the semiconductor chip CPH can be used instead of the semiconductor chip CPHa. In this case, in FIGS. 68 to 70, the pad PDHS3a becomes the pad PDHS3, and the semiconductor chip CPH. The source pad PDHS3 is electrically connected to the lead LD5b through the wire WA (s).

また、図６８〜図７０の半導体装置ＳＭ１ｅでは、上記第１変形例の半導体チップＣＰＨａに相当するものまたは上記半導体チップＣＰＨに相当するものを用いているが、上記パッドＰＤＨＳ２，ＰＤＨＳ３ｂは設けていない。これは、上記パッドＰＤＨＳ２，ＰＤＨＳ３ｂの代わりに、ダイパッドＤＰ３に接続されているリードＬＤ２を利用できるためである。また、図６８〜図７０では、半導体チップＣＰＬに上記パッドＰＤＬＳ３，ＰＤＬＳ４は形成していない。半導体チップＣＰＬに上記パッドＰＤＬＳ３を設けた場合には、このパッドＰＤＬＳ３は、接着層ＳＤ２を介して金属板ＭＰ２の第１部分ＭＰ２ａに接合される。   In addition, in the semiconductor device SM1e of FIGS. 68 to 70, one corresponding to the semiconductor chip CPHa of the first modified example or one corresponding to the semiconductor chip CPH is used, but the pads PDHS2 and PDHS3b are not provided. . This is because the lead LD2 connected to the die pad DP3 can be used instead of the pads PDHS2 and PDHS3b. In FIGS. 68 to 70, the pads PDLS3 and PDLS4 are not formed on the semiconductor chip CPL. When the pad PDLS3 is provided on the semiconductor chip CPL, the pad PDLS3 is bonded to the first portion MP2a of the metal plate MP2 via the adhesive layer SD2.

半導体装置ＳＭ１ｅの他の構成は、上記第１変形例の半導体装置ＳＭ１ａと基本的には類似しているので、ここではその説明は省略する。   Since the other configuration of the semiconductor device SM1e is basically similar to that of the semiconductor device SM1a of the first modified example, the description thereof is omitted here.

半導体チップＣＰＣは、半導体装置ＳＭ１ｅには内蔵されておらず、半導体チップＣＰＣをパッケージ化した半導体装置ＳＭＣＰＣが、例えば上記配線基板２１に半導体装置ＳＭ１ｅとともに実装される。この上記配線基板２１に実装された半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）と半導体装置ＳＭ１ｅのリードＬＤとは上記配線基板２１の配線を通じて電気的に接続され、上記図６７の回路図のような構成が得られる。   The semiconductor chip CPC is not built in the semiconductor device SM1e, and the semiconductor device SMCPC in which the semiconductor chip CPC is packaged is mounted on the wiring substrate 21 together with the semiconductor device SM1e, for example. The semiconductor device SMCPC (semiconductor chip CPC) mounted on the wiring substrate 21 and the leads LD of the semiconductor device SM1e are electrically connected through the wiring of the wiring substrate 21, and the configuration shown in the circuit diagram of FIG. can get.

具体的には、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート（ゲート用のパッドＰＤＨＧ）に電気的に接続されたリードＬＤ５ａが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１に接続される。また、パワーＭＯＳＱＨ１のソース（ソース用のパッドＰＤＨＳ３ａ）に電気的に接続されたリードＬＤ５ｂが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のアンプ回路ＡＭＰ１に接続され、センスＭＯＳＱＳ１のソース（ソース用のパッドＰＤＨＳ４）に電気的に接続されたリードＬＤ５ｃが、半導体チップＣＰＣのアンプ回路ＡＭＰ１に接続される。また、パワーＭＯＳＱＬ１のゲート（ゲート用のパッドＰＤＬＧ）に電気的に接続されたリードＬＤ５ｄが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１に接続される。また、パワーＭＯＳＱＨ１のソース（ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）に電気的に接続されたリードＬＤ２が、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１、コイルＬ１、およびコンデンサＣＢＴに接続される。また、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のドレイン（ドレイン用の裏面電極ＢＥ１）に電気的に接続されたリードＬＤ１が、高電位側の電位（電源電位）ＶＩＮに接続される。また、パワーＭＯＳＱＬ１のソース（ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２）に電気的に接続されたリードＬＤ３が、グランド電位（接地電位）に接続される。   Specifically, the lead LD5a electrically connected to the gates of the power MOSQH1 and the sense MOSQS1 (gate pad PDHG) is connected to the driver circuit DR1 of the semiconductor device SMCPC (semiconductor chip CPC). The lead LD5b electrically connected to the source of the power MOS QH1 (source pad PDHS3a) is connected to the amplifier circuit AMP1 of the semiconductor device SMCPC (semiconductor chip CPC), and the source of the sense MOSQS1 (source pad PDHS4). ) Is electrically connected to the amplifier circuit AMP1 of the semiconductor chip CPC. In addition, the lead LD5d electrically connected to the gate of the power MOS QL1 (gate pad PDLG) is connected to the driver circuit DR1 of the semiconductor device SMCPC (semiconductor chip CPC). In addition, the lead LD2 electrically connected to the source of the power MOSQH1 (source pads PDHS1a and PDHS1b) is connected to the driver circuit DR1, the coil L1, and the capacitor CBT of the semiconductor device SMCPC (semiconductor chip CPC). Further, the lead LD1 electrically connected to the drains of the power MOS QH1 and the sense MOS QS1 (the drain back electrode BE1) is connected to the high potential side potential (power supply potential) VIN. Further, the lead LD3 electrically connected to the source of the power MOS QL1 (source pads PDLS1, PDLS2) is connected to the ground potential (ground potential).

このため、半導体装置ＳＭ１ｅに内蔵された半導体チップＣＰＨａ，ＣＰＬに形成されたパワーＭＯＳＱＨ１，ＱＬ１およびセンスＭＯＳＱＳ１は、半導体装置ＳＭ１ｅの外部の半導体チップＣＰＣ（あるいはその半導体チップＣＰＣをパッケージ化した半導体装置ＳＭＣＰＣ）によって制御される。   Therefore, the power MOSs QH1 and QL1 and the sense MOS QS1 formed in the semiconductor chips CPHa and CPL built in the semiconductor device SM1e are the semiconductor chip CPC outside the semiconductor device SM1e (or the semiconductor device SMCPC in which the semiconductor chip CPC is packaged). ).

半導体装置ＳＭ１ｅにおいても、上記半導体装置ＳＭ１，ＳＭ１ａと同様に、半導体チップＣＰＨａ（ＣＰＨ）内の上記ソース配線１０Ｓ３を用いたことにより、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨａにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１からパッドＰＤＨＳ３ａまでの抵抗は変動せず（ばらつかず）、ほぼ一定とすることができる。このため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が変動するのを、抑制または防止することができる。従って、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができ、半導体装置ＳＭ１ｅまたは半導体装置ＳＭ１ｅを用いた電子装置の信頼性を向上させることができる。   In the semiconductor device SM1e as well, as with the semiconductor devices SM1 and SM1a, the use of the source wiring 10S3 in the semiconductor chip CPHa (CPH) can cause a displacement of the metal plate MP1 (that is, in the semiconductor chip CPHa). Even if the joining position of the metal plate MP1 varies, the resistance from the metal plate MP1 to the pad PDHS3a does not vary (does not vary) and can be made substantially constant. Therefore, it is possible to suppress or prevent the current ratio between the current flowing through the power MOSQH1 and the current flowing through the sense MOSQS1 from fluctuating. Therefore, the detection accuracy of the current flowing through the power MOS QH1 by the sense MOS QS1 can be improved, and the reliability of the semiconductor device SM1e or the electronic device using the semiconductor device SM1e can be improved.

また、図６７の回路図のように、半導体チップＣＰＨａのパッドＰＤＨＳ３ａとワイヤＷＡで接続したリードＬＤ５ｂを、半導体装置ＳＭ１ｅの外部の半導体チップＣＰＣ内のアンプ回路ＡＭＰ１に半導体装置ＳＭ１ｅの外部の配線を通じて接続（電気的に接続）するが、ドライバ回路ＤＲ１には接続しないようにすることが好ましい。これにより、パワーＭＯＳＱＨ１をオフするときの電流経路は、上記ソース配線１０Ｓ１を通るが、上記ソース配線１０Ｓ３は通らなくすることができる。上述のように、上記ソース配線１０Ｓ３は上記ソース配線１０Ｓ１に比べて高抵抗であるが、この高抵抗のソース配線１０Ｓ３がパワーＭＯＳＱＨ１をオフするときの電流経路とならないことで、パワーＭＯＳＱＨ１をオフするときの電流経路の配線抵抗（抵抗成分）を低減することができる。このため、パワーＭＯＳＱＨ１をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。   As shown in the circuit diagram of FIG. 67, the lead LD5b connected to the pad PDHS3a of the semiconductor chip CPHa by the wire WA is connected to the amplifier circuit AMP1 in the semiconductor chip CPC outside the semiconductor device SM1e through the wiring outside the semiconductor device SM1e. Although it is connected (electrically connected), it is preferable not to connect to the driver circuit DR1. As a result, the current path for turning off the power MOS QH1 passes through the source line 10S1, but the source line 10S3 cannot pass. As described above, the source wiring 10S3 has a higher resistance than the source wiring 10S1, but the high resistance source wiring 10S3 does not serve as a current path for turning off the power MOS QH1, thereby turning off the power MOS QH1. The wiring resistance (resistance component) of the current path can be reduced. For this reason, the switching speed when turning off the power MOS QH1 can be increased, and the turn-off loss can be reduced.

次に、半導体チップＣＰＣ，ＣＰＬを半導体装置（半導体パッケージ）の外部に配置した場合の変形例について説明する。   Next, a modified example in which the semiconductor chips CPC and CPL are arranged outside the semiconductor device (semiconductor package) will be described.

＜第６の変形例について＞
本実施の形態の第６の変形例について説明する。以下では、第６の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ｆと称することとする。 <About the sixth modification>
A sixth modification of the present embodiment will be described. Hereinafter, the semiconductor device SM1 of the sixth modified example is referred to as a semiconductor device SM1f.

図７１は、第６の変形例の半導体装置（半導体パッケージ）ＳＭ１ｆを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１や上記図２９に対応するものである。図７２は、第６の変形例の半導体装置ＳＭ１ｆの平面透視図であり、図７３および図７４は、半導体装置ＳＭ１ｆの断面図（側面断面図）である。図７２は、上記図２に対応するものであり、半導体装置ＳＭ１ｆを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。また、図７３は、図７２のＥ３−Ｅ３線の断面図にほぼ対応し、図７４は、図７２のＥ４−Ｅ４線の断面図にほぼ対応している。   FIG. 71 is a circuit diagram showing an example of an electronic device (here, a non-insulated DC-DC converter) using the semiconductor device (semiconductor package) SM1f of the sixth modified example. FIG. 71 and FIG. Corresponding. FIG. 72 is a plan perspective view of the semiconductor device SM1f of the sixth modified example, and FIGS. 73 and 74 are cross-sectional views (side cross-sectional views) of the semiconductor device SM1f. FIG. 72 corresponds to FIG. 2 described above, and shows a plan view (top view) of the semiconductor device SM1f seen through from the top surface side and seeing through the sealing portion MR. 73 substantially corresponds to the sectional view taken along line E3-E3 of FIG. 72, and FIG. 74 substantially corresponds to the sectional view taken along line E4-E4 of FIG.

第６の変形例の半導体装置ＳＭ１ｆは、上記第５の変形例の半導体装置ＳＭ１ｅの更なる変形例である。図７１〜図７４の半導体装置ＳＭ１ｆが上記第５の変形例の半導体装置ＳＭ１ｅと相違しているのは、半導体装置ＳＭ１ｆが、更に、半導体チップＣＰＬと半導体チップＣＰＬを搭載するダイパッドＤＰ３と金属板ＭＰ２とを有していないことである。   The semiconductor device SM1f according to the sixth modification is a further modification of the semiconductor device SM1e according to the fifth modification. The semiconductor device SM1f of FIGS. 71 to 74 is different from the semiconductor device SM1e of the fifth modified example in that the semiconductor device SM1f further includes a semiconductor chip CPL, a die pad DP3 on which the semiconductor chip CPL is mounted, and a metal plate. It does not have MP2.

図７２〜図７４の半導体装置ＳＭ１ｆでは、半導体チップＣＰＬおよびダイパッドＤＰ３を有していないことに対応して、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、金属板ＭＰ１を介してリード配線ＬＢに電気的に接続されている。すなわち、金属板ＭＰ１の上記第１部分ＭＰ１ａは、接着層ＳＤ２を介して半導体チップＣＰＨａのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂと接合されて電気的に接続され、金属板ＭＰ１の上記第２部分ＭＰ１ｂは、接着層ＳＤ３を介してリード配線ＬＢ（の上面）と接合されて電気的に接続されている。   In the semiconductor device SM1f of FIGS. 72 to 74, corresponding to the fact that the semiconductor chip CPL and the die pad DP3 are not provided, the source pads PDHS1a and PDHS1b of the semiconductor chip CPHa are connected to the lead wiring LB via the metal plate MP1. Is electrically connected. That is, the first part MP1a of the metal plate MP1 is joined and electrically connected to the source pads PDHS1a and PDHS1b of the semiconductor chip CPHa via the adhesive layer SD2, and the second part MP1b of the metal plate MP1 is The lead wiring LB (the upper surface thereof) is joined and electrically connected via the adhesive layer SD3.

また、上記図６８〜図７０の半導体装置ＳＭ１ｅと同様、図７２〜図７４の半導体装置ＳＭ１ｆにおいても、半導体チップＣＰＨａの代わりに上記半導体チップＣＰＨを用いることもでき、この場合、図７２〜図７４において、パッドＰＤＨＳ３ａが上記パッドＰＤＨＳ３となり、半導体チップＣＰＨのソース用のパッドＰＤＨＳ３は、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ｂに電気的に接続される。   Similarly to the semiconductor device SM1e shown in FIGS. 68 to 70, the semiconductor device SM1f shown in FIGS. 72 to 74 can also use the semiconductor chip CPH instead of the semiconductor chip CPHa. In 74, the pad PDHS3a becomes the pad PDHS3, and the source pad PDHS3 of the semiconductor chip CPH is electrically connected to the lead LD5b through the wire WA (s).

図７２〜図７４の半導体装置ＳＭ１ｆの他の構成は、上記図６８〜図７０の半導体装置ＳＭ１ｅと基本的には類似しているので、ここではその説明は省略する。   Other configurations of the semiconductor device SM1f in FIGS. 72 to 74 are basically similar to those of the semiconductor device SM1e in FIGS.

半導体チップＣＰＣ，ＣＰＬは、半導体装置ＳＭ１ｆには内蔵されておらず、半導体チップＣＰＣをパッケージ化した半導体装置ＳＭＣＰＣと半導体チップＣＰＬをパッケージ化した半導体装置ＳＭＣＰＬとが、例えば上記配線基板２１に半導体装置ＳＭ１ｆとともに実装される。この上記配線基板２１に実装された半導体装置ＳＭＣＰＣ，ＳＭＣＰＬと半導体装置ＳＭ１ｆのリードＬＤとは上記配線基板２１の配線を通じで電気的に接続され、上記図７１の回路図のような構成が得られる。   The semiconductor chips CPC and CPL are not built in the semiconductor device SM1f, and the semiconductor device SMCPC in which the semiconductor chip CPC is packaged and the semiconductor device SMCPL in which the semiconductor chip CPL is packaged are provided on the wiring substrate 21, for example. Implemented with SM1f. The semiconductor devices SMCPC and SMCPL mounted on the wiring substrate 21 and the leads LD of the semiconductor device SM1f are electrically connected through the wiring of the wiring substrate 21, and the configuration as shown in the circuit diagram of FIG. 71 is obtained. .

具体的には、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート（ゲート用のパッドＰＤＨＧ）に電気的に接続されたリードＬＤ５ａが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１に接続される。また、パワーＭＯＳＱＨ１のソース（ソース用のパッドＰＤＨＳ３ａ）に電気的に接続されたリードＬＤ５ｂが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のアンプ回路ＡＭＰ１に接続され、センスＭＯＳＱＳ１のソース（ソース用のパッドＰＤＨＳ４）に電気的に接続されたリードＬＤ５ｃが、半導体チップＣＰＣのアンプ回路ＡＭＰ１に接続される。また、パワーＭＯＳＱＨ１のソース（ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）に電気的に接続されたリードＬＤ３が、半導体装置ＳＭＣＰＬ（半導体チップＣＰＬ）のパワーＭＯＳＱＬ１、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１、コイルＬ１、およびコンデンサＣＢＴに接続される。また、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のドレイン（ドレイン用の裏面電極ＢＥ１）に電気的に接続されたリードＬＤ１が、高電位側の電位（電源電位）ＶＩＮに接続される。   Specifically, the lead LD5a electrically connected to the gates of the power MOSQH1 and the sense MOSQS1 (gate pad PDHG) is connected to the driver circuit DR1 of the semiconductor device SMCPC (semiconductor chip CPC). The lead LD5b electrically connected to the source of the power MOS QH1 (source pad PDHS3a) is connected to the amplifier circuit AMP1 of the semiconductor device SMCPC (semiconductor chip CPC), and the source of the sense MOSQS1 (source pad PDHS4). ) Is electrically connected to the amplifier circuit AMP1 of the semiconductor chip CPC. The lead LD3 electrically connected to the source of the power MOSQH1 (source pads PDHS1a and PDHS1b) is the power MOSQL1 of the semiconductor device SMCPL (semiconductor chip CPL) and the driver circuit DR1 of the semiconductor device SMCPC (semiconductor chip CPC). , Coil L1, and capacitor CBT. Further, the lead LD1 electrically connected to the drains of the power MOS QH1 and the sense MOS QS1 (the drain back electrode BE1) is connected to the high potential side potential (power supply potential) VIN.

このため、半導体装置ＳＭ１ｆに内蔵された半導体チップＣＰＨａに形成されたパワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１と、半導体装置ＳＭ１ｆの外部（半導体装置ＳＭＣＰＬ内の半導体チップＣＰＬ）に設けられたパワーＭＯＳＱＬ１とは、半導体装置ＳＭ１ｆの外部の半導体チップＣＰＣ（あるいは半導体チップＣＰＣをパッケージ化した半導体装置ＳＭＣＰＣ）によって制御される。   Therefore, the power MOS QH1 and sense MOS QS1 formed in the semiconductor chip CPHa built in the semiconductor device SM1f, and the power MOS QL1 provided outside the semiconductor device SM1f (the semiconductor chip CPL in the semiconductor device SMCPL) are the semiconductor device. It is controlled by a semiconductor chip CPC outside the SM1f (or a semiconductor device SMCPC in which the semiconductor chip CPC is packaged).

半導体装置ＳＭ１ｆにおいても、上記半導体装置ＳＭ１，ＳＭ１ａ，ＳＭ１ｅと同様に、半導体チップＣＰＨａ（ＣＰＨ）内の上記ソース配線１０Ｓ３を用いたことにより、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨａにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１からパッドＰＤＨＳ３ａまでの抵抗は変動せず（ばらつかず）、ほぼ一定とすることができる。このため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が変動するのを、抑制または防止できる。従って、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができ、半導体装置ＳＭ１ｆまたは半導体装置ＳＭ１ｆを用いた電子装置の信頼性を向上させることができる。   Also in the semiconductor device SM1f, similarly to the semiconductor devices SM1, SM1a, and SM1e, the use of the source wiring 10S3 in the semiconductor chip CPHa (CPH) can cause a displacement of the metal plate MP1 (that is, the semiconductor chip). Even if the joining position of the metal plate MP1 in CPHa varies, the resistance from the metal plate MP1 to the pad PDHS3a does not vary (does not vary) and can be made almost constant. For this reason, it is possible to suppress or prevent the current ratio between the current flowing through the power MOS QH1 and the current flowing through the sense MOS QS1 from fluctuating. Therefore, the detection accuracy of the current flowing through the power MOS QH1 by the sense MOS QS1 can be improved, and the reliability of the semiconductor device SM1f or the electronic device using the semiconductor device SM1f can be improved.

また、図７１の回路図のように、半導体チップＣＰＨａのパッドＰＤＨＳ３ａとワイヤＷＡで接続したリードＬＤ５ｂを、半導体装置ＳＭ１ｆの外部の半導体チップＣＰＣ内のアンプ回路ＡＭＰ１に半導体装置ＳＭ１ｆの外部の配線を通じて接続（電気的に接続）するが、ドライバ回路ＤＲ１には接続しないようにすることが好ましい。これにより、パワーＭＯＳＱＨ１をオフするときの電流経路は、上記ソース配線１０Ｓ１を通るが、上記ソース配線１０Ｓ３は通らなくすることができる。上述のように、上記ソース配線１０Ｓ３は上記ソース配線１０Ｓ１に比べて高抵抗であるが、この高抵抗のソース配線１０Ｓ３がパワーＭＯＳＱＨ１をオフするときの電流経路とならないことで、パワーＭＯＳＱＨ１をオフするときの電流経路の配線抵抗（抵抗成分）を低減することができる。このため、パワーＭＯＳＱＨ１をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。   As shown in the circuit diagram of FIG. 71, the lead LD5b connected to the pad PDHS3a of the semiconductor chip CPHa by the wire WA is connected to the amplifier circuit AMP1 in the semiconductor chip CPC outside the semiconductor device SM1f through the wiring outside the semiconductor device SM1f. Although it is connected (electrically connected), it is preferable not to connect to the driver circuit DR1. As a result, the current path for turning off the power MOS QH1 passes through the source line 10S1, but the source line 10S3 cannot pass. As described above, the source wiring 10S3 has a higher resistance than the source wiring 10S1, but the high resistance source wiring 10S3 does not serve as a current path for turning off the power MOS QH1, thereby turning off the power MOS QH1. The wiring resistance (resistance component) of the current path can be reduced. For this reason, the switching speed when turning off the power MOS QH1 can be increased, and the turn-off loss can be reduced.

次に、上記図４９〜図５６の第３の変形例の半導体装置ＳＭ１ｃの半導体チップＣＰＣを半導体装置ＳＭ１ｃの外部に配置した場合の変形例について説明する。   Next, a modified example in which the semiconductor chip CPC of the semiconductor device SM1c of the third modified example of FIGS. 49 to 56 is arranged outside the semiconductor device SM1c will be described.

＜第７の変形例について＞
本実施の形態の第７の変形例について説明する。以下では、第７の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ｇと称することとする。 <About the seventh modification>
A seventh modification of the present embodiment will be described. Hereinafter, the semiconductor device SM1 of the seventh modified example is referred to as a semiconductor device SM1g.

図７５は、第７の変形例の半導体装置（半導体パッケージ）ＳＭ１ｇを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１や上記図４９に対応するものである。図７６は、第７の変形例の半導体装置ＳＭ１ｇの平面透視図であり、図７７〜図７９は、半導体装置ＳＭ１ｇの断面図（側面断面図）である。図７６は、上記図２に対応するものであり、半導体装置ＳＭ１ｇを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。また、図７７は、図７６のＥ５−Ｅ５線の断面図にほぼ対応し、図７８は、図７６のＥ６−Ｅ６線の断面図にほぼ対応し、図７９は、図７６のＥ７−Ｅ７線の断面図にほぼ対応している。   FIG. 75 is a circuit diagram showing an example of an electronic device (here, a non-insulated DC-DC converter) using the semiconductor device (semiconductor package) SM1g of the seventh modified example. Corresponding. FIG. 76 is a plan perspective view of the semiconductor device SM1g according to the seventh modification, and FIGS. 77 to 79 are cross-sectional views (side cross-sectional views) of the semiconductor device SM1g. FIG. 76 corresponds to FIG. 2 described above, and shows a plan view (top view) of the semiconductor device SM1g seen through the sealing portion MR when viewed from the top surface side. 77 substantially corresponds to the sectional view taken along line E5-E5 in FIG. 76, FIG. 78 substantially corresponds to the sectional view taken along line E6-E6 in FIG. 76, and FIG. 79 corresponds to E7-E7 in FIG. It almost corresponds to the sectional view of the line.

第７の変形例の半導体装置ＳＭ１ｇは、上記第３の変形例の半導体装置ＳＭ１ｃの更なる変形例である。図７５〜図７９の半導体装置ＳＭ１ｇが上記第３の変形例の半導体装置ＳＭ１ｃと相違しているのは、半導体装置ＳＭ１ｇが、半導体チップＣＰＣ，ＣＰＬと半導体チップＣＰＣ，ＣＰＬを搭載するダイパッドＤＰ１，ＤＰ３とを有していないことである。   A semiconductor device SM1g according to the seventh modification is a further modification of the semiconductor device SM1c according to the third modification. The semiconductor device SM1g of FIGS. 75 to 79 is different from the semiconductor device SM1c of the third modification example in that the semiconductor device SM1g is a die pad DP1, on which the semiconductor chips CPC, CPL and the semiconductor chips CPC, CPL are mounted. It does not have DP3.

図７６〜図７９の半導体装置ＳＭ１ｇでは、半導体チップＣＰＣ，ＣＰＬおよびダイパッドＤＰ１，ＤＰ３を有していないことに対応して、半導体チップＣＰＨｃのゲート用のパッドＰＤＨＧは、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ａに電気的に接続され、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、金属板ＭＰ１を介してリード配線ＬＢ（リードＬＤ３）に電気的に接続されている。すなわち、金属板ＭＰ１の上記第１部分ＭＰ１ａは、接着層ＳＤ２を介して半導体チップＣＰＨａのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂと接合されて電気的に接続され、金属板ＭＰ１の上記第２部分ＭＰ１ｂは、接着層ＳＤ３を介してリード配線ＬＢ（の上面）と接合されて電気的に接続されている。   In the semiconductor device SM1g of FIGS. 76 to 79, the semiconductor chip CPC, CPL and the die pads DP1, DP3 are not provided, so that the gate pad PDHG of the semiconductor chip CPHc is a wire WA (single or plural). The pads PDHS1a and PDHS1b for the source of the semiconductor chip CPHa are electrically connected to the lead wiring LB (lead LD3) through the metal plate MP1. That is, the first part MP1a of the metal plate MP1 is joined and electrically connected to the source pads PDHS1a and PDHS1b of the semiconductor chip CPHa via the adhesive layer SD2, and the second part MP1b of the metal plate MP1 is The lead wiring LB (the upper surface thereof) is joined and electrically connected via the adhesive layer SD3.

また、上記第３の変形例の半導体装置ＳＭ１ｃでは、上記半導体チップＣＰＣのパッドＰＤＣ２ａと金属板ＭＰ１とが、ワイヤＷＡを通じて電気的に接続されていたが、図７６〜図７９の半導体装置ＳＭ１ｇでは、半導体チップＣＰＣを有していないことに対応して、図７６および図７８からも分かるように、リードＬＤ５ｂと金属板ＭＰ１とが、ワイヤＷＡ（単数または複数）を通じて電気的に接続されている。すなわち、ワイヤＷＡの一端は、リードＬＤ５ｂ（の上面）に接合され、そのワイヤＷＡの他端は、金属板ＭＰ１（の第１部分ＭＰ１ａの上面）に接合されている。   In the semiconductor device SM1c of the third modified example, the pad PDC2a of the semiconductor chip CPC and the metal plate MP1 are electrically connected through the wire WA. However, in the semiconductor device SM1g of FIGS. Corresponding to not having the semiconductor chip CPC, as can be seen from FIG. 76 and FIG. 78, the lead LD5b and the metal plate MP1 are electrically connected through the wire WA (s). . That is, one end of the wire WA is joined to the lead LD5b (the upper surface thereof), and the other end of the wire WA is joined to the metal plate MP1 (the upper surface of the first portion MP1a thereof).

また、半導体装置ＳＭ１ｃでは、半導体チップＣＰＣのパッドＰＤＣ３と半導体チップＣＰＨｃのパッドＰＤＨＳ４が、金属板ＭＰ１の開口部ＯＰを通るワイヤＷを介して電気的に接続されていたが、図７６〜図７９の半導体装置ＳＭ１ｇでは、半導体チップＣＰＣを有さないことに対応して、リードＬＤ５ｃと半導体チップＣＰＨｃのパッドＰＤＨＳ４が、金属板ＭＰ１の開口部ＯＰを通過するワイヤＷを介して電気的に接続されている。すなわち、ワイヤＷＡの一端は、金属板ＭＰ１の開口部ＯＰから露出する半導体チップＣＰＨｃのパッドＰＤＨＳ４に接合され、そのワイヤＷＡの他端は、リードＬＤ５ｂ（の上面）に接合され、このワイヤＷＡが、金属板ＭＰ１に設けられた開口部ＯＰを通過している。   Further, in the semiconductor device SM1c, the pad PDC3 of the semiconductor chip CPC and the pad PDHS4 of the semiconductor chip CPHc are electrically connected via the wire W that passes through the opening OP of the metal plate MP1, but FIGS. In the semiconductor device SM1g, the lead LD5c and the pad PDHS4 of the semiconductor chip CPHc are electrically connected to each other through the wire W passing through the opening OP of the metal plate MP1 in response to the fact that the semiconductor chip CPC is not provided. ing. That is, one end of the wire WA is joined to the pad PDHS4 of the semiconductor chip CPHc exposed from the opening OP of the metal plate MP1, and the other end of the wire WA is joined to the lead LD5b (the upper surface thereof). It passes through the opening OP provided in the metal plate MP1.

半導体装置ＳＭ１ｇでも、上記半導体装置ＳＭ１ｃと同様、図７６や図７９からも分かるように、金属板ＭＰ１に開口部（孔、貫通孔）ＯＰが形成されており、この開口部ＯＰは、半導体チップＣＰＨｃのパッドＰＤＨＳ４を露出させる位置および形状に形成されている。そして、半導体チップＣＰＨｃのパッドＰＤＨＳ４と半導体チップＣＰＣのパッドＰＤＣ３とをワイヤＷＡで接続しているが、このワイヤＷＡが金属板ＭＰ１の開口部ＯＰを通過するようにしている。   Similarly to the semiconductor device SM1c, the semiconductor device SM1g also has an opening (hole, through hole) OP formed in the metal plate MP1, as can be seen from FIGS. 76 and 79. The opening OP is formed in the semiconductor chip. The CPHc pad PDHS4 is exposed at a position and shape. The pad PDHS4 of the semiconductor chip CPHc and the pad PDC3 of the semiconductor chip CPC are connected by the wire WA, and the wire WA passes through the opening OP of the metal plate MP1.

また、図７６〜図７９の半導体装置ＳＭ１ｇでは、上記第３変形例の半導体チップＣＰＨｃに相当するものを用いているが、上記パッドＰＤＨＳ２，ＰＤＨＳ３ｃは設けていない。これは、上記パッドＰＤＨＳ２，ＰＤＨＳ３ｃの代わりに、リードＬＤ３（このリードＬＤ３は金属板ＭＰ１を介して半導体チップＣＰＨａのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに電気的に接続されている）を利用できるためである。   Further, in the semiconductor device SM1g of FIGS. 76 to 79, the one corresponding to the semiconductor chip CPHc of the third modified example is used, but the pads PDHS2 and PDHS3c are not provided. This is because the lead LD3 (the lead LD3 is electrically connected to the pads PDHS1a and PDHS1b of the semiconductor chip CPHa via the metal plate MP1) can be used instead of the pads PDHS2 and PDHS3c.

半導体装置ＳＭ１ｇの他の構成は、上記第３変形例の半導体装置ＳＭ１ｃと基本的には類似しているので、ここではその説明は省略する。   Since the other configuration of the semiconductor device SM1g is basically similar to that of the semiconductor device SM1c of the third modified example, the description thereof is omitted here.

半導体チップＣＰＣ，ＣＰＬは、半導体装置ＳＭ１ｇには内蔵されておらず、半導体チップＣＰＣをパッケージ化した半導体装置ＳＭＣＰＣと半導体チップＣＰＬをパッケージ化した半導体装置ＳＭＣＰＬとが、例えば上記配線基板２１に半導体装置ＳＭ１ｇとともに実装される。この上記配線基板２１に実装された半導体装置ＳＭＣＰＣ，ＳＭＣＰＬと半導体装置ＳＭ１ｇのリードＬＤとは上記配線基板２１の配線を通じで電気的に接続され、上記図７５の回路図のような構成が得られる。   The semiconductor chips CPC and CPL are not built in the semiconductor device SM1g. For example, the semiconductor device SMCPC in which the semiconductor chip CPC is packaged and the semiconductor device SMCPL in which the semiconductor chip CPL is packaged are provided on the wiring substrate 21. Implemented with SM1g. The semiconductor devices SMCPC and SMCPL mounted on the wiring board 21 and the leads LD of the semiconductor device SM1g are electrically connected through the wiring of the wiring board 21 to obtain a configuration as shown in the circuit diagram of FIG. .

具体的には、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート（ゲート用のパッドＰＤＨＧ）に電気的に接続されたリードＬＤ５ａが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１に接続される。また、パワーＭＯＳＱＨ１のソース（ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに接合された金属板ＭＰ１）に電気的に接続されたリードＬＤ５ｂが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のアンプ回路ＡＭＰ１に接続され、センスＭＯＳＱＳ１のソース（ソース用のパッドＰＤＨＳ４）に電気的に接続されたリードＬＤ５ｃが、半導体チップＣＰＣのアンプ回路ＡＭＰ１に接続される。また、パワーＭＯＳＱＨ１のソース（ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）に電気的に接続されたリードＬＤ３が、半導体装置ＳＭＣＰＬ（半導体チップＣＰＬ）のパワーＭＯＳＱＬ１、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１、コイルＬ１、およびコンデンサＣＢＴに接続される。また、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のドレイン（ドレイン用の裏面電極ＢＥ１）に電気的に接続されたリードＬＤ１が、高電位側の電位（電源電位）ＶＩＮに接続される。   Specifically, the lead LD5a electrically connected to the gates of the power MOSQH1 and the sense MOSQS1 (gate pad PDHG) is connected to the driver circuit DR1 of the semiconductor device SMCPC (semiconductor chip CPC). The lead LD5b electrically connected to the source of the power MOSQH1 (the metal plate MP1 bonded to the source pads PDHS1a and PDHS1b) is connected to the amplifier circuit AMP1 of the semiconductor device SMCPC (semiconductor chip CPC) and sensed. The lead LD5c electrically connected to the source of the MOSQS1 (source pad PDHS4) is connected to the amplifier circuit AMP1 of the semiconductor chip CPC. The lead LD3 electrically connected to the source of the power MOSQH1 (source pads PDHS1a and PDHS1b) is the power MOSQL1 of the semiconductor device SMCPL (semiconductor chip CPL) and the driver circuit DR1 of the semiconductor device SMCPC (semiconductor chip CPC). , Coil L1, and capacitor CBT. Further, the lead LD1 electrically connected to the drains of the power MOS QH1 and the sense MOS QS1 (the drain back electrode BE1) is connected to the high potential side potential (power supply potential) VIN.

このため、半導体装置ＳＭ１ｇに内蔵された半導体チップＣＰＨｃに形成されたパワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１と、半導体装置ＳＭ１ｇの外部（半導体装置ＳＭＣＰＬ内の半導体チップＣＰＬ）に設けられたパワーＭＯＳＱＬ１とは、半導体装置ＳＭ１ｇの外部の半導体チップＣＰＣ（あるいは半導体チップＣＰＣをパッケージ化した半導体装置ＳＭＣＰＣ）によって制御される。   Therefore, the power MOS QH1 and the sense MOS QS1 formed in the semiconductor chip CPHc built in the semiconductor device SM1g, and the power MOS QL1 provided outside the semiconductor device SM1g (the semiconductor chip CPL in the semiconductor device SMCPL) are the semiconductor device. It is controlled by a semiconductor chip CPC outside SM1g (or a semiconductor device SMCPC in which the semiconductor chip CPC is packaged).

半導体装置ＳＭ１ｇにおいても、アンプ回路ＡＭＰ１に接続されるリードＬＤ５ｂ（上記半導体装置ＳＭ１ｃではパッドＰＤＣ２ａに相当）を、ワイヤＷＡで金属板ＭＰ１に接続したことにより、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨｃにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１からリードＬＤ５ｂまでの抵抗は変動せず（ばらつかず）、ほぼ一定とすることができる。このため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が変動するのを、抑制または防止できる。従って、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができ、半導体装置ＳＭ１ｇまたは半導体装置ＳＭ１ｇを用いた電子装置の信頼性を向上させることができる。   Even in the semiconductor device SM1g, the lead LD5b (corresponding to the pad PDC2a in the semiconductor device SM1c) connected to the amplifier circuit AMP1 is connected to the metal plate MP1 by the wire WA, so that even if the metal plate MP1 is displaced. That is, even if the joining position of the metal plate MP1 in the semiconductor chip CPHc varies, the resistance from the metal plate MP1 to the lead LD5b does not vary (is not varied) and can be made almost constant. For this reason, it is possible to suppress or prevent the current ratio between the current flowing through the power MOS QH1 and the current flowing through the sense MOS QS1 from fluctuating. Therefore, the detection accuracy of the current flowing through the power MOS QH1 by the sense MOS QS1 can be improved, and the reliability of the semiconductor device SM1g or the electronic device using the semiconductor device SM1g can be improved.

また、図７６〜図７９の半導体装置ＳＭ１ｇは、上記第３の変形例の半導体装置ＳＭ１ｃをベースにしたが、上記第２の変形例の半導体装置ＳＭ１ｂをベースとすることもでき、この場合、半導体チップＣＰＨｃの代わりに半導体チップＣＰＨｂをベースとするため、パッドＰＤＨＳ４は、上記開口部ＯＰを通過しないワイヤＷＡによってリードＬＤ５ｃに接続されることになる。   The semiconductor device SM1g of FIGS. 76 to 79 is based on the semiconductor device SM1c of the third modified example, but can also be based on the semiconductor device SM1b of the second modified example. Since the semiconductor chip CPHb is used as a base instead of the semiconductor chip CPHc, the pad PDHS4 is connected to the lead LD5c by the wire WA that does not pass through the opening OP.

（実施の形態２）
上記実施の形態１では、半導体チップＣＰＨ，ＣＰＬの表面側にソース用のパッドとゲート用のパッドとが形成され、裏面側にドレイン用の裏面電極が形成されていたが、半導体チップＣＰＨ，ＣＰＬにおいてトレンチ型ゲート型ＭＯＳＦＥＴの代わりにＬＤＭＯＳＦＥＴを形成することで、表面側のソース用のパッドをドレイン用のパッドに換え、ドレイン用の裏面電極をソース用の裏面電極に換えることもできる。本実施の形態では、この場合について説明する。 (Embodiment 2)
In the first embodiment, the source pad and the gate pad are formed on the front surface side of the semiconductor chips CPH, CPL, and the drain back electrode is formed on the back surface side. However, the semiconductor chips CPH, CPL By forming an LDMOSFET instead of the trench-type gate MOSFET, the source-side source pad can be replaced with a drain pad, and the drain-side back electrode can be replaced with a source-side back electrode. In this embodiment, this case will be described.

すなわち、上記実施の形態１では、半導体チップＣＰＨ，ＣＰＬは、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＱＨ１，ＱＬ１およびセンスＭＯＳＱＳ１は、それぞれ、トレンチゲート型ＭＩＳＦＥＴによって形成されていた。それに対して、本実施の形態では、半導体チップＣＰＨ，ＣＰＬは、ＬＤＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＱＨ１，ＱＬ１およびセンスＭＯＳＱＳ１は、それぞれ、ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)によって形成されている。   That is, in the first embodiment, the semiconductor chips CPH and CPL are semiconductor chips on which vertical MOSFETs having a trench gate structure are formed, and the power MOS QH1 and QL1 and the sense MOS QS1 are each a trench gate type. It was formed by MISFET. On the other hand, in this embodiment, the semiconductor chips CPH and CPL are semiconductor chips on which LDMOSFETs are formed, and the power MOSQH1 and QL1 and the sense MOSQS1 are respectively LDMOSFETs (Laterally Diffused Metal-Oxide-Semiconductor Field Effect). Transistor, lateral diffusion MOSFET).

そして、半導体チップＣＰＨの上記パッドＰＤＨＧは、上記実施の形態１ではパワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート用のパッドであったが、本実施の形態でも、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート用のパッドである。しかしながら、半導体チップＣＰＨの上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ３ｃは、上記実施の形態１ではパワーＭＯＳＱＨ１のソース用のパッドであったが、本実施の形態では、パワーＭＯＳＱＨ１のドレイン用のパッドである。また、半導体チップＣＰＨの上記パッドＰＤＨＳ４は、上記実施の形態１ではセンスＭＯＳＱＳ１のソース用のパッドであったが、本実施の形態では、センスＭＯＳＱＳ１のドレイン用のパッドである。また、半導体チップＣＰＨの上記裏面電極ＢＥ１は、上記実施の形態１ではパワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のドレイン用の裏面電極であったが、本実施の形態では、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のソース用の裏面電極である。   The pad PDHG of the semiconductor chip CPH is a gate pad for the power MOS QH1 and the sense MOS QS1 in the first embodiment, but is also a pad for the gate of the power MOS QH1 and the sense MOS QS1 in the present embodiment. . However, although the pads PDHS1a, PDHS1b, PDHS2, PDHS3, PDHS3a, PDHS3b, and PDHS3c of the semiconductor chip CPH are the pads for the source of the power MOSQH1 in the first embodiment, the pads of the power MOSQH1 in the present embodiment. This is a drain pad. The pad PDHS4 of the semiconductor chip CPH is a source pad for the sense MOS QS1 in the first embodiment, but is a drain pad for the sense MOS QS1 in the present embodiment. Further, the back electrode BE1 of the semiconductor chip CPH is the back electrode for the drain of the power MOSQH1 and the sense MOSQS1 in the first embodiment, but in this embodiment, the backside for the source of the power MOSQH1 and the sense MOSQS1. Electrode.

また、半導体チップＣＰＬの上記パッドＰＤＬＧは、上記実施の形態１ではパワーＭＯＳＱＬ１のゲート用のパッドであったが、本実施の形態でも、パワーＭＯＳＱＬ１のゲート用のパッドである。しかしながら、半導体チップＣＰＬの上記パッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４は、上記実施の形態１ではパワーＭＯＳＱＬ１のソース用のパッドであったが、本実施の形態では、パワーＭＯＳＱＬ１のドレイン用のパッドである。また、半導体チップＣＰＬの上記裏面電極ＢＥ２は、上記実施の形態１ではパワーＭＯＳＱＬのドレイン用の裏面電極であったが、本実施の形態では、パワーＭＯＳＱＬ１のソース用の裏面電極である。   The pad PDLG of the semiconductor chip CPL is a gate pad of the power MOS QL1 in the first embodiment, but is also a gate pad of the power MOS QL1 in the present embodiment. However, although the pads PDLS1, PDLS2, PDLS3, and PDLS4 of the semiconductor chip CPL are the pads for the source of the power MOSQL1 in the first embodiment, they are the pads for the drain of the power MOSQL1 in the present embodiment. . Further, the back electrode BE2 of the semiconductor chip CPL is the back electrode for the drain of the power MOSQL in the first embodiment, but is the back electrode for the source of the power MOSQL1 in the present embodiment.

このような構成（本実施の形態）の半導体チップＣＰＨ，ＣＰＬの場合にも、上記実施の形態１（上記各変形例を含む）の主な特徴を適用することができる。   Also in the case of the semiconductor chips CPH and CPL having such a configuration (this embodiment), the main features of the first embodiment (including the above-described modifications) can be applied.

なお、トレンチ型ゲート型ＭＯＳＦＥＴの代わりにＬＤＭＯＳＦＥＴが形成された場合の半導体チップＣＰＨａの構成を、図８０〜図８４を参照して説明する。なお、ここでは、上記実施の形態１の第１の変形例で用いた半導体チップＣＰＨａのチップレイアウトに本実施の形態を適用した場合について説明するが、上記実施の形態１の他の半導体チップＣＰＨ，ＣＰＨａ，ＣＰＨｂ，ＣＰＨｃのチップレイアウトについても、同様に適用できる。   The configuration of the semiconductor chip CPHa in the case where an LDMOSFET is formed instead of the trench gate type MOSFET will be described with reference to FIGS. Here, the case where the present embodiment is applied to the chip layout of the semiconductor chip CPHa used in the first modification of the first embodiment will be described, but the other semiconductor chip CPH of the first embodiment will be described. , CPHa, CPHb, and CPHc can be similarly applied.

図８０および図８１は、トレンチ型ゲート型ＭＯＳＦＥＴの代わりにＬＤＭＯＳＦＥＴが形成された場合の半導体チップＣＰＨａの要部断面図であり、図８０にはメインＭＯＳ領域ＲＧ１の要部断面図が示され、図８２にはセンスＭＯＳ領域ＲＧ２の要部断面図が示されている。また、図８２〜図８４は、本実施の形態の半導体チップＣＰＨａのチップレイアウトを示す平面図であり、図８２が上記図３６に対応し、図８３が上記図３７に対応し、図８４が上記図３８に対応している。なお、図８２〜図８４のチップレイアウトは、上記第１の実施の形態の第１変形例（図３６〜図３８）のチップレイアウトに本実施の形態を適用した場合に対応している。また、以下では、半導体チップＣＰＨａの構成について図８０〜図８４を参照して説明するが、半導体チップＣＰＬの構成についても、センスＭＯＳ領域ＲＧ２が無いこと以外は基本的には同様の説明を適用することができる。   FIG. 80 and FIG. 81 are principal part sectional views of the semiconductor chip CPHa when an LDMOSFET is formed instead of the trench type gate MOSFET, and FIG. 80 shows a principal part sectional view of the main MOS region RG1. FIG. 82 shows a cross-sectional view of the main part of the sense MOS region RG2. 82 to 84 are plan views showing the chip layout of the semiconductor chip CPHa of the present embodiment. FIG. 82 corresponds to FIG. 36, FIG. 83 corresponds to FIG. 37, and FIG. This corresponds to FIG. The chip layouts of FIGS. 82 to 84 correspond to the case where the present embodiment is applied to the chip layout of the first modified example (FIGS. 36 to 38) of the first embodiment. In the following, the configuration of the semiconductor chip CPHa will be described with reference to FIGS. 80 to 84, but basically the same description applies to the configuration of the semiconductor chip CPL except that the sense MOS region RG2 is not provided. can do.

上記パワーＭＯＳＱＨ１は、半導体チップＣＰＨａを構成する半導体基板（以下、単に基板という）３１の主面に形成されている。図８０および図８１に示されるように、基板３１は、ｐ＋型単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）３１ａと、基板本体３１ａの主面上に形成された、例えばｐ−型単結晶シリコンからなるエピタキシャル層（半導体層）３１ｂと、を有している。このため、基板３１は、いわゆるエピタキシャルウエハである。このエピタキシャル層３１ｂには、絶縁体からなる素子分離領域（ここでは図示せず）が形成されている。 The power MOS QH1 is formed on the main surface of a semiconductor substrate (hereinafter simply referred to as a substrate) 31 constituting the semiconductor chip CPHa. As shown in FIGS. 80 and 81, a substrate 31 is formed on a main body (semiconductor substrate, semiconductor wafer) 31a made of p + type single crystal silicon and the main surface of the substrate main body 31a, for example, p And an epitaxial layer (semiconductor layer) 31b made of -type single crystal silicon. For this reason, the substrate 31 is a so-called epitaxial wafer. In this epitaxial layer 31b, an element isolation region (not shown here) made of an insulator is formed.

素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成されている。素子分離領域により、半導体基板３１の主面（エピタキシャル層３１ｂの主面）にメインＭＯＳ領域ＲＧ１用の活性領域とセンスＭＯＳ領域ＲＧ２用の活性領域とが規定（形成）され、メインＭＯＳ領域ＲＧ１用の活性領域にＬＤＭＯＳＦＥＴのセル（単位ＬＤＭＯＳＦＥＴ素子）が複数形成され、センスＭＯＳ領域ＲＧ２用の活性領域にＬＤＭＯＳＦＥＴのセル（単位ＬＤＭＯＳＦＥＴ素子）が複数形成されている。上記パワーＭＯＳＱＨ１用は、メインＭＯＳ領域ＲＧ１（の活性領域）に設けられたこれら複数の単位ＬＤＭＯＳＦＥＴセルが並列に接続されることで形成され、上記センスＭＯＳＱＳ１は、センスＭＯＳ領域ＲＧ２（の活性領域）に設けられたこれら複数の単位ＬＤＭＯＳＦＥＴセルが並列に接続されることで形成されている。   The element isolation region is formed by, for example, an STI (Shallow Trench Isolation) method or a LOCOS (Local Oxidization of Silicon) method. The element isolation region defines (forms) an active region for the main MOS region RG1 and an active region for the sense MOS region RG2 on the main surface of the semiconductor substrate 31 (the main surface of the epitaxial layer 31b). A plurality of LDMOSFET cells (unit LDMOSFET elements) are formed in the active region, and a plurality of LDMOSFET cells (unit LDMOSFET elements) are formed in the active region for the sense MOS region RG2. The power MOS QH1 is formed by connecting these unit LDMOSFET cells provided in the main MOS region RG1 (active region) in parallel. The sense MOS QS1 is formed in the sense MOS region RG2 (active region). The plurality of unit LDMOSFET cells provided in is connected in parallel.

エピタキシャル層３１ｂの主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとして機能するｐ型ウエル３３が形成されている。ｐ型ウエル３３の表面には、酸化シリコンなどからなるゲート絶縁膜３４を介してＬＤＭＯＳＦＥＴのゲート電極３５が形成されている。ゲート電極３５は、例えばｎ型の多結晶シリコン膜の単体膜あるいはｎ型の多結晶シリコン膜と金属シリサイド膜との積層膜などからなり、ゲート電極３５の側壁には、酸化シリコンなどからなるサイドウォールスペーサ（側壁絶縁膜）３６が形成されている。   A p-type well 33 that functions as a punch-through stopper that suppresses the extension of the depletion layer from the drain to the source of the LDMOSFET is formed on a part of the main surface of the epitaxial layer 31b. On the surface of the p-type well 33, a gate electrode 35 of the LDMOSFET is formed via a gate insulating film 34 made of silicon oxide or the like. The gate electrode 35 is made of, for example, a single film of an n-type polycrystalline silicon film or a laminated film of an n-type polycrystalline silicon film and a metal silicide film. A wall spacer (side wall insulating film) 36 is formed.

エピタキシャル層３１ｂの内部のチャネル形成領域（ゲート電極３５の直下の領域）を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接する第１のｎ−型ドレイン領域３７と、第１のｎ−型ドレイン領域に接し、チャネル形成領域から離間して形成された第２のｎ−型ドレイン領域３８と、第２のｎ−型ドレイン領域に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域（ドレイン高濃度領域、高濃度ｎ型ドレイン領域）３９とからなる。 The source and drain of the LDMOSFET are formed in regions separated from each other across the channel formation region (region immediately below the gate electrode 35) inside the epitaxial layer 31b. The drain is a first n − type drain region 37 that is in contact with the channel formation region, and a second n − type drain region 38 that is in contact with the first n − type drain region and is spaced apart from the channel formation region. And an n + type drain region (drain high concentration region, high concentration n type drain region) 39 formed in contact with the second n − type drain region and further away from the channel formation region.

これら第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９のうち、ゲート電極３５に最も近い第１のｎ−型ドレイン領域３７は不純物濃度が最も低く、ゲート電極３５から最も離間したｎ＋型ドレイン領域３９は不純物濃度が最も高い。また、第２のｎ−型ドレイン領域３８の接合深さは、第１のｎ−型ドレイン領域３７の接合深さとほぼ同じであるが、ｎ＋型ドレイン領域３９は、第２のｎ−型ドレイン領域３８および第１のｎ−型ドレイン領域３７に比べて浅く形成されている。 Of these first n − -type drain region 37, second n − -type drain region 38 and n + -type drain region 39, the first n − -type drain region 37 closest to the gate electrode 35 has the highest impurity concentration. The n + -type drain region 39 which is low and is most distant from the gate electrode 35 has the highest impurity concentration. The junction depth of the second n − -type drain region 38 is substantially the same as the junction depth of the first n − -type drain region 37, but the n + -type drain region 39 is the second n − -type. It is formed shallower than the drain region 38 and the first n − -type drain region 37.

第１のｎ−型ドレイン領域（第１の低濃度ｎ型ドレイン領域、第１のｎ型ＬＤＤ領域）３７は、ゲート電極３５に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極３５の側壁下部で終端している。また、第２のｎ−型ドレイン領域（第２の低濃度ｎ型ドレイン領域、第２のｎ型ＬＤＤ領域）３８は、ゲート電極３５のドレイン側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的に形成されることから、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、ゲート電極３５から離間して形成される。 The first n − -type drain region (first low-concentration n-type drain region, first n-type LDD region) 37 is formed in a self-aligned manner with respect to the gate electrode 35, and its end is a channel formation region It terminates at the bottom of the side wall of the gate electrode 35 so as to come into contact. The second n − -type drain region (second low-concentration n-type drain region, second n-type LDD region) 38 is formed with respect to the side wall spacer 36 formed on the side wall on the drain side of the gate electrode 35. Therefore, it is formed so as to be separated from the gate electrode 35 by an amount corresponding to the film thickness of the sidewall spacer 36 along the gate length direction.

ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域４０と、ｎ−型ソース領域４０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域４０よりも不純物濃度が高いｎ＋型ソース領域４１とからなる。 The source of the LDMOSFET, n contact with the channel forming region - -type source region 40, n - -type source region 40 in contact, are formed apart from the channel forming region, n - impurity concentration than -type source region 40 higher n And a + type source region 41.

ｎ−型ソース領域４０は、ゲート電極３５に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極３５の側壁下部で終端している。また、ｎ−型ソース領域４０の下部に、ｐ型ハロー領域（図示せず）を形成することもでき、このｐ型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。 The n − -type source region 40 is formed in a self-aligned manner with respect to the gate electrode 35, and terminates at the lower portion of the side wall of the gate electrode 35 so that the end thereof is in contact with the channel formation region. Also, a p-type halo region (not shown) can be formed below the n − -type source region 40, and this p-type halo region is not necessarily formed, but when formed, The spread of impurities from the source to the channel formation region is further suppressed, and the short channel effect is further suppressed, so that the threshold voltage can be further prevented from decreasing.

ｎ＋型ソース領域４１は、ゲート電極３５のソース側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的に形成されているため、ｎ＋型ソース領域４１は、ｎ−型ソース領域４０に接して形成され、かつ、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、チャネル形成領域から離間して形成されている。ｎ＋型ソース領域４１の底部の位置は、ｎ−型ソース領域４０の底部の位置よりも深い。 Since the n + type source region 41 is formed in a self-aligned manner with respect to the side wall spacer 36 formed on the source side wall of the gate electrode 35, the n + type source region 41 is an n − type source region. 40, and is spaced apart from the channel formation region by an amount corresponding to the film thickness of the sidewall spacer 36 along the gate length direction. The position of the bottom of the n + -type source region 41 is deeper than the position of the bottom of the n − -type source region 40.

このように、ゲート電極３５とｎ＋型ドレイン領域３９との間に介在する低濃度ｎ型ドレイン領域（ｎ型ＬＤＤ領域）を二重構造とし、ゲート電極３５に最も近い第１のｎ−型ドレイン領域３７の不純物濃度を相対的に低く、ゲート電極３５から離間した第２のｎ−型ドレイン領域３８の不純物濃度を相対的に高くしている。これにより、ゲート電極３５とドレインとの間に空乏層が広がるようになる結果、ゲート電極３５とその近傍の第１のｎ−型ドレイン領域３７との間に形成される帰還容量（Ｃgd）は小さくなる。また、第２のｎ−型ドレイン領域３８の不純物濃度が高いことから、オン抵抗（Ｒon）も小さくなる。第２のｎ−型ドレイン領域３８は、ゲート電極３５から離間した位置に形成されているために、帰還容量（Ｃgd）に及ぼす影響は僅かである。このため、オン抵抗（Ｒon）と帰還容量（Ｃgd）を共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。 In this manner, the low concentration n-type drain region (n-type LDD region) interposed between the gate electrode 35 and the n + -type drain region 39 has a double structure, and the first n − -type closest to the gate electrode 35 is formed. The impurity concentration of the drain region 37 is relatively low, and the impurity concentration of the second n − -type drain region 38 spaced from the gate electrode 35 is relatively high. As a result, a depletion layer spreads between the gate electrode 35 and the drain. As a result, the feedback capacitance (Cgd) formed between the gate electrode 35 and the first n − -type drain region 37 in the vicinity thereof is reduced. Get smaller. Further, since the impurity concentration of the second n − -type drain region 38 is high, the on-resistance (Ron) is also reduced. Since the second n − -type drain region 38 is formed at a position separated from the gate electrode 35, the influence on the feedback capacitance (Cgd) is small. For this reason, since both the on-resistance (Ron) and the feedback capacitance (Cgd) can be reduced, the power added efficiency of the amplifier circuit can be improved.

なお、本願において、ＭＯＳＦＥＴまたはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。   In the present application, the MOSFET or LDMOSFET is not only a MISFET using an oxide film (silicon oxide film) as a gate insulating film, but also a MISFET using an insulating film other than an oxide film (silicon oxide film) as a gate insulating film. Shall also be included.

ここで、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）素子であるが、次のような特徴（第１〜第３の特徴）を有するＭＩＳＦＥＴ素子である。   Here, the LDMOSFET is a MISFET (Metal Insulator Semiconductor Field Effect Transistor) element, but is a MISFET element having the following characteristics (first to third characteristics).

第１の特徴として、ＬＤＭＯＳＦＥＴは、短いチャネル長で高電圧動作を可能とするために、ゲート電極３５のドレイン側にＬＤＤ（Lightly doped drain）領域が形成されている。すなわち、ＬＤＭＯＳＦＥＴのドレインは、高不純物濃度のｎ＋型領域（ここではｎ＋型ドレイン領域３９）と、それよりも低不純物濃度のＬＤＤ領域（ここでは第１のｎ−型ドレイン領域３７および第２のｎ−型ドレイン領域３８）とから構成され、ｎ＋型領域（ｎ＋型ドレイン領域３９）はＬＤＤ領域を介してゲート電極３５（またはゲート電極３５の下のチャネル形成領域）から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびゲート電極３５の端部とｎ＋型ドレイン領域（ドレイン高濃度領域）３９との間の平面（エピタキシャル層３１ｂの主面）に沿った距離は、ＬＤＭＯＳＦＥＴのブレークダウン電圧が最大値となるように最適化しなければならない。 As a first feature, the LDMOSFET has an LDD (Lightly doped drain) region formed on the drain side of the gate electrode 35 in order to enable a high voltage operation with a short channel length. That is, the drain of the LDMOSFET includes an n + type region having a high impurity concentration (here, the n + type drain region 39) and an LDD region having a lower impurity concentration (here, the first n − type drain region 37 and the first drain region 37). 2 n - is composed from a -type drain region 38), n + -type region (n + -type drain region 39) is spaced apart from the gate electrode 35 via the LDD region (or the channel formation region below the gate electrode 35) Is formed. Thereby, a high breakdown voltage can be realized. Charge amount (impurity concentration) in the LDD region on the drain side, and distance along the plane (main surface of the epitaxial layer 31b) between the end of the gate electrode 35 and the n + -type drain region (drain high concentration region) 39 Must be optimized to maximize the breakdown voltage of the LDMOSFET.

第２の特徴として、ＬＤＭＯＳＦＥＴは、ソース側のソース形成領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）とチャネル形成領域とに、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域）３３が形成されている。ＬＤＭＯＳＦＥＴのドレイン側（ドレイン形成領域）では、このｐ型ウエル３３は、形成されていないか、あるいはチャネル領域に近い側のドレイン形成領域の一部に接するようにしか形成されていない。 As a second feature, the LDMOSFET has a p-type well (p-type base region) for a punch-through stopper in a source-side source formation region (n − -type source region 40 and n + -type source region 41) and a channel formation region. ) 33 is formed. On the drain side (drain formation region) of the LDMOSFET, the p-type well 33 is not formed, or is formed only in contact with a part of the drain formation region closer to the channel region.

第３の特徴として、ＬＤＭＯＳＦＥＴは、ソース（ここではｎ−型ソース領域４０およびｎ＋型ソース領域４１からなるソース領域）とドレイン（ここでは第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９からなるドレイン領域）とが、ゲート電極３５に対して非対称な構造を有している。 As a third feature, the LDMOSFET has a source (here, a source region composed of an n − type source region 40 and an n + type source region 41) and a drain (here, a first n − type drain region 37, a second n − type source region 41). The drain region comprising the − type drain region 38 and the n + type drain region 39) has an asymmetric structure with respect to the gate electrode 35.

ｎ＋型ソース領域４１の端部（ｎ−型ソース領域４０と接する側とは反対側の端部）には、ｎ＋型ソース領域４１と接するｐ型打抜き層（ｐ型半導体領域）４４が形成されている。ｐ型打抜き層４４の表面近傍には、ｐ型打抜き層４４よりも高不純物濃度のｐ＋型半導体領域４５が形成されている。ｐ型打抜き層４４は、ＬＤＭＯＳＦＥＴのソースと基板本体３１ａとを電気的に接続するための導電層であり、例えばエピタキシャル層３１ｂに形成した溝の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。ｐ型打抜き層４４の先端部（底部）は、基板本体３１ａに達している。ｐ型打抜き層４４は、基板３１に形成した溝に埋め込んだ金属層により形成することもできる。 end of the n + -type source region 41 - in the (n end portion opposite to the side in contact with the source region 40), p-type punched layer in contact with the n + -type source region 41 (p-type semiconductor region) 44 Is formed. Near the surface of the p-type punching layer 44, a p + -type semiconductor region 45 having a higher impurity concentration than the p-type punching layer 44 is formed. The p-type punching layer 44 is a conductive layer for electrically connecting the source of the LDMOSFET and the substrate body 31a, and is formed of, for example, a p-type polycrystalline silicon film embedded in a groove formed in the epitaxial layer 31b. The The tip (bottom) of the p-type punching layer 44 reaches the substrate body 31a. The p-type punching layer 44 can also be formed by a metal layer embedded in a groove formed in the substrate 31.

ｎ＋型ソース領域４１およびｐ＋型半導体領域４５の表面（上部）に金属シリサイド層（例えばニッケルシリサイド層またはコバルトシリサイド層）４９がサリサイド（Salicide：Self Aligned Silicide）技術などにより形成され、この金属シリサイド層４９を介して、ｎ＋型ソース領域４１とｐ＋型半導体領域４５とが電気的に接続されている。 A metal silicide layer (for example, nickel silicide layer or cobalt silicide layer) 49 is formed on the surface (upper part) of the n + type source region 41 and the p + type semiconductor region 45 by a salicide (Salicide: Self Aligned Silicide) technique or the like. The n + type source region 41 and the p + type semiconductor region 45 are electrically connected through the silicide layer 49.

エピタキシャル層３１ｂの主面上には、ゲート電極３５およびサイドウォールスペーサ３６を覆うように、絶縁膜（層間絶縁膜）４６が形成されている。絶縁膜４６は、例えば、薄い窒化シリコン膜とその上の厚い酸化シリコン膜の積層膜などからなる。絶縁膜４６の上面は平坦化されている。   An insulating film (interlayer insulating film) 46 is formed on the main surface of the epitaxial layer 31b so as to cover the gate electrode 35 and the sidewall spacers 36. The insulating film 46 is made of, for example, a laminated film of a thin silicon nitride film and a thick silicon oxide film thereon. The upper surface of the insulating film 46 is planarized.

絶縁膜４６には、コンタクトホール（開口部、スルーホール、貫通孔）が形成され、コンタクトホール内には、タングステン（Ｗ）膜を主体とするプラグ（接続用埋込導体）４８が埋め込まれている。コンタクトホールおよびそれを埋め込むプラグ４８は、ドレイン（ｎ＋型ドレイン領域３９）やゲート電極３５などの上部に形成されている。 Contact holes (openings, through holes, through holes) are formed in the insulating film 46, and plugs (embedded conductors for connection) 48 mainly composed of tungsten (W) films are embedded in the contact holes. Yes. The contact hole and the plug 48 filling the contact hole are formed above the drain (n + type drain region 39), the gate electrode 35, and the like.

プラグ４８が埋め込まれた絶縁膜４６上には、アルミニウム（Ａｌ）などを主体とする導電体膜からなる配線（第１層配線）Ｍ１が形成されている。配線Ｍ１は、プラグ４８が埋め込まれた絶縁膜４６上に形成した導電体膜をパターニングすることにより形成されている。また、プラグ４８を形成することなく、配線Ｍ１用の導電体膜をコンタクトホール内を埋めるように絶縁膜４６上に形成し、この導電体膜をパターニングして、コンタクトホール内を埋めるプラグ部分と一体化された配線Ｍ１を形成することもでき、この場合、プラグ４８は配線Ｍ１と同材料で構成されかつ配線Ｍ１と一体化されたものとなる。   On the insulating film 46 in which the plug 48 is embedded, a wiring (first layer wiring) M1 made of a conductor film mainly composed of aluminum (Al) or the like is formed. The wiring M1 is formed by patterning a conductor film formed on the insulating film 46 in which the plug 48 is embedded. Further, without forming the plug 48, a conductor film for the wiring M1 is formed on the insulating film 46 so as to fill the contact hole, and this conductor film is patterned to form a plug portion that fills the contact hole. An integrated wiring M1 can also be formed. In this case, the plug 48 is made of the same material as the wiring M1 and is integrated with the wiring M1.

配線Ｍ１は、ゲート配線Ｍ１Ｇとドレイン配線Ｍ１Ｄ１，Ｍ１Ｄ２，Ｍ１Ｄ３とを有している。このうち、ゲート配線Ｍ１Ｇは、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２に形成されているゲート電極７に、プラグ４８を介して電気的に接続されている。ドレイン配線Ｍ１Ｄ１は、メインＭＯＳ領域ＲＧ１に形成されているｎ＋型ドレイン領域３９に、プラグ４８を介して電気的に接続されている。ドレイン配線Ｍ１Ｄ２は、センスＭＯＳ領域ＲＧ２に形成されているｎ＋型ドレイン領域３９に、プラグ４８を介して電気的に接続されている。 The wiring M1 has a gate wiring M1G and drain wirings M1D1, M1D2, and M1D3. Among these, the gate wiring M1G is electrically connected through the plug 48 to the gate electrode 7 formed in the main MOS region RG1 and the sense MOS region RG2. The drain wiring M1D1 is electrically connected to the n + -type drain region 39 formed in the main MOS region RG1 through the plug 48. The drain wiring M1D2 is electrically connected via the plug 48 to the n + type drain region 39 formed in the sense MOS region RG2.

ドレイン配線Ｍ１Ｄ３は、素子分離領域（図示せず）の上方を延在しており、ドレイン配線Ｍ１Ｄ３の下方には単位トランジスタセルは形成されていない。つまり、図８２〜図８３からも分かるように、平面視で、メインＭＯＳ領域ＲＧ１は、ドレイン配線Ｍ１Ｄ３を避けるように（すなわちドレイン配線Ｍ１Ｄ３と重ならないように）、設けられている。しかしながら、ドレイン配線Ｍ１Ｄ３の一端（接続部１５）がドレイン配線Ｍ１Ｄ１に接続されており、ドレイン配線Ｍ１Ｄ３とドレイン配線Ｍ１Ｄ１とは一体的に形成されているため、ドレイン配線Ｍ１Ｄ３とドレイン配線Ｍ１Ｄ１とは電気的に接続されている。このため、ドレイン配線Ｍ１Ｄ３は、ドレイン配線Ｍ１Ｄ１と、ドレイン配線Ｍ１Ｄ１に平面的に（平面視で）重なる位置のプラグ４８とを通じて、メインＭＯＳ領域ＲＧ１に形成されているｎ＋型ドレイン領域３９に電気的に接続されていることになる。 The drain wiring M1D3 extends above the element isolation region (not shown), and no unit transistor cell is formed below the drain wiring M1D3. That is, as can be seen from FIGS. 82 to 83, the main MOS region RG1 is provided so as to avoid the drain wiring M1D3 (that is, not to overlap with the drain wiring M1D3) in plan view. However, since one end (connection portion 15) of the drain wiring M1D3 is connected to the drain wiring M1D1, and the drain wiring M1D3 and the drain wiring M1D1 are integrally formed, the drain wiring M1D3 and the drain wiring M1D1 are electrically connected. Connected. Therefore, the drain wiring M1D3 is electrically connected to the n + -type drain region 39 formed in the main MOS region RG1 through the drain wiring M1D1 and the plug 48 at a position overlapping the drain wiring M1D1 in plan (in plan view). Will be connected.

配線Ｍ１は、ポリイミド樹脂などからなる絶縁性の保護膜（絶縁膜）５０により覆われている。すなわち、絶縁膜４６上に、配線Ｍ１を覆うように、保護膜５０が形成されている。この保護膜５０は、半導体チップＣＰＨａの最上層の膜（絶縁膜）である。保護膜５０には複数の開口部５１が形成されており、各開口部５１からは、配線Ｍ１の一部が露出されている。開口部５１から露出する配線Ｍ１が、パッド電極（ボンディングパッド）となっている。   The wiring M1 is covered with an insulating protective film (insulating film) 50 made of polyimide resin or the like. That is, the protective film 50 is formed on the insulating film 46 so as to cover the wiring M1. This protective film 50 is the uppermost film (insulating film) of the semiconductor chip CPHa. A plurality of openings 51 are formed in the protective film 50, and a part of the wiring M <b> 1 is exposed from each opening 51. The wiring M1 exposed from the opening 51 is a pad electrode (bonding pad).

すなわち、開口部５１から露出するゲート配線Ｍ１Ｇによって、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート用の上記パッドＰＤＨＧが形成されている。また、開口部５１から露出するドレイン配線Ｍ１Ｄ１によって、上記パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｂが形成され、開口部５１から露出するドレイン配線Ｍ１Ｄ３によって、上記パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ３ａが形成されている。また、開口部５１から露出するドレイン配線Ｍ１Ｄ２によって、上記センスＭＯＳＱＳ１のドレイン用の上記パッドＰＤＨＳ４が形成されている。上記パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｂは、最上層の保護膜５０によって分離されるが、ドレイン配線Ｍ１Ｄ１を通じて互いに電気的に接続される。また、上記パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ３ａは、ドレイン配線Ｍ１Ｄ１およびドレイン配線Ｍ１Ｄ３を通じて、上記パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｂと電気的に接続される。一方、ドレイン配線Ｍ１Ｄ２は、ドレイン配線Ｍ１Ｄ１，Ｍ１Ｄ１とは分離されているため、センスＭＯＳＱＳ１のドレイン用の上記パッドＰＤＨＳ４は、パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂとは、短絡せずに電気的に分離される。   That is, the gate wiring M1G exposed from the opening 51 forms the pad PDHG for the gates of the power MOS QH1 and the sense MOS QS1. The drain wiring M1D1 exposed from the opening 51 forms the pads PDHS1a, PDHS1b, PDHS2, and PDHS3b for the drain of the power MOSQH1, and the drain wiring M1D3 exposed from the opening 51 forms the drain for the power MOSQH1. The pad PDHS3a is formed. Further, the drain line M1D2 exposed from the opening 51 forms the pad PDHS4 for the drain of the sense MOS QS1. The pads PDHS1a, PDHS1b, PDHS2, and PDHS3b for the drain of the power MOSQH1 are separated by the uppermost protective film 50, but are electrically connected to each other through the drain wiring M1D1. The pad PDHS3a for the drain of the power MOSQH1 is electrically connected to the pads PDHS1a, PDHS1b, PDHS2 and PDHS3b for the drain of the power MOSQH1 through the drain wiring M1D1 and the drain wiring M1D3. On the other hand, since the drain wiring M1D2 is separated from the drain wirings M1D1 and M1D1, the pad PDHS4 for the drain of the sense MOS QS1 is different from the pads PDHS1a, PDHS1b, PDHS2, PDHS3a, and PDHS3b for the drain of the power MOSQH1. It is electrically isolated without short circuit.

パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４，ＰＤＨＧの表面には（すなわち開口部５１の底部で露出する部分の配線Ｍ１上には）、メッキ法などで上記金属層１４と同様の金属層（ここでは図示せず）を形成する場合もある。   On the surface of the pads PDHS1a, PDHS1b, PDHS2, PDHS3a, PDHS3b, PDHS4, and PDHG (that is, on the wiring M1 exposed at the bottom of the opening 51), a metal layer similar to the metal layer 14 is formed by plating or the like. (Not shown here) may be formed.

基板３１の裏面（エピタキシャル層３１ｂが形成されている側の主面とは反対側の主面）には、裏面電極ＢＥ１が形成されているが、上記実施の形態１では裏面電極ＢＥ１はドレイン用の裏面電極であったが、本実施の形態では、裏面電極ＢＥ１はソース用の裏面電極である。裏面電極ＢＥ１は、半導体チップＣＰＨａを構成する基板３１の裏面全体に形成されている。   A back electrode BE1 is formed on the back surface of the substrate 31 (the main surface opposite to the main surface on which the epitaxial layer 31b is formed). In the first embodiment, the back electrode BE1 is used for draining. In the present embodiment, the back electrode BE1 is a source back electrode. The back electrode BE1 is formed on the entire back surface of the substrate 31 constituting the semiconductor chip CPHa.

メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２のエピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのソース（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）は、金属シリサイド層４９やｐ型打抜き層４４を介して基板本体３１ａに電気的に接続され、更に基板本体３１ａを介して、ソース用の裏面電極ＢＥ１に電気的に接続されている。 The LDMOSFET sources (n − -type source region 40 and n + -type source region 41) formed in the epitaxial layer 31 b of the main MOS region RG 1 and the sense MOS region RG 2 pass through the metal silicide layer 49 and the p-type punched layer 44. It is electrically connected to the substrate body 31a, and further electrically connected to the source back electrode BE1 via the substrate body 31a.

メインＭＯＳ領域ＲＧ１のエピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのドレイン（第１のｎ−型ドレイン領域、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９）は、プラグ４８（ｎ＋型ドレイン領域３９上に配置されたプラグ４８）、ドレイン配線Ｍ１Ｄ１を介して、ドレイン用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｂに電気的に接続されている。また、メインＭＯＳ領域ＲＧ１のエピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのドレイン（第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９）は、プラグ４８（ｎ＋型ドレイン領域３９上に配置されたプラグ４８）、ドレイン配線Ｍ１Ｄ１およびドレイン配線Ｍ１Ｄ３を介して、ドレイン用のパッドＰＤＨＳ３ａに電気的に接続されている。 The drain (first n − type drain region, second n − type drain region 38 and n + type drain region 39) of the LDMOSFET formed in the epitaxial layer 31b of the main MOS region RG1 is plug 48 (n + type). The plug 48 disposed on the drain region 39) is electrically connected to the drain pads PDHS1a, PDHS1b, PDHS2, and PDHS3b via the drain wiring M1D1. Also, the drains of the LDMOSFETs (first n − type drain region 37, second n − type drain region 38 and n + type drain region 39) formed in the epitaxial layer 31b of the main MOS region RG1 are plugs 48 ( The plug 48) disposed on the n + -type drain region 39 is electrically connected to the drain pad PDHS3a through the drain wiring M1D1 and the drain wiring M1D3.

センスＭＯＳ領域ＲＧ２のエピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのドレイン（第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９）は、プラグ４８（ｎ＋型ドレイン領域３９上に配置されたプラグ４８）、ドレイン配線Ｍ１Ｄ２を介して、ドレイン用のパッドＰＤＨＳ４に電気的に接続されている。 The drains (first n − type drain region 37, second n − type drain region 38 and n + type drain region 39) of the LDMOSFET formed in the epitaxial layer 31b of the sense MOS region RG2 are plugs 48 (n + The plug 48) disposed on the type drain region 39) is electrically connected to the drain pad PDHS4 via the drain wiring M1D2.

メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２のエピタキシャル層３１に形成されたＬＤＭＯＳＦＥＴのゲート電極３５は、プラグ４８（ゲート電極３５上に配置されたプラグ４８）およびゲート配線Ｍ１Ｇを介して、ゲート用のパッドＰＤＨＧに電気的に接続されている。   The gate electrode 35 of the LDMOSFET formed in the epitaxial layer 31 of the main MOS region RG1 and the sense MOS region RG2 is a pad for gate via the plug 48 (plug 48 disposed on the gate electrode 35) and the gate wiring M1G. It is electrically connected to PDHG.

このように、本実施の形態では、半導体チップＣＰＨａ内にパワーＭＯＳＱＨ１用のＬＤＭＯＳＦＥＴとセンスＭＯＳＱＳ１用のＬＤＭＯＳＦＥＴとが形成されている。そして、本実施の形態では、半導体チップＣＰＨａの主面（上面、表面）に上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４がドレイン用のパッドとして形成され、半導体チップＣＰＨの主面に上記パッドＰＤＨＧがゲート用のパッドとして形成され、半導体チップＣＰＨの裏面に上記裏面電極ＢＥ１がソース用の裏面電極として形成されている。   As described above, in the present embodiment, the LDMOSFET for the power MOSQH1 and the LDMOSFET for the sense MOSQS1 are formed in the semiconductor chip CPHa. In the present embodiment, the pads PDHS1a, PDHS1b, PDHS2, PDHS3a, PDHS3b, and PDHS4 are formed as drain pads on the main surface (upper surface, front surface) of the semiconductor chip CPHa, and the main surface of the semiconductor chip CPH. The pad PDHG is formed as a gate pad, and the back electrode BE1 is formed on the back surface of the semiconductor chip CPH as a source back electrode.

また、本実施の形態において、半導体チップＣＰＬの構造（断面構造）は、半導体チップＣＰＨａの構造（断面構造）と基本的には同じであり、半導体チップＣＰＬは、上記基板３１と同様の基板にＬＤＭＯＳＦＥＴが形成された半導体チップであり、半導体チップＣＰＨに形成されている各単位ＬＤＭＯＳＦＥＴセルの構成は、半導体チップＣＰＨａにおける各単位ＬＤＭＯＳＦＥＴセルと基本的には同じである。但し、半導体チップＣＰＬでは、センスＭＯＳＱＳ１は形成されずに、上記メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とを合わせた領域全体にパワーＭＯＳＱＬ１を構成する複数の単位ＬＤＭＯＳＦＥＴセルが形成され、それら複数の単位ＬＤＭＯＳＦＥＴセルが並列に接続されることでパワーＭＯＳＱＬ１が形成されている。   In the present embodiment, the structure (cross-sectional structure) of the semiconductor chip CPL is basically the same as the structure (cross-sectional structure) of the semiconductor chip CPHa, and the semiconductor chip CPL is formed on the same substrate as the substrate 31. In the semiconductor chip in which the LDMOSFET is formed, the configuration of each unit LDMOSFET cell formed in the semiconductor chip CPH is basically the same as that of each unit LDMOSFET cell in the semiconductor chip CPHa. However, in the semiconductor chip CPL, the sense MOS QS1 is not formed, but a plurality of unit LDMOSFET cells constituting the power MOS QL1 are formed in the entire region including the main MOS region RG1 and the sense MOS region RG2, and the plurality of units are formed. The power MOSFET QL1 is formed by connecting the LDMOSFET cells in parallel.

半導体チップＣＰＨａにおけるメインＭＯＳ領域ＲＧ１、センスＭＯＳ領域ＲＧ２、パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４のレイアウトについては、上記図３６〜図３８（上記第１の実施の形態の第１変形例）のチップレイアウトと基本的には同じであるので、ここではその説明は省略する。また、半導体チップＣＰＨａにおけるゲート配線Ｍ１Ｇ、ドレイン配線Ｍ１Ｄ１、ドレイン配線Ｍ１Ｄ２およびドレイン配線Ｍ１Ｄ３のレイアウトについては、上記図３６〜図３８（上記第１の実施の形態の第１変形例）のチップレイアウトにおけるゲート配線１０Ｇ、ソース配線１０Ｓ１、ソース配線１０Ｓ２およびソース配線１０Ｓ３とそれぞれ基本的には同じであるので、ここではその説明は省略する。また、上記図１０〜図１２の半導体チップＣＰＨのチップレイアウト、上記４６〜図４８の半導体チップＣＰＨｂのチップレイアウト、上記図５７〜図５９の半導体チップＣＰＨｃのチップレイアウトについても、本実施の形態を適用することができる。   The layouts of the main MOS region RG1, the sense MOS region RG2, the pads PDHG, PDHS1a, PDHS1b, PDHS2, PDHS3a, PDHS3b, and PDHS4 in the semiconductor chip CPHa are shown in FIGS. 36 to 38 (first embodiment of the first embodiment). Since this is basically the same as the chip layout of (Modification), its description is omitted here. The layout of the gate wiring M1G, the drain wiring M1D1, the drain wiring M1D2, and the drain wiring M1D3 in the semiconductor chip CPHa is the same as that in the chip layout of FIGS. 36 to 38 (first modification of the first embodiment). Since the gate wiring 10G, the source wiring 10S1, the source wiring 10S2, and the source wiring 10S3 are basically the same, description thereof is omitted here. The present embodiment also applies to the chip layout of the semiconductor chip CPH in FIGS. 10 to 12, the chip layout of the semiconductor chip CPHb in FIGS. 46 to 48, and the chip layout of the semiconductor chip CPHc in FIGS. Can be applied.

すなわち、上記実施の形態１の半導体チップＣＰＨ，ＣＰＨａ，ＣＰＨｂ，ＣＰＨｃ，ＣＰＬにおいて、トレンチ型ゲート型ＭＯＳＦＥＴの代わりにＬＤＭＯＳＦＥＴを形成することで、チップ表面側のソース用のパッドをドレイン用のパッドに代え、チップ裏面側のドレイン裏面電極（ＢＥ１，ＢＥ２）をソース裏面電極に代え、ソース配線（１０Ｓ１，１０Ｓ２，１０Ｓ３）をドレイン配線に代えることができる。そのような場合にも、上記実施の形態１は有効であり、その繰り返しの説明は省略するが、一例として、上記図７１〜図７４の半導体装置ＳＭ１ｆに本実施の形態の半導体チップＣＰＨａを適用した場合について説明する。   That is, in the semiconductor chips CPH, CPHa, CPHb, CPHc, and CPL of the first embodiment, an LDMOSFET is formed instead of the trench gate type MOSFET, so that the source pad on the chip surface side is used as the drain pad. Instead, the drain back electrode (BE1, BE2) on the chip back side can be replaced with the source back electrode, and the source wiring (10S1, 10S2, 10S3) can be replaced with the drain wiring. Even in such a case, the first embodiment is effective, and repeated description thereof is omitted. As an example, the semiconductor chip CPHa of the present embodiment is applied to the semiconductor device SM1f of FIGS. The case will be described.

図８５は、上記図７１〜図７４に示される上記実施の形態１の第６変形例の半導体装置ＳＭ１ｆに本実施の形態の半導体チップＣＰＨａを適用した場合を示す平面透視図であり、上記図７２に対応するものである。図８６および図８７は、図８５の半導体装置ＳＭ１ｆの断面図であり、それぞれ上記図７３および図７４に対応するものであり、図８５のＥ３−Ｅ３線の断面図が図８６に対応し、図８５のＥ４−Ｅ４線の断面図が図８７に対応している。本実施の形態の半導体チップＣＰＨａを適用した図８５〜図８７に示される半導体装置ＳＭ１ｆを、以下では、半導体装置ＳＭ１ｈと称することとする。   FIG. 85 is a plan perspective view showing a case where the semiconductor chip CPHa of the present embodiment is applied to the semiconductor device SM1f of the sixth modification of the first embodiment shown in FIGS. 71 to 74. 72. 86 and 87 are cross-sectional views of the semiconductor device SM1f of FIG. 85, corresponding to FIGS. 73 and 74, respectively, and a cross-sectional view taken along line E3-E3 of FIG. 85 corresponds to FIG. A cross-sectional view taken along line E4-E4 of FIG. 85 corresponds to FIG. The semiconductor device SM1f shown in FIGS. 85 to 87 to which the semiconductor chip CPHa of the present embodiment is applied is hereinafter referred to as a semiconductor device SM1h.

半導体チップＣＰＨａの相違点については上述したので、それ以外についての、上記図７２〜図７４の半導体装置ＳＭ１ｆと図８５〜図８７の半導体装置ＳＭ１ｈとの相違点は、以下の通りである。   Since the differences in the semiconductor chip CPHa have been described above, the differences between the semiconductor device SM1f in FIGS. 72 to 74 and the semiconductor device SM1h in FIGS. 85 to 87 are as follows.

すなわち、上記図７２〜図７４の半導体装置ＳＭ１ｆでは、半導体チップＣＰＨａのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂが金属板ＭＰ１を介してリード配線ＬＢに電気的に接続され、このパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂがパワーＭＯＳＱＨ１のソース用のパッドであるため、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１で接続されたリード配線ＬＢ（リードＬＤ３）は、パワーＭＯＳＱＨ１のソース用のリード配線であった。また、上記図７２〜図７４の半導体装置ＳＭ１ｆでは、半導体チップＣＰＨａのパッドＰＤＨＳ４がワイヤＷＡを介してリードＬＤ５ｃに電気的に接続され、このパッドＰＤＨＳ４がセンスＭＯＳＱＳ１のソース用のパッドであるため、パッドＰＤＨＳ４にワイヤＷＡで接続されたリードＬＤ５ｃは、センスＭＯＳＱＳ１のソース用のリードであった。また、上記図７２〜図７４の半導体装置ＳＭ１ｆでは、半導体チップＣＰＨａのパッドＰＤＨＳ３ａがワイヤＷＡを介してリードＬＤ５ｂに電気的に接続され、このパッドＰＤＨＳ３ａがパワーＭＯＳＱＨ１のソース用のパッドであるため、パッドＰＤＨＳ３ａにワイヤＷＡで接続されたリードＬＤ５ｂは、パワーＭＯＳＱＨ１のソース用のリードであった。また、上記図７２〜図７４の半導体装置ＳＭ１ｆでは、半導体チップＣＰＨａの上記裏面電極ＢＥ１がドレイン用の裏面電極であるため、半導体チップＣＰＨａの上記裏面電極ＢＥ１に上記接着層ＳＤ１を介して電気的に接続されたダイパッドＤＰ２およびダイパッドＤＰ２に連結されたリードＬＤ１は、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のドレイン用のダイパッドおよびリードであった。   That is, in the semiconductor device SM1f shown in FIGS. 72 to 74, the pads PDHS1a and PDHS1b of the semiconductor chip CPHa are electrically connected to the lead wiring LB via the metal plate MP1, and the pads PDHS1a and PDHS1b are for the source of the power MOSQH1. Therefore, the lead wiring LB (lead LD3) connected to the pads PDHS1a and PDHS1b by the metal plate MP1 was a lead wiring for the source of the power MOSQH1. In the semiconductor device SM1f of FIGS. 72 to 74, the pad PDHS4 of the semiconductor chip CPHa is electrically connected to the lead LD5c through the wire WA, and this pad PDHS4 is a source pad of the sense MOSQS1. The lead LD5c connected to the pad PDHS4 by the wire WA was a lead for the source of the sense MOSQS1. In the semiconductor device SM1f shown in FIGS. 72 to 74, the pad PDHS3a of the semiconductor chip CPHa is electrically connected to the lead LD5b via the wire WA, and the pad PDHS3a is a source pad of the power MOSQH1. The lead LD5b connected to the pad PDHS3a by the wire WA was a lead for the source of the power MOSQH1. In the semiconductor device SM1f shown in FIGS. 72 to 74, since the back electrode BE1 of the semiconductor chip CPHa is a back electrode for drain, the back electrode BE1 of the semiconductor chip CPHa is electrically connected to the back electrode BE1 via the adhesive layer SD1. The die pad DP2 connected to the lead pad 1 and the lead LD1 connected to the die pad DP2 were the die pad and lead for the drains of the power MOSQH1 and the sense MOSQS1.

それに対して、図８５〜図８７の半導体装置ＳＭ１ｈでは、半導体チップＣＰＨａのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂが金属板ＭＰ１を介してリード配線ＬＢに電気的に接続され、このパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂがパワーＭＯＳＱＨ１のドレイン用のパッドであるため、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１で接続されたリード配線ＬＢ（リードＬＤ３）は、パワーＭＯＳＱＨ１のドレイン用のリード配線である。また、図８５〜図８７の半導体装置ＳＭ１ｈでは、半導体チップＣＰＨａのパッドＰＤＨＳ４がワイヤＷＡを介してリードＬＤ５ｃに電気的に接続され、このパッドＰＤＨＳ４がセンスＭＯＳＱＳ１のドレイン用のパッドであるため、パッドＰＤＨＳ４にワイヤＷＡで接続されたリードＬＤ５ｃは、センスＭＯＳＱＳ１のドレイン用のリードである。また、図８５〜図８７の半導体装置ＳＭ１ｈでは、半導体チップＣＰＨａのパッドＰＤＨＳ３ａがワイヤＷＡを介してリードＬＤ５ｂに電気的に接続され、このパッドＰＤＨＳ３ａがパワーＭＯＳＱＨ１のドレイン用のパッドであるため、パッドＰＤＨＳ３ａにワイヤＷＡで接続されたリードＬＤ５ｂは、パワーＭＯＳＱＨ１のドレイン用のリードである。また、図８５〜図８７の半導体装置ＳＭ１ｈでは、半導体チップＣＰＨａの上記裏面電極ＢＥ１がソース用の裏面電極であるため、半導体チップＣＰＨａの上記裏面電極ＢＥ１に上記接着層ＳＤ１を介して電気的に接続されたダイパッドＤＰ２およびダイパッドＤＰ２に連結されたリードＬＤ１は、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のソース用のダイパッドおよびリードである。   On the other hand, in the semiconductor device SM1h in FIGS. 85 to 87, the pads PDHS1a and PDHS1b of the semiconductor chip CPHa are electrically connected to the lead wiring LB through the metal plate MP1, and the pads PDHS1a and PDHS1b are drains of the power MOSQH1. Therefore, the lead wiring LB (lead LD3) connected to the pads PDHS1a and PDHS1b by the metal plate MP1 is a lead wiring for the drain of the power MOSQH1. In the semiconductor device SM1h of FIGS. 85 to 87, the pad PDHS4 of the semiconductor chip CPHa is electrically connected to the lead LD5c through the wire WA, and the pad PDHS4 is a drain pad of the sense MOSQS1, so that the pad The lead LD5c connected to the PDHS4 by the wire WA is a lead for the drain of the sense MOSQS1. In the semiconductor device SM1h of FIGS. 85 to 87, the pad PDHS3a of the semiconductor chip CPHa is electrically connected to the lead LD5b via the wire WA, and since this pad PDHS3a is a drain pad of the power MOSQH1, the pad A lead LD5b connected to the PDHS 3a by a wire WA is a lead for the drain of the power MOSQH1. In the semiconductor device SM1h of FIGS. 85 to 87, since the back electrode BE1 of the semiconductor chip CPHa is a back electrode for source, the back electrode BE1 of the semiconductor chip CPHa is electrically connected to the back electrode BE1 via the adhesive layer SD1. The connected die pad DP2 and the lead LD1 connected to the die pad DP2 are a die pad and a lead for the sources of the power MOS QH1 and the sense MOS QS1.

図８５〜図８７の半導体装置ＳＭ１ｈの他の構成は、上記図７２〜図７４の半導体装置ＳＭ１ｆと基本的には同じであるので、ここではその説明は省略する。また、上記図７６〜図７９の半導体装置ＳＭ１ｇに本実施の形態を適用する場合も、相違点は、図８５〜図８８の半導体装置ＳＭ１ｈに関して説明した場合と同様である。   The other configuration of the semiconductor device SM1h in FIGS. 85 to 87 is basically the same as that of the semiconductor device SM1f in FIGS. 72 to 74, and therefore the description thereof is omitted here. Also, when this embodiment is applied to the semiconductor device SM1g shown in FIGS. 76 to 79, the difference is the same as the case described with respect to the semiconductor device SM1h shown in FIGS.

また、上記半導体装置ＳＭ１，ＳＭ１ａ，ＳＭ１ｂ，ＳＭ１ｃ，ＳＭ１ｄ，ＳＭ１ｅにも、本実施の形態を適用した半導体チップＣＰＨ，ＣＰＨａ，ＣＰＨｂ，ＣＰＨｃ，ＣＰＬを適用することもできる。   Further, the semiconductor chips CPH, CPHa, CPHb, CPHc, CPL to which the present embodiment is applied can also be applied to the semiconductor devices SM1, SM1a, SM1b, SM1c, SM1d, SM1e.

図８５は、本実施の形態を適用した場合の回路図であり、上記図７１に対応するものである。   FIG. 85 is a circuit diagram when this embodiment is applied, and corresponds to FIG. 71 described above.

上記実施の形態１の半導体チップＣＰＨ，ＣＰＨａ，ＣＰＨｂ，ＣＰＨｃでは、パワーＭＯＳＱＨ１のドレインとセンスＭＯＳＱＳ１のドレインとが共通であったが、本実施の形態を適用した場合のＣＰＨ，ＣＰＨａ，ＣＰＨｂ，ＣＰＨｃでは、パワーＭＯＳＱＨ１のソースとセンスＭＯＳＱＳ１のソースとが共通である。これに伴い、上記図７１の回路を図８８のような回路に変更することが好ましい。   In the semiconductor chips CPH, CPHa, CPHb, CPHc of the first embodiment, the drain of the power MOS QH1 and the drain of the sense MOS QS1 are common, but CPH, CPHa, CPHb, CPHc when this embodiment is applied. Then, the source of the power MOS QH1 and the source of the sense MOS QS1 are common. Accordingly, it is preferable to change the circuit of FIG. 71 to a circuit as shown in FIG.

すなわち、上記実施の形態１では、パワーＭＯＳＱＨ１に流れる電流Ｉｄｈは出力ノードＮ１から出力されるが、センスＭＯＳＱＳ１に流れる電流Ｉｓｅは、出力ノードＮ１から出力されない。このため、上記実施の形態１では、上記図１のように、電流Ｉｓｅを直接利用し、電流Ｉｓｅを抵抗ＲＳＴに流して電流Ｉｓｅの値を検出（実際には電圧に変換して検出）することができる。一方、本実施の形態の場合、パワーＭＯＳＱＨ１のソースとセンスＭＯＳＱＳ１のソースとが共通であるため、パワーＭＯＳＱＨ１に流れる電流ＩｄｈとセンスＭＯＳＱＳ１に流れる電流Ｉｓｅとの合計が、出力ノードＮ１から出力される。このため、図８８の回路では、センスＭＯＳＱＳ１に流れる電流Ｉｓｅに等しい電流Ｉｒｅｆを生成し、この電流Ｉｒｅｆを抵抗ＲＳＴに流して電流Ｉｓｅの値を検出（実際には電圧に変換して検出）することにより、間接的にセンスＭＯＳＱＳ１に流れる電流Ｉｓｅの値を検出することができる。それ以外については、図８８の回路の場合も、上記図１を参照して行った説明と基本的には同じであるので、ここではその説明は省略する。   That is, in the first embodiment, the current Idh flowing through the power MOS QH1 is output from the output node N1, but the current Ise flowing through the sense MOS QS1 is not output from the output node N1. Therefore, in the first embodiment, as shown in FIG. 1, the current Ise is directly used, the current Ise is passed through the resistor RST, and the value of the current Ise is detected (actually converted into voltage and detected). be able to. On the other hand, in the present embodiment, since the source of the power MOS QH1 and the source of the sense MOS QS1 are common, the sum of the current Idh flowing through the power MOS QH1 and the current Ise flowing through the sense MOS QS1 is output from the output node N1. . Therefore, in the circuit of FIG. 88, a current Iref that is equal to the current Ise flowing through the sense MOS QS1 is generated, and this current Iref is passed through the resistor RST to detect the value of the current Ise (actually converted into a voltage and detected). Thus, the value of the current Ise flowing through the sense MOS QS1 can be detected indirectly. Other than that, the circuit in FIG. 88 is basically the same as the description given with reference to FIG. 1, and the description thereof is omitted here.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

本発明は、半導体装置に適用して有効である。   The present invention is effective when applied to a semiconductor device.

１ 基板（半導体基板）
１ａ 基板本体
１ｂ エピタキシャル層
２ フィールド絶縁膜
３ 半導体領域
４ 半導体領域
５ 溝
６ ゲート絶縁膜
７ ゲート電極
７ａ 配線部
８ 絶縁膜
９ａ，９ｂ コンタクトホール
１０ 導電体膜
１０Ｇ ゲート配線
１０Ｇ１ ゲート配線
１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ１０１ ソース配線
１１ 半導体領域
１２ 保護膜
１３ 開口部
１４ 金属層
１５ 接続部
１６ スリット
２０ 矢印
２１ 配線基板
２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ 配線
３１ 基板(半導体基板)
３１ａ 基板本体
３１ｂ エピタキシャル層
３３ ｐ型ウエル
３４ ゲート絶縁膜
３５ ゲート電極
３６ サイドウォールスペーサ
３７ 第１のｎ−型ドレイン領域
３８ 第２のｎ−型ドレイン領域
３９ ｎ＋型ドレイン領域
４０ ｎ−型ソース領域
４１ 金属層
４１ ｎ＋型型ソース領域
４４ ｐ型打抜き層
４５ ｐ＋型半導体領域
４６ 絶縁膜
４８ プラグ
４９ 金属シリサイド層
５０ 保護膜
５１ 開口部
ＡＭＰ１ アンプ回路
ＢＥ１，ＢＥ２ 裏面電極
ＣＡ，ＣＢ，ＣＣ チップ部品
ＣＢＴ コンデンサ
ＣＬＣ 制御回路
ＣＭＰ１ コンパレータ回路
ＣＰＣ，ＣＰＨ，ＣＰＨａ，ＣＰＨｂ，ＣＰＨｃ，ＣＰＨ１０１，ＣＰＬ 半導体チップ
Ｃｏｕｔ 出力コンデンサ
ＤＰ１，ＤＰ２，ＤＰ３ ダイパッド
ＤＲ１，ＤＲ２ ドライバ回路
Ｉｄｈ，Ｉｒｅｆ，Ｉｓｅ 電流
Ｉｌｍ 許容上限値
ＩＯＦ，ＩＯＮ 電流経路
Ｌ１ コイル
ＬＢ リード配線
ＬＤ，ＬＤ１，ＬＤ２ＬＤ３，ＬＤ４，ＬＤ５ リード
ＬＤ５ａ，ＬＤ５ｂ，ＬＤ５ｃ，ＬＤ５ｄ リード
ＬＯＤ 負荷
Ｍ１ 配線
Ｍ１Ｄ１，Ｍ１Ｄ２，Ｍ１Ｄ３ ドレイン配線
Ｍ１Ｇ ゲート配線
ＭＰ１ 金属板
ＭＰ１ａ 第１部分
ＭＰ１ｂ 第２部分
ＭＰ１ｃ 第３部分
ＭＰ２ 金属板
ＭＰ２ａ 第１部分
ＭＰ２ｂ 第２部分
ＭＰ２ｃ 第３部分
ＭＲ 封止部
ＭＲａ 上面
ＭＲｂ 裏面
Ｎ１ 出力ノード
ＯＣＰ 過電流保護回路
ＯＰ 開口部
Ｐ１ 位置
ＰＤ パッド
ＰＤ，ＰＤＣ１，ＰＤＣ２，ＰＤＣ２ａ，ＰＤＣ２ｂ パッド
ＰＤＣ３，ＰＤＣ４，ＰＤＣ５，ＰＤＨＧ パッド
ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ パッド
ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４，ＰＤＨＳ１０３ パッド
ＰＤＬＧ，ＰＤＬＳ１，ＰＤＬＳ３，ＰＤＬＳ４ パッド
ＰＦ，ＰＧ パッケージ
ＰＷＬ ｐ型ウエル
ＱＨ１ パワーＭＯＳ（パワーＭＯＳＦＥＴ）
ＱＬ１ パワーＭＯＳ（パワーＭＯＳＦＥＴ）
ＱＳ１ センスＭＯＳ（センスＭＯＳＦＥＴ）
ＲＧ１ メインＭＯＳ領域
ＲＧ２ センスＭＯＳ領域
ＲＳＴ 抵抗
ＲＶ１ 抵抗成分
Ｓ１，Ｓ２ ソース
Ｄ１，Ｄ２ ドレイン
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４ 接着層
ＳＭ１，ＳＭ１ａ，ＳＭ１ｂ，ＳＭ１ｃ，ＳＭ１ｄ 半導体装置
ＳＭ１ｅ，ＳＭ１ｆ，ＳＭ１ｇ，ＳＭ１ｈ 半導体装置
ＳＭＣＰＣ，ＳＭＣＰＬ 半導体装置
ＴＥ１，ＴＥ２，ＴＥ３、ＴＥ４，ＴＥ５，ＴＥ６，ＴＥ７，ＴＥ８ 端子
ＴＲ１，ＴＲ２ トランジスタ
ＶＩＮ 電位
ＷＡ ワイヤ（ボンディングワイヤ）
Ｘ 第１方向
Ｙ 第２方向 1 Substrate (semiconductor substrate)
DESCRIPTION OF SYMBOLS 1a Substrate body 1b Epitaxial layer 2 Field insulating film 3 Semiconductor region 4 Semiconductor region 5 Groove 6 Gate insulating film 7 Gate electrode 7a Wiring part 8 Insulating film 9a, 9b Contact hole 10 Conductor film 10G Gate wiring 10G1 Gate wiring 10S1, 10S2, 10S3, 10S101 Source wiring 11 Semiconductor region 12 Protective film 13 Opening portion 14 Metal layer 15 Connection portion 16 Slit 20 Arrow 21 Wiring substrate 22a, 22b, 22c, 22d, 22e Wiring 31 Substrate (semiconductor substrate)
31a Substrate body 31b Epitaxial layer 33 P-type well 34 Gate insulating film 35 Gate electrode 36 Side wall spacer 37 First n − type drain region 38 Second n − type drain region 39 n + type drain region 40 n − type source Region 41 metal layer 41 n + type source region 44 p type punched layer 45 p + type semiconductor region 46 insulating film 48 plug 49 metal silicide layer 50 protective film 51 opening AMP1 amplifier circuits BE1, BE2 backside electrodes CA, CB, CC Chip component CBT Capacitor CLC Control circuit CMP1 Comparator circuit CPC, CPH, CPHa, CPHb, CPHc, CPH101, CPL Semiconductor chip Cout Output capacitor DP1, DP2, DP3 Die pad DR1, DR2 Driver circuits Idh, Iref, Ise Current Il Allowable upper limit value IOF, ION Current path L1 Coil LB Lead wiring LD, LD1, LD2LD3, LD4, LD5 Lead LD5a, LD5b, LD5c, LD5d Lead LOD Load M1 wiring M1D1, M1D2, M1D3 Drain wiring M1G Gate wiring MP1 Metal plate MP1a 1 part MP1b 2nd part MP1c 3rd part MP2 Metal plate MP2a 1st part MP2b 2nd part MP2c 3rd part MR Sealing part MRa Top face MRb Back face N1 Output node OCP Overcurrent protection circuit OP Opening part P1 Position PD Pad PD, PDC1, PDC2, PDC2a, PDC2b pad PDC3, PDC4, PDC5, PDHG pad PDHS1a, PDHS1b, PDHS2, PDHS3 pad PDHS3a, PDHS3b, PDHS4, PDHS103 pad De PDLG, PDLS1, PDLS3, PDLS4 pad PF, PG package PWL p-type well QH1 power MOS (power MOSFET)
QL1 Power MOS (Power MOSFET)
QS1 sense MOS (sense MOSFET)
RG1 Main MOS region RG2 Sense MOS region RST Resistor RV1 Resistance component S1, S2 Source D1, D2 Drain SD1, SD2, SD3, SD4 Adhesion layer SM1, SM1a, SM1b, SM1c, SM1d Semiconductor device SM1e, SM1f, SM1g, SM1h Semiconductor device SMCPC, SMCPL Semiconductor devices TE1, TE2, TE3, TE4, TE5, TE6, TE7, TE8 Terminals TR1, TR2 Transistor VIN Potential WA Wire (bonding wire)
X First direction Y Second direction

Claims (8)

第１チップ搭載部と、
第２チップ搭載部と、
第１導電体部と、
第１主面および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記第１チップ搭載部に接合された第１半導体チップと、
第２主面および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第２チップ搭載部に接合された第２半導体チップと、
前記第１半導体チップ、第２半導体チップ、前記第１チップ搭載部、第２チップ搭載部および前記第１導電体部の少なくとも一部を封止する封止部と、
を有する半導体装置であって、
前記第１半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴが形成されており、
前記第１ＭＯＳＦＥＴは、前記第１半導体チップの前記第１主面の第１領域に形成され、
前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴに流れる電流検出用の素子であり、かつ、前記第１半導体チップの前記第１主面の第２領域に形成されており、
前記第２領域は前記第１領域よりも面積が小さく、
前記第１および第２ＭＯＳＦＥＴのゲートに電気的に接続された第１ゲートパッドと、前記第１ＭＯＳＦＥＴのソースに電気的に接続された第１および第２ソースパッドと、前記第２ＭＯＳＦＥＴのソースに電気的に接続された第３ソースパッドとが、前記第１半導体チップの前記第１主面に形成され、
前記第１および第２ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第１半導体チップの前記第１裏面に形成され、
前記第１ソースパッドは、前記第１ＭＯＳＦＥＴに流れる電流を出力するためのパッドであり、
前記第２半導体チップには、前記第１および第２ＭＯＳＦＥＴを制御する制御回路が形成されており、
前記第２半導体チップの前記第２主面に第１、第２、第３および第４パッドが形成されており、
前記第１半導体チップの前記第１ソースパッドと前記第１導電体部とが、第１導体板を介して電気的に接続され、
前記第２半導体チップの前記第１パッドは、第１ワイヤを介して前記第１ゲートパッドに電気的に接続され、
前記第２半導体チップの前記第２パッドは、第２ワイヤを介して前記第１導体板に電気的に接続され、
前記第２半導体チップの前記第３パッドは、第３ワイヤを介して前記第３ソースパッドに電気的に接続され、
前記第２半導体チップの前記第４パッドは、第４ワイヤを介して前記第２ソースパッドに電気的に接続されていることを特徴とする半導体装置。 A first chip mounting portion;
A second chip mounting portion;
A first conductor portion;
A first semiconductor chip having a first main surface and a first back surface opposite to the first main surface, the first back surface being joined to the first chip mounting portion;
A second semiconductor chip having a second main surface and a second back surface opposite to the second main surface, the second back surface being joined to the second chip mounting portion;
A sealing portion that seals at least a part of the first semiconductor chip, the second semiconductor chip, the first chip mounting portion, the second chip mounting portion, and the first conductor portion;
A semiconductor device comprising:
In the first semiconductor chip, a first MOSFET and a second MOSFET in which drains are electrically connected and gates are electrically connected are formed,
The first MOSFET is formed in a first region of the first main surface of the first semiconductor chip,
The second MOSFET is an element for detecting a current flowing through the first MOSFET, and is formed in the second region of the first main surface of the first semiconductor chip,
The second region has a smaller area than the first region,
First gate pads electrically connected to the gates of the first and second MOSFETs, first and second source pads electrically connected to the sources of the first MOSFETs, and electrically connected to the sources of the second MOSFETs A third source pad connected to the first semiconductor chip is formed on the first main surface of the first semiconductor chip;
A drain electrode electrically connected to drains of the first and second MOSFETs is formed on the first back surface of the first semiconductor chip;
The first source pad is a pad for outputting a current flowing through the first MOSFET,
A control circuit for controlling the first and second MOSFETs is formed in the second semiconductor chip,
First, second, third and fourth pads are formed on the second main surface of the second semiconductor chip,
The first source pad of the first semiconductor chip and the first conductor portion are electrically connected via a first conductor plate;
The first pad of the second semiconductor chip is electrically connected to the first gate pad via a first wire;
The second pad of the second semiconductor chip is electrically connected to the first conductor plate via a second wire;
The third pad of the second semiconductor chip is electrically connected to the third source pad via a third wire;
The semiconductor device, wherein the fourth pad of the second semiconductor chip is electrically connected to the second source pad via a fourth wire. 請求項１記載の半導体装置において、
前記制御回路は、
前記第２半導体チップ内において前記第１パッドに接続され、前記第１および第２ＭＯＳＦＥＴのゲートにゲート信号を供給するための第１駆動回路と、
前記第２半導体チップ内において前記第２パッドおよび前記第３パッドに接続され、前記第２パッドの入力電圧と前記第３パッドの入力電圧とが同じになるように、前記第２ＭＯＳＦＥＴに流れる電流を制御する第１回路と、
を有し、
前記第２半導体チップ内において、前記第４パッドは前記第１駆動回路に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 1,
The control circuit includes:
A first drive circuit connected to the first pad in the second semiconductor chip for supplying a gate signal to the gates of the first and second MOSFETs;
A current flowing through the second MOSFET is connected to the second pad and the third pad in the second semiconductor chip, and the input voltage of the second pad and the input voltage of the third pad are the same. A first circuit to control;
Have
In the second semiconductor chip, the fourth pad is connected to the first drive circuit. 請求項２記載の半導体装置において、
前記第２半導体チップ内において、前記第２および第３パッドは前記第１駆動回路に接続されていないことを特徴とする半導体装置。 The semiconductor device according to claim 2,
In the second semiconductor chip, the second and third pads are not connected to the first drive circuit. 請求項３記載の半導体装置において、
前記第１導体板は開口部を有しており、
前記第１半導体チップの前記第１主面において、平面視で、前記第３ソースパッドは前記開口部から露出し、
前記第３ソースパッドに前記第３ワイヤが接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 3.
The first conductor plate has an opening;
In the first main surface of the first semiconductor chip, the third source pad is exposed from the opening in a plan view.
The semiconductor device, wherein the third wire is connected to the third source pad. 請求項４記載の半導体装置において、
前記第１導電体部上に搭載された第３半導体チップと、前記封止部により少なくとも一部が封止された第２導電体部とを更に有し、
前記第３半導体チップは、第３主面および前記第３主面とは反対側の第３裏面を有し、かつ前記第３裏面が前記第１導電体部に接合されており、
前記第３半導体チップには、第３ＭＯＳＦＥＴが形成されており、
前記第３ＭＯＳＦＥＴのゲートに電気的に接続された第２ゲートパッドと、前記第３ＭＯＳＦＥＴのソースに電気的に接続された第４ソースパッドとが、前記第３半導体チップの前記第２主面に形成され、
前記第３ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第３半導体チップの前記第３裏面に形成され、
前記第４ソースパッドと前記第２導電体部とは、第２導体板を介して電気的に接続され、
前記第２半導体チップの前記第２主面に第５パッドが形成されており、
前記第２ゲートパッドは、第５ワイヤを介して前記第２半導体チップの前記第５パッドに電気的に接続され、
前記制御回路は、前記第２半導体チップ内において前記第５パッドに接続されかつ前記第３ＭＯＳＦＥＴのゲートにゲート信号を供給するための第２駆動回路を有していることを特徴とする半導体装置。 The semiconductor device according to claim 4.
A third semiconductor chip mounted on the first conductor portion; and a second conductor portion at least partially sealed by the sealing portion;
The third semiconductor chip has a third main surface and a third back surface opposite to the third main surface, and the third back surface is bonded to the first conductor portion,
A third MOSFET is formed in the third semiconductor chip,
A second gate pad electrically connected to the gate of the third MOSFET and a fourth source pad electrically connected to the source of the third MOSFET are formed on the second main surface of the third semiconductor chip. And
A drain electrode electrically connected to a drain of the third MOSFET is formed on the third back surface of the third semiconductor chip;
The fourth source pad and the second conductor part are electrically connected via a second conductor plate,
A fifth pad is formed on the second main surface of the second semiconductor chip;
The second gate pad is electrically connected to the fifth pad of the second semiconductor chip through a fifth wire,
The control device includes a second drive circuit connected to the fifth pad in the second semiconductor chip and for supplying a gate signal to the gate of the third MOSFET. 第１チップ搭載部と、
第２チップ搭載部と、
第３チップ搭載部と、
第１主面および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記第１チップ搭載部に接合された第１半導体チップと、
第２主面および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第２チップ搭載部に接合された第２半導体チップと、
第３主面および前記第３主面とは反対側の第３裏面を有し、前記第３裏面が前記第３チップ搭載部に接合された第３半導体チップと、
前記第１半導体チップ、第２半導体チップ、第３半導体チップ、前記第１チップ搭載部、第２チップ搭載部および前記第３チップ搭載部の少なくとも一部を封止する封止部と、
を有する半導体装置であって、
前記第１半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴが形成されており、
前記第１ＭＯＳＦＥＴは、前記第１半導体チップの前記第１主面の第１領域に形成され、
前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴに流れる電流検出用の素子であり、かつ、前記第１半導体チップの前記第１主面の第２領域に形成されており、
前記第２領域は前記第１領域よりも面積が小さく、
前記第１および第２ＭＯＳＦＥＴのゲートに電気的に接続された第１ゲートパッドと、前記第１ＭＯＳＦＥＴのソースに電気的に接続された第１および第２ソースパッドと、前記第２ＭＯＳＦＥＴのソースに電気的に接続された第３ソースパッドとが、前記第１半導体チップの前記第１主面に形成され、
前記第１および第２ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第１半導体チップの前記第１裏面に形成され、
前記第３半導体チップには、第３ＭＯＳＦＥＴが形成されており、
前記第３ＭＯＳＦＥＴのゲートに電気的に接続された第２ゲートパッドと、前記第３ＭＯＳＦＥＴのソースに電気的に接続された第４ソースパッドとが、前記第３半導体チップの前記第２主面に形成され、
前記第３ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第３半導体チップの前記第３裏面に形成され、
前記第２半導体チップには、前記第１および第２ＭＯＳＦＥＴを制御する制御回路が形成されており、
前記第２半導体チップの前記第２主面に第１、第２、第３、第４および第５パッドが形成されており、
前記第１半導体チップの前記第１ソースパッドと前記第３チップ搭載部とが、第１導体板を介して電気的に接続され、
前記第２半導体チップの前記第１パッドは、第１ワイヤを介して前記第１ゲートパッドに電気的に接続され、
前記第２半導体チップの前記第２パッドは、第２ワイヤを介して前記第３チップ搭載部に電気的に接続され、
前記第２半導体チップの前記第３パッドは、第３ワイヤを介して前記第３ソースパッドに電気的に接続され、
前記第２半導体チップの前記第４パッドは、第４ワイヤを介して前記第２ソースパッドに電気的に接続されていることを特徴とする半導体装置。 A first chip mounting portion;
A second chip mounting portion;
A third chip mounting portion;
A first semiconductor chip having a first main surface and a first back surface opposite to the first main surface, the first back surface being joined to the first chip mounting portion;
A second semiconductor chip having a second main surface and a second back surface opposite to the second main surface, the second back surface being joined to the second chip mounting portion;
A third semiconductor chip having a third main surface and a third back surface opposite to the third main surface, wherein the third back surface is bonded to the third chip mounting portion;
A sealing portion that seals at least a part of the first semiconductor chip, the second semiconductor chip, the third semiconductor chip, the first chip mounting portion, the second chip mounting portion, and the third chip mounting portion;
A semiconductor device comprising:
In the first semiconductor chip, a first MOSFET and a second MOSFET in which drains are electrically connected and gates are electrically connected are formed,
The first MOSFET is formed in a first region of the first main surface of the first semiconductor chip,
The second MOSFET is an element for detecting a current flowing through the first MOSFET, and is formed in the second region of the first main surface of the first semiconductor chip,
The second region has a smaller area than the first region,
First gate pads electrically connected to the gates of the first and second MOSFETs, first and second source pads electrically connected to the sources of the first MOSFETs, and electrically connected to the sources of the second MOSFETs A third source pad connected to the first semiconductor chip is formed on the first main surface of the first semiconductor chip;
A drain electrode electrically connected to drains of the first and second MOSFETs is formed on the first back surface of the first semiconductor chip;
A third MOSFET is formed in the third semiconductor chip,
A second gate pad electrically connected to the gate of the third MOSFET and a fourth source pad electrically connected to the source of the third MOSFET are formed on the second main surface of the third semiconductor chip. And
A drain electrode electrically connected to a drain of the third MOSFET is formed on the third back surface of the third semiconductor chip;
A control circuit for controlling the first and second MOSFETs is formed in the second semiconductor chip,
First, second, third, fourth and fifth pads are formed on the second main surface of the second semiconductor chip;
The first source pad of the first semiconductor chip and the third chip mounting portion are electrically connected via a first conductor plate;
The first pad of the second semiconductor chip is electrically connected to the first gate pad via a first wire;
The second pad of the second semiconductor chip is electrically connected to the third chip mounting part via a second wire,
The third pad of the second semiconductor chip is electrically connected to the third source pad via a third wire;
The semiconductor device, wherein the fourth pad of the second semiconductor chip is electrically connected to the second source pad via a fourth wire. 請求項６記載の半導体装置において、
前記制御回路は、
前記第２半導体チップ内において前記第１パッドに接続され、前記第１および第２ＭＯＳＦＥＴのゲートにゲート信号を供給するための第１駆動回路と、
前記第２半導体チップ内において前記第５パッドに接続され、前記第３ＭＯＳＦＥＴのゲートにゲート信号を供給するための第２駆動回路と、
前記第２半導体チップ内において前記第２パッドおよび前記第３パッドに接続され、前記第２パッドの入力電圧と前記第３パッドの入力電圧とが同じになるように、前記第２ＭＯＳＦＥＴに流れる電流を制御する第１回路と、
を有し、
前記第２半導体チップ内において、前記第４パッドは前記第１駆動回路に接続されていることを特徴とする半導体装置。 The semiconductor device according to claim 6.
The control circuit includes:
A first drive circuit connected to the first pad in the second semiconductor chip for supplying a gate signal to the gates of the first and second MOSFETs;
A second drive circuit connected to the fifth pad in the second semiconductor chip and for supplying a gate signal to the gate of the third MOSFET;
A current flowing through the second MOSFET is connected to the second pad and the third pad in the second semiconductor chip, and the input voltage of the second pad and the input voltage of the third pad are the same. A first circuit to control;
Have
In the second semiconductor chip, the fourth pad is connected to the first drive circuit. 請求項７記載の半導体装置において、
前記第２半導体チップ内において、前記第２および第３パッドは前記第１駆動回路に接続されていないことを特徴とする半導体装置。 The semiconductor device according to claim 7.
In the second semiconductor chip, the second and third pads are not connected to the first drive circuit.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108475676A (en) * 2015-12-18 2018-08-31 罗姆股份有限公司 Semiconductor device
WO2019235097A1 (en) * 2018-06-06 2019-12-12 富士電機株式会社 Semiconductor device
JP2021150451A (en) * 2020-03-18 2021-09-27 日産自動車株式会社 Semiconductor device
JP2021532600A (en) * 2018-07-31 2021-11-25 テキサス インスツルメンツ インコーポレイテッド Power transistor coupled to multiple sensing transistors

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216940A (en) * 2005-01-07 2006-08-17 Toshiba Corp Semiconductor device
JP2007227763A (en) * 2006-02-24 2007-09-06 Renesas Technology Corp Semiconductor device
US20070228534A1 (en) * 2006-03-28 2007-10-04 Tomoaki Uno Semiconductor device and manufacturing method of the same
JP2008017620A (en) * 2006-07-06 2008-01-24 Renesas Technology Corp Semiconductor device
JP2011109867A (en) * 2009-11-20 2011-06-02 Renesas Electronics Corp Semiconductor device and power supply

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006216940A (en) * 2005-01-07 2006-08-17 Toshiba Corp Semiconductor device
JP2007227763A (en) * 2006-02-24 2007-09-06 Renesas Technology Corp Semiconductor device
US20070228534A1 (en) * 2006-03-28 2007-10-04 Tomoaki Uno Semiconductor device and manufacturing method of the same
JP2008017620A (en) * 2006-07-06 2008-01-24 Renesas Technology Corp Semiconductor device
JP2011109867A (en) * 2009-11-20 2011-06-02 Renesas Electronics Corp Semiconductor device and power supply

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108475676A (en) * 2015-12-18 2018-08-31 罗姆股份有限公司 Semiconductor device
CN108475676B (en) * 2015-12-18 2022-11-04 罗姆股份有限公司 Semiconductor device with a plurality of semiconductor chips
WO2019235097A1 (en) * 2018-06-06 2019-12-12 富士電機株式会社 Semiconductor device
JPWO2019235097A1 (en) * 2018-06-06 2020-12-17 富士電機株式会社 Semiconductor device
US11177190B2 (en) 2018-06-06 2021-11-16 Fuji Electric Co., Ltd. Semiconductor device
JP2021532600A (en) * 2018-07-31 2021-11-25 テキサス インスツルメンツ インコーポレイテッド Power transistor coupled to multiple sensing transistors
JP2021150451A (en) * 2020-03-18 2021-09-27 日産自動車株式会社 Semiconductor device
JP7411465B2 (en) 2020-03-18 2024-01-11 日産自動車株式会社 semiconductor equipment

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