JP4566105B2 - 電子部品およびその実装構造 - Google Patents

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Description

本発明は、電気素子を実装した電子部品に関し、特に動作速度を速くするために内部の配線の周囲がULK(Ultra Low K)と呼ばれる多孔質で低誘電率の絶縁領域となっている半導体素子や、MEMS(Micro Electro Mechanical System)と呼ばれる電気素子を実装した電子部品に好適に用いられ、高い実装信頼性と電気信号の伝送に適する電子部品とその電子部品の実装構造に関するものである。
シリコン半導体チップに代表される電気素子では、電気信号処理の高速化に対応するために回路配線の微細配線化や層間絶縁膜の低誘電率化が行なわれている。
このような回路配線を有する電気素子をパソコンや携帯電話あるいは液晶表示装置などの電子機器に組み込む場合には、電気素子の配線と電子機器を作動させる電源線などのマクロな配線を具備したプリント樹脂基板等の外部回路基板の配線との間のサイズ調整を図る必要がある。
そのために、電気素子と外部回路基板との間に、両主面に形成された表面配線の間を電気的に接続する内部配線を具備した絶縁基板を実装し、該内部配線を介して電気素子と外部回路基板を電気的に接続することが行なわれている。
図6はそのような実装を行なった電子部品の構成の一例を示す断面図である。図6によれば、外部回路基板304の上面に配線基板303が接合され、配線基板303の上面に電気素子301が接合されている。より具体的には、電気素子301の接続パッド311と、配線基板303の表層配線334とは、半田などで形成された接続導体312を介して電気的に接続されている。配線基板303の外部回路基板304に当接する面に形成された表層配線335と、外部回路基板304の配線基板303に当接する面に形成された配線341とは、半田などで形成された接続導体336を介して電気的に接続されている。さらに、配線基板303の内部には内部配線332とビアホール配線333が形成されている。電気素子301と外部回路基板304とは、接続導体312、表層配線334、内部配線332、ビアホール配線333、表層配線335、および、接続導体336を介して電気的に接続されている。
電気素子301の接続パッド311には入出力信号端子、電源供給端子、グランド接合端子等の働きをするものがあり、電気素子301と外部回路基板304とが電気的に接続されることにより電子部品は所望の動作を行なうことができる。ところが、入出力信号端子の数は、電源供給端子やグランド接合端子等の数と比較して多く、電気素子301の入出力信号端子と外部回路基板304を電気的に接続するために多数の内部配線および接続導体が必要になる。
このような電子部品においては、電気素子と外部回路基板との間の熱膨張率の差により発生する応力を緩和し、実装信頼性を高くするために、前述の絶縁基板の熱膨張係数を電気素子の熱膨張係数と外部回路基板の熱膨張係数との間にすることが行なわれている。しかし、それでも応力緩和が充分ではなく、実装信頼性が確保できないという問題があった。
そこで、電気素子と外部回路基板との間の熱膨張率の差により発生する応力をさらに小さくするために、電気素子と配線基板との間に、内部に内部配線を具備した絶縁基板を複数実装し、各絶縁基板の内部に具備された内部配線により、電気素子と外部回路基板との間を電気的に接続した電子部品が提案されている(例えば、特許文献1を参照。)。
図7はそのような実装を行なった電子部品の構成の一例を示す断面図である。図7によれば、外部回路基板404の上面に第1の配線基板403が接合され、第1の配線基板403の上面に第2の配線基板402が接合され、第2の配線基板402の上面に電気素子401が接合されている。より具体的には、電気素子401の接続パッド4111と、第2の配線基板402の電気素子401と当接する面に形成された表層配線424とは、半田などで形成された接続導体412を介して電気的に接続されている。
第2の配線基板402の第1の配線基板403に当接する面に形成された表層配線425と、第1の配線基板403の第1の配線基板402に当接する面に形成された表層配線334とは、半田などで形成された接続導体426を介して電気的に接続されている。第1の配線基板403の外部回路基板404に当接する面に形成された表層配線435と、外部回路基板404の配線基板403に当接する面に形成された配線441とは、半田などで形成された接続導体436を介して電気的に接続されている。
さらに、第2の配線基板402の内部には内部配線422とビアホール配線423が形成されている。第1の配線基板403の内部には内部配線432とビアホール配線433が形成されている。電気素子401と外部回路基板404とは、接続導体412、表層配線324、内部配線422、ビアホール配線423、表層配線425、接続導体426、表層配線434、内部配線432、ビアホール配線433、表層配線435、および、接続導体436を介して電気的に接続されている。
特開2005−50878号公報
しかしながら、特許文献1に記載の電子部品は、発生する熱応力は低減したものの、電気素子として動作速度を速くするために内部の配線の周囲がULKと呼ばれる多孔質で低誘電率の絶縁領域となっている半導体素子や、駆動あるいは振動することにより機能を発現する立体構造を有するMEMSと呼ばれる電気素子を実装した場合、これらの電気素子が熱応力により破壊される問題があった。
それは、ULKを含む半導体素子では、内部の配線の周囲の絶縁領域が低誘電率化のために多孔質になっており、多孔質の部分が応力により破壊されやすくなっているからである。また、MEMSでも、立体構造として、駆動あるいは振動する構造やそれらを保持するための構造が含まれ、これらの構造は応力により破壊されやすくなっているからである。
したがって、本発明の目的は、内部の配線の周囲の絶縁領域が多孔質である電気素子や、駆動あるいは振動することにより機能を発現する立体構造を有する電気素子の破壊を抑制した電子部品とその電子部品を実装する実装構造を提供することにある。
本発明の電子部品は、配線基板の上面に該配線基板よりも面積の小さい絶縁基板が接合され、前記絶縁基板の上面に電気素子が接合されてなる電子部品において、前記電気素子は、内部の配線の周囲の絶縁領域が多孔質であるか、または、駆動あるいは振動することにより機能を発現する立体構造を有しており、前記絶縁基板が前記電気素子と前記配線基板とを電気的に接続するための内部配線を具備しておらず、前記配線基板と前記絶縁基板および前記絶縁基板と前記電気素子とをそれぞれ有機樹脂を主体とする接着層を介して接合してなり、前記配線基板の前記絶縁基板の周辺に形成された表層配線と前記電気素子とをボンディングワイヤを介して電気的に接続してなり、0〜150℃における、前記絶縁基板の熱膨張係数と前記電気素子の熱膨張係数との差が、前記絶縁基板の熱膨張係数と前記配線基板の熱膨張係数との差よりも小さいことを特徴とするものである。
前記電子部品では、0〜150℃における、前記絶縁基板の熱膨張係数と前記電気素子の熱膨張係数との差が2×10−6/℃以下であることが好ましい。
前記絶縁基板のヤング率が100GPa以上であることが好ましい。
前記絶縁基板の厚みが0.2〜1mmであることが好ましい。
本発明の電子部品の実装構造は、前記電子部品を外部回路基板に、前記配線基板の表面に設けられた複数の外部接続用表層電極と前記外部回路基板の表面に設けられた複数の接続端子とを接続用導体を介して接続して、実装しており、0〜150℃における、前記外部回路基板の熱膨張係数と前記配線基板の熱膨張係数との差が9×10−6/℃以下であることを特徴とするものである。
前記外部回路基板がプリント樹脂基板であることが好ましい。
本発明の電子部品によれば、内部の配線の周囲の絶縁領域が多孔質である電気素子や、駆動あるいは振動することにより機能を発現する立体構造を有する電気素子を実装した電子部品で電気素子が熱応力により破壊されるという問題に対して、配線基板の上面に該配線基板よりも面積の小さい絶縁基板が接合され、前記絶縁基板の上面に前記電気素子が接合されてなる電子部品において、前記配線基板の前記絶縁基板の周辺に形成された表層配線と前記電気素子とをボンディングワイヤを介して電気的に接続してなり、0〜150℃における、前記絶縁基板の熱膨張係数と前記電気素子の熱膨張係数との差が、前記絶縁基板の熱膨張係数と前記配線基板の熱膨張係数との差よりも小さくすることにより、前記電気素子に加わる熱応力が少なくなり、前記電気素子の破壊が抑制できる。
本発明を、添付図面に基づいて説明する。
図1は本発明の電子部品の一実施形態の構造を示す断面図であり、図2は同電子部品から封止樹脂15を除去した状態の上面図である。
本発明の電子部品10は、配線基板3の上面に配線基板3よりも面積の小さい絶縁基板2が接合され、絶縁基板2の上面に電気素子1が接合している。配線基板3は、絶縁層31、内部に配設された内部配線32とビアホール配線33と絶縁基板2が当接している側の面である主面に形成された表層配線33とから成るいわゆる多層配線基板であるのが良い。絶縁基板3の対向主面には表層配線35が形成されていてもよい。ビアホール配線33は、形成された絶縁層31の異なる内部配線32同士、内部配線32と表層配線34、内部配線33と表層配線35、とを電気的に接続している。配線基板3は、表層配線33または表層配線35を介して外部の回路と電気的に接続できる。
本発明の電気素子1は、内部の配線の周囲の絶縁領域が多孔質であるか、または、駆動あるいは振動することにより機能を発現する立体構造を有している。
電気素子の内部の配線の周囲の多孔質の絶縁領域は、例えばSiOや芳香族熱可塑性樹脂を主成分としたものであり、SiOを主組成とする場合、空孔の直径が1〜20nmで空孔が5〜80体積%であり、芳香族熱可塑性樹脂を主組成とする場合、空孔の直径が1〜10nmで空孔が5〜35体積%である。このような多孔質の絶縁領域の比誘電率は1.4〜3.0と低くなり、配線を伝わる電気信号の伝達速度を速くすることができる。しかし、多孔質となっている絶縁領域は、多孔質であるため、外部からの応力により破壊されやすい。例えば、ち密なSiOの絶縁領域は約80GPaのヤング率であるに対し、多孔質のSiOの絶縁領域のヤング率は10GPa程度以下のとなってしまう。
駆動あるいは振動することにより発現する機能としては、例えば駆動部の変位を検出する加速度センサーや圧力センサー、ミラーを駆動する光スイッチ、振動子によりRFフィルター等がある。これらの機能を発現させるため、電気素子は従来の略直方体の構造ではなく、寸法が1〜500μm程度の駆動部や振動部やそれらの支持部として立体構造を持つ部分を有している。これらの立体構造は寸法が小さいため、外部からの応力により破壊されやすい。また、駆動部や振動部に応力が加わることによる電気素子の特性が変動してしまうことがあった。
本発明によれば、配線基板3の上面に形成された表面配線34と電気素子1に形成された入出力信号端子を含む接続パッド11とをボンディングワイヤ14で電気的に接続し、かつ0〜150℃における、絶縁基板2の熱膨張係数と電気素子1の熱膨張係数との差が、絶縁基板2の熱膨張係数と配線基板3の熱膨張係数との差よりも小さいことが重要である。0〜150℃における、絶縁基板2の熱膨張係数と電気素子1の熱膨張係数との差が、絶縁基板2の熱膨張係数と配線基板3の熱膨張係数との差より小さいことにより、電気素子1と配線基板3との間の熱膨張係数差により生じる応力は主に絶縁基板2と配線基板3との間に加わるため、電気素子1に加わる応力が少なくなり、電気素子1の破壊を抑制できる。
このとき、電気素子1と配線基板3との電気的接続はボンディングワイヤ14を介して行なわれており、絶縁基板2には電気素子1と配線基板3の表層配線33とを電気的に接続するための内部配線を具備していない。絶縁基板2に内部配線が配設されていないため、内部配線が配設された配線基板と比較して安定して製造が可能になる。また、絶縁基板2に多数の内部配線が配設されていないため、絶縁基板2と電気素子1や配線基板3との電気的接続は、半田などで形成された微細な接続導体で行なわなくてよく、この微細な接続導体で接続された部分が、わずかな熱応力や熱応力以外の化学的な劣化等で断線することがなくなる。
また、絶縁基板2として電気素子1の入出力信号端子と配線基板3の表層配線34とを電気的に接続するための内部配線を具備しない絶縁基板2を使用し、電気素子1と配線基板3との電気的接続をボンディングワイヤ14で行なうことによって、図7の構造を有する電子部品とし比較して、絶縁基板を多層基板とする必要がなく、電気的接続を行なう工程が2回から1回になるので、基板製造コストと実装コストを下げることができる。
電気素子1と配線基板3とのボンディングワイヤ14による電気的接続は、電気素子1と配線基板3との間の電気的接続部が少なくなり、さらに、そのボンディングワイヤによる接続は電気素子1と配線基板3との間の熱膨張係数差による応力の影響を受けにくいため、電気素子1と外部の回路との間の実装信頼性を向上させることができる。
また、絶縁基板2は電気素子1の入出力信号端子と配線基板3の表層配線34とを電気的に接続するための内部配線を具備していないため、配線基板3から加わる応力や、たわみを電気素子1に伝えにくく、電気素子1の破壊を効果的に抑制できる。
なお、本発明における熱膨張係数は、JIS R3102に準拠して測定したものであるが、測定対象物からJIS R3102に定められた寸法の試験片が作成できない場合は、長さを測定する部分の寸法と定められた寸法との差が小さくなるように直方体、または、円柱を測定対象物から切り出し、長さを測定する部分の両端面を研磨により平行にして試験片とすればよい。
電気素子1は、例えば、シリコンを主成分とする半導体であり、0〜150℃における熱膨張係数が4×10−6/℃以下で、特に3.5×10−6/℃以下であることが好ましい。前述のようにULKの絶縁領域を含む電気素子、あるいは、MEMSを含む電気素子であることにより、高速信号処理や各種能動処理を行なう電子部品10を得ることができる。
電気素子1は、ボンディングワイヤ14が接続される接続パッド11がアルミニウムなどにより形成されている。接続パッド11には入出力信号端子、電源供給端子、グランド接合端子等に用いられるものがある。ボンディングワイヤ14の材質としては金やアルミニウムを例示できる。電気素子1とボンディングワイヤ14は、湿気などの外部環境から保護するために封止樹脂15に覆われる。封止樹脂15の材質としてはエポキシ樹脂を例示できる。
配線基板3は複数の絶縁層31が積層されており、その積層数は例えば3〜50層である。また、絶縁層31の厚みは、例えば、15〜300μmとすることができる。
配線基板3を構成する絶縁層31の材質としては、アルミナ、フォルステライト、ムライト、コーディエライト、クオーツ等を主体とする酸化物系セラミック基板、窒化アルミニウム、窒化珪素、炭化珪素等を主体とする非酸化物セラミック基板、ガラスとセラミックフィラーとの複合材料であり1000℃以下での低温焼成を可能としたガラスセラミック基板、ガラスからなるガラス基板、有機樹脂を含有する有機基板、等が例示できる。
絶縁基板2としては、アルミナ、フォルステライト、ムライト、コーディエライト、クオーツ等を主体とする酸化物系セラミック基板、窒化アルミニウム、窒化珪素、炭化珪素等を主体とする非酸化物セラミック基板、ガラスとセラミックフィラーとの複合材料であり1000℃以下での低温焼成を可能としたガラスセラミック基板、ガラスからなるガラス基板、有機樹脂を含有する有機基板、等が例示できる。
なお、絶縁基板2の表面上に、絶縁基板2を切断する際や電気素子1を実装する際の位置あわせ用のマークが形成されていても良い。また、絶縁基板2を切断する際に、例えば、NC切断機で行なったり、絶縁基板の端部を基準として位置あわせを行なったりすることにより、切断や位置あわせをマークが不要となり、さらに製造コストの低減を図ることができる。
また、0〜150℃における電気素子1の熱膨張係数と絶縁基板2の熱膨張係数との差が2×10−6/℃以下であること、最適には1×10−6/℃以下とすることにより、電気素子1と絶縁基板2との間に生じる熱膨張係数差による応力が緩和され、より実装信頼性が向上し、電気素子1として、特に機械的強度が低い部分を有するULKを含む電気素子やMEMSを含む電気素子を使用した場合においても、その破壊を防止できる。
電気素子1と絶縁基板2との間に発生する熱応力を低減し、電子部品10の長期信頼性をより高めるためには、0〜150℃における絶縁基板2の熱膨張係数が、7×10−6/℃以下、特に6×10−6/℃以下、最適には4×10−6/℃以下とすることが好ましい。
このような絶縁基板2としては、アルミナやムライト、コーディエライトを主体とするセラミック基板やガラスセラミック基板、あるいはガラス基板が例示できる。特に、熱膨張係数などの特性を制御することが容易であるガラスセラミック基板を使用することが好ましい。
さらに、絶縁基板2のヤング率は高いことが好ましく、特に望ましい値は100GPa以上、最適には140GPa以上である。ヤング率が高い、すなわち、応力に対して変形しにくいことにより、配線基板3の熱による寸法変化が絶縁基板2を介して電気素子1に伝わって、電気素子1に応力が加わることが緩和でき、電気素子1の破壊をより抑制できるため、電子部品10の実装信頼性をより高めることが可能となる。
なお、本発明におけるヤング率は、JIS R1602に準拠した3点曲測定したものであるが、測定対象物からJIS R1602に定められた寸法の試験片が作成できない場合は、長さを測定する部分の寸法と定められた寸法との差が小さくなるように直方体を測定対象物から切り出して試験片とすればよい。
またさらに、絶縁基板2と配線基板3との間に生じる熱応力をより低減するためには、絶縁基板2と配線基板3との熱膨張係数差が、特に9×10−6/℃以下、最適には8×10−6/℃以下であることが好ましい。このような絶縁基板3のとしては、アルミナやムライト、コーディエライトを主体とするセラミック基板やガラスセラミック基板、あるいはガラス基板が例示できる。特に、熱膨張係数などの特性を制御することが容易であるガラスセラミック基板を使用することが好ましい。
さらにまた、絶縁基板2の厚みtは0.2mm以上、特に0.3mm以上、最適には0.4mm以上であることが好ましい。これにより、配線基板3の熱膨張による寸歩変化によって生じる応力が、絶縁基板2を通して電気素子1に伝わるのを抑制できるとともに、絶縁基板2と配線基板3との熱膨張係数差により絶縁基板2と配線基板3とが接合している部分が反ることにより電気素子1が破壊されることを抑制できる。
このとき、絶縁基板2の厚みtは1mm以下であることが好ましい。これにより、電子部品10の実装高さを低くすることができ、より多くの電子機器に電子部品10を搭載できるようになる。
またさらに、配線基板3の主面の面積Sに対する絶縁基板2の主面の面積Sの比率S/Sが0.3以下、特に0.25以下、最適には0.2以下であることが好ましい。絶縁基板2の面積Sに対する配線基板3の面積Sを所定の比率よりも小さくすることにより、両者の熱膨張係数差により発生する歪を小さくすることができる結果、熱応力を低減することができるため、より高い実装信頼性を得ることができる。
このとき、絶縁基板2を小さくすることにより、基板製造コストをさらに低減することができる。
さらにまた、電気素子1と絶縁基板2との間には有機樹脂を主体とする接着層13を具備することにより、電気素子1と絶縁基板2との熱膨張係数の差による応力が、有機樹脂が変形することにより緩和されるため、電気素子1や絶縁基板2の破壊が抑制でき、より高い長期信頼性を得ることができる。
接着層13に使用する有機樹脂としては、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、フェノール樹脂、ABS樹脂等の公知の樹脂を用いることが可能であり、特に、安価でかつ特性の制御が容易であるという点で、エポキシ樹脂が好適に用いられる。
接着層13に使用する有機樹脂は、熱硬化樹脂あるいは紫外線硬化樹脂であることが好ましい。これにより、電子部品10を外部回路基板等に実装する工程等で、接着層13に熱が加えられた場合に、有機樹脂が軟化することにより接続部のズレや剥離を抑制することができるためである。
接着層13のヤング率は特に30GPa以下、さらに25GPa以下、最適には20GPa以下であることが好ましい。これにより、接着層13がより変形しやすくなるため、応力緩和効果をさらに高めることができるため、より高い実装信頼性を得ることができる。
またさらに、絶縁基板2と配線基板3との間に有機樹脂を主体とする接着層27を具備することにより、絶縁基板2と配線基板3との熱膨張係数の差による応力が、有機樹脂が変形することにより緩和されるため、より高い長期信頼性を得ることができる。
接着層27に使用する有機樹脂としては、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、フェノール樹脂、ABS樹脂等の公知の樹脂を用いることが可能であり、特に、安価でかつ特性の制御が容易であるという点で、エポキシ樹脂が好適に用いられる。
接着層27のヤング率は特に30GPa以下、さらに25GPa以下、最適には20GPa以下であることが好ましい。これにより、接着層26がより変形しやすくなるため、応力緩和効果をさらに高めることができるため、より高い実装信頼性を得ることができる。
接着層27に使用する有機樹脂は、熱硬化樹脂あるいは紫外線硬化樹脂であることが好ましい。これにより、電子部品10を外部回路基板等に実装する工程等で、接着層26に熱が加えられた場合に、有機樹脂が軟化することにより接続部のズレや剥離を抑制することができるためである。
さらにまた、配線基板3に形成された表面配線34と表層配線35、ならびに、配線基板3の内部に配設された内部配線32とビアホール配線33が、金、銀および銅のいずれか1種を主成分とすることにより、電気信号を低損失で伝送することが可能となり、電子部品10の特性を向上させることができる。
図3は、本発明の電子部品の実装構造を示す断面図である。
図1および図2で示した電子部品10と外部回路基板4とが半田などで形成された接続導体36を介して電気的に接続されている。さらに詳しくいえば、配線基板3の外部回路基板4に当接する面に表層導体35により複数の外部接続用表層電極が形成されており、配線基板3に形成された複数の外部接続電極と外部回路基板4に形成された複数の配線41とが、複数の接続導体35を介して電気的に接続されている。
外部回路基板4は、例えば、有機樹脂を含む絶縁材料と金属からなる配線41とからなるプリント樹脂基板である。前記絶縁材料としてはガラス繊維とエポキシ樹脂とからなるもの、配線41の材料としてはCu、Au、Al、Ni、Pb−Snを例示できる。配線41を含むプリント樹脂基板は0〜150℃における熱膨張係数が14〜20×10−6/℃のものが一般的に用いられる。また、図3には表面のみに配線41のあるものを示したが、内部にも配線41が形成されているものでもよい。
0〜150℃における、外部回路基板4の熱膨張係数と配線基板3の熱膨張係数との差が9×10−6/℃以下、特に7×10−6/℃以下、最適には6×10−6/℃以下であることが好ましい。これにより、接続導体36を介した接続部分が熱膨張差により発生する応力により破壊されることを抑制できる。
なお、配線基板3の面積が電気素子1よりも大きいことから、配線基板3と外部回路基板4とを電気的に接続にする接続導体36の大きさは直径0.5mm以上、好ましくは0.8mm以上と微細でないものとすることができ、配線基板3と外部回路基板4との接続信頼性を高くできる。
また、配線基板3のヤング率は低いことが好ましく、特に望ましい値は150GPa以下、最適には140GPa以下である。ヤング率が低い、すなわち、応力に対して変形しやすいことにより、配線基板3と外部回路基板4との間に発生する熱応力を配線基板3が変形することにより緩和できるため、電子部品10の実装信頼性をより高めることが可能となる。
このような外部回路基板4との接続を考えると、配線基板3として好適に用いることのできるものとして、アルミナやフォルステライト、クオーツを主体とするセラミック基板やガラスセラミック基板、あるいは有機基板を例示できる。特に、熱膨張係数や誘電率といった特性制御が容易であり、特に低誘電率化が容易であること、かつ、金、銀および銅といった低抵抗の金属と同時焼成が可能であるため、高周波信号を低損失で伝送することが可能であるという点で、ガラスセラミック基板を使用すること、あるいは熱膨張係数が高く、配線導体が銅であるという点で有機基板が好ましい。
さらに、外部回路基板4がプリント樹脂基板であることにより低コストの実装部品が実現できる。
以上、図1〜3を基に詳述してきたが、本発明では、上記の例以外であっても、本発明を逸脱しない範囲であれば効果を発揮できるものであり、上記例に限定されるものではない。例えば、ボンディングワイヤ14の形状等に関しても特に制約を受けるものではなく、例えば断面形状が円形ではなく例えば正方形や長方形をしていても差し支えない。
図4は本発明の別の電子部品の実装構造を示す断面図である。
本発明の電子部品110は、絶縁基板102が配線基板103の上に接合し、電気素子101が前記絶縁基板102の上に接合している。配線基板103は、絶縁層131、内部に配設された内部配線132とビアホール配線133と絶縁基板102が当接された面である主面に形成された表層配線134とから成るいわゆる多層配線基板であるのが良い。配線基板103の対向主面に表層配線135が形成されていてもよい。配線基板103は主面上に凹部を設けたいわゆるキャビティ構造を有して、その内部に電気素子101を実装してもよい。
絶縁基板102は電気素子101の入出力信号端子と絶縁基板102の表層配線134とを電気的に接続するための内部配線を具備していない。配線基板103に形成された内部配線132のなかで基板表面に露出した部分と電気素子101に形成された入出力信号端子を含む接続パッド111とがボンディングワイヤ114を介して電気的に接続されている。電気素子101と絶縁基板102との間には有機樹脂を主体とする接着層113を具備してもよい。絶縁基板102と配線基板103との間には有機樹脂を主体とする接着層127を具備してもよい。電気素子101、ボンディングワイヤ114、および、ボンディングワイヤ114が接続している部分の保護は封止樹脂を用いても良いが、図3に示すように各種金属、ガラス、セラミックスなどから成る蓋体116を用い、ロウ材やガラス等を用いて封止することにより気密封止にしてもよい。
配線基板103がキャビティ構造を有するものであることにより、実装構造の高さを低くすることができる。また、電気素子101を配線基板103の外部回路基板104に当接する側の面に実装することにより、表層配線135にチップ部品などの他の電子部品を実装することができる。
図5は本発明のさらに別の電子部品の実装構造を示す断面図である。
本発明の電子部品210は、配線基板203の上面に配線基板203よりも面積の小さい絶縁基板202が接合され、絶縁基板202の上面に電気素子201が接合している。配線基板203は、絶縁層231、内部に配設された内部配線232とビアホール配線233、絶縁基板が当接された面である主面に形成された表層配線234とから成るいわゆる多層配線基板であるのが良い。絶縁基板203の対向主面に表層配線235が形成されていてもよい。絶縁基板203は主面上に表層配線224が形成されている。
絶縁基板202は電気素子201の入出力信号端子と絶縁基板203の表層配線234とを電気的に接続するための内部配線を具備していない。配線基板203に形成された表層配線234と電気素子201に形成された入出力信号端子を含む接続パッド211とがボンディングワイヤ214、絶縁基板202に形成された表層配線224、および、ボンディングワイヤ224を介して電気的に接続されている。電気素子201と絶縁基板202との間には有機樹脂を主体とする接着層213を具備してもよい。絶縁基板202と配線基板203との間には有機樹脂を主体とする接着層227を具備してもよい。
本発明の電子部品をかかる構成とすることにより、実装信頼性に優れ、電気素子の破壊を抑制した電子部品とその電子部品を実装した実装構造を提供できる。
図1および図2で示した電子部品を作成し、その電子部品を外部回路基板4に実装して図3で示した実装構造の実装部品を作製した。
まず、表1に示す材料を用いて、表1に示す主面の面積を持つ、絶縁基板2および配線基板3を作製した。表1中のガラスセラミックスの組成は表2に示すものである。表2のガラスセラミックスの組成は、ガラス粉末組成に示された組成のガラス粉末とセラミック粉末とを指定のガラス粉末量とセラミック粉末量で混合したものであることを表している。
配線基板3には、表層配線35により形成された大きさφ0.8mmの外部接続用表層電極を電極の中心間距離1.3mmのピッチでマトリックス状に配設した。配線基板3の表層配線34の主成分が、銅あるいは銀である場合には、表層配線34にNi−Auめっきを施した。なお、配線基板3の主面の面積はノギスで測定した寸法から算出した。
配線基板3上に、熱硬化性エポキシ樹脂を含有し、かつ硬化後のヤング率が20GPaとなる接着層27を印刷で形成し、その上に絶縁基板2を位置あわせして載置し、150℃の温度で加熱することにより接着層27を硬化させ、配線基板3と絶縁基板2とを接合した。
電気素子1としては絶縁領域にULKを含むものと立体構造としてMEMSを含むものを準備した。絶縁領域にULKを含む電気素子1としては、シリコンを主体とし、内部の配線の周囲が多孔質の絶縁領域であるULKであり、0〜150℃における熱膨張係数が2.6×10−6/℃の評価用の電気素子1を使用した。立体構造としてMEMSを含むも電気素子1としては光スイッチに用いられるミラーを駆動する部分のある熱膨張係数が3.5×10−6/℃の評価用の電気素子1を使用した。
絶縁基板2上に、熱硬化性エポキシ樹脂を含有し、かつ硬化後のヤング率が20GPaとなる接着層13を印刷で形成し、その上に電気素子1を位置あわせして載置し、150℃の温度で加熱することにより接着層13を硬化させ、絶縁基板2と電気素子1とを接合した。
電気素子1と配線基板の表面配線33とをボンディングワイヤ14を電気的に接続し、電気素子1とボンディングワイヤ14とが埋設されように熱硬化性エポキシ樹脂を含有する封止樹脂15が形成、硬化させることにより電子部品10を作製した。
続いて、配線基板3の表層配線35で形成された外部接続用表層電極上に、接続導体36の一部となるPb36質量%−Sn64質量%の共晶半田ペーストを印刷法で印刷した。
外部回路基板4として0〜150℃における熱膨張係数が16×10−6/℃であるプリント樹脂基板を準備した。外部回路基板4には、配線基板に形成された外部接続用表層電極と略同形状の接続用表層電極が配線41により形成した。配線41により形成された接続用表層電極上に接続導体36の一部となるPb36質量%−Sn64質量%の共晶半田ペーストを印刷法で印刷した。
配線基板3の表層配線35で形成された外部接続用表層電極上に印刷した共晶半田ペースト上に、接続導体36の一部となる、φ0.8mmのPb90質量%−Sn10質量%からなる高温半田ボールを位置あわせして載置した。さらに、外部回路基板4の上に電子部品10を位置あわせして載置し、235℃でリフロー処理を行なうことにより、電子部品10を外部回路基板4の上に実装した。
こうして、表1に示したサンプルを各20個用意した。なお、厚みの測定はノギスで行い、主面の面積はノギスで測定した寸法から算出した。熱膨張係数はJIS R3102に基づき測定したものであり、外部回路基板4と配線基板3では1×4×20mmの角柱のサンプルの20mmの部分を測定し、絶縁基板2では作製した試料の厚み×4×10mmの角柱のサンプルの10mmの部分を測定し、電気素子1では0.5×4×8mmの角柱のサンプルの8mmの部分を測定した。ヤング率は、JIS R1602に基づき測定したものであり、外部回路基板4と配線基板3では1×4×40mmのサンプルを測定し、絶縁基板2では作製した試料の厚み×4×10mmのサンプルを測定した。
また、比較例として絶縁基板の位置に銅を主成分とする内部配線を具備した多層配線基板を用いて、図7に示す電子部品を資料No.24として20個作製した。
次に、各サンプルに対して0〜100℃の温度範囲で温度サイクル試験を行なって、実装による接続の信頼性と電気素子の保護の状態の差を評価した。温度サイクル試験は、100サイクル終了毎に実装部品の破壊を確認しながら2000サイクルまで行なった。
破壊の有無は、電気素子1自体、電気素子1と絶縁基板2との接合部(以下1次実装部)、絶縁基板2と配線基板3との接合部(以下積層部)、配線基板と外部回路基板4との接続部(以下2次実装部)、ボンディングワイヤによる接続部に対して、外観の観察により行なった。さらに、1次実装部、積層部、2次実装部については、超音波探傷を行ない、剥離の有無を確認した。さらに、電気素子1自体、ボンディングワイヤによる接続部、2次実装部については、抵抗値の変化を測定して断線を評価した。ここで、1000サイクルまで電気素子やそれぞれの接続部の破壊や剥離、断線のないものを合格とした。結果を表1に示す。結果は、100〜200サイクルで破壊が生じた場合を200サイクルと表した。なお、ボンディングワイヤによる接続部に破壊や断線を生じたサンプルはなかった。
Figure 0004566105
Figure 0004566105
本発明の試料No.1〜20では、破壊、剥離、断線の発生が温度サイクル1000回以上であった。特に、0〜150℃における、電気素子1の熱膨張係数と絶縁基板2の熱膨張係数との差を2×10−6/℃以下とした試料No.1〜5、8〜20は、温度サイクル1300回まで破壊しなかった。さらに、絶縁基板2のヤング率を100GPa以上とした試料No.1〜5、8〜18は、温度サイクル1500回まで破壊しなかった。またさらに、絶縁基板2の厚みtを0.4mm以上とした試料No.1〜5、8〜14、18は、温度サイクル1600回まで破壊しなかった。さらにまた、0〜150℃における配線基板3の熱膨張係数と外部回路基板4の熱膨張係数との差を9×10−6/℃以下とした試料No.1〜5、9〜14、18は、温度サイクル1500回まで破壊しなかった。
一方、電気素子と配線基板3との間の電気的接続が絶縁基板の内部配線を介して行なっている本発明の範囲外の試料No.24は1000回までに破壊した。また、0〜150℃における、絶縁基板2の熱膨張係数と電気素子1との熱膨張係数との差が、絶縁基板2の熱膨張係数と配線基板3の熱膨張係数との差よりも小さくない本発明の範囲外の試料No.21〜23は1000回までに破壊した。試料21〜24に対して、試料1〜20は温度サイクルにおける電子部品および実装構造の信頼性を高くできた
本発明の電子部品の構造を示す断面図である。 本発明の電子部品から封止樹脂を除去した状態の上面図である。 本発明の実装構造を示す断面図である。 本発明の実装構造の他の構造を示す断面図である。 本発明の実装構造のさらに他の構造を示す断面図である。 従来の電子部品および実装構造の断面図である。 従来の他の電子部品および実装構造の部分断面図である。
符号の説明
1・・・電気素子
2・・・絶縁基板
3・・・配線基板
4・・・外部回路基板
10・・・電子部品
11・・・接続パッド
13・・・接着層
14・・・ボンディングワイヤ
15・・・封止樹脂
27・・・接着層
31・・・絶縁層
32・・・内部配線
33・・・ビアホール配線
34、35・・・表層配線
36・・・接続導体
41・・・配線
・・・絶縁基板の厚み
・・・絶縁基板の主面の面積
・・・配線基板の主面の面積

Claims (6)

  1. 配線基板の上面に該配線基板よりも面積の小さい絶縁基板が接合され、前記絶縁基板の上面に電気素子が接合されてなる電子部品において、前記電気素子は、内部の配線の周囲の絶縁領域が多孔質であるか、または、駆動あるいは振動することにより機能を発現する立体構造を有しており、前記絶縁基板が前記電気素子と前記配線基板とを電気的に接続するための内部配線を具備しておらず、前記配線基板と前記絶縁基板および前記絶縁基板と前記電気素子とをそれぞれ有機樹脂を主体とする接着層を介して接合してなり、前記配線基板の前記絶縁基板の周辺に形成された表層配線と前記電気素子とをボンディングワイヤを介して電気的に接続してなり、0〜150℃における、前記絶縁基板の熱膨張係数と前記電気素子の熱膨張係数との差が、前記絶縁基板の熱膨張係数と前記配線基板の熱膨張係数との差よりも小さいことを特徴とする電子部品。
  2. 0〜150℃における、前記絶縁基板の熱膨張係数と前記電気素子の熱膨張係数との差が2×10−6/℃以下であることを特徴とする請求項1記載の電子部品。
  3. 前記絶縁基板のヤング率が100GPa以上であることを特徴とする請求項1または2記載の電子部品。
  4. 前記絶縁基板の厚みが0.2〜1mmであることを特徴とする請求項1〜3のいずれかに記載の電子部品。
  5. 請求項1〜4のいずれかに記載の電子部品を外部回路基板に、前記配線基板の表面に設けられた複数の外部接続用表層電極と前記外部回路基板の表面に設けられた複数の接続端子とを接続用導体を介して接続して、実装しており、0〜150℃における、前記外部回路基板の熱膨張係数と前記配線基板の熱膨張係数との差が9×10−6/℃以下であることを特徴とする電子部品の実装構造。
  6. 前記外部回路基板がプリント樹脂基板であることを特徴とする請求項5に記載の電子部品の実装構造。
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* Cited by examiner, † Cited by third party
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JPH07273240A (ja) * 1994-03-31 1995-10-20 Hitachi Ltd 樹脂封止形半導体装置
JP2002076193A (ja) * 2000-08-30 2002-03-15 Kyocera Corp 半導体素子収納用パッケージおよびパッケージ実装基板
JP2005026363A (ja) * 2003-06-30 2005-01-27 Toshiba Corp 半導体装置とその製造方法
JP2005050878A (ja) * 2003-07-29 2005-02-24 Kyocera Corp 積層型配線基板および電気装置並びにその実装構造

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07273240A (ja) * 1994-03-31 1995-10-20 Hitachi Ltd 樹脂封止形半導体装置
JP2002076193A (ja) * 2000-08-30 2002-03-15 Kyocera Corp 半導体素子収納用パッケージおよびパッケージ実装基板
JP2005026363A (ja) * 2003-06-30 2005-01-27 Toshiba Corp 半導体装置とその製造方法
JP2005050878A (ja) * 2003-07-29 2005-02-24 Kyocera Corp 積層型配線基板および電気装置並びにその実装構造

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