JP4557950B2 - Nonvolatile semiconductor memory device - Google Patents
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Description
この発明は不揮発性メモリセルを有し、特にロジック回路からなる周辺回路と共に半導体チップ内に集積するのに適した不揮発性半導体記憶置に関する。 The present invention relates to a nonvolatile semiconductor memory device having nonvolatile memory cells, and particularly suitable for integration in a semiconductor chip together with peripheral circuits composed of logic circuits.
近年、半導体システムを構築するユーザサイドで、安価でありながら半導体チップの製造後にデータのプログラムが可能な不揮発性半導体記憶装置の要求が高まっている。このような不揮発性半導体記憶装置は、より高度なセキュリティー確保のために、CPU(Central Processor Unit)やMPU(Micro Processor Unit)などと共に半導体チップ上に集積する必要が生じている。 In recent years, there has been an increasing demand for nonvolatile semiconductor memory devices capable of programming data after manufacturing a semiconductor chip at a low cost on the user side for constructing a semiconductor system. Such a nonvolatile semiconductor memory device needs to be integrated on a semiconductor chip together with a CPU (Central Processor Unit), an MPU (Micro Processor Unit), etc. in order to ensure higher security.
従来、電気的に消去が行える不揮発性半導体記憶装置として、制御ゲート電極と浮遊ゲート電極からなる積層ゲート構造のトランジスタをメモリセルとして使用するものが知られている。 2. Description of the Related Art Conventionally, as a nonvolatile semiconductor memory device that can be electrically erased, a device using a stacked gate structure transistor including a control gate electrode and a floating gate electrode as a memory cell is known.
このように積層ゲート構造のトランジスタを使用した不揮発性半導体記憶装置は高信頼性であることが知られているが、その仕様並びに素子構造、製造工程が不揮発性半導体記憶装置で固有のものであり、他のロジック製品との整合性が悪いため、CPUやMPUなどのロジック回路からなる周辺回路と共に同一半導体チップ内に集積する場合には多大な工程増ならびにコスト増を招いていた。 As described above, it is known that a nonvolatile semiconductor memory device using a transistor having a stacked gate structure has high reliability. However, its specification, element structure, and manufacturing process are unique to the nonvolatile semiconductor memory device. However, since the consistency with other logic products is poor, a large increase in the process and cost are caused when integrating in the same semiconductor chip together with peripheral circuits composed of logic circuits such as CPU and MPU.
また、ロジック回路からなる周辺回路と共に同一半導体チップ内に容易に集積可能な不揮発性半導体記憶装置として、従来では、例えば非特許文献1に記載されているものが知られている。 Conventionally, as a nonvolatile semiconductor memory device that can be easily integrated in the same semiconductor chip together with a peripheral circuit composed of a logic circuit, a device described in Non-Patent Document 1, for example, is known.
この非特許文献1に記載されているメモリセルの素子断面構造を図15に、メモリセルアレイの等価回路を図16にそれぞれ示す。 FIG. 15 shows an element cross-sectional structure of the memory cell described in Non-Patent Document 1, and FIG. 16 shows an equivalent circuit of the memory cell array.
図15に示すようにP型の半導体基板(P-sub)61上に複数のN型ウエル(N-well、図では1個のみ図示)62が形成されている。上記複数の各N型ウエル62内にP+型拡散層からなるソース領域63及びドレイン領域64が形成され、ソース、ドレイン領域相互間の基板上にゲート電極65が形成されることで、個々のN型ウエル62にPチャネルMOSトランジスタからなるセルトランジスタ66が構成される。このセルトランジスタ66のゲート電極65は電気的にどこにも接続されず、電位的にフローティング状態にされている。
As shown in FIG. 15, a plurality of N-type wells (N-well, only one is shown in the figure) 62 are formed on a P-type semiconductor substrate (P-sub) 61. A
また、各N型ウエル62内には、このN型ウエルに対してコンタクトを取るためのN+型拡散層からなるコンタクト領域67が形成されている。このコンタクト領域67はソース領域63と共にビット線BLに接続されている。また、セルトランジスタのドレイン領域64は、NチャネルMOSトランジスタからなる選択トランジスタ68を介して接地電位のノードに接続されている。この選択トランジスタ68のゲート電極はワード線WLに接続されている。
In each N-
図15に示すような素子構造のメモリセルが多数形成されてメモリセルアレイが構成される。このメモリセルアレイでは、図16に示すように、それぞれ複数のワード線WLとビット線BLとが互いに交差するように延長され、各ワード線WLと各ビット線BLとの交点にメモリセルMCが配置されている。各メモリセルMCは、上記したようにゲート電極が電気的にどこにも接続されておらず電位的にフローティング状態にされているセルトランジスタ66と、選択トランジスタ68とが直列接続された構成とされている。なお、図16中において破線で囲まれた領域は図15中のN型ウエル62に相当している。
A large number of memory cells having an element structure as shown in FIG. 15 are formed to constitute a memory cell array. In this memory cell array, as shown in FIG. 16, a plurality of word lines WL and bit lines BL are extended so as to intersect each other, and memory cells MC are arranged at the intersections of each word line WL and each bit line BL. Has been. Each memory cell MC has a configuration in which a
このような構成の不揮発性半導体記憶装置では、半導体チップの製造後に、チップ全面に紫外線が照射されることで、全てのメモリセルMCのセルトランジスタ66のゲート電極が電荷の無い状態に初期化され、セルトランジスタ66のしきい値が負の一定の値に揃えられる。
In the nonvolatile semiconductor memory device having such a configuration, after manufacturing the semiconductor chip, the entire surface of the chip is irradiated with ultraviolet rays, so that the gate electrodes of the
データの書き込み時は、選択されたビット線BLに例えば5V程度の電圧が印加される。これにより、選択ビット線BLに繋がるN型ウエル62も同時に5V程度に設定される。また、選択されたワード線WLにのみ“H”レベルの電位が与えられ、選択トランジスタ68がオン状態となり、セルトランジスタ66のドレイン領域64であるP+型拡散層に0Vが転送される。このとき、他のワード線は0Vに接地され、選択トランジスタ68はオフ状態となる。選択ビット線と選択ワード線の交点に位置している選択セルトランジスタ66では、N型ウエル62とソース領域63とが共に5V前後、ドレイン領域64が0Vとなる。
At the time of data writing, a voltage of about 5 V, for example, is applied to the selected bit line BL. As a result, the N-
紫外線照射後では、セルトランジスタ66のしきい値は負の値なので、セルトランジスタ66がオンし、ドレイン領域64とソース領域63との間に電流が流れ、一部がホットエレクトロンとなり、セルトランジスタ66のゲート絶縁膜を通過してゲート電極65に電子が注入される。これにより、セルトランジスタ66のしきい値電圧が上昇して、正極性の値になる。例えばこれを“0”記憶状態とする。
After the ultraviolet irradiation, since the threshold value of the
電子を注入したくないセルトランジスタ66では、セルトランジスタに繋がるビット線BLの電位を0Vにしておき、紫外線照射時の負のしきい値電圧をそのまま維持させる。例えばこれを“1”記憶状態とする。
In the
データの読み出しは、選択されたビット線BLに所定の正極性の電位を与え、選択されたワード線WLにも所定の正極性の電位を与え、選択トランジスタ68をオンさせる。セルトランジスタ66のゲート電極65に電子が注入されておらず、紫外線照射されたままの状態であると、セルトランジスタ66のしきい値電圧は負極性であるため、オン状態となり、ソース、ドレイン間を介してビット線BLに電流が流れる。
In reading data, a predetermined positive potential is applied to the selected bit line BL, a predetermined positive potential is applied to the selected word line WL, and the
一方、ゲート電極65に予め電子が注入されて書き込まれており、しきい値電圧が正極性にシフトしていると、そのセルトランジスタ66はオフ状態になり、ビット線BLに電流は流れない。
On the other hand, when electrons are previously injected into the
このようにデータ読み出し時は、書き込みされた否かで、セルトランジスタがオン状態かオフ状態に分かれ、それに応じてビット線BLに電流が流れるか、もしくは流れなくなる。そして、ビット線BLに電流が流れるか否かがセンスアンプで判定され、データの“0”、“1”が検知される。 As described above, when data is read, the cell transistor is divided into an on state and an off state depending on whether or not the data is written, and a current flows through the bit line BL or does not flow accordingly. Then, whether or not a current flows through the bit line BL is determined by the sense amplifier, and data “0” and “1” are detected.
しかし、この不揮発性半導体記憶装置では以下のような問題点がある。まず、第1の問題点は電気的消去ができないことである。すなわち、紫外線照射による消去のため、紫外線を透過する石英ガラスが嵌め込まれた窓付のパッケージを用いる必要があるが、このようなパッケージは非常に高価である。 However, this nonvolatile semiconductor memory device has the following problems. First, the first problem is that electrical erasure cannot be performed. That is, for erasing by ultraviolet irradiation, it is necessary to use a package with a window in which quartz glass that transmits ultraviolet rays is fitted, but such a package is very expensive.
第2の問題点は、メモリセル毎に独立してN型ウエルを設ける必要があるので、セル面積が大きくなることである。このため、あまり大きなビット容量の記憶装置を半導体チップ上に形成することはできない。 The second problem is that the cell area increases because it is necessary to provide an N-type well independently for each memory cell. For this reason, a memory device having a very large bit capacity cannot be formed on a semiconductor chip.
なお、特許文献1には、メモリセルが、選択トランジスタと、電気的に浮遊状態の電荷蓄積層を持つ記憶トランジスタとからなる半導体記憶装置が開示されている。
上記のように積層ゲート構造のトランジスタを必要としない従来の不揮発性半導体記憶置では、電気的消去が行えない、セル面積が大きくなる、などの問題点がある。 As described above, the conventional nonvolatile semiconductor memory device that does not require a transistor having a stacked gate structure has problems such as an inability to perform electrical erasure and an increase in cell area.
この発明は上記のような事情を考慮してなされたものであり、その目的は、ロジック回路からなる周辺回路と混載して半導体チップ上に容易に集積可能であり、かつ電気的消去を行うことができ、セル面積も小さな不揮発性半導体記憶置を提供することである。 The present invention has been made in consideration of the above-described circumstances, and an object of the present invention is to be easily integrated on a semiconductor chip in combination with a peripheral circuit composed of a logic circuit and to perform electrical erasure. It is possible to provide a non-volatile semiconductor memory device having a small cell area.
この発明の不揮発性半導体記憶装置は、ゲート電極を有するMOSトランジスタからなる選択トランジスタと、上記選択トランジスタの一端に接続されたソース線と、上記選択トランジスタのゲート電極に接続され、第1方向に延長されたワード線と、ゲート電極を有し、一端が上記選択トランジスタの他端に接続され、上記選択トランジスタと同一極性のMOSトランジスタからなる第1セルトランジスタと、ゲート電極を有し、一端が上記第1セルトランジスタの他端に接続され、上記選択トランジスタと同一極性のMOSトランジスタからなる第2セルトランジスタと、上記第2セルトランジスタの他端に接続され、上記第1方向と交差する第2方向に延長されたビット線とを含み半導体基板上に形成されたメモリセルアレイを具備し、上記第2セルトランジスタのチャネル領域に、セルトランジスタのソース/ドレイン領域と同一導電型の拡散領域が形成されており、上記第1及び第2セルトランジスタのゲート電極は接続され、いずれにも電気的に接続されず電位的に浮遊状態にされ、上記第2セルトランジスタのチャネル領域の上記第2方向の寸法は上記第1セルトランジスタのチャネル領域の上記第2方向の寸法よりも大きいことを特徴とする。 The nonvolatile semiconductor memory device according to the present invention includes a selection transistor composed of a MOS transistor having a gate electrode, a source line connected to one end of the selection transistor, and a gate electrode of the selection transistor , extending in a first direction. A first cell transistor composed of a MOS transistor having the same polarity as the selection transistor, one end connected to the other end of the selection transistor, a gate electrode, and one end connected to the other end of the selection transistor A second cell transistor connected to the other end of the first cell transistor and made of a MOS transistor having the same polarity as the selection transistor, and a second direction connected to the other end of the second cell transistor and intersecting the first direction comprising a memory cell array formed on a semiconductor substrate and a extended bit line A diffusion region having the same conductivity type as the source / drain region of the cell transistor is formed in the channel region of the second cell transistor, and the gate electrodes of the first and second cell transistors are connected to each other and electrically The channel region of the second cell transistor is in a floating state without being connected to the first cell transistor, and the dimension of the channel region of the second cell transistor is larger than the dimension of the channel region of the first cell transistor in the second direction. To do.
この発明の不揮発性半導体記憶装置は、ゲート電極を有するMOSトランジスタからなる選択トランジスタと、上記選択トランジスタの一端に接続され、第1方向に延長されたビット線と、上記選択トランジスタのゲート電極に接続され、上記第1方向と交差する第2方向に延長されたワード線と、ゲート電極を有し、一端が上記選択トランジスタの他端に接続され、上記選択トランジスタと同一極性のMOSトランジスタからなる第1セルトランジスタと、ゲート電極を有し、一端が上記第1セルトランジスタの他端に接続され、上記選択トランジスタと同一極性のMOSトランジスタからなる第2セルトランジスタと、上記第2セルトランジスタの他端に接続されたソース線とを含み半導体基板上に形成されたメモリセルアレイを具備し、上記第1セルトランジスタのチャネル領域に、セルトランジスタのソース/ドレイン領域と同一導電型の拡散領域が形成されており、上記第1及び第2セルトランジスタのゲート電極は接続され、いずれにも電気的に接続されず電位的に浮遊状態にされ、上記第1セルトランジスタのチャネル領域の上記第1方向の寸法は上記第2セルトランジスタのチャネル領域の上記第1方向の寸法よりも大きいことを特徴とする。 The nonvolatile semiconductor memory device of the present invention is connected to a selection transistor composed of a MOS transistor having a gate electrode, a bit line connected to one end of the selection transistor and extending in a first direction, and a gate electrode of the selection transistor And a word line extended in a second direction intersecting the first direction , a gate electrode, one end connected to the other end of the selection transistor, and comprising a MOS transistor having the same polarity as the selection transistor. A second cell transistor having a one-cell transistor, a gate electrode, one end connected to the other end of the first cell transistor, the MOS transistor having the same polarity as the selection transistor, and the other end of the second cell transistor; And a memory cell array formed on a semiconductor substrate including a source line connected to A diffusion region having the same conductivity type as that of the source / drain region of the cell transistor is formed in the channel region of the first cell transistor, and the gate electrodes of the first and second cell transistors are connected to each other. The channel region of the first cell transistor has a dimension in the first direction larger than the dimension of the channel region of the second cell transistor in the first direction. To do.
この発明によれば、ロジック回路からなる周辺回路と混載して半導体チップに容易に集積可能であり、かつ電気的消去を行うことができ、セル面積も小さな不揮発性半導体記憶置を提供することができる。 According to the present invention, it is possible to provide a nonvolatile semiconductor memory device that can be easily integrated on a semiconductor chip by being embedded with a peripheral circuit including a logic circuit, can be electrically erased, and has a small cell area. it can.
以下、図面を参照してこの発明を実施の形態より詳細に説明する。 Hereinafter, the present invention will be described in more detail with reference to the drawings.
(第1の実施の形態)
図1は、第1の実施の形態による不揮発性半導体記憶装置のメモリセルアレイの一部の構成を示す等価回路図である。図示のように、複数のビット線BL1、BL2、…BLmが第1の方向に延長するように配置されている。また、上記複数のビット線BL1、BL2、…BLmの延長方向と交差する第2の方向に延長するように、それぞれ複数のワード線及びソース線(それぞれ2本のワード線WL1、WL2及びソース線SL1、SL2のみを図示)が配置されている。
(First embodiment)
FIG. 1 is an equivalent circuit diagram showing a partial configuration of a memory cell array of the nonvolatile semiconductor memory device according to the first embodiment. As shown in the drawing, the plurality of bit lines BL1, BL2,... BLm are arranged to extend in the first direction. In addition, a plurality of word lines and source lines (two word lines WL1, WL2, and source lines, respectively) are extended in a second direction intersecting with the extending direction of the plurality of bit lines BL1, BL2,. Only SL1 and SL2 are shown).
上記各ビット線BLと各ソース線SLとの交点にはメモリセルMCがそれぞれ配置されている。上記メモリセルMCはそれぞれ、NチャネルのMOSトランジスタからなる選択トランジスタ11と、NチャネルのMOSトランジスタからなるセルトランジスタ12とが直列接続された構成を有する。選択トランジスタ11のソースは対応するビット線BL(BL1、BL2、…BLmのいずれか1つ)に接続され、ゲート電極は対応するワード線WL(WL1またはWL2)に接続されている。選択トランジスタ11のソースにはセルトランジスタ12のドレインが接続されている。セルトランジスタ12のソースは対応するソース線SL(SL1またはSL2)に接続されている。
Memory cells MC are respectively arranged at the intersections between the bit lines BL and the source lines SL. Each of the memory cells MC has a configuration in which a
上記セルトランジスタ12はそれぞれ、選択トランジスタ11に近い側の基板の表面領域の一部にN+型拡散層が形成されている。図1中、このN+型拡散層は破線で示されている。セルトランジスタ12のゲート電極はいずれにも電気的に接続されておらず、電位的に浮遊状態にされている。
Each of the
なお、通常、メモリセルは複数のブロックに分割されており、ソース線SLはブロック単位で共通に配線されている。 In general, the memory cell is divided into a plurality of blocks, and the source lines SL are wired in common in units of blocks.
図2は、図1中のメモリセルアレイ内の一部のメモリセルを抽出して示すパターン平面図であり、図3は図2中のA−A線に沿った断面図である。 2 is a pattern plan view showing a part of the memory cells extracted from the memory cell array in FIG. 1, and FIG. 3 is a cross-sectional view taken along the line AA in FIG.
P型の半導体基板(もしくはN型の半導体基板に形成されたPウエル)21内にはN+型拡散層22a〜22eが互いに離間し、かつ一列に配列して形成されている。N+型拡散層22aはメモリセル内のセルトランジスタ12のソース領域を構成している。N+型拡散層22bはメモリセル内のセルトランジスタ12のドレイン領域と選択トランジスタ11のソース領域とを構成している。N+型拡散層22cは同じビット線を共有する隣接した2個のメモリセル内の選択トランジスタ11のドレイン領域を構成している。N+型拡散層22dはメモリセル内のセルトランジスタ12のソース領域と選択トランジスタ11のドレイン領域とを構成している。N+型拡散層22eはメモリセル内のセルトランジスタ12のソース領域を構成している。
In a P-type semiconductor substrate (or a P-well formed on an N-type semiconductor substrate) 21, N + type diffusion layers 22a to 22e are formed so as to be separated from each other and arranged in a line. N +
そしてN+型拡散層22a、22eはそれぞれ図2中の横方向に延長され、複数のメモリセルに対して共通に配線されるソース線SL1、SL2となる。 The N + type diffusion layers 22a and 22e are respectively extended in the horizontal direction in FIG. 2 and become source lines SL1 and SL2 wired in common to a plurality of memory cells.
上記N+型拡散層22a、22b相互間の基板21上には、ゲート絶縁膜23を介して導電層、例えば多結晶シリコン層をパターニングして形成されたゲート電極24が形成されている。このゲート電極24は、電気的にどこにも接続されておらず、浮遊状態にされている。
On the
上記N+型拡散層22b、22c相互間の基板21上には、ゲート絶縁膜23を介して、上記ゲート電極24と同一の導電層を用いて形成されたゲート電極25が形成されている。このゲート電極25は、図2中の横方向に延長され、複数のメモリセルに対して共通に配線されるワード線WL1となる。
A
同様に、上記N+型拡散層22c、22d相互間の基板21上には、ゲート絶縁膜23を介して、上記ゲート電極24と同一の導電層を用いて形成されたゲート電極26が形成されている。このゲート電極26は、図2中の横方向に延長されて、複数のメモリセルに対して共通に配線されるワード線WL2となる。
Similarly, a
また、上記N+型拡散層22d、22e相互間の基板21上には、ゲート絶縁膜23を介して、上記ゲート電極24と同一の導電層を用いて形成されたゲート電極27が形成されている。このゲート電極27は、電気的にどこにも接続されておらず、浮遊状態にされている。
A
さらに、上記N+型拡散層22a、22b相互間、つまりゲート電極24の下部の基板21の表面領域において、N+型拡散層22bと接する一部分にはN+型拡散層28が形成されている。同様に、上記N+型拡散層22d、22e相互間、つまりゲート電極27の下部の基板21の表面領域において、N+型拡散層22dと接する一部分にはN+型拡散層28が形成されている。
Further, an N +
また、ゲート電極24〜27上を含む全面に層間絶縁膜29が形成され、この層間絶縁膜29に対してN+型拡散層22cの一部が露出するようなコンタクトホール30が開口され、さらにこのコンタクトホール30を埋めるように配線層31が形成されている。この配線層31は上記ゲート電極25、26の延長方向と交差する方向に延長されるビット線BLとなる。
Further, an
また、図3に示すように、上記N+型拡散層28が形成されているチャネル領域部分のビット線方向(配線層31の延長方向)の寸法L1は、N+型拡散層28が形成されていないチャネル領域部分のビット線方向の寸法L2よりも大きくなるように形成されている。
Further, as shown in FIG. 3, the dimension L1 in the bit line direction (extending direction of the wiring layer 31) of the channel region portion where the N +
次に、図1に示す不揮発性半導体記憶装置の動作を図4及び図5を用いて説明する。図4はデータ書き込み(プログラム)時、消去時及び読み出し時に、ソース線SL、ワード線WL及びビット線BLに印加される電圧の一例を示したものであり、図5はプログラム前後のメモリセルのしきい値電圧Vthの遷移状態を示したものである。 Next, the operation of the nonvolatile semiconductor memory device shown in FIG. 1 will be described with reference to FIGS. FIG. 4 shows an example of voltages applied to the source line SL, word line WL, and bit line BL at the time of data writing (programming), erasing and reading, and FIG. 5 shows memory cells before and after programming. The transition state of the threshold voltage Vth is shown.
まず、プログラム動作について説明する。なお、半導体チップ製造後に、セルトランジスタ12のゲート電極、つまりゲート電極24、27からは予め電子が放出されており、セルトランジスタ12のしきい値電圧Vthは負極性の値になっているものとする。そしてこの初期状態を、図5に示すように“1”記憶状態と仮定する。
First, the program operation will be described. It should be noted that after the semiconductor chip is manufactured, electrons are previously emitted from the gate electrode of the
プログラム時、選択ビット線BLに正極性の電圧、例えば4.5Vが印加される。非選択ビット線BLには0V(接地電圧)が印加される。プログラムしたいメモリセルが接続されている選択ワード線WLには、選択トランジスタ11がオンするような電圧Von、一例として2Vが印加される。非選択の選択トランジスタ11が接続されている非選択ワード線WL並びにソース線SLには0Vが印加される。
During programming, a positive voltage, for example, 4.5 V is applied to the selected bit line BL. 0 V (ground voltage) is applied to the unselected bit line BL. A voltage Von that turns on the
これによって、選択メモリセルのセルトランジスタ12のドレイン領域は、ビット線BLに印加された電圧4.5Vとなる。また、セルトランジスタ12のソース領域にはソース線SLの0Vが伝わる。ここで、セルトランジスタ12の選択トランジスタ11側のチャネル領域の一部にN+型拡散層28が形成されており、このN+型拡散層28とゲート電極24または27との間にn型MOSキャパシタが構成されている。このため、セルトランジスタ12のドレイン領域に4.5Vの電圧が加えられると、上記MOS型キャパシタによる容量結合により、セルトランジスタ12のゲート電位が上昇し、セルトランジスタ12がオンする。これにより、セルトランジスタ12のソース、ドレイン領域間に電流が流れ、ホットエレクトロンが発生する。このようにして発生したホットエレクトロンは、セルトランジスタ12のソース領域(N+型拡散層22aまたは22e)側のエッジから、ゲート電極(ゲート電極24または27)に注入される。すると、初期状態では負極性の値を有していたセルトランジスタ12のしきい値電圧は正極性の方向にシフトする。シフト後の状態を、図5に示すように“0”記憶状態とする。
As a result, the drain region of the
すなわち、プログラムされることで、セルメモリセル12のしきい値電圧が正極性の方向にシフトする。プログラムされない非選択のメモリセル12内のセルトランジスタ12のしきい値電圧は元の負極性のままである。
That is, by being programmed, the threshold voltage of the
また、セルトランジスタ12のゲート電極下の基板の表面領域において、N+型拡散層28が形成されている部分の寸法L1が、N+型拡散層28が形成されていない部分の寸法L2よりも大きいので、プログラム時に、セルトランジスタ12のドレイン領域とゲート電極との間の容量結合が大きくなり、セルトランジスタ12のゲート電極の電位を十分に上昇させることができ、書き込み効率を高めることができる。
Further, in the surface region of the substrate under the gate electrode of the
次にデータ消去動作を説明する。 Next, the data erasing operation will be described.
消去を行う際、ソース線SL並びに消去したいメモリセルが接続されている選択ワード線WLには例えば7V程度の正極性の高電圧が印加される。また、ビット線BLには0Vが印加される。この場合、選択ワード線WLとソース線SLは同時に立ち上げる必要がある。これは、選択トランジスタ11のチャネル領域とゲート電極の電圧を同時に立ち上げて、選択トランジスタ11のゲート絶縁膜の破壊を防ぐためである。
When erasing is performed, a positive high voltage of about 7 V, for example, is applied to the source line SL and the selected word line WL to which the memory cell to be erased is connected. In addition, 0 V is applied to the bit line BL. In this case, the selected word line WL and the source line SL need to be raised at the same time. This is for preventing the breakdown of the gate insulating film of the
選択ワード線WLに正極性の高電圧が印加されることで、選択トランジスタ11は十分にオンし、セルトランジスタ12のドレイン領域に0Vが出力される。そして、セルトランジスタ12のドレイン領域とゲート電極との間の容量結合により、セルトランジスタ12のゲート電位が低くなる。一方、セルトランジスタ12のソース領域にはソース線SLから正極性の高電圧が印加される。これによりセルトランジスタ12のゲート電極のエッジ付近で、ゲート電極からセルトランジスタ12のソース領域(N+型拡散層22aまたは22e)に電子が引き抜かれ、セルトランジスタ12のしきい値電圧が初期の負極性の状態に戻る。先の初期状態は、このようにしてセルトランジスタ12のゲート電極から電子を引き抜くことにより行われる。
By applying a positive high voltage to the selected word line WL, the
この場合、消去の単位としては、1つのソース線SLにのみ7Vの消去電圧を印加した場合にはブロック消去になり、全てのソース線SLに並列的に消去電圧を印加すればページ消去となる。これによりブロック消去、ページ消去の選択が可能である。 In this case, as an erase unit, block erase is performed when an erase voltage of 7 V is applied only to one source line SL, and page erase is performed when an erase voltage is applied in parallel to all the source lines SL. . As a result, block erase or page erase can be selected.
次にデータ読み出し動作を説明する。 Next, a data read operation will be described.
読み出し時には、読み出しを行うメモリセルが接続された選択ビット線BLに読み出し電圧が印加される。この読み出し電圧の値は例えば0.8V程度である。また、読み出しを行うメモリセルが接続されたワード線WLには、選択トランジスタ11がオンするような電圧Vonが印加される。この電圧Vonの値は例えば2V程度である。非選択ビット線BLには0Vの電圧が印加される。また、全てのソース線SLには0Vが印加される。
At the time of reading, a read voltage is applied to the selected bit line BL to which a memory cell to be read is connected. The value of this read voltage is, for example, about 0.8V. A voltage Von that turns on the
選択トランジスタ11がオンすることで、選択メモリセル内のセルトランジスタ12のドレイン領域には読み出し電圧が伝わる。また、ソース線SLに印加された0Vの電圧は、セルトランジスタ12のソース領域まで伝わる。
When the
このとき、選択メモリセルが“1”記憶状態、つまりセルトランジスタ12のしきい値電圧が初期状態の負極性の値であれば、セルトランジスタ12はオンし、セルトランジスタ12を介してビット線BLに電流が流れる。他方、選択メモリセルが“0”記憶状態、つまりプログラムが行われていて、セルトランジスタ12のしきい値電圧が正極性の値に変化していれば、セルトランジスタ12はオフし、セルトランジスタ12を介してビット線BLには電流が流れない。そして、ビット線BLに電流が流れるか否かが図示しないセンスアンプによって判定され、データの“1”、“0”が検知される。
At this time, if the selected memory cell is in the “1” storage state, that is, if the threshold voltage of the
ところで、上記のメモリセルでは、データの書き込み時に、電位的に浮遊状態のゲート電極の電位を容量結合によって上昇させるようにしているため、N+型拡散層28とゲート電極との間のカップリング状態によって書き込み量が変化する。このため、書き込み時には、ある決まった時間だけ書き込みを行ったメモリセルに対し、書き込み直後にデータの読み出し動作を行い、しきい値電圧が所定の分布幅の中に入っていない場合には書き込み動作を再度行い、所定の分布幅の中に入るまで書き込み動作と読み出し動作とを繰り返し行う必要がある。このような動作は一般に書き込みベリファイ(verify)動作と呼ばれる。
By the way, in the above memory cell, the potential of the gate electrode floating in potential is raised by capacitive coupling when data is written, so that the coupling state between the N +
この第1の実施の形態の場合にも、書き込み時には書き込みベリファイ動作を行うようにすればよい。この書き込みベリファイ動作が行われることで、書き込み後に、図5に示すように“0”データのしきい値分布が所定の範囲内に収まるように調整することができる。 Also in the case of the first embodiment, a write verify operation may be performed at the time of writing. By performing the write verify operation, it is possible to adjust the threshold distribution of “0” data to fall within a predetermined range after writing, as shown in FIG.
このように第1の実施の形態の不揮発性半導体記憶装置では、電気的にデータ消去を行うことができる。また、従来のように各メモリセル毎に独立してN型ウエルを設ける必要がないので、セル面積も比較的小さくなる。 Thus, in the nonvolatile semiconductor memory device of the first embodiment, data can be erased electrically. Further, since it is not necessary to provide an N-type well independently for each memory cell as in the prior art, the cell area is also relatively small.
(第2の実施の形態)
図6は、第2の実施の形態による不揮発性半導体記憶装置のメモリセルアレイの一部の構成を示す等価回路図である。この実施の形態においても、第1の実施の形態の場合と同様に、複数のビット線、ワード線及びソース線が配置され、各ビット線BLとソース線SLとの交点にメモリセルMCがそれぞれ配置されている。さらに、各メモリセルMCは、NチャネルのMOSトランジスタからなる選択トランジスタ11と、NチャネルのMOSトランジスタからなるセルトランジスタ12とが直列接続された構成を有する。
(Second Embodiment)
FIG. 6 is an equivalent circuit diagram showing a partial configuration of the memory cell array of the nonvolatile semiconductor memory device according to the second embodiment. Also in this embodiment, as in the case of the first embodiment, a plurality of bit lines, word lines, and source lines are arranged, and a memory cell MC is provided at each intersection of each bit line BL and source line SL. Has been placed. Further, each memory cell MC has a configuration in which a
選択トランジスタ11のソース領域は対応するソース線SL(SL1またはSL2)に接続され、ゲート電極は対応するワード線WL(WL1またはWL2)に接続されている。選択トランジスタ11のドレイン領域にはセルトランジスタ12のソース領域が接続されている。セルトランジスタ12のドレイン領域は対応するビット線BL(BL1、BL2、…BLmのいずれか1つ)に接続されている。
The source region of the
上記セルトランジスタ12は、ビット線BLに近い側の基板21の表面領域にN+型拡散層が形成されており、また、ゲート電極はいずれにも電気的に接続されておらず電位的に浮遊状態にされている。従って、セルトランジスタ12は、MOSトランジスタ12aと、このMOSトランジスタ12aのゲート電極とドレイン領域との間に接続されたn型MOSキャパシタ12bとから構成されるものとして示されている。
In the
図7は、図6中のメモリセルアレイ内の一部のメモリセルを抽出して示すパターン平面図であり、図8は図6中のB−B線に沿った断面図である。 FIG. 7 is a pattern plan view showing a part of the memory cells extracted from the memory cell array in FIG. 6, and FIG. 8 is a cross-sectional view taken along line BB in FIG.
P型の半導体基板(もしくはN型の半導体基板に形成されたPウエル)21内にはN+型拡散層22A〜22Gが互いに離間し、かつ一列に配列して形成されている。N+型拡散層22Aは選択トランジスタ11のソース領域を構成している。N+型拡散層22Bは選択トランジスタ11のドレイン領域とセルトランジスタ12のソース領域とを構成している。N+型拡散層22CはMOSトランジスタ12aのドレイン領域を構成している。N+型拡散層22Dはビット線を共有する隣接した2個のメモリセル内のMOSキャパシタ12bの一端に相当している。
In a P-type semiconductor substrate (or a P-well formed on an N-type semiconductor substrate) 21, N + type diffusion layers 22A to 22G are formed so as to be separated from each other and arranged in a line. The N + type diffusion layer 22 </ b> A constitutes the source region of the
N+型拡散層22EはMOSトランジスタ12aのドレイン領域を構成している。N+型拡散層22FはMOSトランジスタ12aのソース領域と選択トランジスタ11のドレイン領域とを構成している。N+型拡散層22Gは選択トランジスタ11のソース領域を構成している。
The N +
そしてN+型拡散層22A、22Gはそれぞれ、図7中で横方向に延長されて、複数のメモリセルに対して共通に配線されるソース線SL1、SL2となる。
The N +
上記N+型拡散層22A、22B相互間の基板21上には、ゲート絶縁膜23を介して導電層、例えば多結晶シリコン層をパターニングして形成されたゲート電極25が形成されている。このゲート電極25は、図7中で横方向に延長されて、複数のメモリセルに対して共通に配線されるワード線WL1となる。同様に、上記N+型拡散層22F、22G相互間の基板21上には、ゲート絶縁膜23を介して、上記ゲート電極25と同一の導電層を用いて形成されたゲート電極26が形成されている。このゲート電極26は、図7中で横方向に延長されて、複数のメモリセルに対して共通に配線されるワード線WL2となる。
On the
また、上記N+型拡散層22B、22C相互間の基板21上には、ゲート絶縁膜23を介して、上記ゲート電極25と同一の導電層を用いて形成されたゲート電極24Aが形成されている。上記N+型拡散層22C、22D相互間の基板21上には、ゲート絶縁膜23を介して、上記ゲート電極25と同一の導電層を用いて形成されたゲート電極24Bが形成されている。上記ゲート電極24Aと24Bは、図7に示すように互いに接続されて1つのゲート電極24とされ、その平面形状はコの字型を呈している。
On the
同様に、上記N+型拡散層22D、22E相互間の基板21上には、ゲート絶縁膜23を介して、上記ゲート電極25と同一の導電層を用いて形成されたゲート電極27Bが形成されている。上記N+型拡散層22E、22F相互間の基板21上には、ゲート絶縁膜23を介して、上記ゲート電極25と同一の導電層を用いて形成されたゲート電極27Aが形成されている。上記ゲート電極27Bと27Aも、図7に示すように互いに接続されて1つのゲート電極27とされ、その平面形状はコの字型を呈している。
Similarly, a
さらに、上記N+型拡散層22C、22D相互間及びN+型拡散層22D、22E相互間に位置する基板21の表面領域にはN+型拡散層28が形成されている。
Further, an N +
図8に示すように、N+型拡散層28が形成されている基板の表面領域部分のビット線方向(配線層31の延長方向)の寸法L1は、N+型拡散層28が形成されていないチャネル領域部分のビット線方向の寸法L2よりも大きくなるように形成されている。
As shown in FIG. 8, the dimension L1 in the bit line direction (extending direction of the wiring layer 31) of the surface region portion of the substrate on which the N +
また、ゲート電極上の全面に層間絶縁膜29が形成され、この層間絶縁膜29に対してN+型拡散層22Dの一部が露出するようなコンタクトホール30が開口され、さらにこのコンタクトホール30を埋めるように配線層31が形成されている。この配線層31は選択トランジスタ11のゲート電極25、26の延長方向と交差する方向に延長されてビット線BLとなる。
An interlayer insulating
次に、図6に示す不揮発性半導体記憶装置の動作を説明する。 Next, the operation of the nonvolatile semiconductor memory device shown in FIG. 6 will be described.
まず、プログラム動作について説明する。なお、半導体チップ製造後に、セルトランジスタ12のゲート電極、つまりゲート電極24や27からは予め電子が放出されており、MOSトランジスタ12aのしきい値電圧Vthは負極性の値になっているものとする。そしてこの初期状態を、先の図5に示すように“1”記憶状態とする。
First, the program operation will be described. After the semiconductor chip is manufactured, electrons are emitted in advance from the gate electrode of the
プログラム時、選択ビット線BLには正極性の電圧、例えば4.5Vが印加される。非選択ビット線BLには0Vが印加される。プログラムしたいメモリセルが接続されている選択ワード線WLには、選択トランジスタ11がオンするような電圧Von、例えば2Vが印加される。非選択の選択トランジスタ11が接続されている非選択ワード線WL並びにソース線SLには0Vが印加される。
During programming, a positive voltage, for example, 4.5 V is applied to the selected bit line BL. 0 V is applied to the non-selected bit line BL. A voltage Von, for example, 2V, for turning on the
これによって、選択メモリセルのMOSトランジスタ12aのソース領域にはソース線SLの0Vが伝わる。また、選択メモリセルのMOSキャパシタ12bの一方の電極、つまりN+型拡散層28はビット線BLに印加された電圧4.5Vとなる。また、ビット線BLに印加された4.5Vの電圧は、MOSトランジスタ12aのドレイン領域(N+型拡散層22Cまたは22E)まで伝わる。そして、MOSキャパシタ12bによる容量結合により、MOSトランジスタ12aのゲート電位が上昇し、MOSトランジスタ12aがオンする。これにより、MOSトランジスタ12aのソース、ドレイン間に電流が流れ、ホットエレクトロンが発生する。このようにして発生したホットエレクトロンは、MOSトランジスタ12aのソース領域(N+型拡散層22Bまたは22F)側のエッジから、ゲート電極(ゲート電極24または27)に注入される。すると、初期状態では負極性の値を有していたMOSトランジスタ12aのしきい値電圧が正極性の方向にシフトする。シフト後は、先の図5に示すように“0”記憶状態となる。
As a result, 0 V of the source line SL is transmitted to the source region of the
すなわち、プログラムされることで、メモリセル12内のMOSトランジスタ12aのしきい値電圧が正極性の方向にシフトする。プログラムされない非選択のメモリセル12内のMOSトランジスタ12aのしきい値電圧は元の負極性のままである。
That is, by programming, the threshold voltage of the
また、N+型拡散層28が形成されている基板の表面領域部分のビット線方向の寸法L1が、N+型拡散層28が形成されていないチャネル領域部分のビット線方向の寸法L2よりも大きいので、プログラム時に、MOSキャパシタにおける容量結合が大きくなり、MOSトランジスタ12aのゲート電位を十分に上昇させることができ、書き込み効率を高めることができる。
Further, the dimension L1 in the bit line direction of the surface region portion of the substrate where the N +
次にデータ消去動作を説明する。 Next, the data erasing operation will be described.
消去を行う際、ソース線SL並びに消去したいメモリセルが接続されている選択ワード線WLには例えば7V程度の正極性の高電圧が印加される。また、ビット線BLには0Vが印加される。この場合にも、先に述べたものと同様の理由により、選択ワード線WLとソース線SLは同時に立ち上げる必要がある。 When erasing is performed, a positive high voltage of about 7 V, for example, is applied to the source line SL and the selected word line WL to which the memory cell to be erased is connected. In addition, 0 V is applied to the bit line BL. Also in this case, the selected word line WL and the source line SL need to be raised at the same time for the same reason as described above.
ビット線BLに0Vが印加されることで、MOSキャパシタ12bによる容量結合により、MOSトランジスタ12aのゲート電位が低くなる。これによりMOSトランジスタ12aのゲート電極のエッジ付近で、ゲート電極からソース領域(N+型拡散層22Bまたは22F)に電子が引き抜かれ、MOSトランジスタ12aのしきい値電圧が、初期状態の負極性の値に戻る。先の初期状態は、このようにしてMOSトランジスタ12aのゲート電極から電子を引き抜くことにより行われる。
By applying 0V to the bit line BL, the gate potential of the
この場合、消去の単位としては、1つのソース線SLにのみ7Vの消去電圧を印加した場合にはブロック消去になり、全てのソース線SLに並列的に消去電圧を印加すればページ消去となる。これによりブロック消去、ページ消去の選択が可能である。 In this case, as an erase unit, block erase is performed when an erase voltage of 7 V is applied only to one source line SL, and page erase is performed when an erase voltage is applied in parallel to all the source lines SL. . As a result, block erase or page erase can be selected.
次にデータ読み出し動作を説明する。 Next, a data read operation will be described.
読み出し時には、読み出しを行うメモリセルが接続された選択ビット線BLに読み出し電圧が印加される。この読み出し電圧の値は例えば0.8V程度である。また、読み出しを行うメモリセルが接続されたワード線WLには、選択トランジスタ11がオンするような電圧Vonが印加される。この電圧Vonの値は例えば2V程度である。非選択ビット線BLには0Vの電圧が印加される。また、全てのソース線SLには0Vが印加される。
At the time of reading, a read voltage is applied to the selected bit line BL to which a memory cell to be read is connected. The value of this read voltage is, for example, about 0.8V. A voltage Von that turns on the
選択トランジスタ11がオンすることで、選択メモリセル内のMOSトランジスタ12aのソース領域に0Vが伝わる。また、選択ビット線BLに印加された読み出し電圧は、選択メモリセル内のMOSキャパシタ12bの一方の電極、つまりN+型拡散層28を通じてMOSトランジスタ12aのドレイン領域、つまりN+型拡散層22Cまたは22Eまで伝わる。
When the
このとき、選択メモリセルが“1”記憶状態、つまりMOSトランジスタ12aのしきい値電圧が初期状態の負極性の値であれば、MOSトランジスタ12aはオンし、選択トランジスタ11及びセルトランジスタ12を直列に介してビット線BLに電流が流れる。他方、選択メモリセルが“0”記憶状態、つまりプログラムが行われていて、MOSトランジスタ12aのしきい値電圧が正極性の値になっていれば、MOSトランジスタ12aはオフし、セルトランジスタ12を介してビット線BLには電流が流れない。そして、ビット線BLに電流が流れるか否かが図示しないセンスアンプによって判定され、データの“1”、“0”が検知される。
At this time, if the selected memory cell is in the “1” storage state, that is, if the threshold voltage of the
この第2の実施の形態の場合にも、各メモリセルでは、データの書き込み時に、電位的に浮遊状態のゲート電極の電位を容量結合によって上昇させるようにしているため、MOSキャパシタ12bによるカップリング状態によって書き込み量が変化する。このため、書き込み時には、先に述べたような書き込みベリファイ動作を行うようにすればよい。
Also in the case of the second embodiment, in each memory cell, the potential of the gate electrode floating in potential is raised by capacitive coupling at the time of data writing, so that the coupling by the
このように第2の実施の形態の不揮発性半導体記憶装置でも、電気的にデータ消去を行うことができる。また、従来のように各メモリセル毎に独立してN型ウエルを設ける必要がないので、セル面積も比較的小さくなる。 Thus, even in the nonvolatile semiconductor memory device of the second embodiment, data can be erased electrically. Further, since it is not necessary to provide an N-type well independently for each memory cell as in the prior art, the cell area is also relatively small.
なお、第1、第2の実施の形態では、データの消去時に、選択ビット線に対して0Vの電圧を印加する場合について説明したが、これは0Vよりもわずかに高い正極性の電圧、例えば図4中に示すように1〜2Vの電圧を印加するようにしてもよい。データ消去時に、選択ビット線に正極性の電圧を印加することで、図1中のセルトランジスタ12または図6中のMOSトランジスタ12aのゲート電極内の電子がソース線に引き抜かれ、しきい値電圧が負極性の値にシフトしても、ビット線の電圧が正極性であるために、セルトランジスタ12またはMOSトランジスタ12aはオフする。この結果、消去時に、ソース線からビット線に電流が流れることを防止することができる。
In the first and second embodiments, the case where a voltage of 0 V is applied to the selected bit line at the time of erasing data has been described. This is a positive voltage slightly higher than 0 V, for example, You may make it apply the voltage of 1-2V as shown in FIG. At the time of data erasure, by applying a positive voltage to the selected bit line, electrons in the gate electrode of the
(第2の実施の形態の第1の変形例)
次に第2の実施の形態の第1の変形例を説明する。
(First Modification of Second Embodiment)
Next, a first modification of the second embodiment will be described.
図9は、図6中のメモリセルアレイ内の一部のメモリセルを抽出して示すパターン平面図である。なお、図9において図7のパターン平面図と対応する箇所には同じ符号を付してその説明は省略し、図7と異なる箇所のみを以下に説明する。 FIG. 9 is a pattern plan view showing a part of memory cells extracted from the memory cell array in FIG. 9, parts corresponding to those in the pattern plan view of FIG. 7 are denoted by the same reference numerals, description thereof is omitted, and only parts different from FIG. 7 are described below.
図7では、セルトランジスタ12のゲート電極24、27は、平面形状がコの字型を呈している場合について説明したが、この第1の変形例の場合、セルトランジスタ12のゲート電極24、27は方形状を呈している。つまり、図7と比べて、N+型拡散層22C、22Eが省略され、N+型拡散層22C、22Eが存在していた領域はセルトランジスタ12のチャネル領域の一部となる。また、セルトランジスタ12のビット線側の基板の表面領域の一部にはN+型拡散層28が形成されている。
In FIG. 7, the case where the
この場合にも、ゲート電極24、27の下部の基板の表面領域のうちN+型拡散層28が形成されている部分のビット線方向の寸法は、N+型拡散層28が形成されていない部分の寸法よりも大きい。つまり、MOSトランジスタのチャネル領域に相当する部分のMOSキャパシタの長さはMOSトランジスタよりも長くされ、プログラム時におけるMOSキャパシタによる容量結合が大きくなるようにされている。
Also in this case, the dimension in the bit line direction of the portion where the N +
この第1の変形例の不揮発性半導体記憶装置では、第2の実施の形態の場合と同様の効果が得られる上に、MOSトランジスタとMOSキャパシタとの間に存在していたN+型拡散層22C、22Eが形成されていない分、セル面積を小さくできるという効果がさらに得られる。
In the nonvolatile semiconductor memory device of the first modification, the same effect as that of the second embodiment can be obtained, and the N +
(第2の実施の形態の第2の変形例)
次に第2の実施の形態の第2の変形例を説明する。
(Second modification of the second embodiment)
Next, a second modification of the second embodiment will be described.
第2の実施の形態では、各メモリセルMC内の選択トランジスタ11をソース線側に配置し、セルトランジスタ12をビット線側に配置する場合について説明したが、これは図10に示すように、第2の実施の形態とは反対に、つまり、各メモリセルMC内の選択トランジスタ11をビット線側に配置し、セルトランジスタ12をソース線側に配置するようにしてもよい。
In the second embodiment, the case where the
この第2の変形例においても第2の実施の形態と同様の効果が得られる。 Also in this second modification, the same effect as in the second embodiment can be obtained.
なお、この第2の変形例において、ソース線を分けずにメモリセルアレイ内で共通に接続し、この共通のソース線に対し、メモリセルアレイの端部からデコード用トランジスタを介さずに、ソース電圧生成回路を接続するようにしてもよい。ソース電圧生成回路は、メモリセルにおけるデータ書込み時/消去時/読み出し時に、図4に示されるような種々の値のソース電圧を生成する。そして、このソース電圧生成回路内のMOSトランジスタのゲート電極下のゲート絶縁膜の膜厚を、メモリセル内のMOSトランジスタのゲート電極下のゲート絶縁膜と同じにする。 In the second modification, the source lines are connected in common in the memory cell array without dividing the source line, and the source voltage generation is performed from the end of the memory cell array to the common source line without going through the decoding transistor. A circuit may be connected. The source voltage generation circuit generates source voltages having various values as shown in FIG. 4 at the time of data writing / erasing / reading in the memory cell. The film thickness of the gate insulating film under the gate electrode of the MOS transistor in the source voltage generation circuit is made the same as that of the gate insulating film under the gate electrode of the MOS transistor in the memory cell.
このように、共通のソース線に対して、デコード用トランジスタを介さずにソース電圧生成回路を接続すると以下のような効果が得られる。すなわち、消去時にソース線には高電圧が印加される。デコード用トランジスタを設けた場合、デコード用トランジスタは、この高電圧に耐えられるようにゲート酸化膜の膜厚を厚くする必要がある。このような厚いゲート酸化膜を持つトランジスタがロジック回路内に形成されていなければ、独自に形成する必要があり、ロジック回路とコンパチブルなプロセスで不揮発性記憶装置を製造できなくなる。デコード用トランジスタがないと、厚いゲート酸化膜を持つトランジスタを形成する必要がない。 As described above, when the source voltage generation circuit is connected to the common source line without using the decoding transistor, the following effects can be obtained. That is, a high voltage is applied to the source line at the time of erasing. When a decoding transistor is provided, it is necessary to increase the thickness of the gate oxide film so that the decoding transistor can withstand this high voltage. If the transistor having such a thick gate oxide film is not formed in the logic circuit, it must be formed independently, and a nonvolatile memory device cannot be manufactured by a process compatible with the logic circuit. Without the decoding transistor, it is not necessary to form a transistor having a thick gate oxide film.
ところで、上記各実施の形態及び変形例の不揮発性半導体記憶装置では、メモリセルMCが実質的に2個のMOSトランジスタで構成されており、この両トランジスタのゲート電極は同じ導電層、例えば多結晶シリコン層をパターニングして形成することができる。このため、図11のブロック図に示すように、図1、図6及び図10に示すメモリセルアレイを含む不揮発性半導体記憶装置100を、ロジック回路からなる周辺回路200と共に同一半導体チップに集積する場合、メモリセルMC内の両トランジスタのゲート電極は、周辺回路200内に形成されるMOSトランジスタのゲート電極と同じ導電層を用いて同時に形成することができる。なお、上記周辺回路200には、不揮発性半導体記憶装置100内のメモリセルを選択するためのアドレスデコーダ回路、センスアンプ回路、データ入出力回路、書き込み/消去/読み出し動作を制御するためのシーケンス制御回路などが含まれる。
By the way, in the nonvolatile semiconductor memory devices of the above-described embodiments and modifications, the memory cell MC is substantially composed of two MOS transistors, and the gate electrodes of both transistors are the same conductive layer, for example, polycrystalline. The silicon layer can be formed by patterning. Therefore, as shown in the block diagram of FIG. 11, the nonvolatile
次に、図1、図6及び図10に示すメモリセルアレイ内のメモリセルを、高耐圧が要求される出力用トランジスタ(ロジックI/O)及び高速性が要求されるロジック用のトランジスタ(ロジックトランジスタ)を有する周辺回路と共に、同一半導体チップに集積する場合の製造工程を概略的に説明する。 Next, the memory cells in the memory cell array shown in FIGS. 1, 6 and 10 are divided into output transistors (logic I / O) requiring high breakdown voltage and logic transistors (logic transistors) requiring high speed. The manufacturing process in the case of integration on the same semiconductor chip together with the peripheral circuit having the above is schematically described.
まず、図12(a)に示すように、N型の半導体基板41に複数のP型のウエル領域42を形成した後、基板41に素子分離用の溝を形成し、この溝内に酸化膜を埋め込んで素子分離領域43を形成する。
First, as shown in FIG. 12A, after a plurality of P-
次に、図12(b)に示すように、メモリセルアレイ並びにロジック回路のロジックI/O形成予定領域のチャネル領域44に不純物拡散を行い、その後、堆積法などにより全面に第1の酸化膜45を形成する。この第1の酸化膜45はメモリセル内のトランジスタ及びロジックI/Oのゲート絶縁膜となるものであり、その膜厚は例えば5〜13nmの範囲にされる。
Next, as shown in FIG. 12B, impurity diffusion is performed in the
その後、図12(c)に示すように、高速性が要求されるロジックトランジスタの形成予定領域上の第1の酸化膜45を選択的に剥離した後、この領域のチャネル領域46に不純物拡散を行い、その後、堆積法などにより全面に第2の酸化膜47を形成する。この第2の酸化膜47はロジックトランジスタのゲート絶縁膜となるものであり、その膜厚は第1の酸化膜45よりも薄くされる。
Thereafter, as shown in FIG. 12C, after the
次に、図12(d)に示すように、全面にゲート電極形成用の導電層48を堆積する。この導電層48としては例えば多結晶シリコン層などが使用される。
Next, as shown in FIG. 12D, a
続いて、図13(a)に示すように、上記導電層48をパターニングしてゲート加工を行い、ゲート電極49を形成する。このとき、メモリセルアレイ内のトランジスタとロジック回路内のロジックI/Oのゲート電極49のゲート絶縁膜はそれぞれ第1の酸化膜45で構成され、共に同じ膜厚となる。
Subsequently, as shown in FIG. 13A, the
次に、図13(b)に示すように、ゲート電極49をマスクに用いてN型の不純物を基板41に導入し、各トランジスタのソース、ドレイン拡散領域50を形成する。このとき、各ゲート電極49の表面にもN型の不純物が注入され、不純物注入領域51が形成される。
Next, as shown in FIG. 13B, an N-type impurity is introduced into the
また、先のMOSキャパシタにおけるN+型拡散層28は、メモリセルアレイ並びにロジック回路のロジックI/O形成予定領域のチャネル領域44に不純物拡散を行う際に同時に、N型不純物をMOSキャパシタ領域に拡散させるか、あるいはゲート電極加工後に、高加速電圧のイオン注入法によりN型不純物をゲート電極をスルーさせてMOSキャパシタ領域にドープさせることにより形成する。
Further, the N +
この後は、図13(c)に示すように、層間絶縁膜52を堆積し、この層間絶縁膜52に対してソース、ドレイン拡散領域50の表面に通じるコンタクトホールを開口し、このコンタクトホールを埋めるように導電層53を形成することで、各ソース、ドレイン拡散領域50から端子を取り出す。そして、層間絶縁膜52を必要な数だけ積層することで多層配線を形成する。
Thereafter, as shown in FIG. 13C, an
このような方法によれば、同じ製造工程を用いて不揮発性半導体記憶装置100内のメモリセルと周辺回路200内のトランジスタとを製造することができる。すなわち、積層ゲート構造のトランジスタを用いた従来の不揮発性半導体記憶装置を製造する場合と比べ、工程が大幅に簡単となり、製造コストはメモリセルアレイを含まない通常のMOS型半導体集積回路装置とほとんど変わらない。
According to such a method, the memory cell in the nonvolatile
なお、この発明は上記した各実施の形態及び変形例に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば上記実施の形態及び変形例では、メモリセル内の選択トランジスタ及びセルトランジスタが共にNチャネルのMOSトランジスタで構成される場合について説明したが、これはそれぞれPチャネルのMOSトランジスタを用いて構成するようにしてもよい。 Needless to say, the present invention is not limited to the above-described embodiments and modifications, and various modifications are possible. For example, in the above-described embodiment and modification, the case where both the selection transistor and the cell transistor in the memory cell are configured by N-channel MOS transistors has been described, but this is configured by using P-channel MOS transistors, respectively. It may be.
PチャネルのMOSトランジスタを用いた場合のメモリセルアレイの等価回路は図1、図6及び図10と同じになり、単にNチャネルのMOSトランジスタがPチャネルのMOSトランジスタに置き換わるだけである。 The equivalent circuit of the memory cell array when a P-channel MOS transistor is used is the same as that of FIGS. 1, 6 and 10, and an N-channel MOS transistor is simply replaced with a P-channel MOS transistor.
選択トランジスタ及びセルトランジスタとしてPチャネルのMOSトランジスタを用いる場合、選択トランジスタ及びセルトランジスタはP型の半導体基板内に設けられたN型ウエル内に形成される。この場合、選択トランジスタ及びセルトランジスタのゲート電極は、NチャネルのMOSトランジスタを用いた場合と同様に、同じ層の導電層を用いて形成される。さらに、セルトランジスタのチャネル領域の一部にP+型拡散層が形成される。 When P-channel MOS transistors are used as the selection transistor and the cell transistor, the selection transistor and the cell transistor are formed in an N-type well provided in a P-type semiconductor substrate. In this case, the gate electrodes of the selection transistor and the cell transistor are formed using the same conductive layer as in the case of using the N-channel MOS transistor. Further, a P + type diffusion layer is formed in a part of the channel region of the cell transistor.
PチャネルのMOSトランジスタを用いたメモリセルにおいて、データのプログラムを行う場合、電圧の印加方法は2通りある。 When data is programmed in a memory cell using a P-channel MOS transistor, there are two voltage application methods.
その1つ目の方法では、N型ウエル及びソース線に0Vが印加され、ワード線にはPチャネルMOSトランジスタからなる選択トランジスタがオンするような電圧、例えば0Vが印加され、ビット線には負極性の電圧、例えば−5Vが印加される。 In the first method, 0V is applied to the N-type well and the source line, a voltage such as 0V is applied to the word line to turn on the selection transistor composed of a P-channel MOS transistor, and the negative voltage is applied to the bit line. A positive voltage, for example -5V, is applied.
これによって、選択メモリセルのMOSトランジスタのソース領域にはソース線の0Vが伝わる。また、選択メモリセルのMOSキャパシタの基板側の電極にはビット線に印加された−5Vの電圧が伝わる。そして、MOSキャパシタによる容量結合により、セルトランジスタのゲート電位が降下し、セルトランジスタがオンする。これにより、MOSトランジスタのソース、ドレイン間に正孔電流が流れ、これによりホットエレクトロンが発生し、MOSトランジスタのソース領域側のエッジで、このホットエレクトロンがゲート電極に注入されることでプログラムが行われる。 As a result, 0 V of the source line is transmitted to the source region of the MOS transistor of the selected memory cell. In addition, a voltage of −5 V applied to the bit line is transmitted to the electrode on the substrate side of the MOS capacitor of the selected memory cell. Then, due to capacitive coupling by the MOS capacitor, the gate potential of the cell transistor drops and the cell transistor is turned on. As a result, a hole current flows between the source and drain of the MOS transistor, thereby generating hot electrons. The hot electrons are injected into the gate electrode at the edge of the source region of the MOS transistor, and the program is executed. Is called.
2つ目の方法では、N型ウエル及びソース線に正極性の高電圧が印加され、ワード線にはPチャネルMOSトランジスタからなる選択トランジスタがオンするような電圧、例えば0Vが印加され、選択ビット線には0Vが印加される。 In the second method, a positive high voltage is applied to the N-type well and the source line, and a voltage such as 0 V is applied to the word line so that the selection transistor composed of a P-channel MOS transistor is turned on. 0V is applied to the line.
これによって、選択メモリセルのMOSトランジスタのソース領域にはソース線に印加された正極性の高電圧が伝わる。また、選択メモリセルのMOSキャパシタの基板側の電極にはビット線に印加された0Vの電圧が伝わる。そして、MOSキャパシタによる容量結合により、セルトランジスタのゲート電位が降下し、セルトランジスタがオンする。これにより、MOSトランジスタのソース、ドレイン間に正孔電流が流れ、これによりホットエレクトロンが発生し、MOSトランジスタのソース領域側のエッジで、このホットエレクトロンがゲート電極に注入されることでプログラムが行われる。 As a result, the positive high voltage applied to the source line is transmitted to the source region of the MOS transistor of the selected memory cell. The voltage of 0V applied to the bit line is transmitted to the electrode on the substrate side of the MOS capacitor of the selected memory cell. Then, due to capacitive coupling by the MOS capacitor, the gate potential of the cell transistor drops and the cell transistor is turned on. As a result, a hole current flows between the source and drain of the MOS transistor, thereby generating hot electrons. The hot electrons are injected into the gate electrode at the edge of the source region of the MOS transistor, and the program is executed. Is called.
データの読み出しを行う際は、N型ウエルに正極性の電圧が印加され、選択ビット線及び選択ワード線には0Vが印加され、非選択ビット線及び非選択ワード線及びソース線にはそれぞれN型ウエルに印加される電圧と同じ正極性の電圧が印加される。 When data is read, a positive voltage is applied to the N-type well, 0 V is applied to the selected bit line and the selected word line, and N is applied to each of the unselected bit line, the unselected word line, and the source line. The same positive voltage as that applied to the mold well is applied.
選択メモリセルが書き込み状態であれば、セルトランジスタのMOSトランジスタのしきい値電圧は正極性の値なので、セルトランジスタがオンし、ビット線に電流が流れる。 If the selected memory cell is in a write state, the threshold voltage of the MOS transistor of the cell transistor is a positive value, so that the cell transistor is turned on and a current flows through the bit line.
他方、選択メモリセルが書き込み状態でなければ、セルトランジスタのMOSトランジスタのしきい値電圧は負極性の値なので、セルトランジスタはオフし、ビット線には電流は流れない。そして、ビット線に電流が流れるか否かがセンスアンプで判定され、“0”、“1”のデータが検知される。 On the other hand, if the selected memory cell is not in the write state, the threshold voltage of the MOS transistor of the cell transistor is a negative value, so that the cell transistor is turned off and no current flows through the bit line. Then, whether or not current flows through the bit line is determined by the sense amplifier, and data of “0” and “1” is detected.
図14は、選択トランジスタ及びセルトランジスタとしてPチャネルトランジスタを用いた場合のプログラム時及び読み出し時における各電圧をまとめて示したものである。 FIG. 14 collectively shows voltages at the time of programming and reading when a P-channel transistor is used as the selection transistor and the cell transistor.
11……選択トランジスタ、12……セルトランジスタ、12a……MOSトランジスタ、12b……MOSキャパシタ、MC…メモリセル、BL1、BL2、…BLm……ビット線、SL1、SL2……ソース線、WL1、WL2……ワード線。
DESCRIPTION OF
Claims (5)
上記選択トランジスタの一端に接続されたソース線と、
上記選択トランジスタのゲート電極に接続され、第1方向に延長されたワード線と、
ゲート電極を有し、一端が上記選択トランジスタの他端に接続され、上記選択トランジスタと同一極性のMOSトランジスタからなる第1セルトランジスタと、
ゲート電極を有し、一端が上記第1セルトランジスタの他端に接続され、上記選択トランジスタと同一極性のMOSトランジスタからなる第2セルトランジスタと、
上記第2セルトランジスタの他端に接続され、上記第1方向と交差する第2方向に延長されたビット線とを含み半導体基板上に形成されたメモリセルアレイを具備し、
上記第2セルトランジスタのチャネル領域に、セルトランジスタのソース/ドレイン領域と同一導電型の拡散領域が形成されており、
上記第1及び第2セルトランジスタのゲート電極は接続され、いずれにも電気的に接続されず電位的に浮遊状態にされ、上記第2セルトランジスタのチャネル領域の上記第2方向の寸法は上記第1セルトランジスタのチャネル領域の上記第2方向の寸法よりも大きいことを特徴とする不揮発性半導体記憶装置。 A selection transistor comprising a MOS transistor having a gate electrode;
A source line connected to one end of the selection transistor;
A word line connected to the gate electrode of the selection transistor and extending in a first direction ;
A first cell transistor having a gate electrode, having one end connected to the other end of the selection transistor, and comprising a MOS transistor having the same polarity as the selection transistor;
A second cell transistor having a gate electrode, one end connected to the other end of the first cell transistor, and a MOS transistor having the same polarity as the selection transistor;
A memory cell array formed on a semiconductor substrate including a bit line connected to the other end of the second cell transistor and extending in a second direction intersecting the first direction ;
A diffusion region having the same conductivity type as the source / drain region of the cell transistor is formed in the channel region of the second cell transistor,
The gate electrodes of the first and second cell transistors are connected to each other and are not electrically connected to each other and are in a potential floating state, and the dimension of the channel region of the second cell transistor in the second direction is the first. A non-volatile semiconductor memory device, wherein the size of the channel region of one cell transistor is larger than the dimension in the second direction .
上記選択トランジスタの一端に接続され、第1方向に延長されたビット線と、
上記選択トランジスタのゲート電極に接続され、上記第1方向と交差する第2方向に延長されたワード線と、
ゲート電極を有し、一端が上記選択トランジスタの他端に接続され、上記選択トランジスタと同一極性のMOSトランジスタからなる第1セルトランジスタと、
ゲート電極を有し、一端が上記第1セルトランジスタの他端に接続され、上記選択トランジスタと同一極性のMOSトランジスタからなる第2セルトランジスタと、
上記第2セルトランジスタの他端に接続されたソース線とを含み半導体基板上に形成されたメモリセルアレイを具備し、
上記第1セルトランジスタのチャネル領域に、セルトランジスタのソース/ドレイン領域と同一導電型の拡散領域が形成されており、
上記第1及び第2セルトランジスタのゲート電極は接続され、いずれにも電気的に接続されず電位的に浮遊状態にされ、上記第1セルトランジスタのチャネル領域の上記第1方向の寸法は上記第2セルトランジスタのチャネル領域の上記第1方向の寸法よりも大きいことを特徴とする不揮発性半導体記憶置。 A selection transistor comprising a MOS transistor having a gate electrode;
A bit line connected to one end of the select transistor and extending in a first direction ;
A word line connected to the gate electrode of the select transistor and extending in a second direction intersecting the first direction ;
A first cell transistor having a gate electrode, having one end connected to the other end of the selection transistor, and comprising a MOS transistor having the same polarity as the selection transistor;
A second cell transistor having a gate electrode, one end connected to the other end of the first cell transistor, and a MOS transistor having the same polarity as the selection transistor;
A memory cell array formed on a semiconductor substrate including a source line connected to the other end of the second cell transistor;
A diffusion region having the same conductivity type as the source / drain region of the cell transistor is formed in the channel region of the first cell transistor,
The gate electrodes of the first and second cell transistors are connected to each other and are not electrically connected to each other and are in a potential floating state. The dimension of the channel region of the first cell transistor in the first direction is the first size . A nonvolatile semiconductor memory device, wherein the channel region of a two-cell transistor is larger than the dimension in the first direction .
前記第1及び第2セルトランジスタのプログラムを行う際に、前記ソース線には接地電圧が供給され、前記ワード線には正極性の第1の電圧が供給され、前記ビット線には上記第1の電圧とは異なる正極性の第2の電圧が供給されることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。When programming the first and second cell transistors, a ground voltage is supplied to the source line, a first positive voltage is supplied to the word line, and the first voltage is supplied to the bit line. The nonvolatile semiconductor memory device according to claim 1, wherein a second positive voltage different from the first voltage is supplied.
前記第1及び第2セルトランジスタのデータ消去を行う際に、前記ソース線には正極性の第1の電圧が供給され、前記ワード線には正極性の第2の電圧が供給され、前記ビット線には接地電圧が供給されることを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。When performing data erasure of the first and second cell transistors, a positive first voltage is supplied to the source line, a second positive voltage is supplied to the word line, and the bit 3. The nonvolatile semiconductor memory device according to claim 1, wherein a ground voltage is supplied to the line.
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JP2009158633A (en) * | 2007-12-26 | 2009-07-16 | Sanyo Electric Co Ltd | Nonvolatile semiconductor memory device and method for manufacturing the same |
JP5417765B2 (en) * | 2008-08-19 | 2014-02-19 | 凸版印刷株式会社 | Nonvolatile semiconductor memory cell and nonvolatile semiconductor memory device |
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TWI690061B (en) * | 2019-04-02 | 2020-04-01 | 億而得微電子股份有限公司 | Single gate multiple writing to non-volatile memory and operation method thereof |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04230079A (en) * | 1990-06-13 | 1992-08-19 | Waferscale Integration Inc | Eprom virtually grounded array |
JPH06204487A (en) * | 1993-01-08 | 1994-07-22 | Toshiba Corp | Semiconductor storage device |
JPH09283643A (en) * | 1996-04-19 | 1997-10-31 | Rohm Co Ltd | Semiconductor device and manufacture of semiconductor device |
JP2001506063A (en) * | 1997-10-09 | 2001-05-08 | プログラマブル・マイクロエレクトロニクス・コーポレイション | Nonvolatile PMOS 2-transistor memory cell and array |
JP2002509652A (en) * | 1998-05-04 | 2002-03-26 | コーニンクレッカ、フィリップス、エレクトロニクス、エヌ、ヴィ | Method of manufacturing semiconductor device |
JP2003168747A (en) * | 2001-11-26 | 2003-06-13 | Ememory Technology Inc | Single twin silicon buried erasable and programmable rom |
-
2006
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04230079A (en) * | 1990-06-13 | 1992-08-19 | Waferscale Integration Inc | Eprom virtually grounded array |
JPH06204487A (en) * | 1993-01-08 | 1994-07-22 | Toshiba Corp | Semiconductor storage device |
JPH09283643A (en) * | 1996-04-19 | 1997-10-31 | Rohm Co Ltd | Semiconductor device and manufacture of semiconductor device |
JP2001506063A (en) * | 1997-10-09 | 2001-05-08 | プログラマブル・マイクロエレクトロニクス・コーポレイション | Nonvolatile PMOS 2-transistor memory cell and array |
JP2002509652A (en) * | 1998-05-04 | 2002-03-26 | コーニンクレッカ、フィリップス、エレクトロニクス、エヌ、ヴィ | Method of manufacturing semiconductor device |
JP2003168747A (en) * | 2001-11-26 | 2003-06-13 | Ememory Technology Inc | Single twin silicon buried erasable and programmable rom |
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