JP4553395B2 - オシロスコープおよびそれを用いた半導体評価装置 - Google Patents
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Description
また、この発明に係る他のオシロスコープは、半導体スイッチング素子のドレイン電圧の波形を表示するオシロスコープであって、半導体スイッチング素子のドレインは第1の抵抗素子を介して直流電源電圧を受け、そのソースは第1の基準電圧を受け、そのゲートは半導体スイッチング素子をオンさせる第1の電圧と半導体スイッチング素子をオフさせる第2の電圧とを交互に受ける。このオシロスコープは、半導体スイッチング素子のドレインに接続された入力ノードの電圧がクランプ電圧よりも低い場合は入力ノードの電圧を出力ノードに伝達し、入力ノードの電圧がクランプ電圧よりも高い場合は出力ノードの電圧をクランプ電圧に固定する電圧クランプ回路を備え、出力ノードの電圧の波形が半導体スイッチング素子のドレイン電圧の波形として表示される。この電圧クランプ回路は、各々が負のしきい値電圧を有するノーマリーオン型の第1〜第N(ただし、Nは2以上の整数である)の電界効果トランジスタと、第2〜第(N+1)の抵抗素子とを含む。第1〜第Nの電界効果トランジスタのドレインはともに入力ノードに接続され、第1の電界効果トランジスタのゲートは第2の基準電圧を受け、第1〜第(N−1)の電界効果トランジスタのソースはそれぞれ第2〜第Nの電界効果トランジスタのゲートに接続され、第Nの電界効果トランジスタのソースは出力ノードに接続される。第2〜第(N+1)の抵抗素子の一方電極はそれぞれ第1〜第Nの電界効果トランジスタのソースに接続され、それらの他方電極はともに第3の基準電圧を受ける。クランプ電圧は、第1〜第Nの電界効果トランジスタのしきい値電圧の絶対値の総和と第2の基準電圧との和の電圧である。
図1は、この発明の実施の形態1による半導体評価装置の構成を示す回路ブロック図である。図1において、この半導体評価装置は、評価対象の半導体スイッチング素子(N型電界効果トランジスタ)1のダイナミックオン抵抗などを測定する装置であって、パルス発生回路2、抵抗素子3,6、直流電源4、電流検出器5、電圧クランプ回路7、およびオシロスコープ11を備える。
図4は、この発明の実施の形態2による半導体評価装置の構成を示す回路ブロック図であって、図1と対比される図である。図4を参照して、この半導体評価装置が図1の半導体評価装置と異なる点は、電圧クランプ回路7が電圧クランプ回路20で置換されている点である。
図5は、この発明の実施の形態3による半導体装置(半導体チップ)30の構成を示す回路図である。図5において、この半導体装置30は、1つの半導体基板(図示せず)の表面に形成された半導体スイッチング素子(たとえばN型電界効果トランジスタ)31、電圧クランプ回路12、および端子(電極パッド)32〜35を含む。半導体スイッチング素子31のゲートは入力端子32に接続され、そのドレインは電源端子33に接続され、そのソースは接地端子34に接続される。
図7は、この発明の実施の形態4による電圧測定プローブ40の外観を示す図である。図7において、この電圧測定プローブ40は、同軸線41、プローブヘッド42、コモンリード線43、ワニ口クリップ44、およびコネクタ45を備える。同軸線41は、図8に示すように、中心導体41aと外部導体41bを有する周知のものである。
図9(a)は、この発明の実施の形態5によるオシロスコープ50の外観を示す図であり、図9(b)はオシロスコープ50内の要部を示す回路ブロック図である。図9(a)(b)において、このオシロスコープ50の正面には、検出した信号の波形を表示する画面51や、信号を入力するための入力端子52などが設けられている。入力端子52は、同軸型であり、中心導体52aと外部導体52bを含む。
Claims (9)
- 半導体スイッチング素子のドレイン電圧の波形を表示するオシロスコープであって、
前記半導体スイッチング素子のドレインは第1の抵抗素子を介して直流電源電圧を受け、そのソースは第1の基準電圧を受け、そのゲートは前記半導体スイッチング素子をオンさせる第1の電圧と前記半導体スイッチング素子をオフさせる第2の電圧とを交互に受け、
前記半導体スイッチング素子のドレインに接続された入力ノードの電圧がクランプ電圧よりも低い場合は前記入力ノードの電圧を出力ノードに伝達し、前記入力ノードの電圧が前記クランプ電圧よりも高い場合は前記出力ノードの電圧を前記クランプ電圧に固定する電圧クランプ回路を備え、
前記出力ノードの電圧の波形が前記半導体スイッチング素子のドレイン電圧の波形として表示され、
前記電圧クランプ回路は、
負のしきい値電圧を有するノーマリーオン型の電界効果トランジスタと、第2の抵抗素子とを含み、
前記電界効果トランジスタのドレインは前記入力ノードに接続され、そのソースは前記出力ノードに接続され、そのゲートは第2の基準電圧を受け、
前記第2の抵抗素子の一方電極は前記出力ノードに接続され、その他方電極は第3の基準電圧を受け、
前記クランプ電圧は、前記電界効果トランジスタのしきい値電圧の絶対値と前記第2の基準電圧との和の電圧である、オシロスコープ。 - 前記電界効果トランジスタはワイドバンドギャップ半導体で形成されている、請求項1に記載のオシロスコープ。
- 半導体スイッチング素子のドレイン電圧の波形を表示するオシロスコープであって、
前記半導体スイッチング素子のドレインは第1の抵抗素子を介して直流電源電圧を受け、そのソースは第1の基準電圧を受け、そのゲートは前記半導体スイッチング素子をオンさせる第1の電圧と前記半導体スイッチング素子をオフさせる第2の電圧とを交互に受け、
前記半導体スイッチング素子のドレインに接続された入力ノードの電圧がクランプ電圧よりも低い場合は前記入力ノードの電圧を出力ノードに伝達し、前記入力ノードの電圧が前記クランプ電圧よりも高い場合は前記出力ノードの電圧を前記クランプ電圧に固定する電圧クランプ回路を備え、
前記出力ノードの電圧の波形が前記半導体スイッチング素子のドレイン電圧の波形として表示され、
前記電圧クランプ回路は、
各々が負のしきい値電圧を有するノーマリーオン型の第1〜第N(ただし、Nは2以上の整数である)の電界効果トランジスタと、第2〜第(N+1)の抵抗素子とを含み、
前記第1〜第Nの電界効果トランジスタのドレインはともに前記入力ノードに接続され、前記第1の電界効果トランジスタのゲートは第2の基準電圧を受け、前記第1〜第(N−1)の電界効果トランジスタのソースはそれぞれ前記第2〜第Nの電界効果トランジスタのゲートに接続され、前記第Nの電界効果トランジスタのソースは前記出力ノードに接続され、
前記第2〜第(N+1)の抵抗素子の一方電極はそれぞれ第1〜第Nの電界効果トランジスタのソースに接続され、それらの他方電極はともに第3の基準電圧を受け、
前記クランプ電圧は、前記第1〜第Nの電界効果トランジスタのしきい値電圧の絶対値の総和と前記第2の基準電圧との和の電圧である、オシロスコープ。 - 前記第1〜第Nの電界効果トランジスタの各々はワイドバンドギャップ半導体で形成されている、請求項3に記載のオシロスコープ。
- 前記第2の基準電圧は正の電圧であり、前記第1および第3の基準電圧は接地電圧である、請求項1から請求項4までのいずれかに記載のオシロスコープ。
- 前記第1〜第3の基準電圧はともに接地電圧である、請求項1から請求項4までのいずれかに記載のオシロスコープ。
- 前記半導体スイッチング素子はワイドバンドギャップ半導体で形成されている、請求項1から請求項6までのいずれかに記載のオシロスコープ。
- さらに、前記半導体スイッチング素子のドレインの電圧を受ける電圧測定プローブを備え、
前記電圧クランプ回路は、前記電圧測定プローブ内に設けられている、請求項1から請求項7までのいずれかに記載のオシロスコープ。 - 請求項1から請求項8までのいずれかに記載のオシロスコープと、
前記第1の抵抗素子と、
前記第1の抵抗素子を介して前記半導体スイッチング素子のドレインに前記直流電源電圧を与える直流電源と、
前記半導体スイッチング素子のゲートに前記第1および第2の電圧を交互に与えて前記半導体スイッチング素子をオン/オフさせるパルス発生回路とを備える、半導体評価装置。
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JP5708314B2 (ja) * | 2011-07-05 | 2015-04-30 | 株式会社デンソー | 遅延回路 |
US10817043B2 (en) * | 2011-07-26 | 2020-10-27 | Nvidia Corporation | System and method for entering and exiting sleep mode in a graphics subsystem |
JP6056411B2 (ja) * | 2012-11-22 | 2017-01-11 | 富士通株式会社 | 電圧検出回路及びトランジスタの特性測定方法 |
US9423422B2 (en) * | 2013-04-24 | 2016-08-23 | Keysight Technologies, Inc. | Oscilloscope probe having output clamping circuit |
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IN2013MU02485A (ja) * | 2013-07-26 | 2015-09-25 | Tektronix Inc | |
JP6272185B2 (ja) * | 2014-08-25 | 2018-01-31 | 三菱電機株式会社 | 配線用コア構造、半導体評価装置及び半導体装置 |
US9245577B1 (en) | 2015-03-26 | 2016-01-26 | Western Digital Technologies, Inc. | Data storage device comprising spindle motor current sensing with supply voltage noise attenuation |
FR3041101B1 (fr) * | 2015-09-16 | 2017-10-20 | Commissariat Energie Atomique | Dispositif de caracterisation d’un commutateur de puissance |
US10514394B2 (en) * | 2016-02-26 | 2019-12-24 | Tektronix, Inc. | Dynamic output clamping for a probe or accessory |
US10094863B2 (en) * | 2016-03-02 | 2018-10-09 | Texas Instruments Incorporated | High-resolution power electronics measurements |
JP6825223B2 (ja) * | 2016-04-15 | 2021-02-03 | 富士電機株式会社 | 駆動装置および誘導性負荷駆動装置 |
US10405381B2 (en) * | 2016-06-02 | 2019-09-03 | Semiconductor Components Industries, Llc | Light emitting diode control circuit with wide range input voltage |
TWI672576B (zh) * | 2017-05-02 | 2019-09-21 | 立積電子股份有限公司 | 帶差參考電路、電壓產生器及其電壓控制方法 |
CN111426928B (zh) * | 2018-12-24 | 2021-08-20 | 东南大学 | 一种氮化镓器件动态电阻测试电路 |
CN113252951B (zh) * | 2021-06-24 | 2021-10-22 | 陕西开尔文测控技术有限公司 | 减小半导体测试夹具脉冲源延时的装置及方法 |
CN115605769B (zh) * | 2022-07-13 | 2024-03-15 | 英诺赛科(珠海)科技有限公司 | 用于测量氮化物基半导体器件的动态导通电阻的设备 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001004670A (ja) * | 1999-06-17 | 2001-01-12 | Nec Corp | 測定装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2034996B (en) * | 1978-10-20 | 1982-12-08 | Philips Electronic Associated | Voltage clamping circuit |
US4843339A (en) * | 1987-10-28 | 1989-06-27 | Burr-Brown Corporation | Isolation amplifier including precision voltage-to-duty-cycle converter and low ripple, high bandwidth charge balance demodulator |
US4939450A (en) * | 1989-03-17 | 1990-07-03 | The United States Of America As Represented By The Secretary Of The Air Force | Precision high voltage FET pulse sense and clamp apparatus statement of government interest |
US5194927A (en) * | 1990-08-16 | 1993-03-16 | Fuji Electric Co., Ltd. | Semiconductor device |
CN1024720C (zh) * | 1991-05-08 | 1994-05-25 | 安徽人民广播电台 | 采样脉冲和测试信号同时基的电子测量装置 |
JP2785548B2 (ja) * | 1991-10-25 | 1998-08-13 | 日本電気株式会社 | 半導体メモリ |
KR0181307B1 (ko) * | 1994-05-27 | 1999-04-01 | 오우라 히로시 | 반도체 시험장치용 드라이버회로 |
US6214727B1 (en) * | 1997-02-11 | 2001-04-10 | Micron Technology, Inc. | Conductive electrical contacts, capacitors, DRAMs, and integrated circuitry, and methods of forming conductive electrical contacts, capacitors, DRAMs, and integrated circuitry |
JPH11311644A (ja) * | 1998-04-28 | 1999-11-09 | Sony Corp | ピークホールド回路 |
DE19821906C1 (de) * | 1998-05-15 | 2000-03-02 | Siemens Ag | Klemmschaltung |
WO2003052898A1 (en) * | 2001-12-14 | 2003-06-26 | Stmicroelectronics Asia Pacific Pte Ltd | Transient voltage clamping circuit |
CN1233085C (zh) * | 2002-08-30 | 2005-12-21 | 艾默生网络能源有限公司 | 箝位驱动电路 |
US7372291B2 (en) * | 2005-09-30 | 2008-05-13 | Stmicroelectronics Asia Pacific Pte. Ltd. | Circuits having precision voltage clamping levels and method |
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