JP5708314B2 - 遅延回路 - Google Patents
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Description
本発明の第1実施形態に係る遅延回路の構成を図1に示す。本遅延回路は、Nチャネル形MOSトランジスタ10、Pチャネル形MOSトランジスタ11、抵抗20〜22、PNダイオード30を備えている。
本発明の第2実施形態に係る遅延回路の構成を図4に示す。本実施形態に係る遅延回路は、図1に示したものと比較して、新たに定電流源50およびコンデンサ40、41を備えた点が異なる。なお、上記実施形態と同一部分については説明を省略し、以下、異なる部分を中心に説明する。
上記第1、第2実施形態では、MOSトランジスタを用いてトランジスタ10およびトランジスタ11を構成したが、例えば、バイポーラトランジスタを用いてトランジスタ10およびトランジスタ11を構成するようにしてもよい。
11 Pチャネル形MOSトランジスタ
20〜22 抵抗
30 ダイオード
Claims (2)
- 入力端子(IN)を介して入力される入力信号に応じてオンオフする第1のトランジスタ(10)と、
前記第1のトランジスタ(10)と電源端子(VB)の間に配置された第1の抵抗(20)と、
前記第1のトランジスタ(10)と前記第1の抵抗(20)の接続点に制御端子が接続され、当該制御端子の電位がハイレベルになるとオフする第2のトランジスタ(11)と、
前記第2のトランジスタ(11)と接地端子(VSS)間に配置された第2の抵抗(21)と、
前記第2のトランジスタ(11)と前記第2の抵抗(21)の接続点の電圧を出力する出力端子(OUT)と、
前記第2のトランジスタ(11)と前記第2の抵抗(21)の接続点にアノードが接続され、前記第1のトランジスタ(10)と前記第1の抵抗(20)の接続点にカソードが接続されたダイオード(30)と、を備えたことを特徴とする遅延回路。 - 前記電源端子(VB)と前記第2のトランジスタ(11)の間に定電流源(50)を備えたことを特徴とする請求項1に記載の遅延回路。
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